KR20140073382A - 폴리싱 시스템 및 폴리싱 방법 - Google Patents

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Abstract

반도체 웨이퍼를 폴리싱하기 위한 폴리싱 시스템은 반도체 웨이퍼를 홀딩하기 위한 웨이퍼 지지대, 및 반도체 웨이퍼의 영역을 폴리싱하기 위한 제1 폴리싱 패드를 포함한다. 반도체 웨이퍼는 제1 직경을 가지며, 제1 폴리싱 패드는 제1 직경보다 짧은 제2 직경을 갖는다.

Description

폴리싱 시스템 및 폴리싱 방법{POLISHING SYSTEM AND POLISHING METHOD}
본 발명은 폴리싱 시스템 및 폴리싱 방법에 관한 것이다.
일반적으로 집적 회로는 반도체 웨이퍼 상에서 제조되는데, 이 때 많은 개별적인 다이들이 동일한 웨이퍼 상에서 동시적으로 제조된다. 상호연결 구조물들 뿐만이 아니라, 능동 및 수동 전자 디바이스들을 정의하기 위해 반도체 웨이퍼 상에서 금속 및 유전체의 층들을 형성하기 위한 처리 단계들이 이용된다. 많은 처리 단계들은 비평면 층들을 초래시킨다. 하지만, 집적 회로층들이 균일한 두께를 갖는 것은 종종 바람직하다. 따라서, 균일한 두께와 부드러운 층 표면을 모두 제공하기 위해 폴리싱이 필요한데, 폴리싱은 디바이스 성능을 보장할뿐만이 아니라, 후속 처리 단계들에 도움을 준다.
폴리싱 기술은 기계적 평탄화(mechanical planarization; MP)와 화학적 기계적 평탄화/폴리싱(chemical mechanical planarization/polishing; CMP)을 포함한다. 전형적인 CMP 시스템은 커다란 폴리싱 패드와 폴리싱 헤드를 포함할 것인데, 이 폴리싱 패드 상에는 웨이퍼 폴리싱을 촉진시키기 위해 화학적 슬러리가 유입된다. 반도체 웨이퍼를 폴리싱하기 위해, 반도체 웨이퍼는 폴리싱 헤드에 의해 홀딩되고, 반도체 웨이퍼를 회전시키는 동시에, 폴리싱 헤드는 힘을 가하여 반도체 웨이퍼를 회전중인 폴리싱 패드에 대해 밀착시킨다.
폴리싱 헤드들은 리테이닝 링의 이용에 의해 원형 반도체 웨이퍼를 홀딩하고, 반도체 웨이퍼를 회전중인 폴리싱 패드에 대해 밀착시켜서 반도체 웨이퍼의 표면을 평탄화 및/또는 폴리싱한다. 반도체 웨이퍼가 회전함에 따라, 각운동의 성질로 인해, 반도체 웨이퍼의 중심으로부터 반도체 웨이퍼의 가장자리쪽으로 접선속도는 증가한다. 따라서, 만약 반도체 웨이퍼가 균일한 압력에 의해 폴리싱 패드에 대해 밀착되면, 반도체 웨이퍼의 가장자리들은 중앙 영역들보다 더 많이 폴리싱될 것이다. 이러한 문제를 해결하기 위해, 폴리싱 동안에 반도체 웨이퍼의 곡률(curvature)을 변화시키기 위한 애플리케이터들이 폴리싱 헤드에서 도입되는데, 이것은 반도체 웨이퍼의 반경에 걸친 접선속도 차이들을 보상시킨다. 스프링 또는 피스톤과 같은, 기계적 부품들을 포함할 수 있는 애플리케이터들은 반도체 웨이퍼의 일시적인 곡률을 야기시키기 위해 반도체 웨이퍼에 대해 밀착된다. 에이징, 결함들, 및 손상과 같은 다양한 이유들로 인해, 애플리케이터들은 예상한 대로 수행되지 않는다. 그 결과로서, 반도체 웨이퍼는 폴리싱 공정이 완료된 후 불균일한 폴리싱을 나타낼 수 있는데, 이것은 수율과 쓰루풋에 영향을 미친다.
본 발명개시의 다양한 실시예들에 따르면, 반도체 웨이퍼를 폴리싱하기 위한 폴리싱 시스템은, 제1 직경을 갖는 반도체 웨이퍼를 홀딩하기 위한 웨이퍼 지지대, 및 반도체 웨이퍼의 영역을 폴리싱하기 위한 제1 폴리싱 패드를 포함하며, 제1 폴리싱 패드는 제1 직경보다 짧은 제2 직경을 갖는다.
본 발명개시의 다양한 실시예들에 따르면, 폴리싱 방법은, 제1 직경을 갖는 반도체 웨이퍼를 웨이퍼 지지대 상에 제공하는 단계, 및 제1 직경보다 짧은 제2 직경을 갖는 적어도 하나의 폴리싱 패드에 의해 반도체 웨이퍼의 영역을 폴리싱하는 단계를 포함한다.
폴리싱 시스템(60)은 공간과 시간을 절감시키며, 유연적인 폴리싱 프로파일 제어를 갖는데, 이것은 수율과 쓰루풋 모두에서의 증가를 제공할 수 있다.
본 실시예들과, 이 실시예들의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1은 본 발명개시의 다양한 실시예들에 따른 폴리싱 시스템의 도면이다.
도 2는 본 발명개시의 다양한 실시예들에 따른 병진이동과 회전이 가능한 폴리싱 패드의 평면도이다.
도 3a와 도 3b는 본 발명개시의 다양한 실시예들에 따른 폴리싱 시스템에서 이용되는 다수의 폴리싱 패드들의 평면도들이다.
도 4는 본 발명개시의 다양한 실시예들에 따른 세정 서브 시스템을 포함한 폴리싱 패드의 평면도이다.
도 5는 본 발명개시의 다양한 실시예들에 따른 폴리싱 공정의 흐름도이다.
도 6은 본 발명개시의 다양한 실시예들에 따른 폴리싱 시스템의 도면이다.
도 7은 본 발명개시의 다양한 실시예들에 따른 폴리싱 시스템의 폴리싱 헤드의 도면이다.
도 8 내지 도 13은 본 발명개시의 다양한 실시예들에 따른 제1 폴리싱 공정의 완료 이후의 웨이퍼 등고선들의 도해들이다.
도 14는 본 발명개시의 다양한 실시예들에 따른 도 1의 보조 폴리싱 시스템의 상세도이다.
도 15는 본 발명개시의 다양한 실시예들에 따른 완전 폴리싱 공정의 흐름도이다.
도 16은 본 발명개시의 다양한 실시예들에 따른 제2 폴리싱 공정의 흐름도이다.
도 17 내지 도 20은 본 발명개시의 다양한 실시예들에 따른 경사면 폴리싱을 수행하는 보조 경사면 폴리싱 유닛의 도면들이다.
이하에서는 본 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 발명개시는 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 발명적 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 개시된 발명내용을 실시하고 이용하는 특정한 방법들에 대한 단순한 예시에 불과하며, 상이한 실시예들의 범위를 한정시키려는 것은 아니다.
실시예들을 특정 환경, 즉 폴리싱 시스템 등과 관련하여 설명할 것이다. 하지만, 물질 표면들을 폴리싱하기 위해 이용되는 다른 폴리싱 시스템들에 대해 다른 실시예들이 적용될 수 있다.
다양한 도면들과 설명 전반에 걸쳐, 동일한 참조 번호들은 동일한 컴포넌트들을 가리킨다. 또한, 일부 도면들에 걸쳐 단수의 컴포넌트들이 도시될 수 있지만, 이것은 도해의 단순화와 설명의 용이성을 위한 것일 뿐이다. 본 업계의 당업자는 이러한 설명과 도시는 일반적으로 구조물 내 많은 컴포넌트들에 대해 적용될 수 있고 적용가능할 수 있다는 것을 손쉽게 이해할 것이다.
아래의 발명개시에서는, 반도체 웨이퍼를 폴리싱할 때 높은 균일성을 달성하기 위해 반도체 웨이퍼보다 작은 직경을 갖는 폴리싱 패드를 이용하는 신규한 폴리싱 시스템이 도입된다. 여기서 개시된 폴리싱 시스템에서는, 반도체 웨이퍼가 테이블 상에서 위를 향해 놓여 있을 수 있도록 하는 동시에, 폴리싱 패드는 적절한 슬러리와 하방압력(downward pressure)의 조합을 이용하여 반도체 웨이퍼를 폴리싱한다. 반도체 웨이퍼보다 작은 폴리싱 패드는 프로그램가능한 패턴으로, 또는 심지어 인라인 계측 데이터에 기초하여 적응가능한 패턴으로 반도체 웨이퍼의 표면 위에서 스위핑(sweep)될 수 있다. 유연성 및 쓰루풋을 증가시키기 위해 다수의 폴리싱 패드들이 순차적으로, 동시적으로, 또는 이 둘의 조합된 방식으로 이용될 수 있다.
폴리싱 시스템은 또한 반도체 웨이퍼를 별개의 세정 스테이션에 대해 제거하지 않고서 수행될 수 있는 세정 동작을 제공한다. 임의의 폴리싱 동작 이후, 예컨대 과잉의 슬러리를 제거하기 위해 세정 동작이 수행될 수 있다. 여기서 개시된 폴리싱 시스템에서, 세정 동작은 예컨대 증류수 또는 세정제와 함께 롤러 브러쉬에 의해 수행될 수 있다. 반도체 웨이퍼가 테이블 상에서 여전히 위를 향해 있도록 하면서, 롤러 브러쉬는 반도체 웨이퍼쪽으로 하강되어 반도체 웨이퍼를 세정시킨다. 세정 동작에 이어서, 반도체 웨이퍼를 테이블로부터 제거하지 않고서 추가적인 폴리싱 동작들이 여기서 개시된 폴리싱 패드를 이용하여 수행될 수 있다.
몇몇의 실시예들에서 폴리싱 패드는 또한 반도체 웨이퍼의 다른 영역들은 그대로 남겨두면서 반도체 웨이퍼의 일정한 영역들을 폴리싱하기 위한 재작업 동작에서 보조 폴리싱 패드(들)로서 역할을 한다. 폴리싱 패드는 반도체 웨이퍼보다 작으며, 삼차원적으로 제어가능하다. 반도체 웨이퍼의 직경보다 큰 직경을 갖는 메인 폴리싱 패드에 대한 제1 폴리싱 공정에 따른 계측 데이터를 취하여, 제2 폴리싱 프로파일은 폴리싱 시스템 내로 프로그래밍될 수 있고, 보조 폴리싱 패드는, 반도체 웨이퍼를 폴리싱 시스템으로부터 오프라인시키지 않고서, 폴리싱 헤드와 함께 이용되어 공정처리중인 반도체 웨이퍼를 재작업할 수 있다. 보다 큰 폴리싱 프로파일 유연성 및 쓰루풋을 제공하기 위해 다수의 작은 보조 폴리싱 패드들이 폴리싱 헤드와 함께 이용될 수 있다. 몇몇의 실시예들에서, 반도체 웨이퍼의 경사면(bevel) 영역을 폴리싱하기 위해 경사면 폴리싱 패드가 또한 폴리싱 헤드와 함께 이용된다.
도 1은 본 발명개시의 다양한 실시예들에 따른 폴리싱 시스템(10)의 도면이다. 웨이퍼 테이블(120)은 폴리싱될 반도체 웨이퍼(200)(또는 단순히 "웨이퍼(200)")를 지지하고 택일적 사항으로서 반도체 웨이퍼(200)를 회전시킨다. 폴리싱 헤드(110)의 폴리싱 패드(111)는 반도체 웨이퍼(200)의 전면부(201)를 폴리싱한다. 폴리싱 패드(111)의 폭(w2)(예컨대, 외직경)은 반도체 웨이퍼(200)의 폭(w1)(예컨대, 외직경)보다 짧다. 몇몇의 실시예들에서, 회전 제어 메커니즘(121)은 웨이퍼(200)의 회전을 제어하고, 슬러리 전달 메커니즘(122)은 화학적 기계적 폴리싱(chemical mechanical polishing; CMP)을 가능하게 하도록 화학적 슬러리를 혼합하고, 저장하며 및/또는 웨이퍼(200)의 전면부(201)에 슬러리를 전달한다. 계측 툴들(130)은 폴리싱 시스템(10)에 의한 웨이퍼(200)의 폴리싱 전에, 폴리싱 동안에, 및/또는 폴리싱 후에 웨이퍼(200)의 파라미터들을 판독한다. 시스템 제어기(140)는 폴리싱 시스템(10)에 의해 수행된 폴리싱 공정의 변수들을 제어한다.
몇몇의 실시예들에서, 반도체 웨이퍼(200)는 결정, 다결정, 또는 비정질 구조의 실리콘 또는 게르마늄을 포함한 원소 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및 인듐 안티몬을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및 GaInAsP를 포함한 합금 반도체; 다른 적절한 물질; 또는 이들의 조합을 포함한다. 몇몇의 실시예들에서, 합금 반도체는 Si와 Ge 조성이 구배 SiGe 피처의 하나의 위치에서 하나의 비율로부터 또다른 위치에서 또다른 비율로 변경되는 구배 SiGe 피처를 갖는다. 몇몇의 실시예들에서, 구배 SiGe 피처는 실리콘 기판 위에서 형성된다. 몇몇의 실시예들에서, 구배 SiGe 피처는 스트레이닝(strained)된다. 뿐만 아니라, 몇몇의 실시예들에서, 반도체 웨이퍼(200)는 실리콘 온 절연체(silicon on insulator; SOI)와 같은, 반도체 온 절연체, 또는 박막 트랜지스터(thin film transistor; TFT)이다. 몇몇의 예시들에서, 반도체 웨이퍼(200)는 도핑된 에피택셜층 또는 매립층을 포함한다. 다른 예시들에서, 화합물 반도체 웨이퍼(200)는 다층 구조물을 갖거나, 또는 웨이퍼(200)는 다층 화합물 반도체 구조물을 포함할 수 있다. 몇몇의 실시예들에서, 반도체 웨이퍼(200)는 에피택셜층을 포함한다. 예를 들어, 웨이퍼(200)는 벌크 반도체 위에 놓인 에피택셜층을 갖는다. 뿐만 아니라, 몇몇의 실시예들에서, 웨이퍼(200)는 매립 유전체층과 같은 반도체 온 절연체(semiconductor-on-insulator; SOI) 구조물을 포함한다. 대안적으로, 웨이퍼(200)는 SIMOX(separation by implantation of oxygen) 기술이라고 불리우는 방법, 웨이퍼 접합, SEG(selective epitaxial growth), 또는 다른 적절한 방법에 의해 형성된 것과 같은, 매립 산화물(buried oxide; BOX) 층과 같은 매립 유전체층을 포함한다.
몇몇의 실시예들에서, 반도체 웨이퍼(200)는 웨이퍼 상에 형성되고 웨이퍼 내에 형성된 능동 및/또는 수동 디바이스들을 포함한다. 예를 들어, 트랜지스터들을 정의하기 위해 도핑 영역들은 반도체 웨이퍼(200) 내에서 형성된다. 몇몇의 실시예들에서, 트랜지스터들의 게이트들을 형성하기 위해 유전체 및 폴리실리콘 층들이 정의된다. 몇몇의 실시예들에서, 반도체 웨이퍼(200) 내 및 그 위에서 능동 디바이스 및/또는 수동 디바이스 사이의 상호연결부들을 형성하도록 추가적인 금속 및 폴리실리콘 층들이 패턴화된다. 몇몇의 실시예들에서, 쓰루 기판 비아(through-substrate-via; TSV)들, 패시베이션후 재분배층(post-passivation redistribution layer; PPI RDL)들 등과 같은, 다른 구조물들이 또한 반도체 웨이퍼(200) 상에서 형성된다. 다양한 디바이스들 및 상호연결부 구조물들은 주로 반도체 웨이퍼(200)의 전면부(201) 상에서 형성될 수 있다. 폴리싱 시스템(10)에서, 전면부(201)는 폴리싱 헤드(110)쪽을 향해 있을 수 있는 반면에, 반도체 웨이퍼(200)의 후면부는 폴리싱 헤드(110)를 등지고 있고 웨이퍼 테이블(120)과 접촉할 수 있다.
웨이퍼 테이블(120)은 웨이퍼(200)를 지지하며, 몇몇의 실시예들에서는, 실리카젤과 같은 물질로 이루어진 웨이퍼 접촉면을 갖는다. 웨이퍼(200)가 폭(w1)을 갖는 경우, 웨이퍼 테이블(120)은 예컨대, 적어도 20㎝만큼 폭(w1)보다 큰 폭을 가질 수 있다. 몇몇의 실시예들에서, 폭(w1)은 약 25밀리미터 내지 약 450밀리미터의 범위에 있다. 몇몇의 실시예들에서, 폭(w1)은 450밀리미터를 넘는다. 폭(w1)의 예시들은 300밀리미터와 450밀리미터를 포함한다.
웨이퍼 테이블(120)은 반도체 웨이퍼(200)를 제1 방향으로 제1 레이트(rate)로 회전시킬 수 있다. 속도 및 방향과 같은, 반도체 웨이퍼(200)의 회전 변수들은 회전 제어 메커니즘(121)에 의해 제어될 수 있다. 몇몇의 실시예들에서, 회전 제어 메커니즘(121)은 시스템 제어기(140)에 의해 제어된다. 몇몇의 실시예들에서, 회전 제어 메커니즘(121)은 전기 모터를 통해 반도체 웨이퍼(200)의 회전을 야기시킨다. 몇몇의 실시예들에서, 전기 모터는 교류(AC) 모터, 직류(DC) 모터, 유니버셜 모터 등이며, 고정 속도 또는 가변 속도를 갖는다. 몇몇의 실시예들에서, 회전 제어 메커니즘(121)은 전기 모터의 속도를 세팅하기 위한 전자장치들을 포함한다. 몇몇의 실시예들에서, 전자장치들은 시스템 제어기(140)로부터 제어 신호들을 수신하고, 제어 신호들에 응답하여 전기 모터의 속도를 제어한다. 몇몇의 실시예들에서, 제어 신호들은 폴리싱 공정 전반 동안 시간에 걸친 반도체 웨이퍼(200)의 실시간 속도 표시 신호들, 및/또는 회전 속도를 규정하는 회전 레이트 프로파일이다. 회전 제어 메커니즘(121)이 택일적 사항인 실시예들이 또한 본 명세서에서 구상되는데, 이러한 경우는 예컨대, 반도체 웨이퍼(200)가 폴리싱 동안에 회전되지 않고, 웨이퍼 테이블(120) 상에서 정지되어 있는 경우이다.
폴리싱 헤드(110)는 폴리싱 패드(111)를 홀딩하고, 폴리싱 패드(111)를 통해 웨이퍼(200)에 대해 압력을 가하도록 시스템 제어기(140)에 의해 제어가능하다. 시스템 제어기(140)는 또한 도 2에서 도시된 바와 같이 폴리싱 패드(111)를 삼차원적으로 병진이동시킬 수 있고, 또한 폴리싱 패드(111)를 제2 방향으로 제2 레이트로 회전시킬 수 있다. 폴리싱 헤드(110)는 전면부(201)에 대해 삼차원적으로 병진이동하도록 (예컨대) 시스템 제어기(140)에 의해 제어가능하다. 도 2에서는 이차원이 교차 화살표로 표시되며, 교차 화살표로 도시된 축들에 수직한 삼차원은 도면 안팎으로 내뻗어 있다. 몇몇의 실시예들에서, 폴리싱 패드(111)는 제2 레이트로 제2 방향(시계방향 또는 반시계방향)으로 회전하는데, 이것은 웨이퍼(200)의 제1 레이트 및 제1 방향과는 상이하거나 또는 이와 동일하다. 몇몇의 실시예들에서, 제2 레이트는 고정되거나 또는 가변적이며, 계측 툴들(130)에 의해 제공된 인라인 계측 피드백에 기초하여 프로그래밍될 수 있거나 및/또는 조정가능하다. 몇몇의 실시예들에서, 제2 레이트는 실시간으로 시스템 제어기(140)에 의해 세팅되며, 및/또는 폴리싱 공정 전반 동안 시간에 걸친 폴리싱 패드(111)의 회전 레이트 및 방향을 규정하는 미리정의된 프로파일로서 세팅된다.
폴리싱 패드(111)의 폴리싱 표면은 반도체 웨이퍼(200)의 전면부(201)쪽을 향해 있다. 몇몇의 실시예들에서, 폴리싱 패드(111)는 층 물질의 기계적 및 화학적 제거의 조합을 통해 반도체 웨이퍼(200)를 폴리싱한다. 몇몇의 실시예들에서, 폴리싱 패드(111)는 폴리머로 이루어진다. 폴리싱 패드(111)의 폭(w2)은 반도체 웨이퍼(200)의 폭(w1)보다 짧다. 몇몇의 실시예들에서, 폭(w2)은 폭(w1)의 절반보다 작다. 몇몇의 실시예들에서, 폭(w2)은 폭(w1)의 ⅓과 ¼ 사이이다. 몇몇의 실시예들에서, 폴리싱 패드(111)는 웨이퍼(200)의 전면부의 평면에 대해 원형 단면을 갖는 실린더 형상을 갖는다. 타원형, 직사각형, 정사각형 등을 비롯한, 폴리싱 패드(111)의 단면에 대한 다른 형상들이 또한 여기서 구상된다.
몇몇의 실시예들에서, 슬러리 전달 메커니즘(122)은 화학적 기계적 폴리싱(CMP)을 가능하게 하도록 화학적 슬러리를 혼합하고, 저장하며 및/또는 웨이퍼(200)의 전면부(201)에 슬러리를 전달한다. 도 1에서, 슬러리 전달 메커니즘(122)은 웨이퍼 테이블(120)의 일부로서 도시된다. 몇몇의 실시예들에서, 슬러리 전달 메커니즘(122)은 폴리싱 헤드(110)의 일부이다. 몇몇의 실시예들에서, 화학적 슬러리는 웨이퍼 테이블(120)을 통해, 및/또는 폴리싱 패드(111)를 통해 웨이퍼(200)에 도포된다. 예를 들어, 화학적 슬러리는 튜브를 통해서 폴리싱 헤드(110)를 거쳐서 폴리싱 패드(111)에 제공된다. 몇몇의 실시예들에서, 화학적 슬러리는 또한 웨이퍼 테이블(120)의 튜브를 거쳐서 웨이퍼(200)의 전면부(201) 상으로 튜브를 통해 제공된다. 몇몇의 실시예들에서, 화학적 슬러리의 조성은 시스템 제어기(140)에 의해 생성된 제어 신호를 따라 슬러리 전달 메커니즘(122)에 의해 제어된다. 몇몇의 실시예들에서, 제어 신호는 실시간 조성 제어 파라미터들, 및/또는 폴리싱 공정의 지속기간에 대해 스케쥴링된 미리정의된 조성 프로파일을 제공한다. 몇몇의 실시예들에서, 유량과 같은 다른 슬러리 변수들이 또한 시스템 제어기(140)에 의해 생성된 제어 신호들에 따라, 실시간으로 및/또는 미리정의된 프로파일에 따라 슬러리 전달 메커니즘(122)에 의해 제어된다. 몇몇의 실시예들에서, 슬러리 조성 및 다른 슬러리 변수들과 관련된 다양한 제어 신호들이 미리세팅된 값들로서, 및/또는 폴리싱 공정 동안 계측 툴들(130)에 의해 수집된 인라인 계측 데이터를 고려하여 생성된다.
계측 툴들(130)은 시스템 제어기(140)에게, 예컨대 반도체 웨이퍼(200)의 전면부(201)의 토포그래피(topography)를 비롯한 계측 정보를 제공한다. 반도체 웨이퍼(200)의 표면상의 막들 및 물질들의 두께와 등고선(contour)이 계측 툴들(130)에 의해 측정되어, 시스템 제어기(140)에게 송신된다. 계측 툴들(130)은 예컨대 레이저 간섭계를 포함한다. 몇몇의 실시예들에서, 시스템 제어기(140)에 제공된 계측 정보에 기초하여, 시스템 제어기(140)는 폴리싱 공정 동안 다양한 공정 변수들을 제어한다. 시스템 제어기(140)에 의해 제어가능한 공정 변수들의 예시들은 웨이퍼(200)와 폴리싱 패드(111)의 회전 속도 및 방향, 웨이퍼(200) 위에서의 폴리싱 헤드(110)의 위치, 폴리싱 헤드(110)에 의해 웨이퍼(200)에 가해진 힘, 및 슬러리 전달 메커니즘(122)의 슬러리 펌핑 레이트 및/또는 슬러리 조성을 포함한다. 설명된 계측 툴들(130)의 이용을 계측내 폐루프 제어(intra-metrology closed loop control; IMCLC)라고 칭한다.
몇몇의 실시예들에서, 쓰루풋을 증가시키기 위해 제2 폴리싱 패드(112)가 도 3a와 도 3b에서 도시된 바와 같이 폴리싱 시스템(10)에서 활용된다. 도 3a에서, 몇몇의 실시예들에 따라, 제2 폴리싱 패드(112)와 폴리싱 패드(111)는 이들의 중심선들을 따라 동일선상에 있으며, (예컨대, 패드(112)의 중심에서부터 패드(111)의 중심까지 측정된) 거리(d1)만큼 분리되어 있으며, 이 거리(d1)는 반도체 웨이퍼(200)의 직경(w1)의 대략 절반이다. 도 3b는 폴리싱 패드들(111, 112)의 위치들이 방사상 좌표들로 정의되는 일반적인 경우를 도시한다. 이에 따르면, 폴리싱 패드(111)는 웨이퍼(200)의 중심에 대한 반경(r1)에서 위치하며, 폴리싱 패드(112)는 웨이퍼(200)의 중심에 대한 반경(r2)에서 위치한다. 반경들(r1, r2)은 추가적으로 오프셋 각도(θ)로 각도를 이루어 분리된다. 도 3a에서 도시된 예시에서, 오프셋 각도(θ)는 180도이다. 변수들(d1, r1, r2, θ)은 시스템 제어기(140)에 의해 모두 제어가능하며, 몇몇의 실시예들에서, 미리결정된 폴리싱 프로파일, 및/또는 계측 툴들(130)에 의해 제공된 인라인 계측 데이터에 대한 실시간 응답으로 세팅된다.
몇몇의 실시예들에서, 세정은 폴리싱 스테이지들 사이에서 수행되며, 브러쉬들 및 세정제들(예컨대, 화학물질, 증류수(DI))의 이용을 포함한다. 본 발명개시의 다양한 실시예들에 따른 세정 유닛(400)이 도 4에서 도시된다. 몇몇의 실시예들에서, 세정 유닛(400)은 예컨대, 롤러 브러쉬이거나 또는 디스크 브러쉬이며, 도 4에서 세정 유닛(400)의 우측과 윗쪽의 화살표들로 표시된 바와 같이 적어도 한 방향으로 회전 및 병진이동하도록 구성된다. 몇몇의 실시예들에서, 반도체 웨이퍼(200)는 웨이퍼 테이블(120)에 의해 윗쪽을 향한 상태로 홀딩되며, 또한 세정 유닛(400)이 반도체 웨이퍼(200)의 표면으로부터 화학적 슬러리 및 입자들을 세정하는 동안에 회전된다.
위 내용에 기초하여, 도 5에서는 일반적인 폴리싱 방법(50)에서의 중간 단계들이 도시된다. 도 1, 도 2, 도 3a, 도 3b 및 도 4의 관점에서 설명된 바와 같이, 폴리싱 방법(50)은 블록(500)에서 수행되는 제1 폴리싱 공정, 블록(501)에서 수행되는 제1 세정 공정, 블록(502)에서 수행되는 제2 폴리싱 공정, 및 블록(503)에서 수행되는 제2 세정 공정을 포함한다. 몇몇의 실시예들에서 제2 폴리싱 및 세정 공정들 또는 제1 폴리싱 및 세정 공정들은 택일적 사항이라는 것을 이해한다. 블록들(500~503)의 순서는 또한 다양한 실시예들을 형성하도록 변경될 수 있으며, 이 다양한 실시예들 모두는 본 명세서에서 구상가능하다. 예를 들어, 몇몇의 실시예들에서 블록들(502, 503)은 블록들(500, 501) 이전에 수행된다.
블록(500)에서는 웨이퍼(200)를 폴리싱하기 위해 하나의 폴리싱 헤드가 이용된다. 몇몇의 실시예들에서, 폴리싱 헤드는 제1 유형(예컨대, 유형 1)을 가지며, 제1 화학적 슬러리(예컨대, 유형 A)와 함께 이용된다. 몇몇의 실시예들에서, 상술한 바와 같은 폴리싱 속도, 폴리싱 압력, 폴리싱 위치, 지속기간, 슬러리 조성 및 유량 등을 정의하는 제1 프로파일(P1)이 이용된다.
블록(500)에 이어서, 제1 세정 공정이 블록(501)에서 수행된다. 블록(501)에서의 제1 세정 공정에 의해 웨이퍼(200)의 폴리싱된 표면을 세정하기 위해 브러쉬(예컨대, 브러쉬 1)와 같은 제1 클리너가 제1 세정제(예컨대, 세정제 M)와 함께 이용된다. 몇몇의 실시예들에서, 세정제는 블록(500)에서 이용된 화학적 슬러리에 따라 선택된다. 몇몇의 실시예들에서, 세정 프로파일(C1)은 웨이퍼(200)의 충분한 및/또는 최적의 세정을 제공하기 위해 회전 속도, 위치, 지속기간, 유량 등을 정의한다.
블록(502)에서는 두 개의 폴리싱 헤드들이 이용된다. 몇몇의 실시예들에서, 폴리싱 헤드들은 동일하거나 또는 상이한 유형(예컨대, 유형 2 및 유형 3)이며, 블록(500)에서 이용된 화학적 슬러리의 유형과 동일하거나 또는 이와 상이한 유형(예컨대, 유형 B)의 화학적 슬러리와 함께 이용된다. 몇몇의 실시예들에서, 블록(502)의 폴리싱 헤드들 및 슬러리와 함께 이용하기 위한 제2 폴리싱 프로파일(P2)이 정의되며, 이 프로파일은 폴리싱 레이트, 유량, 폴리싱 헤드들의 폴리싱 위치들(예컨대, 반경들 및 각도 분리), 지속기간, 압력 등을 정의한다.
블록(502)에서의 폴리싱 공정으로부터의 잔여 슬러리를 제거하기 위해 제2 세정 공정이 블록(503)에서 수행된다. 몇몇의 실시예들에서, 잔여 슬러리를 제거하기 위해 제2 세정 프로파일(C2)에 따라 제2 클리너(예컨대, 브러쉬 2)가 제2 세정제(예컨대, 세정제 N)와 함께 이용된다. 몇몇의 실시예들에서, 제2 클리너는 제1 클리너와 동일하거나 또는 상이하며, 또한 브러쉬들 이외의 다른 클리너들이 본 명세서에서 구상될 수 있다. 몇몇의 실시예들에서, 제2 세정제는 제1 세정제와 동일하거나 또는 상이하며, 블록(502)에서 이용된 화학적 슬러리에 따라 선택된다. 세정 프로파일(C2)은 웨이퍼(200)의 충분한 및/또는 최적의 세정을 제공하기 위해 회전 속도, 위치, 지속기간, 유량 등을 정의할 수 있다.
몇몇의 실시예들에서, 상술한 블록들(501, 503)에서의 세정 공정들은 세정 유닛(400)을 활용한다. 몇몇의 실시예들에서, 세정 유닛(400)은 회전되면서 반도체 웨이퍼(200) 표면 상으로 하강되고, 반도체 웨이퍼(200)의 표면쪽을 향해 세정 유닛(400)에 압력이 가해진다. 몇몇의 실시예들에서, 세정 유닛(400)은 도 4에서 도시된 바닥 가장자리와 같은, 반도체 웨이퍼(200)의 가장자리에서 세정을 시작하고, 예컨대 반대쪽 가장자리를 향해 단방향으로 병진이동된다. 세정 유닛(400)이 자신의 한쪽 끝을 중심으로 선회하여 반도체 웨이퍼(200)의 표면에 걸쳐 각도를 이루어 스위핑하도록 하는 실시예들이 또한 본 명세서에서 구상가능하다. 몇몇의 실시예들에서, 반도체 웨이퍼(200)로부터 모든 잔유물을 제거하는데 도움을 주기 위해 세정 화학용액 및/또는 DI 워터가 반도체 웨이퍼(200)의 표면 상에 증착된다.
폴리싱 헤드(110)를 이용한 폴리싱 시스템(10)은 통상적인 폴리싱 시스템들에 비해 공간을 절감시킨다. 폴리싱 패드들(111, 112)은 수많은 폴리싱 프로파일들이 이용될 수 있도록 해주며, 몇몇의 실시예들에서, 폴리싱 패드들은 반도체 웨이퍼(200)를 오프라인시키지 않고서 계측 툴들(130)에 의해 제공된 인라인 계측 데이터와 결부되어 자동화된 프로파일 조정을 제공한다. 폴리싱 시스템(10)에서의 세정 유닛(400)은 또한 시간을 절감시켜서, 오프라인 세정 스테이션들에 대한 필요성을 제거시킨다. 몇몇의 실시예들에서, 반도체 웨이퍼(200)는 동일한 스테이션에서 폴리싱되고 세정되는데, 이것은 공간을 절감시키고 웨이퍼 이송 시간을 매우 감소시킨다. 폴리싱 시스템(10)은 공간과 시간을 절감시키며, 유연적인 폴리싱 프로파일 제어를 갖는데, 이것은 수율과 쓰루풋 모두에서의 증가로 바꿔 말할 수 있다.
본 발명개시의 다양한 실시예들에 따른 폴리싱 시스템(60)이 도 6에서 도시된다. 웨이퍼를 폴리싱하기 위한 메인 폴리싱 패드(600)는 예컨대 폴리우레탄으로 만들어진 폴리싱 표면을 갖는다. 메인 폴리싱 패드(600)는 일정한 속도로 회전되거나, 또는 시스템 제어기(620)에 의해 결정된 가변적인 속도로 회전된다. 이러한 회전은 예컨대 메인 폴리싱 패드(600)를 구동시키는 모터(605)에 의해 제어된다. 가변적인 속도는 시스템 제어기(620)로부터 모터(605)에 보내진 신호(622)에 기초하여 제어되며, 이 신호에 응답하여 모터(605)는 메인 폴리싱 패드(600)의 회전 속도를 변경시킬 수 있다. 메인 폴리싱 패드(600)는 시계방향 또는 반시계방향으로 회전할 수 있다. 메인 폴리싱 패드(600)는 예컨대, 원형이며, 폴리싱될 반도체 웨이퍼보다 큰 직경을 갖는다. 몇몇의 실시예들에서, 메인 폴리싱 패드(600)의 직경(DPAD)은 반도체 웨이퍼의 직경(DWAFER)의 적어도 두 배 길이이다. 450㎜ 반도체 웨이퍼에 대한 예시적인 메인 폴리싱 패드 직경은 약 1094㎜(DPAD/DWAFER가 대략 2.43임)인데, 이것은 300㎜ 웨이퍼들에 대한 약 762㎜의 메인 폴리싱 패드 직경(DPAD/DWAFER가 대략 2.54임)과 200㎜ 웨이퍼들에 대한 약 508㎜의 메인 폴리싱 패드 직경(DPAD/DWAFER가 대략 2.54임)과 비교된다.
도 7에서 상세하게 도시된 폴리싱 헤드(610)는 반도체 웨이퍼와 같은, 웨이퍼(700)를 메인 폴리싱 패드(600)에 대해 밀착시킨다. 반도체 웨이퍼(700)는, 상술한 바와 같이, 메인 폴리싱 패드(600)의 폭(w3)의 절반보다 일반적으로 짧은 폭(w1)을 갖는다. 폴리싱 헤드(610)는 자신의 프레임(612) 내에 설치된 리테이너 링(614)을 갖는다. 리테이너 링(614)은 폴리페닐렌 설파이드(polyphenylene sulfide; PPS),폴리에테르에테르케톤(polyether ether ketone; PEEK) 또는 다른 적절한 폴리이미드 또는 열가소성 물질로 제조되며, 반도체 웨이퍼(700)의 가장자리/베젤 영역에 의해 반도체 웨이퍼(700)를 홀딩한다. 몇몇의 실시예들에서, 폴리싱 헤드(610)는 메인 폴리싱 패드(600)쪽을 향해 반도체 웨이퍼(700)에 일반적인 힘을 가한다. 애플리케이터들(615~618)은 반도체 웨이퍼(700)의 등고선을 변경시키고, 반도체 웨이퍼(700)의 다양한 영역들의 폴리싱 레이트들을 제어하기 위해 반도체 웨이퍼(700)의 다양한 영역들에서 국부화된 압력을 제공한다. 도 7에서 도시된 바와 같이, 애플리케이터(615)는 반도체 웨이퍼(700)의 중심 구역에 압력을 인가하고, 애플리케이터(616)는 반도체 웨이퍼(700)의 리플 구역에 압력을 인가하고, 애플리케이터(617)는 반도체 웨이퍼(700)의 외곽 구역에 압력을 인가하며, 애플리케이터(618)는 반도체 웨이퍼(700)의 가장자리 구역에 압력을 인가한다. 인가된 압력들은 기계식, 공기식, 유량식 등이며, 시스템 제어기(620)에 의해 제어가능하다.
몇몇의 실시예들에서, 반도체 웨이퍼(700)를 메인 폴리싱 패드(600)에 대해 밀착시키는 것에 더하여, 폴리싱 헤드(610)는 또한 메인 폴리싱 패드(600)의 방향과 동일 또는 반대의 방향으로 회전한다. 몇몇의 실시예들에서, 메인 폴리싱 패드(600)는 예컨대 시계방향으로 회전하는 반면에, 폴리싱 헤드(610)는 반시계방향으로 회전한다. 몇몇의 실시예들에서, 메인 폴리싱 패드(600)는 시계방향으로 회전하며, 폴리싱 헤드(610)도 또한 시계방향으로 회전한다. 몇몇의 실시예들에서, 폴리싱 헤드(610)의 회전은 폴리싱 헤드(610)를 구동시키는 모터(670)에 의해 제어된다. 몇몇의 실시예들에서, 모터(670)는 일정한 속도, 또는 시스템 제어기(620)에 의해 제어가능한 가변적인 속도로 폴리싱 헤드(610)를 회전시킨다. 몇몇의 실시예들에서, 폴리싱 헤드(610)는 또한 메인 폴리싱 패드(600)의 표면에 대한 동일평면상에서 병진이동하게 된다. 몇몇의 실시예들에서, 병진이동은 시스템 제어기(620)에 의해 제어가능하며, 미리정의된 폴리싱 프로파일의 일부로서 폴리싱 시스템(60) 내로 프로그래밍된다.
몇몇의 실시예들에서, 폴리싱 시스템(60)은 예컨대 화학적 기계적 폴리싱(chemical-mechanical-polishing; CMP) 시스템이다. 몇몇의 실시예들에서, 슬러리 전달 시스템(640)은 일정한 레이트, 또는 시스템 제어기(620)에 의해 결정된 가변적인 레이트로 메인 폴리싱 패드(600) 표면 상에 화학적 슬러리를 방출시킨다. 몇몇의 실시예들에서, 슬러리 전달 시스템(640)는 메인 폴리싱 패드(600)에 설치된 튜브, 및 펌프를 포함한다. 몇몇의 실시예들에서, 화학적 슬러리는 실리카 고체, 화학 분산제, 계면활성제 등을 포함한다. 몇몇의 실시예들에서, 화학적 슬러리의 조성은 또한 시스템 제어기(620)에 의해 제어가능하다. 몇몇의 실시예들에서, 시스템 제어기(620)는 전달 레이트 및 슬러리 조성과 같은, 슬러리 전달 파라미터들을 신호(623)를 통해 제어한다.
계측 툴들(630)은 시스템 제어기(620)에게, 예컨대 반도체 웨이퍼(700)의 표면의 토포그래피(topography)를 비롯한 계측 정보를 제공한다. 반도체 웨이퍼(700)의 표면상의 막들 및 물질들의 두께와 등고선이 계측 툴들(630)에 의해 측정되어, 시스템 제어기(620)에게 송신된다. 계측 툴들(630)은 예컨대 레이저 간섭계를 포함한다. 몇몇의 실시예들에서, 시스템 제어기(620)에게 제공되는 계측 정보에 기초하여, 시스템 제어기(620)는 메인 폴리싱 패드(600)와 폴리싱 헤드(610)의 회전 속도, 메인 폴리싱 패드(600) 위에서의 폴리싱 헤드(610)의 위치, 폴리싱 헤드(610)에 의해 인가된 힘, 애플리케이터들(615~618)의 압력 레벨들, 및 슬러리 전달 시스템(640)의 슬러리 펌핑 레이트 및/또는 슬러리 조성을 제어한다. 설명된 계측 툴들(630)의 이용을 계측내 폐루프 제어(intra-metrology closed loop control; IMCLC)라고 칭한다.
제1 폴리싱 공정을 수행하기 위해 시스템 제어기(620)는 메인 폴리싱 패드(600), 폴리싱 헤드(610) 및 슬러리 전달 시스템(640)을 제어한다. 몇몇의 실시예들에서, 제1 폴리싱 공정은 제1 미리정의된 폴리싱 프로파일에 기초하며, 이 제1 미리정의된 폴리싱 프로파일은 폴리싱 시간뿐만이 아니라, 비제한적인 예시로서, 메인 폴리싱 패드(600)와 폴리싱 헤드(610)의 회전 속도, 폴리싱 헤드(610)의 병진이동, 폴리싱 헤드(610)의 힘, 애플리케이터들(615~618)의 지역적 압력 레벨들, 및 슬러리 전달 시스템(640)의 슬러리 레이트 및 조성 변수들을 비롯한 폴리싱 변수들을 시간 함수로서 규정한다. 몇몇의 실시예들에서, 폴리싱 헤드(610)의 회전 속도는 제1 폴리싱 공정의 지속기간에 걸쳐 변한다. 몇몇의 실시예들에서, 예컨대, 제1 폴리싱 공정 전반에 걸쳐 메인 폴리싱 패드(600)의 전체 영역을 이용하도록 하는 폴리싱 헤드(610)에 대한 경로가 세팅된다. 몇몇의 실시예들에서, 제1 폴리싱 공정은 적응적이여서, 비제한적인 예시로서 층 두께와 층 평탄도를 포함한 계측 메트릭들에 대한 응답으로 폴리싱 변수들을 제어하기 위해 IMCLC를 이용한다.
제1 폴리싱 공정의 완료시, 계측 툴들(630)에 의해 제공된 계측 데이터는 공정처리중에 있는 반도체 웨이퍼(700)의 표면의 적어도 하나의 구역이 균등하게 폴리싱되지 않았다라고 표시할 수 있다. 도 8 내지 도 13은 제1 폴리싱 공정의 완료 이후의 웨이퍼 등고선들(711~716)의 도해들이다. 도 8에서, 반도체 웨이퍼(700)의 중앙 영역은 덜 폴리싱되는데, 예컨대 반도체 웨이퍼(700)의 외곽 및 가장자리 영역들보다 큰 층 두께를 갖는다. 이것은 애플리케이터(615)가 결함이 있거나, 손상되었거나, 노후화되었거나 또는 보수를 필요로 한다는 것을 표시할 수 있다. 도 9에서, 반도체 웨이퍼 등고선(712)은 반도체 웨이퍼(700)의 링 구역이 반도체 웨이퍼(700)의 다른 구역들에 비해 언더폴리싱되었다는 것을 표시할 수 있다. 애플리케이터(616)는 예컨대 결함이 있거나, 손상되었거나, 노후화되었거나 또는 보수를 필요로 한다. 도 10과 도 11에서의 반도체 웨이퍼 등고선들(713, 714)은 각각 외곽 구역과 가장자리 구역에서의 언더폴리싱을 표시하며, 이것들은 애플리케이터들(617, 618)의 부적절한 기능에 대응할 수 있다. 도 12에서의 반도체 웨이퍼 등고선(715)은 링 구역과 가장자리 구역과 같은, 두 개의 구역들에서의 언더폴리싱에 대응한다. 다른 두 개의 구역 등고선들은 중심 구역과 외곽 구역에서의 언더폴리싱, 및 중심 구역과 가장자리 구역에서의 언더폴리싱을 포함할 수 있다. 도 13에서 도시된 웨이퍼 등고선(716)은 반도체 웨이퍼(700)의 적어도 하나의 영역이 예컨대 제1 폴리싱 공정을 위해 폴리싱 시스템(60) 내로 원래에 프로그래밍되었던 것보다 높은 두께를 갖는 경우에 해당한다. 도 13에서는 높은 두께(들)이 다이 국부화되는데, 이것은 예컨대 반도체 웨이퍼(700)에 대해 비동심적인 대략적인 원형 또는 다른 형상의 영역에 위치한 단일 다이, 또는 적어도 두 개의 인접한 다이들을 발생시킨다.
도 6에서는 폴리싱 시스템(60)에 설치된 보조 폴리싱 시스템(650)이 도시되며, 이것의 상세도는 도 14에서 도시된다. 몇몇의 실시예들에서, 폴리싱 헤드(610)는 폴리싱 시스템(60)에서 이중적인 용도를 제공한다. 제1 폴리싱 공정(메인 폴리싱 공정)에서, 폴리싱 헤드(610)는 반도체 웨이퍼(700)를 홀딩하고, 반도체 웨이퍼(700)를 메인 폴리싱 패드(600)에 대해 밀착시키고, 반도체 웨이퍼(700)를 회전시키고, 반도체 웨이퍼(700)를 메인 폴리싱 패드(600)의 표면 위에서 병진이동시키며, 애플리케이터들(615~618)을 통해 구역 폴리싱 제어를 수행한다. 제2 폴리싱 공정(보조 폴리싱 공정)에서는, 보조 폴리싱 시스템(650)의 일부로서, 폴리싱 헤드(610)가 보조 폴리싱 유닛들(651, 652)쪽을 향해 반도체 웨이퍼(700)를 홀딩하는 테이블로서 역할을 하는 한편, 적어도 하나의 보조 폴리싱 유닛(651, 652)은 반도체 웨이퍼(700)의 적어도 하나의 구역 및/또는 적어도 하나의 영역을 폴리싱한다. 제2 폴리싱 공정에서, 폴리싱 헤드(610)는 반도체 웨이퍼(700)를 홀딩하고, 반도체 웨이퍼(700)를 회전시키며, 및/또는 반도체 웨이퍼(700)를 삼차원적으로 병진이동시킨다.
두 개의 보조 폴리싱 유닛들(651, 652)이 도 14에서 도시된다. 본 명세서에서는 단하나, 두 개, 세 개, 또는 세 개 이상의 보조 폴리싱 유닛들을 포함한 실시예들이 구상가능하다. 보조 폴리싱 유닛(651)의 보조 폴리싱 패드(653)는 보조 제어기(655)에 부착된 축(654)에 부착된다. 몇몇의 실시예들에서, 보조 폴리싱 패드(653)의 폴리싱 표면은, 폴리우레탄과 같은, 메인 폴리싱 패드(600)의 물질과 유사한 물질을 포함한다. 보조 폴리싱 패드(653)의 폴리싱 표면은 예컨대 원형이다. 원형 형상에 대한 직경일 수도 있는 보조 폴리싱 패드(653)의 폴리싱 표면의 폭은 도 14에서 폭(w2)으로서 표시된다. 보조 폴리싱 패드(653)의 폴리싱 표면의 폭(w2)은 반도체 웨이퍼(700)의 폭(w1)보다 짧다. 폭(w2)은 예컨대 폭(w1)의 대략 절반보다 짧다. 폭(w2)은 폭(w1)의 약 ¼ 내지 약 ⅓ 사이이거나, 또는 폭(w1)의 약 ¼ 보다 더 짧다. 원형 형상에 대한 직경일 수도 있는 보조 폴리싱 유닛(652)의 제2 보조 폴리싱 패드(657)의 폴리싱 표면의 폭은 도 14에서 폭(w4)으로서 표시된다. 폭(w4)은 반도체 웨이퍼(700)의 폭(w1)보다 짧으며, 몇몇의 실시예들에서는 폭(w2)과 대략 동일하다. 몇몇의 실시예들에서, 폭(w4)은 보조 폴리싱 패드(653)의 폭(w2)과는 상이하다. 몇몇의 실시예들에서, 보조 폴리싱 패드(657)는 보조 폴리싱 패드(653)와 동일한 형상을 갖거나 또는 이와 상이한 형상을 갖는다. 몇몇의 실시예들에서, 폴리싱 물질 및/또는 텍스처링에 의해 영향을 받을 수 있는 보조 폴리싱 패드들(653, 657)의 폴리싱 표면들은 동일하거나 또는 상이하다.
몇몇의 실시예들에서, 제2 폴리싱 공정을 수행하기 위해 보조 폴리싱 유닛들(651, 652)을 제어하는 보조 제어기(655)는 제2 폴리싱 공정 동안에, 및 그 전후에 축들(654, 658)과 보조 폴리싱 패드들(653, 657)의 회전을 제어하고 축들(654, 658)과 보조 폴리싱 패드들(653, 657)의 삼차원적인 병진이동을 제어하기 위한 전자장치, 및 전기기계적 시스템들을 포함한다. 몇몇의 실시예들에서, 보조 제어기(655)는 보조 폴리싱 유닛들(651, 652)을 회전시키기 위한 모터들을 포함한다. 몇몇의 실시예들에서, 모터들은 제2 폴리싱 공정 동안에 및 그 전후에 일정한 속도 및/또는 가변적인 속도로 회전하도록 전자적으로 제어된다. 몇몇의 실시예들에서, 보조 제어기(655)는 제2 폴리싱 공정에서 폴리싱될 구역(들) 및/또는 영역(들)에 대해 압력을 인가하기 위해 보조 폴리싱 유닛들(651, 652)에 하방력(downward force)을 인가하기 위한 레버들 및/또는 피스톤들을 더 포함한다.
신호라인(또는 버스)(661)는 보조 제어기(655)를 계측 툴들(630)에 전기적으로 연결시키고, 이로써 보조 제어기(655)는 반도체 웨이퍼(700)의 계측 데이터(층 두께, 등고선 프로파일)를 제2 폴리싱 공정의 폴리싱 단계들 내에 자동적으로 옮긴다. 보조 제어기(655)가 시스템 제어기(620)에 전기적으로 연결되어 있는 구성들이 또한 본 명세서에서 구상가능하다. 몇몇의 실시예들에서, 시스템 제어기(620)는 계측 툴들(630)로부터 계측 데이터를 해석하고, 폴리싱 명령들을 보조 제어기(655)에 보내며, 이로써 보조 제어기(655)는 제2 폴리싱 공정을 수행하기 위해 계측 툴들(630)에 전기적으로 직접 연결될 필요가 없다. 이러한 구성에서, 몇몇의 실시예들에서는, 회전 레이트, 압력, 스터터 레이트, 및/또는 보조 폴리싱 유닛들(651, 652)에 대한 배치 및 경로와 같은 폴리싱 변수들을 위해 보조 제어기(655)가 계측 툴들(630)로부터의 피드백 데이터를 지능적으로 처리하기 위한 해석기 하드웨어 및/또는 소프트웨어를 포함하는 것이 아니라, 시스템 제어기(620)에 의존한다. 몇몇의 실시예들에서, 시스템 제어기(620)는 하드웨어(예컨대, 프로세서, 메모리, 논리 회로들 등)를 포함한다.
화학적 기계적 폴리싱(CMP) 시스템의 경우, 제2 폴리싱 공정은 공정처리중인 반도체 웨이퍼(700)의 표면상으로의, 상술한 바와 같은 화학적 슬러리의 유입을 포함한다. 화학적 슬러리는 다양한 방법들로 유입된다. 일례로서, 도 14에서 음영선으로 도시된 보조 슬러리 전달 시스템(670)은 화학적 슬러리를 튜브와 펌프를 통해 반도체 웨이퍼(700)의 표면에 전달할 수 있다. 몇몇의 실시예들에서, 보조 슬러리 전달 시스템(670)은 예컨대 폴리싱 헤드(610)의 표면의 반경을 따라 배출구들이 균일하게 이격되면서 폴리싱 헤드(610) 속을 관통하여 설치된다. 또다른 슬러리 전달 시스템은 보조 폴리싱 유닛들(651, 652)에 합체되며, 화학적 슬러리는 예컨대 튜브들(656, 659)을 통해서 보조 폴리싱 패드들(653, 657)에 전달된다. 몇몇의 실시예들에서, 제2 폴리싱 공정에서 구역(들) 및/또는 영역(들)의 폴리싱 동안에 반도체 웨이퍼(700)의 표면 상에 화학적 슬러리를 유입시키기 위해 두 개의 전달 시스템들이 개별적으로 또는 결합된 상태로 이용된다. 몇몇의 실시예들에서, 보조 제어기(655)는 본 명세서에서 설명된 전달 시스템들(670, 656, 659) 모두 또는 이들 중 임의의 전달 시스템에 의해 전달된 화학적 슬러리의 전달 레이트(들), 슬러리 혼합 비율들 등을 비롯한 슬러리 변수들을 제어하도록 구성된다. 몇몇의 실시예들에서, 슬러리 변수들은 예컨대 시스템 제어기(620)에 의해 제어된다.
몇몇의 실시예들에서, 제2 폴리싱 공정 동안에 공정처리중에 있는 반도체 웨이퍼(700)의 표면이 메인 폴리싱 패드(600)를 등지고 있을 수 있도록 폴리싱 헤드(610)는 회전되도록 구성된다. 예를 들어, 제1 폴리싱 공정 동안에 폴리싱 헤드(610)가 자신의 원래의 위치에 대해 반전되도록 폴리싱 헤드(610)는 180도 회전된다. 90도 시계방향 또는 반시계방향과 같은 다른 회전 각도들이 또한 구상가능하다. 몇몇의 실시예들에서, 예컨대 폴리싱 헤드(610)가 위를 향하도록, 제1 포지셔닝 메커니즘(680)(도 6 참조)은 폴리싱 헤드(610)를 메인 폴리싱 패드(600)로부터 멀어지도록 회전시킨다. 몇몇의 실시예들에서, 폴리싱 헤드(610)를 메인 폴리싱 패드(600)로부터 멀어지도록 회전시킨 후의 반도체 웨이퍼(700)의 표면은 메인 폴리싱 패드(600)의 표면과 실질적으로 동일한 배향을 갖는다. 몇몇의 실시예들에서, 폴리싱 헤드(610)의 표면 법선(법선 벡터)이 예컨대 중력 방향에 대해 실질적으로 역평행해지도록 폴리싱 헤드(610)의 표면이 배향된다. 평행으로부터 약간 기울어진 배향들이 또한 구상가능한데, 이것은 반도체 웨이퍼(700)로부터의 화학적 슬러리의 배수에 도움을 줄 수 있다.
몇몇의 실시예들에서, 폴리싱 헤드(610)가 메인 폴리싱 패드(600) 바로 위에 있지 않도록, 폴리싱 헤드(610)는 메인 폴리싱 패드(600)로부터 멀어지도록 더욱 회전되고 및/또는 병진이동된다. 몇몇의 실시예들에서, 예컨대 신호(621)에 따라 병진이동은 제1 포지셔닝 메커니즘(680)에 의해 수행되며, 회전은 제1 포지셔닝 메커니즘(680)에 연결된 제2 포지셔닝 메커니즘(690)에 의해 수행된다. 폴리싱 헤드(610)를 메인 폴리싱 패드(600)로부터 멀리 이동시키는 것은 폴리싱 헤드(610)가 제2 폴리싱 공정에서 수반되므로 과잉 슬러리가 위로부터 메인 폴리싱 패드(600)상으로 적하(drip)되는 것 없이 정확한 슬러리 양 제어하에서 후속 웨이퍼들을 계속해서 처리할 수 있게 해준다. 본 명세서에서는 공정처리중인 보다 많은 갯수의 웨이퍼들을 수용하기 위해 폴리싱 시스템(60) 내에 다수의 폴리싱 헤드들(610)이 포함되는 구성들이 구상가능하다. 통상적인 폴리싱 시스템은 예컨대 세 개의 폴리싱 패드들과 세 개의 폴리싱 헤드들을 포함할 수 있는 반면에, 폴리싱 시스템(60)과 유사한 폴리싱 시스템은 각각의 웨이퍼가 두 번씩 폴리싱되어 쓰루풋을 감소시키지 않도록 하기 위해 세 개의 폴리싱 패드들과 여섯 개의 폴리싱 헤드들을 포함할 수 있다.
보조 폴리싱 시스템(650)이 도 4에서 도시된 세정 서브시스템(400)을 포함하는 실시예들이 또한 본 명세서에서 구상가능하다.
본 발명개시의 다양한 실시예들에 따른 완전 폴리싱 공정(1500)과 제2 폴리싱 공정(1600)의 흐름도들이 도 15와 도 16에서 각각 도시된다. 블록(1510)에서 반도체 웨이퍼(700)는 제1 폴리싱 프로파일을 이용하여 초기에 폴리싱되는데, 이것은 반도체 웨이퍼(700)보다 큰 폭을 갖는 제1 폴리싱 패드에 의한 제1 폴리싱 공정으로 간주된다. 제1 폴리싱 공정은, 상술한 바와 같이, 폴리싱 헤드(610)와 메인 폴리싱 패드(600)를 이용하여 완료된다. 그 후 블록(1520)에서, 반도체 웨이퍼(700)는 도 6과 도 14에서 도시된 보조 폴리싱 시스템(650)과 같은 보조 폴리싱 시스템으로 이송된다. 블록(1530)에서 도 14에서 도시된 보조 폴리싱 유닛(651)의 보조 폴리싱 패드(653)와 같은 보조 폴리싱 패드가 제2 폴리싱 프로파일에 따라 반도체 웨이퍼(700)를 폴리싱하는데 이용되는데, 이것은 반도체 웨이퍼(700)보다 작은 폭을 갖는 보조 폴리싱 패드에 의한 제2 폴리싱 공정으로 간주된다.
몇몇의 실시예들에서, 도 16에서 도시된 제2 폴리싱 공정(1600)은 도 15에서의 블록(1530)과 동일하다. 몇몇의 실시예들에서, 도 16에서 도시된 제2 폴리싱 공정(1600)은 예컨대 제1 폴리싱 공정을 완료하고, 블록(1520)에서 반도체 웨이퍼(700)를 보조 폴리싱 시스템(650)으로 이송시킨 후에 시작된다. 몇몇의 실시예들에서는, 블록(1610)에서, 도 6에서 도시된 계측 툴들(630)에 의해 생성된 계측 데이터와 같은 계측 데이터가 시스템 제어기(620) 및/또는 보조 제어기(655)에 의해 수신된다. 몇몇의 실시예들에서, 계측 데이터는 제1 폴리싱 공정의 완료 후에 수신된다. 본 발명개시의 다양한 실시예들에 따르면, 계측 데이터는 제1 폴리싱 공정 동안, 또는 반도체 웨이퍼(700)의 보조 폴리싱 시스템(650)으로의 이송 동안과 같은, 완전 폴리싱 공정(1500) 동안의 임의의 시점에서 수신된다. 상술한 바와 같이, 몇몇의 실시예들에서, 계측 데이터는 층 두께 등고선들, 및/또는 층 거칠기 데이터를 포함한 특징들을 포함한다. 몇몇의 실시예들에서, 이러한 특징들은 반도체 웨이퍼(700)의 좌표들로 맵핑된다.
블록(1620)에서, 수신된 계측 데이터가 분석되어 반도체 웨이퍼(700)의 부적절하게 폴리싱된 영역들을 결정한다. 몇몇의 실시예들에서, 부적절하게 폴리싱된 영역들은 제1 미리정의된 폴리싱 프로파일내로 프로그래밍된 예상된 두께 및/또는 텍스처와는 상이한 두께 및/또는 표면 텍스처를 나타낸다. 몇몇의 실시예들에서, 가장자리 검출과 같은, 표준 기술들을 이용하여, 반도체 웨이퍼(700)의 부적절하게 폴리싱된 영역들이 결정된다. 몇몇의 실시예들에서, 부적절하게 폴리싱된 영역들이 가장 미세한 입도로 픽셀 크기화되도록 계측 데이터는 픽셀 레벨 데이터이다. 몇몇의 실시예들에서, 픽셀 크기 영역들은 이미지 처리 기술들을 이용하여, 도 8 내지 도 12를 참조하여 설명한 링 구역들, 또는 도 13에서 도시된 국부화된 영역들과 같은, 보다 큰 영역들로 그룹화된다. 예로서, 링 구역은 내반경과 외반경에 의해 대략적으로 정의된다. 그런 후, 중심 반경, 또는 트랙이 예컨대 내반경과 외 반경을 평균화함으로써 획득된다. 트랙의 폭은 예컨대 외반경으로부터 내반경을 감산함으로써 획득된다. 따라서, 단지 일례일뿐으로서, 300㎜ 웨이퍼상에서, 약 70㎜의 내반경과 약 110㎜의 외반경에 대응하는 약 40㎜의 트랙과 약 90㎜의 중심 반경이 구해진다. 몇몇의 실시예들에서, 트랙은 예컨대 외곽 구역 애플리케이터(617)와 같은, 애플리케이터들(615~618) 중 하나 이상의 애플리케이터에 대응한다.
몇몇의 실시예들에서, 부적절하게 폴리싱된 영역(들)은 정의된 형상과 등고선을 가지며, 블록(1630)에서는 이에 따라 제2 미리정의된 폴리싱 프로파일이 생성되어 반도체 웨이퍼(700) 표면에 대한 평면성 및/또는 표면 평탄도 균일성을 개선시킨다. 링 구역의 예를 다시 참조하여, 링 구역의 트랙 폭과 중심 반경을 구함으로써, 보조 폴리싱 패드의 위치, 인가된 압력(들), 및/또는 폴리싱 시간 등을 정의하는 제2 폴리싱 프로파일이 생성되어 부적절하게 폴리싱된 링 구역을 평활화 및/또는 평탄화시킨다.
본 발명개시의 다양한 실시예들에 따르면, 보조 폴리싱 시스템(650)의 보조 폴리싱 패드들은 상이한 크기들을 갖는다. 예를 들어, 보조 폴리싱 패드 폭들은 약 25㎜ 내지 약 100㎜의 범위에 있다. 몇몇의 실시예들에서, 보조 폴리싱 패드를 선택할 때 트랙 폭이 고려된다. 40㎜의 트랙 폭의 이전 예시를 이용하여, 40㎜보다 크고 약 70㎜보다 짧은 폭의 보조 폴리싱 패드가 제2 폴리싱 프로파일의 일부로서 수동적으로 또는 자동적으로 선택된다. 몇몇의 실시예들에서, 보조 폴리싱 시스템(650)의 보조 폴리싱 패드들 모두는 동일한 크기를 가지며, 패드 크기에 기초한 선택은 자동적이거나 또는 수동적이라도 수행될 필요가 없다. 보조 폴리싱 패드들이 상이한 폴리싱 물질들과 같은, 상이한 폴리싱 표면들을 갖고, 희망하는 제2 폴리싱 프로파일에서 정의된 폴리싱 물질에 따라 선택가능한 실시예들이 또한 본 명세서에서 구상가능하다.
블록(1640)에서는, 도 16의 블록(1630)에 따라 생성된 제2 폴리싱 프로파일을 이용하여, 몇몇의 실시예들에서 보조 폴리싱 시스템(650)은 부적절하게 폴리싱된 영역(들)을 폴리싱한다. 반도체 웨이퍼(700)를 폴리싱하기 위해, 보조 폴리싱 시스템(650)은 반도체 웨이퍼(700)를 회전시키며 보조 폴리싱 패드(들)(653, 657)을 회전시킨다. 보조 폴리싱 시스템(650)은 부적절하게 폴리싱된 영역(들) 위에 보조 폴리싱 패드(들)(653, 657)을 또한 위치시키고, 반도체 웨이퍼(700)와 접촉이 이루어질 때 까지 보조 폴리싱 패드(들)(653, 657)를 하강시킨다. 보조 폴리싱 패드(들)(653, 657)와 반도체 웨이퍼(700) 사이에 화학적 슬러리가 도포되고, 및/또는 압력이 변경된다. 위 단계들은 반드시 설명된 순서로 수행될 필요가 있는 것은 아니다. 몇몇의 실시예들에서, 보조 폴리싱 시스템(650)이 반도체 웨이퍼(700)를 홀딩하는 동안 보조 폴리싱 패드(들)(653, 657)이 반도체 웨이퍼(700)를 폴리싱한다. 도 13에서 도시된 국부화된 영역들의 경우에는, 반도체 웨이퍼(700)를 정지 상태로 홀딩하는 것이 바람직하며, 보조 폴리싱 패드들(653, 657)은 국부화된 영역들의 중심들 위에 위치되거나, 또는 국부화된 영역들 위에서 균일한 폴리싱 커버리지를 제공하도록 하는 패턴들로 병진이동된다. 두 개 이상의 부적절하게 폴리싱된 영역들의 경우, 부적절하게 폴리싱된 영역들은 동시적으로, 순차적으로, 또는 (세 개 이상의 부적절하게 폴리싱된 영역들의 경우) 이 둘의 조합으로 폴리싱된다.
몇몇의 실시예들에서, 도 13에서의 국부화된 영역들은 반도체 웨이퍼(700)가 회전하는 동안에 폴리싱된다. 반도체 웨이퍼(700)의 회전 레이트, 국부화된 영역들의 중심들에 대응하는 반경들, 및 국부화된 영역들의 방사상 길이들을 알게됨에 따라, 스터터 주파수들이 계산되며, 이로써 보조 폴리싱 패드(들)(651, 652)은 대부분 정지 상태로 남아 있고, 국부화된 영역(들)이 보조 폴리싱 패드(들)(651, 652)을 지나칠 때 짧은 압력 버스트들을 인가한다. 예를 들어, 만약 부적절하게 폴리싱된 영역이 반도체 웨이퍼(700)의 중심으로부터 80㎜ 반경에 위치한 중심을 갖고, 15㎜의 평균 반경을 가지며, 반도체 웨이퍼(700)가 60회의 분당 회전(rpm)으로 회전하는 경우, 부적절하게 폴리싱된 영역은 (예컨대) 초당 한번씩 보조 폴리싱 패드(651)를 지나친다. 그런 후 보조 폴리싱 패드(651)는 1Hz의 스터터 주파수로 하강 및 상승된다. 반도체 웨이퍼(700)의 표면을 폴리싱하기 위해 보조 폴리싱 패드(651)에 압력이 가해지는 각각의 펄스에 대한 접촉 시간은 부적절하게 폴리싱된 영역이 보조 폴리싱 패드(651)의 영역을 지나치는데 필요한 시간을 비롯하여 다양한 방식들로 세팅된다. 보조 폴리싱 패드(651)의 반경이 약 25㎜인 경우, 부적절하게 폴리싱된 영역이 보조 폴리싱 패드의 길이를 통과하기 위한 시간은 약 DPAD/VCENTER로 근사화되며, 여기서 DPAD는 보조 폴리싱 패드(651)의 직경이며(주어진 예시에서는 50㎜), VCENTER는 부적절하게 폴리싱된 영역의 중심의 선속도이다. 주어진 예시에서, DPAD는 50㎜(25㎜*2)이고, VCENTER는 약 503㎜/s(2*π*80㎜/s)이며, 이것은 대략 1/10초, 또는 100밀리초의 펄스 폭을 가져다준다.
상술한 바와 같이, 제2 폴리싱 공정(1600)은 완전 폴리싱 공정(1500)의 일부로서 수행된다. 본 발명개시의 다양한 실시예들에 따르면, 제2 폴리싱 공정(1600)은 예컨대 배치 재작업 시스템의 일부로서, 독립적으로 수행되며, 반도체 웨이퍼(700)의 재작업(제2 폴리싱 공정) 동안 계측 데이터는 서버 또는 휴대용 저장 매체에 저장되며, 예컨대 서버로부터 다운로드된다. 몇몇의 실시예들에서, 보조 폴리싱 시스템(650)은 폴리싱 시스템(60)의 일부이다. 몇몇의 실시예들에서, 보조 폴리싱 시스템(650)은 예컨대 재작업 스테이션과 같은, 독립적인 폴리싱 시스템이다. 이러한 독립적인 폴리싱 시스템에서, 폴리싱 헤드(610)와 유사한 폴리싱 헤드가 반도체 웨이퍼(700)를 홀딩하도록 이용된다. 몇몇의 실시예들에서, 보조 폴리싱 유닛들(651, 652)과 유사한 보조 폴리싱 유닛들이 반도체 웨이퍼(700)에 대한 제2 폴리싱 공정을 수행하는 동안 반도체 웨이퍼(700)를 홀딩하기 위해 웨이퍼 테이블이 이용된다. 이러한 유형의 구성은 반도체 웨이퍼(700)가 제2 폴리싱 공정처리를 받기 전에 오프라인될 때 적절하다.
도 6과 도 14에서는, 폴리싱 헤드(610)가 위로 향해있는 반면에, 보조 폴리싱 유닛들(651, 652)은 아래로 향해 있는 것이 도시된다. 폴리싱 헤드(610)가 아래로 향해있는 반면에, 보조 폴리싱 유닛들(651, 652)이 위로 향해 있는 실시예들도 또한 본 명세서에서 구상가능하다. 이 구성에서, 상술한 제2 폴리싱 공정을 통해 반도체 웨이퍼(700)와 접촉하여 폴리싱하기 위해 폴리싱 헤드(610)는 반도체 웨이퍼(700)를 메인 폴리싱 패드(600)로부터 들어올리고, 반도체 웨이퍼(700)를 보조 폴리싱 유닛들(651, 652) 위의 위치로 병진이동시키며, 반도체 웨이퍼(700)을 하강시키고 및/또는 보조 폴리싱 유닛들(651, 652)을 상승시킨다. 이러한 구성에서는 폴리싱 헤드(610)의 회전이 요구되지 않는다.
폴리싱 시스템(60)이 메인 폴리싱 패드(600)를 포함하지 않고 보조 폴리싱 시스템(650)이 반도체 웨이퍼(700)의 전체 표면을 폴리싱하는 실시예들이 본 명세서에서 구상가능하다. 몇몇의 실시예들에서, 보조 폴리싱 패드(651)는 예컨대 반도체 웨이퍼(700)의 폭과 유사한 폭을 갖는다. 그런 후, 반도체 웨이퍼(700)의 폭과 유사한 폭을 갖는 보조 폴리싱 패드(651)를 이용하도록 도 15의 블록(1510)은 수정된다. 블록(1520)은 완전 폴리싱 공정(1500)에서 제거되며, 제2 미리정의된 폴리싱 프로파일을 이용하여 반도체 웨이퍼(700)를 폴리싱하기 위해 반도체 웨이퍼(700)의 폭보다 짧은 폭을 갖는, 보조 폴리싱 패드(652)와 같은 제2 보조 폴리싱 패드가 이용된다.
몇몇의 실시예들에서, 본 발명개시의 다양한 실시예들에 따라 보조 폴리싱 시스템(650)이 또한 경사면 폴리서로서 이용된다. 도 17 내지 도 20에서는 보조 경사면 폴리싱 유닛(1700) 및 경사면 폴리싱 체제가 도시되어 있다. 보조 경사면 폴리싱 유닛(1700)은 경사면 폴리싱 패드(1701)를 포함한다. 반도체 웨이퍼(700)의 경사면 영역(701)을 폴리싱하기 위해, 보조 경사면 폴리싱 유닛(1700)은 도 17에서 도시된 바와 같이 경사면 폴리싱 패드(1701)를 회전시킨다. 회전중인 경사면 폴리싱 패드(1701)는 도 18에서 도시된 바와 같이 반도체 웨이퍼(700)쪽을 향해 병진이동하여 경사면 영역(701)과 접촉한다. 몇몇의 실시예들에서, 반도체 웨이퍼(700)의 표면에 대해 제1 각도(θ1)를 갖는 경사면 폴리싱 패드(1701)의 하단 경사부가 제일먼저 경사면 영역(701)을 폴리싱한다. 후속하여, 도 19에서 도시된 바와 같이, 경사면 폴리싱 패드(1701)는 아래쪽으로 병진이동하고, 이로써 반도체 웨이퍼(700)의 표면에 대해 제2 각도(θ2)를 갖는 경사면 폴리싱 패드(1701)의 상단 경사부가 경사면 영역(701)을 폴리싱한다. 몇몇의 실시예들에서, 경사면 폴리싱 패드(1701)가 반도체 웨이퍼(700)의 중심쪽을 향해 이동하여 반도체 웨이퍼(700)의 경사면 영역(701)을 상단 및 하단 경사부들의 연결점에 다시 다다르게 하고, 그 후 하단 경사부에 의해 다시 경사면 영역(701)을 폴리싱하도록 위로 이동한다. 몇몇의 실시예들에서, 이러한 단계들은 도 20에서 도시된 바와 같이 경사면 폴리싱 패드(1701)를 반도체 웨이퍼(700)로부터 멀리 병진이동시키기 전까지 반복된다. 경사면 폴리싱 패드(1701)와 보조 폴리싱 패드(651)가 동일한 패드인 실시예들이 또한 본 명세서에서 구상가능하다. 예를 들어, 보조 폴리싱 패드(651)의 하향면은 반도체 웨이퍼(700)의 표면을 폴리싱하고, 동일한 보조 폴리싱 패드(651)의 측면은 반도체 웨이퍼(700)의 경사면을 폴리싱한다.
보조 폴리싱 시스템(650)을 포함한 폴리싱 시스템(60)은, 폴리싱 헤드(610)를 휴대용 웨이퍼 테이블로서 이용함으로써, 통상적인 폴리싱 시스템들에 비해 공간과 재작업 시간을 절감시킨다. 보조 폴리싱 시스템(650)의 보조 폴리싱 유닛들(651, 652)은 수많은 폴리싱 프로파일들이 이용될 수 있도록 해주며, 반도체 웨이퍼(700)를 오프라인시키지 않고서 계측 툴들(630)에 의해 제공된 계측 데이터와 결부되어 자동화된 인라인 재작업을 제공할 수 있다. 보조 폴리싱 시스템(650)에서의 보조 경사면 폴리싱 유닛(1700)과 세정 유닛(400)은 또한 시간을 절감시켜서, 오프라인 경사면 폴리싱 및 세정 스테이션들에 대한 필요성을 제거시킨다. 반도체 웨이퍼(700)는 동일한 스테이션에서 폴리싱되고, 경사면 폴리싱되며, 세정될 수 있는데, 이것은 공간을 절감시키고 웨이퍼 이송 시간을 매우 감소시킨다. 폴리싱 시스템(60)은 공간과 시간을 절감시키며, 유연적인 폴리싱 프로파일 제어를 갖는데, 이것은 수율과 쓰루풋 모두에서의 증가로 바꿔 말할 수 있다.
본 실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 발명개시의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서에서 설명된 물질, 수단, 방법, 및 단계의 공정, 머신, 제조, 조성의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 프로세스, 머신, 제조품, 구성을 청구항의 범위내에 포함하는 것을 의도한다.

Claims (10)

  1. 반도체 웨이퍼를 폴리싱하기 위한 폴리싱 시스템에 있어서,
    제1 직경을 갖는 반도체 웨이퍼를 홀딩하기 위한 웨이퍼 지지대; 및
    상기 반도체 웨이퍼의 영역을 폴리싱하기 위한 제1 폴리싱 패드
    를 포함하며, 상기 제1 폴리싱 패드는 상기 제1 직경보다 짧은 제2 직경을 갖는 것인, 폴리싱 시스템.
  2. 제1항에 있어서,
    상기 제1 폴리싱 패드를 상기 반도체 웨이퍼의 표면에 대해 삼차원적으로 이동시키기 위한 패드 포지셔닝 메커니즘
    을 더 포함하는, 폴리싱 시스템.
  3. 제1항에 있어서,
    상기 반도체 웨이퍼의 영역에 슬러리를 유입시키기 위한 슬러리 공급 시스템
    을 더 포함하는, 폴리싱 시스템.
  4. 제1항에 있어서, 상기 영역은, 상기 반도체 웨이퍼의 외반경(outer radius)보다 짧은 외반경을 가지며 상기 반도체 웨이퍼와 동심을 갖는(concentric) 링 영역인 것인, 폴리싱 시스템.
  5. 제1항에 있어서,
    상기 반도체 웨이퍼의 제2 영역을 폴리싱하기 위한 제2 폴리싱 패드
    를 더 포함하고,
    상기 제2 폴리싱 패드는 상기 제1 직경의 ¼보다 짧거나 또는 이와 동등한 제3 직경을 가지며,
    상기 제1 폴리싱 패드의 상기 제2 직경은 상기 제1 직경의 ¼보다 짧거나 또는 이와 동등한 것인, 폴리싱 시스템.
  6. 제1항에 있어서,
    상기 반도체 웨이퍼의 상기 영역을 세정하기 위한 세정 시스템
    을 더 포함하는, 폴리싱 시스템.
  7. 폴리싱 방법에 있어서,
    제1 직경을 갖는 반도체 웨이퍼를 웨이퍼 지지대 상에 제공하는 단계; 및
    상기 제1 직경보다 짧은 제2 직경을 갖는 적어도 하나의 폴리싱 패드를 이용하여 상기 반도체 웨이퍼의 영역을 폴리싱하는 단계
    를 포함하는, 폴리싱 방법.
  8. 제7항에 있어서,
    상기 영역을 폴리싱하는 단계 이전에 상기 제1 직경보다 큰 제3 직경을 갖는 제2 폴리싱 패드를 이용하여 상기 반도체 웨이퍼를 폴리싱하는 단계
    를 더 포함하는, 폴리싱 방법.
  9. 제7항에 있어서,
    상기 적어도 하나의 폴리싱 패드를 통해 상기 영역에 슬러리를 전달하는 단계
    를 더 포함하는, 폴리싱 방법.
  10. 제7항에 있어서,
    상기 웨이퍼 지지대 상의 상기 반도체 웨이퍼를 세정하는 단계
    를 더 포함하는, 폴리싱 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190051808A (ko) * 2017-11-07 2019-05-15 가부시키가이샤 에바라 세이사꾸쇼 기판 연마 장치 및 연마 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10593554B2 (en) 2015-04-14 2020-03-17 Jun Yang Method and apparatus for within-wafer profile localized tuning
US9835449B2 (en) * 2015-08-26 2017-12-05 Industrial Technology Research Institute Surface measuring device and method thereof
US9970754B2 (en) * 2015-08-26 2018-05-15 Industrial Technology Research Institute Surface measurement device and method thereof
JP6641197B2 (ja) * 2016-03-10 2020-02-05 株式会社荏原製作所 基板の研磨装置および研磨方法
WO2018164804A1 (en) * 2017-03-06 2018-09-13 Applied Materials, Inc. Spiral and concentric movement designed for cmp location specific polish (lsp)
JP6920849B2 (ja) * 2017-03-27 2021-08-18 株式会社荏原製作所 基板処理方法および装置
CN109986456B (zh) * 2017-12-29 2020-11-03 长鑫存储技术有限公司 化学机械研磨方法、***及金属插塞的制备方法
US11282755B2 (en) 2019-08-27 2022-03-22 Applied Materials, Inc. Asymmetry correction via oriented wafer loading
TWI797501B (zh) 2019-11-22 2023-04-01 美商應用材料股份有限公司 在拋光墊中使用溝槽的晶圓邊緣不對稱校正
JP2022033603A (ja) * 2020-08-17 2022-03-02 キオクシア株式会社 研磨装置および研磨方法
US20220297258A1 (en) * 2021-03-17 2022-09-22 Applied Materials, Inc. Substrate polishing simultaneously over multiple mini platens

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4128968A (en) * 1976-09-22 1978-12-12 The Perkin-Elmer Corporation Optical surface polisher
US4433835A (en) * 1981-11-30 1984-02-28 Tencor Instruments Wafer chuck with wafer cleaning feature
US5486129A (en) 1993-08-25 1996-01-23 Micron Technology, Inc. System and method for real-time control of semiconductor a wafer polishing, and a polishing head
JP2513426B2 (ja) * 1993-09-20 1996-07-03 日本電気株式会社 ウェ―ハ研磨装置
JPH0919862A (ja) * 1995-07-07 1997-01-21 Ebara Corp ポリッシング装置のロード・アンロードユニット
US5792709A (en) * 1995-12-19 1998-08-11 Micron Technology, Inc. High-speed planarizing apparatus and method for chemical mechanical planarization of semiconductor wafers
JP3850924B2 (ja) * 1996-02-15 2006-11-29 財団法人国際科学振興財団 化学機械研磨装置及び化学機械研磨方法
KR100264228B1 (ko) * 1996-05-10 2000-12-01 미다라이 후지오 화학 기계 연마 장치 및 방법
CN1080620C (zh) * 1998-09-08 2002-03-13 台湾积体电路制造股份有限公司 化学机械研磨机台
CN1086976C (zh) * 1998-09-22 2002-07-03 台湾积体电路制造股份有限公司 化学机械研磨装置与方法
KR100547940B1 (ko) 1998-09-24 2006-04-10 삼성전자주식회사 반도체 웨이퍼 연마장치
US6855030B2 (en) * 1999-10-27 2005-02-15 Strasbaugh Modular method for chemical mechanical planarization
US6527621B1 (en) * 1999-10-28 2003-03-04 Strasbaugh Pad retrieval apparatus for chemical mechanical planarization
US6431959B1 (en) * 1999-12-20 2002-08-13 Lam Research Corporation System and method of defect optimization for chemical mechanical planarization of polysilicon
US20020004358A1 (en) * 2000-03-17 2002-01-10 Krishna Vepa Cluster tool systems and methods to eliminate wafer waviness during grinding
US6622334B1 (en) * 2000-03-29 2003-09-23 International Business Machines Corporation Wafer edge cleaning utilizing polish pad material
US6806951B2 (en) * 2000-09-20 2004-10-19 Kla-Tencor Technologies Corp. Methods and systems for determining at least one characteristic of defects on at least two sides of a specimen
JP2002219645A (ja) * 2000-11-21 2002-08-06 Nikon Corp 研磨装置、この研磨装置を用いた半導体デバイス製造方法並びにこの製造方法によって製造された半導体デバイス
US6561881B2 (en) * 2001-03-15 2003-05-13 Oriol Inc. System and method for chemical mechanical polishing using multiple small polishing pads
JP3949941B2 (ja) * 2001-11-26 2007-07-25 株式会社東芝 半導体装置の製造方法および研磨装置
KR20030053980A (ko) 2001-12-24 2003-07-02 동부전자 주식회사 반도체 웨이퍼 연마 방법 및 장치
US6875086B2 (en) * 2003-01-10 2005-04-05 Intel Corporation Surface planarization
US6976907B2 (en) * 2003-01-10 2005-12-20 Intel Corporation Polishing pad conditioning
US7273824B2 (en) * 2004-07-08 2007-09-25 United Microelectronics Corp. Semiconductor structure and fabrication therefor
JP2006147773A (ja) * 2004-11-18 2006-06-08 Ebara Corp 研磨装置および研磨方法
JP4742845B2 (ja) * 2005-12-15 2011-08-10 信越半導体株式会社 半導体ウエーハの面取り部の加工方法及び砥石の溝形状の修正方法
JP4915146B2 (ja) * 2006-06-08 2012-04-11 信越半導体株式会社 ウェーハの製造方法
JP5020603B2 (ja) * 2006-11-15 2012-09-05 ショーダテクトロン株式会社 ガラス基板の面取加工装置
JP5274993B2 (ja) * 2007-12-03 2013-08-28 株式会社荏原製作所 研磨装置
KR20090063804A (ko) * 2007-12-14 2009-06-18 주식회사 실트론 연삭 휠 트루잉 공구 및 그 제작방법, 이를 이용한 트루잉장치, 연삭 휠의 제작방법, 및 웨이퍼 에지 연삭장치
US8129279B2 (en) * 2008-10-13 2012-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Chemical mechanical polish process control for improvement in within-wafer thickness uniformity
KR101004435B1 (ko) * 2008-11-28 2010-12-28 세메스 주식회사 기판 연마 장치 및 이를 이용한 기판 연마 방법
JP5405979B2 (ja) 2009-10-28 2014-02-05 株式会社ディスコ 研磨ホイール
CN101791779A (zh) * 2009-12-03 2010-08-04 北京有色金属研究总院 半导体硅片制造工艺
JP5649417B2 (ja) * 2010-11-26 2015-01-07 株式会社荏原製作所 固定砥粒を有する研磨テープを用いた基板の研磨方法
CN108296901A (zh) * 2011-08-29 2018-07-20 旭硝子株式会社 玻璃板及玻璃板的制造方法
US9028296B2 (en) * 2012-08-30 2015-05-12 Corning Incorporated Glass sheets and methods of shaping glass sheets

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190051808A (ko) * 2017-11-07 2019-05-15 가부시키가이샤 에바라 세이사꾸쇼 기판 연마 장치 및 연마 방법

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