KR20140061030A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 저저항 배선 위에 평탄화층을 안정적으로 형성할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로, 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판은 기판 위에 형성되어 있는 게이트 전극; 상기 기판 및 상기 게이트 전극 위에 형성 되어 있는 게이트 절연막; 상기 게이트 절연막 위에 형성되어 있고, 상기 게이트 전극의 양측에 위치하는 평탄화층; 상기 게이트 절연막 위에 형성되어 있는 반도체층; 및, 상기 반도체층 위에 서로 이격되어 형성되어 있는 소스 전극 및 드레인 전극을 포함한다.

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 저저항 배선 위에 평탄화층을 안정적으로 형성할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치나 유기 발광 표시 장치(organic light emitting display) 등의 평판 표시 장치에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자로 사용된다. 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판은 박막 트랜지스터와 이에 연결되어 있는 화소 전극, 박막 트랜지스터에 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선 등을 포함한다.
박막 트랜지스터는 게이트선과 연결되어 게이트 신호를 전달받는 게이트 전극, 게이트 전극 위에 형성되는 반도체층, 반도체층 위에 형성되고 데이터선과 연결되어 데이터 신호를 전달 받는 소스 전극, 소스 전극과 이격되어 형성되고 화소 전극과 연결되는 드레인 전극을 포함한다. 이때, 게이트선, 게이트 전극, 데이터선, 소스 전극, 드레인 전극 등은 금속 배선으로 이루어진다.
해상도를 높이기 위해 박막 트랜지스터 표시판에서 단위 면적당 화소 집적도를 높이는 방향으로 연구가 진행되어 왔으며, 고속으로 영상 신호를 처리하기 위해 전자 이동도가 높은 산화물 반도체나 저저항의 구리 배선을 이용하는 방법에 대한 연구가 이루어지고 있다.
이때, 저저항의 구리 배선을 이용하여 높은 해상도의 표시 장치를 구현하기 위해서는 배선의 폭은 좁게, 배선의 두께는 두껍게 형성할 수 있다. 이때, 두께가 두꺼운 배선을 형성하게 되면, 그 위에 형성되는 다른 배선이 단선되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 저저항 배선 위에 형성되는 다른 배선이 단선되는 것을 방지할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 저저항 배선 위에 형성되는 다른 배선의 단선을 방지하기 위한 평탄화층을 안정적으로 형성할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적에 따른 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판은 기판 위에 형성되어 있는 게이트 전극; 상기 기판 및 상기 게이트 전극 위에 형성 되어 있는 게이트 절연막; 상기 게이트 절연막 위에 형성되어 있고, 상기 게이트 전극의 양측에 위치하는 평탄화층; 상기 게이트 절연막 위에 형성되어 있는 반도체층; 및, 상기 반도체층 위에 서로 이격되어 형성되어 있는 소스 전극 및 드레인 전극을 포함한다.
상기 게이트 절연막은 상기 게이트 전극을 포함한 기판 전면에 형성되어 있고, 상기 게이트 절연막의 적어도 일부는 상기 기판 바로 위에 형성될 수 있다.
상기 게이트 전극은 구리로 이루어지고, 상기 게이트 절연막은 무기 절연 물질로 이루어질 수 있다.
상기 게이트 절연막은 실리콘 산화물로 이루어질 수 있다.
상기 게이트 전극은 0.7㎛ 이상의 두께로 이루어질 수 있다.
상기 게이트 전극의 높이와 상기 평탄화층의 높이의 차이는 0.5㎛ 이하일 수 있다.
상기 게이트 전극은 0.7㎛ 이상의 두께로 이루어질 수 있다.
상기 게이트 전극의 측면은 상기 기판의 상부면에 대해 60도 이상의 각을 가질 수 있다.
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판은 상기 반도체층과 상기 소스 전극 및 상기 드레인 전극 사이에 형성되어 있는 저항성 접촉층; 상기 반도체층, 상기 소스 전극, 및 상기 드레인 전극 위에 형성되어 있는 보호막; 상기 보호막 위에 형성되어 있는 유기막; 상기 드레인 전극의 적어도 일부를 노출시키도록 상기 보호막 및 상기 유기막에 형성되어 있는 접촉 구멍; 및, 상기 접촉 구멍을 통해 상기 드레인 전극과 연결되도록 상기 유기막 위에 형성되어 있는 화소 전극을 더 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극의 적어도 일부는 상기 게이트 절연막 바로 위에 형성되어 있고, 적어도 다른 일부는 상기 평탄화층 바로 위에 형성될 수 있다.
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트 전극을 형성하는 단계; 상기 기판 및 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 상기 게이트 전극과 중첩하도록 반도체층을 형성하는 단계; 상기 게이트 절연막 위에 평탄화층을 형성하는 단계; 및, 상기 반도체층 위에서 서로 이격되도록 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 평탄화층을 상기 게이트 전극의 양측에 위치하도록 형성한다.
상기 게이트 절연막을 형성하는 단계에서, 상기 게이트 절연막을 상기 게이트 전극을 포함한 기판 전면에 형성하고, 상기 게이트 절연막의 적어도 일부를 상기 기판 바로 위에 형성할 수 있다.
상기 게이트 전극을 형성하는 단계에서, 상기 기판 위에 구리를 포함하는 금속층을 형성하고, 상기 금속층을 패터닝하여 상기 게이트 전극을 형성할 수 있다.
상기 게이트 절연막은 실리콘 산화물로 이루어질 수 있다.
상기 게이트 전극을 0.7㎛ 이상의 두께로 형성할 수 있다.
상기 게이트 전극의 높이와 상기 평탄화층의 높이의 차이는 0.5㎛ 이하일 수 있다.
상기 게이트 전극은 0.7㎛ 이상의 두께로 이루어질 수 있다.
상기 게이트 전극의 측면은 상기 기판의 상부면에 대해 60도 이상의 각을 가질 수 있다.
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법은 상기 반도체층 위에 저항성 접촉층을 형성하는 단계; 상기 반도체층, 상기 소스 전극, 및 상기 드레인 전극 위에 보호막을 형성하는 단계; 상기 보호막 위에 유기막을 형성하는 단계; 상기 드레인 전극의 적어도 일부가 노출되도록 상기 보호막 및 상기 유기막에 접촉 구멍을 형성하는 단계; 및, 상기 유기막 위에 상기 접촉 구멍을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하고, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계에서 상기 소스 전극과 상기 드레인 전극 사이에 위치한 저항성 접촉층을 제거할 수 있다.
상기 소스 전극 및 상기 드레인 전극의 적어도 일부를 상기 게이트 절연막 바로 위에 형성하고, 적어도 다른 일부를 상기 평탄화층 바로 위에 형성할 수 있다.
상기한 바와 같은 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판 및 그 제조 방법은 다음과 같은 효과가 있다.
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판 및 그 제조 방법에서는 게이트 전극 위에 게이트 절연막을 형성한 후 게이트 절연막 위에 평탄화층을 형성함으로써, 평탄화층의 손상을 방지할 수 있다.
또한, 게이트 절연막을 실리콘 산화물로 형성함으로써, 인접하는 층간의 굴절율 변화를 줄여 투과율을 높일 수 있다.
도 1은 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 단면도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 공정을 나타낸 공정 단면도이다.
이하에서 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 첨부된 도면을 참조하여 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판에 대해 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 단면도이다.
도 1을 참고하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 기판(110) 위에는 게이트 전극(124)이 형성되어 있고, 기판(110) 및 게이트 전극(124) 위에는 게이트 절연막(140)이 형성되어 있다.
기판(110)은 유리 기판으로 이루어질 수 있고, 플라스틱 등과 같은 유연성 재료로 이루어질 수도 있다.
게이트 전극(124)은 구리(Cu) 등과 같은 저저항 금속 물질로 이루어질 수 있다. 게이트 전극(124)은 0.7㎛ 이상으로 두껍게 형성되어 배선의 저항을 낮출 수 있다. 게이트 전극(124)의 측면은 기판(110)의 상부면에 대해 60도 이상의 각을 가질 수 있다. 즉, 게이트 전극(124)은 60도 이상의 테이퍼 각(taper angle)을 가질 수 있다.
게이트 절연막(140)은 게이트 전극(124)을 포함한 기판(110) 전면에 형성되고, 게이트 절연막(140)의 적어도 일부는 기판(110) 바로 위에 형성되어 있다. 게이트 절연막(140)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있다.
게이트 절연막(140) 위에는 평탄화층(142)이 형성되어 있다. 평탄화층(142)은 게이트 전극(124)의 양측에 위치한다. 즉, 평탄화층(142)은 게이트 전극(124)과 중첩되지 않도록 형성되어, 게이트 전극(124)의 형성으로 인해 발생한 단차를 제거할 수 있다.
평탄화층(142)은 유기 물질로 이루어질 수 있으며, 평탄화층(142)의 상부면은 게이트 전극(124) 위에 위치하는 게이트 절연막(140)의 상부면과 평편하게 형성된다. 따라서, 게이트 전극(124) 및 게이트 절연막(140)이 중첩 형성된 부분의 두께는 게이트 절연막(140) 및 평탄화층(142)이 중첩 형성된 부분의 두께와 실질적으로 동일하다. 즉, 평탄화층(142)의 두께는 게이트 전극(124)의 두께와 실질적으로 동일하다. 이때, 평탄화층(142)의 높이와 게이트 전극(124)의 높이의 차이는 0.5㎛ 이하로 이루어질 수 있다.
게이트 절연막(140) 위에는 반도체층(150)이 형성되어 있다. 반도체층(150)은 게이트 전극(124)과 중첩되도록 형성되어 있다. 도시된 바와 같이 반도체층(150)의 전체가 게이트 전극(124)과 중첩되도록 이루어질 수 있고, 이와 달리 반도체층(150)의 일부가 게이트 전극(124)과 중첩되도록 이루어질 수도 있다.
반도체층(150)은 비정질 규소 반도체, 다결정 규소 반도체, 산화물 반도체 등으로 이루어질 수 있다. 반도체층(150)이 산화물 반도체로 이루어진 경우, 인듐-갈륨-아연 산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석 산화물(ZTO, Zinc Tin Oxide), 인듐-주석 산화물(IZO, Indium Tin Oxide) 등의 재료가 이용될 수 있다.
반도체층(150) 위에는 소스 전극(173) 및 드레인 전극(175)이 서로 이격되어 형성되어 있다. 소스 전극(173) 및 드레인 전극(175)의 적어도 일부는 반도체층(150) 위에 형성되어 있고, 적어도 다른 일부는 게이트 절연막(140) 바로 위에 형성되어 있으며, 적어도 또 다른 일부는 평탄화층(142) 바로 위에 형성될 수 있다. 다만, 반도체층(150)이 도시된 것보다 더 넓은 폭으로 형성될 경우 소스 전극(173) 및 드레인 전극(175)은 게이트 절연막(140) 바로 위에는 형성되지 않을 수도 있다. 소스 전극(173) 및 드레인 전극(175)은 저저항 금속 물질로 이루어질 수 있다.
소스 전극(173) 및 드레인 전극(175)이 반도체층(150)과 중첩되는 부분에서는 반도체층(150)과 소스 전극(173) 및 드레인 전극(175) 사이에 저항성 접촉층(160)이 형성될 수 있다. 저항성 접촉층(160)은 반도체층(150)의 양측 상부에 위치하며, 저항성 접촉층(160)과 중첩되지 않는 부분에 위치한 반도체층(150)에 채널이 형성된다.
반도체층(150), 소스 전극(173), 및 드레인 전극(175) 위에는 보호막(180)이 형성되어 있다. 보호막(180)은 평탄화층(142) 위에도 형성될 수 있다. 즉, 보호막(180)은 평탄화층(142), 반도체층(150), 소스 전극(173), 및 드레인 전극(175)을 포함한 기판(110) 전면에 형성될 수 있다. 보호막(180)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있다.
보호막(180) 위에는 유기막(182)이 더 형성될 수 있다. 유기막(182)은 유기 절연 물질로 이루어질 수 있다.
보호막(180) 및 유기막(182)에는 드레인 전극(175)의 상부면의 적어도 일부를 노출시키도록 접촉 구멍(184)이 형성되어 있다.
유기막(182) 위에는 접촉 구멍(184)을 통해 드레인 전극(175)과 연결되도록 화소 전극(191)이 형성되어 있다. 화소 전극(191)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등과 같은 투명 금속 물질로 이루어질 수 있다.
상기에서 설명한 게이트 전극(124), 반도체층(150), 소스 전극(173), 및 드레인 전극(175)이 하나의 박막 트랜지스터를 이루게 된다.
도시는 생략하였으나, 게이트선 및 데이터선이 더 형성될 수 있고, 박막 트랜지스터는 게이트선 및 데이터선에 연결되어 있다. 게이트 전극(124)은 게이트선과 연결되어 게이트 신호를 인가 받아, 박막 트랜지스터를 온/오프 시킨다. 소스 전극(173)은 데이터선과 연결되어 데이터 신호를 인가 받아, 박막 트랜지스터가 온 상태일 때 드레인 전극(175)을 통해 화소 전극(191)으로 데이터 신호를 전달하여 화상을 표시한다.
이때, 데이터 신호의 크기에 따라 기판(110) 하부로부터 나오는 광이 표시 장치의 상부면으로 빠져나오는 광량을 조절하게 된다. 기판(110) 위에 형성되어 있는 소자들에 의해 표시 장치의 휘도가 영향을 받을 수 있으며, 특히, 화소 전극(191) 아래에 형성되어 있는 복수의 층들이 서로 다른 굴절률을 가지는 경우 투과율에 악영향을 끼칠 수 있다. 따라서, 화소 전극(191) 아래에 형성되어 있는 복수의 층들이 서로 동일 또는 유사한 굴절률을 가지도록 하여 투과율을 높일 수 있다.
상기에서 게이트 절연막(140)은 무기 절연 물질로 이루어지는 것으로 설명하였으나, 그 중에서도 실리콘 산화물(SiOx)로 이루어지는 것이 바람직하다. 기판(110)이 약 1.5의 굴절률을 가지고, 유기막(182)이 약 1.54의 굴절률을 가지므로, 게이트 절연막(140)은 약 1.9의 굴절률을 가지는 실리콘 질화물(SiNx)보다는 약 1.5의 굴절률을 가지는 실리콘 산화물(SiOx)로 이루어지는 것이 더 바람직하다.
다음으로, 첨부된 도면을 참조하여 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법에 대해 설명하면 다음과 같다.
도 2 내지 도 7은 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 공정을 나타낸 공정 단면도이다.
먼저, 도 2에 도시된 바와 같이 유리 또는 플라스틱 등으로 만들어진 기판(110) 위에 금속층을 형성하고, 금속층을 패터닝하여 게이트 전극(124)을 형성한다.
게이트 전극(124)은 구리(Cu) 등과 같은 저저항 금속 물질로 이루어질 수 있다. 게이트 전극(124)은 0.7㎛ 이상으로 두껍게 형성되어 배선의 저항을 낮출 수 있다. 게이트 전극(124)의 측면은 기판(110)의 상부면에 대해 60도 이상의 각을 가질 수 있다. 즉, 게이트 전극(124)은 60도 이상의 테이퍼 각(taper angle)을 가지도록 형성될 수 있다.
도시는 생략하였으나, 게이트 전극(124)을 형성할 때 게이트 전극(124)과 연결되는 게이트선을 함께 형성할 수 있다.
도 3에 도시된 바와 같이 기판(110) 및 게이트 전극(124) 위에 게이트 절연막(140)을 형성한다.
게이트 전극(124)을 포함한 기판(110) 전면에 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질을 증착하여 게이트 절연막(140)을 형성한다. 게이트 절연막(140)의 적어도 일부는 기판(110) 바로 위에 형성된다.
이어, 게이트 절연막(140) 위에 반도체층(150)을 형성한다. 반도체층(150)은 게이트 전극(124)과 중첩되도록 형성된다. 도시된 바와 같이 반도체층(150)의 전체가 게이트 전극(124)과 중첩되도록 형성할 수 있고, 이와 달리 반도체층(150)의 일부가 게이트 전극(124)과 중첩되도록 형성할 수도 있다.
반도체층(150)은 비정질 규소 반도체, 다결정 규소 반도체, 산화물 반도체 등으로 형성할 수 있다. 반도체층(150)이 산화물 반도체로 이루어진 경우, 인듐-갈륨-아연 산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석 산화물(ZTO, Zinc Tin Oxide), 인듐-주석 산화물(IZO, Indium Tin Oxide) 등의 재료가 이용될 수 있다.
이어, 반도체층(150) 위에 저항성 접촉층(160)을 더 형성할 수 있다. 저항성 접촉층(160)은 반도체층(150)과 동시에 패터닝할 수 있다. 따라서, 반도체층(150)과 저항성 접촉층(160)은 동일한 패턴을 가진다.
도 4에 도시된 바와 같이 게이트 절연막(140) 위에 평탄화층(142)을 형성한다. 기판(110) 전면에 유기 물질로 이루어진 층을 형성하고, 기판(110)의 배면에 광을 조사하여 평탄화층(142)을 패터닝할 수 있다. 이때, 게이트 전극(124)이 마스크의 역할을 하게 된다.
평탄화층(142)은 게이트 전극(124)의 양측에 위치하게 된다. 즉, 평탄화층(142)은 게이트 전극(124)과 중첩되지 않도록 형성되어, 게이트 전극(124)의 형성으로 인해 발생한 단차를 제거할 수 있다.
평탄화층(142)은 유기 절연 물질로 이루어질 수 있으며, 평탄화층(142)의 상부면은 게이트 전극(124) 위에 위치하는 게이트 절연막(140)의 상부면과 평편하게 형성된다. 따라서, 게이트 전극(124) 및 게이트 절연막(140)이 중첩 형성된 부분의 두께는 게이트 절연막(140) 및 평탄화층(142)이 중첩 형성된 부분의 두께와 실질적으로 동일하다. 즉, 평탄화층(142)의 두께는 게이트 전극(124)의 두께와 실질적으로 동일하도록 형성한다. 이때, 평탄화층(142)의 높이와 게이트 전극(124)의 높이의 차이는 0.5㎛ 이하로 이루어질 수 있다.
상기에서 평탄화층(142)은 배면 노광 방식을 이용하여 형성되는 것으로 설명하였으나, 본 발명은 이에 한정되지 아니하며, 다양한 방식으로 형성될 수 있다. 예를 들면, 잉크젯 방식을 이용할 수 있다. 이때, 게이트 전극(124)이 격벽의 역할을 하게 된다.
본 발명의 일 실시예에서는 게이트 절연막(140)을 먼저 형성한 후에 평탄화층(142)을 형성함으로써, 평탄화층(142)이 손상되는 것을 방지할 수 있다. 게이트 절연막(140)은 고온 공정으로 진행되는 것이 일반적이므로, 평탄화층(142)을 먼저 형성한 후에 게이트 절연막(140)을 형성할 경우 평탄화층(142) 및 게이트 절연막(140)에 금(crack)이 발생할 수 있으나, 본 발명의 일 실시예에서는 이를 방지할 수 있다.
또한, 반도체층(150)이 저항성 접촉층(160)에 의해 덮여 있어 평탄화층(142)이 반도체층(150)의 바로 위에 형성되지 않으므로, 평탄화층(142)에 의해 반도체층(150)이 오염되는 것을 방지할 수 있다.
다만, 저항성 접촉층(160)의 바로 위에 평탄화층(142)이 형성되므로, 저항성 접촉의 특성을 저하시킬 우려가 있다. 이를 방지하기 위해 평탄화층(142)을 패터닝한 후 불산(HF) 용액을 이용하여 세정함으로써, 저항성 접촉층(160)과 평탄화층(142)의 결합 성분을 제거할 수 있다.
또한, 상기에서 반도체층(150)의 전체 또는 일부가 게이트 전극(124)과 중첩되도록 형성하는 것으로 설명하였으나, 반도체층(150)이 평탄화층(142)에 의한 영향을 받지 않도록 하기 위해서는 반도체층(150)의 전체가 게이트 전극(124)과 중첩되도록 형성하는 것이 바람직하다.
도 5에 도시된 바와 같이 반도체층(150), 게이트 절연막(140), 및 평탄화층(142)을 포함한 기판(110) 전면에 금속층을 형성하고, 금속층을 패터닝하여 반도체층(150) 위에서 서로 이격되도록 소스 전극(173) 및 드레인 전극(175)을 형성한다.
소스 전극(173) 및 드레인 전극(175)의 적어도 일부는 반도체층(150) 위에 형성되고, 적어도 다른 일부는 게이트 절연막(140) 바로 위에 형성되며, 적어도 또 다른 일부는 평탄화층(142) 바로 위에 형성될 수 있다. 다만, 반도체층(150)이 도시된 것보다 더 넓은 폭으로 형성될 경우 소스 전극(173) 및 드레인 전극(175)은 게이트 절연막(140) 바로 위에는 형성되지 않을 수도 있다. 소스 전극(173) 및 드레인 전극(175)은 저저항 금속 물질로 이루어질 수 있다.
소스 전극(173) 및 드레인 전극(175)을 형성하는 공정에서 저항성 접촉층(160)을 함께 패터닝할 수 있다. 소스 전극(173) 및 드레인 전극(175)이 반도체층(150) 위에서 서로 이격되도록 형성되므로, 저항성 접촉층(160)이 노출되는 부분이 발생한다. 이때, 노출된 부분의 저항성 접촉층(160)을 제거하여 반도체층(150)에 채널을 형성한다.
또한, 도시는 생략하였으나 소스 전극(173) 및 드레인 전극(175)을 형성하는 공정에서 소스 전극(173)과 연결되는 데이터선을 함께 형성할 수 있다.
도 6에 도시된 바와 같이 반도체층(150), 소스 전극(173), 드레인 전극(175), 및 평탄화층(142)을 포함한 기판(110) 전면에 보호막(180)을 형성한다. 보호막(180)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질을 증착하여 형성할 수 있다.
이어, 보호막(180) 위에 유기막(182)을 더 형성할 수 있다. 유기막(182)은 유기 절연 물질로 형성할 수 있다.
이어, 유기막(182) 및 보호막(180)을 패터닝하여 드레인 전극(175)의 상부면의 적어도 일부가 노출되도록 접촉 구멍(184)을 형성한다.
도 7에 도시된 바와 같이 유기막(182) 위에 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등과 같은 투명 금속 물질을 형성하고, 투명 금속 물질을 패터닝하여 화소 전극(191)을 형성한다. 화소 전극(191)은 접촉 구멍(184)을 통해 드레인 전극(175)과 연결된다.
순차적으로 형성된 게이트 전극(124), 반도체층(150), 소스 전극(173), 및 드레인 전극(175)이 하나의 박막 트랜지스터를 이루게 된다.
앞서 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판에 대한 설명에서 언급한 바와 같이 게이트 절연막(140)은 기판(110) 및 유기막(182)과 동일 또는 유사한 굴절률을 가지는 실리콘 산화물(SiOx)로 형성하는 것이 바람직하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 124: 게이트 전극
140: 게이트 절연막 142: 평탄화층
150: 반도체층 160: 저항성 접촉층
173: 소스 전극 175: 드레인 전극
180: 보호막 182: 유기막
184: 접촉 구멍 191: 화소 전극

Claims (20)

  1. 기판 위에 형성되어 있는 게이트 전극;
    상기 기판 및 상기 게이트 전극 위에 형성되어 있는 게이트 절연막;
    상기 게이트 절연막 위에 형성되어 있고, 상기 게이트 전극의 양측에 위치하는 평탄화층;
    상기 게이트 절연막 위에 형성되어 있는 반도체층; 및,
    상기 반도체층 위에 서로 이격되어 형성되어 있는 소스 전극 및 드레인 전극을 포함하는,
    박막 트랜지스터 표시판.
  2. 제1 항에 있어서,
    상기 게이트 절연막은 상기 게이트 전극을 포함한 기판 전면에 형성되어 있고,
    상기 게이트 절연막의 적어도 일부는 상기 기판 바로 위에 형성되어 있는,
    박막 트랜지스터 표시판.
  3. 제2 항에 있어서,
    상기 게이트 전극은 구리로 이루어지고,
    상기 게이트 절연막은 무기 절연 물질로 이루어지는,
    박막 트랜지스터 표시판.
  4. 제3 항에 있어서,
    상기 게이트 절연막은 실리콘 산화물로 이루어지는,
    박막 트랜지스터 표시판.
  5. 제1 항에 있어서,
    상기 게이트 전극은 0.7㎛ 이상의 두께로 이루어지는,
    박막 트랜지스터 표시판.
  6. 제1 항에 있어서,
    상기 게이트 전극의 높이와 상기 평탄화층의 높이의 차이는 0.5㎛ 이하인,
    박막 트랜지스터 표시판.
  7. 제6 항에 있어서,
    상기 게이트 전극은 0.7㎛ 이상의 두께로 이루어지는,
    박막 트랜지스터 표시판.
  8. 제1 항에 있어서,
    상기 게이트 전극의 측면은 상기 기판의 상부면에 대해 60도 이상의 각을 가지는,
    박막 트랜지스터 표시판.
  9. 제1 항에 있어서,
    상기 반도체층과 상기 소스 전극 및 상기 드레인 전극 사이에 형성되어 있는 저항성 접촉층;
    상기 반도체층, 상기 소스 전극, 및 상기 드레인 전극 위에 형성되어 있는 보호막;
    상기 보호막 위에 형성되어 있는 유기막;
    상기 드레인 전극의 적어도 일부를 노출시키도록 상기 보호막 및 상기 유기막에 형성되어 있는 접촉 구멍; 및,
    상기 접촉 구멍을 통해 상기 드레인 전극과 연결되도록 상기 유기막 위에 형성되어 있는 화소 전극을 더 포함하는,
    박막 트랜지스터 표시판.
  10. 제1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극의 적어도 일부는 상기 게이트 절연막 바로 위에 형성되어 있고, 적어도 다른 일부는 상기 평탄화층 바로 위에 형성되어 있는,
    박막 트랜지스터 표시판.
  11. 기판 위에 게이트 전극을 형성하는 단계;
    상기 기판 및 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 상기 게이트 전극과 중첩하도록 반도체층을 형성하는 단계;
    상기 반도체층이 형성되어 있는 상기 게이트 절연막 위에 평탄화층을 형성하는 단계; 및,
    상기 평탄화층을 형성한 후 상기 반도체층 위에서 서로 이격되도록 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 평탄화층을 상기 게이트 전극의 양측에 위치하도록 형성하는,
    박막 트랜지스터 표시판의 제조 방법.
  12. 제11 항에 있어서,
    상기 게이트 절연막을 형성하는 단계에서,
    상기 게이트 절연막을 상기 게이트 전극을 포함한 기판 전면에 형성하고,
    상기 게이트 절연막의 적어도 일부를 상기 기판 바로 위에 형성하는,
    박막 트랜지스터 표시판의 제조 방법.
  13. 제12 항에 있어서,
    상기 게이트 전극을 형성하는 단계에서,
    상기 기판 위에 구리를 포함하는 금속층을 형성하고, 상기 금속층을 패터닝하여 상기 게이트 전극을 형성하는,
    박막 트랜지스터 표시판의 제조 방법.
  14. 제13 항에 있어서,
    상기 게이트 절연막은 실리콘 산화물로 이루어지는,
    박막 트랜지스터 표시판의 제조 방법.
  15. 제11 항에 있어서,
    상기 게이트 전극을 0.7㎛ 이상의 두께로 형성하는,
    박막 트랜지스터 표시판의 제조 방법.
  16. 제11 항에 있어서,
    상기 게이트 전극의 높이와 상기 평탄화층의 높이의 차이는 0.5㎛ 이하인,
    박막 트랜지스터 표시판의 제조 방법.
  17. 제16 항에 있어서,
    상기 게이트 전극은 0.7㎛ 이상의 두께로 이루어지는,
    박막 트랜지스터 표시판의 제조 방법.
  18. 제11 항에 있어서,
    상기 게이트 전극의 측면은 상기 기판의 상부면에 대해 60도 이상의 각을 가지는,
    박막 트랜지스터 표시판의 제조 방법.
  19. 제11 항에 있어서,
    상기 반도체층 위에 저항성 접촉층을 형성하는 단계;
    상기 반도체층, 상기 소스 전극, 및 상기 드레인 전극 위에 보호막을 형성하는 단계;
    상기 보호막 위에 유기막을 형성하는 단계;
    상기 드레인 전극의 적어도 일부가 노출되도록 상기 보호막 및 상기 유기막에 접촉 구멍을 형성하는 단계; 및,
    상기 유기막 위에 상기 접촉 구멍을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하고,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 단계에서 상기 소스 전극과 상기 드레인 전극 사이에 위치한 저항성 접촉층을 제거하는,
    박막 트랜지스터 표시판의 제조 방법.
  20. 제11 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극의 적어도 일부를 상기 게이트 절연막 바로 위에 형성하고, 적어도 다른 일부를 상기 평탄화층 바로 위에 형성하는,
    박막 트랜지스터 표시판의 제조 방법.
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