KR20140053388A - 반도체 디바이스용 불연속 패터닝된 본드 및 연관된 시스템 및 방법 - Google Patents

반도체 디바이스용 불연속 패터닝된 본드 및 연관된 시스템 및 방법 Download PDF

Info

Publication number
KR20140053388A
KR20140053388A KR1020147008174A KR20147008174A KR20140053388A KR 20140053388 A KR20140053388 A KR 20140053388A KR 1020147008174 A KR1020147008174 A KR 1020147008174A KR 20147008174 A KR20147008174 A KR 20147008174A KR 20140053388 A KR20140053388 A KR 20140053388A
Authority
KR
South Korea
Prior art keywords
substrate
solid
pattern
bonding material
bond
Prior art date
Application number
KR1020147008174A
Other languages
English (en)
Other versions
KR101637105B1 (ko
Inventor
스캇 디. 셸해머
블라디미르 오드노블류도프
제레미 에스. 프레이
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20140053388A publication Critical patent/KR20140053388A/ko
Application granted granted Critical
Publication of KR101637105B1 publication Critical patent/KR101637105B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/447—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428 involving the application of pressure, e.g. thermo-compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8314—Guiding structures outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Led Device Packages (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Dicing (AREA)
  • Die Bonding (AREA)
  • Pressure Sensors (AREA)
  • Element Separation (AREA)

Abstract

반도체 디바이스용 불연속 본드가 본 명세서에서 개시된다. 특정 실시예에 따른 디바이스는 제1 기판 및 제2 기판을 포함하고, 제1 기판 및 제2 기판 중 적어도 하나는 복수의 고체-상태 변환기를 갖고 있다. 제2 기판은 복수의 돌출부 및 복수의 중간 영역을 포함할 수 있고 불연속 본드로 제1 기판에 본딩될 수 있다. 개개의 고체-상태 변환기는 대응하는 중간 영역에 적어도 일부 배치될 수 있고, 불연속 본드는 개개의 고체-상태 변환기를 대응하는 중간 영역의 블라인드 엔드에 본딩하는 본딩 재료를 포함할 수 있다. 반도체 디바이스용 불연속 본드의 연관 방법 및 시스템이 본 명세서에서 개시된다.

Description

반도체 디바이스용 불연속 패터닝된 본드 및 연관된 시스템 및 방법{DISCONTINUOUS PATTERNED BONDS FOR SEMICONDUCTOR DEVICES AND ASSOCIATED SYSTEMS AND METHODS}
본 기술은 일반적으로는 반도체 디바이스용 불연속 본드, 및 연관된 시스템 및 방법에 관한 것이다. 본 기술에 따른 불연속 본드는 발광 다이오드를 포함하는 고체-상태 변환기(solid-state transducer)에 적합하다.
고체 상태 변환기 디바이스는 발광 다이오드(light-emitting diode: "LED"), 유기 발광 다이오드(organic light emitting diode: "OLED"), 및 고분자 발광 다이오드(polymer light-emitting diode: "PLED")를 포함한다. 고체 상태 변환기 디바이스의 소형 크기 및 에너지 효율은 다수의 제품에서의 이들 디바이스의 급증의 결과를 초래하였다. 텔레비전, 컴퓨터 모니터, 모바일폰, 디지털 카메라 및 다른 전자 디바이스는 이미지 발생, 물체 조명(예컨대, 카메라 플래시) 및/또는 백라이트용으로 LED를 이용한다. LED는 또한 사이니지(signage), 실내 및 실외 조명, 신호등, 및 다른 유형의 조명에도 사용된다. 이들 반도체 디바이스를 위해 개선된 제조 기술은 디바이스 비용도 낮추고 디바이스 효율도 증가시켜 왔다.
고체-상태 변환기 디바이스 및 다른 반도체 디바이스용 제조 프로세스는 흔히 다중 기판의 사용을 포함한다. 하나의 관용적 방법에 있어서, 반도체 제조 기술은 디바이스 기판 상에 LED를 구성하도록 사용된다. 그 후 본딩 재료는 디바이스 기판을 캐리어 기판에 본딩하도록 사용되고, LED는 그 사이에 샌드위치되어 있다. 그 후 디바이스 기판은 제거될 수 있고 부착된 LED를 갖는 캐리어 기판은 개개의 LED를 싱귤레이팅하도록 더 프로세싱될 수 있다.
이러한 제조 방법은 합리적 결과를 내놓을 수 있기는 하지만, 본딩 프로세스는 기판 및 부착된 LED 상에 상당한 스트레스를 만들어낼 수 있다. 이들 스트레스는 기판을 구부리고 휘어서 뒤틀림, 갈라짐 또는 다른 떨어짐을 야기하고, 그리고/또는 싱귤레이션 프로세스 동안 어긋남의 결과를 초래할 수 있다. 부가적으로, 본딩 재료 및 기판 둘 다를 관통해 LED를 싱귤레이팅하는 것은 상당한 스트레스를 생성하고 싱귤레이션 프로세스를 복잡하게 할 수 있다. 따라서, 이들 한계를 회피할 수 있는 고체-상태 변환기 디바이스 및 제조 방법에 대한 필요성이 있다.
도 1은 본 기술의 일 실시예에 따라 구성된 디바이스 어셈블리의 일부의 부분적 개략적 횡단면도;
도 2는 본 기술의 일 실시예에 따라 구성된 캐리어 어셈블리의 일부의 부분적 개략적 횡단면도;
도 3은 본 기술의 일 실시예에 따른 패턴을 갖는 도 1의 디바이스 어셈블리의 부분적 개략적 횡단면도;
도 4는 도 3의 디바이스 어셈블리의 부분적 개략적 상부 평면도;
도 5는 본 기술의 일 실시예에 따라 구성된 패터닝된 캐리어 어셈블리의 부분적 개략적 횡단면도;
도 6은 도 5의 캐리어 어셈블리의 부분적 개략적 상부 평면도;
도 7은 본딩 전에 정렬되어 위치결정된 도 3 및 도 5의 캐리어 어셈블리 및 디바이스 어셈블리의 부분적 개략적 횡단면도;
도 8은 본 기술의 일 실시예에 따라 구성된 본딩된 어셈블리(bonded assembly)의 부분적 개략적 횡단면도;
도 9는 본 기술의 일 실시예에 따라 디바이스 기판이 제거되고 난 후 도 8의 본딩된 어셈블리의 부분적 개략적 횡단면도;
도 10은 본 기술의 일 실시예에 따른 본딩된 어셈블리의 형성 이전에 캐리어 어셈블리 및 디바이스 어셈블리의 부분적 개략적 횡단면도;
도 11은 본 기술의 일 실시예에 따라 구성된 본딩된 어셈블리의 부분적 개략적 횡단면도;
도 12는 본 기술의 또 다른 실시예에 따른 본딩된 어셈블리의 형성 이전에 캐리어 어셈블리 및 디바이스 어셈블리의 부분적 개략적 횡단면도;
도 13은 본 기술의 일 실시예에 따라 구성된 본딩된 어셈블리의 부분적 개략적 횡단면도.
반도체 디바이스용 웨이퍼-레벨 어셈블리 및 연관된 시스템 및 방법의 수개의 실시예의 특정 상세가 아래에 설명된다. 아래의 실시예는 고체-상태 변환기("SST")를 포함한다. 그렇지만, 현재 개시된 기술의 다른 실시예는 포토셀, 다이오드, 트랜지스터, 집적 회로 등과 같이 다른 반도체 디바이스를 포함할 수 있다. 용어 "SST"는 일반적으로는 전기적 에너지를 가시광선, 자외선, 적외선 및/또는 다른 스펙트럼의 전자기적 방사로 변환하도록 액티브 매체로서 반도체 재료를 포함하는 고체-상태 디바이스를 가리킨다. 예컨대, SST 디바이스는 고체-상태 발광기(예컨대, LED, 레이저 다이오드 등) 및/또는 전기적 필라멘트, 플라즈마 또는 가스 이외의 다른 방출 소스를 포함한다. 용어 SST는 또한 전자기 방사를 전기로 변환하는 고체-상태 디바이스를 포함할 수 있다. 부가적으로, 그것이 사용되는 맥락에 의존하여, 용어 "기판"은 웨이퍼-레벨 기판 또는 싱귤레이팅된 디바이스-레벨 기판을 가리킬 수 있다. 관련 업계의 당업자는 또한 본 기술이 부가적 실시예를 가질 수 있고 본 기술이 도 1 내지 도 13을 참조하여 아래에 설명되는 실시예의 상세 중 수개 없이 실시될 수 있음을 이해할 것이다.
도 1은 본 기술의 일 실시예에 따라 디바이스 기판(102), 변환기 구조(104) 및 제1 본드 금속(106)을 갖는 디바이스 어셈블리(100), 또는 웨이퍼-레벨 어셈블리의 일부의 부분적 개략적 횡단면도이다. 도 2는 본 기술의 일 실시예에 따라 제2 본드 금속(206) 및 캐리어 기판(208)을 갖는 캐리어 어셈블리(200), 또는 웨이퍼-레벨 어셈블리의 일부의 부분적 개략적 횡단면도이다. 도 1 및 도 2의 웨이퍼-레벨 어셈블리는 다양한 반도체 제조 기술을 사용하여 구성될 수 있다. 디바이스 기판(102) 및 캐리어 기판(208)은, 예컨대, 실리콘, 다결정 알루미늄 질화물, 사파이어, 및/또는 금속과 비-금속 둘 다를 포함하는 다른 적합한 재료로 만들어질 수 있다. 부가적으로, 디바이스 기판(102) 및/또는 캐리어 기판(208)은 복합 기판 또는 공학설계된 기판일 수 있다. 그러한 실시예에 있어서, 공학설계된 기판은 함께 본딩된 2개 이상의 재료, 및/또는 디바이스 어셈블리(100) 또는 캐리어 어셈블리(200)의 조립 또는 제조를 개선하도록 공학설계되거나 선택된 재료를 포함할 수 있다. 변환기 구조(104)는 금속 유기 화학 증착(metal organic chemical vapor deposition: "MOCVD"), 분자 빔 에피택시(molecular beam epitaxy: "MBE"), 액상 에피택시(liquid phase epitaxy: "LPE") 및/또는 수소화물 기상 에피택시(hydride vapor phase epitaxy: "HVPE")를 포함하는 다양한 프로세스를 통해 형성될 수 있다. 다른 실시예에 있어서, 변환기 구조(104)의 적어도 일부는 다른 적합한 기술 예컨대 에피택셜 성장 기술을 사용하여 형성될 수 있다. 도 1 및 도 2의 제1 본드 금속(106) 및 제2 본드 금속(206)은 구리, 알루미늄, 금, 주석, 니켈, 팔라듐, 인듐, 및/또는 이들 및/또는 다른 금속의 조합을 포함하는 다양한 합금을 포함하는 다양한 적합한 금속 중 어느 것으로라도 조성될 수 있다. 일부 실시예에 있어서, 제1 본드 금속(106) 및 제2 본드 금속(206)은 동일 금속 또는 합금으로 조성될 수 있다. 다른 실시예에 있어서, 제1 본드 금속(106) 및 제2 본드 금속(206)은 서로 다른 금속 또는 합금으로 조성될 수 있다. 더욱, 또 다른 실시예에 있어서, 금속 이외의 본딩 재료가 본드 금속(106, 206) 대신에 사용될 수 있다. 예컨대 다양한 반도체 접착제가 본딩 재료로서 사용될 수 있다.
도 3은 본 기술의 일 실시예에 따라 패터닝되고 난 후 도 1의 디바이스 어셈블리(100)의 부분적 개략적 횡단면도이다. 예시된 실시예에 있어서, 디바이스 어셈블리(100)에 형성된 패턴은 변환기 구조(104) 및 제1 본드 금속(106)의 섹션을 제거함으로써 형성된 복수의 트렌치(trench)(310)를 포함한다. 도 4는 도 3의 디바이스 어셈블리(100)의 부분적 개략적 상부 평면도이다. 도 3 및 4를 함께 참조하면, 트렌치(310)는 변환기 구조(104)를 복수의 고체-상태 변환기("SST")(312)로 분리하는 그리드를 형성할 수 있다. SST(312) 및 트렌치(310)의 패턴은 반전된 와플 형상과 유사한 형상으로 되어 있고, 트렌치(310)의 세그먼트 또는 섹션은 SST(312)의 각각을 둘러싸고 잇다. 트렌치(310)는 SST(312) 위쪽 구역 위에 마스크(도시하지 않음)를 위치결정시키고 변환기 구조(104) 및 제1 본드 금속(106)의 노출된 섹션을 에칭(예컨대, 습식 에칭, 건식 에칭 등)함으로써 형성될 수 있다. 다른 실시예에 있어서, 트렌치(310)는 다른 적합한 반도체 제조 기술을 사용하여 형성될 수 있다.
도 5는 본 기술의 일 실시예에 따른 패턴을 갖는 패터닝된 캐리어 어셈블리(500)의 부분적 개략적 횡단면도이다. 예시된 실시예에 있어서, 캐리어 어셈블리(500)에서의 패턴은 융기 부분 또는 돌출부(516)에 의해 분리된 복수의 중간 영역(예컨대, 리세스(514))을 포함한다. 도 6은 도 5의 캐리어 어셈블리(500)의 부분적 개략적 상부 평면도이다. 도 5 및 도 6을 함께 참조하면, 리세스(514) 및 돌출부(516)는 돌출부(516)가 모든 측면 상에서 개개의 리세스(514)를 둘러싸고 있는 와플 패턴을 형성한다. 아래에 더 상세히 설명될 바와 같이, 돌출부(516)는 SST(312)를 싱귤레이팅하도록 사용될 수 있는 다이싱 스트리트(dicing street)(617)를 형성할 수 있다. 일부 실시예에 있어서, 리세스(514)는 약 5 미크론 내지 약 15 미크론의 깊이를 갖도록 구성될 수 있다. 다른 실시예에 있어서, 리세스(514)의 깊이는 이 범위에 포함된 깊이보다 더 작거나 더 클 수 있다. 리세스(514)는 디바이스 어셈블리(100)에 트렌치(310)를 형성하도록 사용된 것과 유사한 방식으로 형성될 수 있다. 마스크(도시하지 않음)는, 예컨대, 캐리어 기판(208)의 돌출부(516)를 덮도록 사용될 수 있고, 캐리어 기판(208)의 노출된 섹션은 리세스(514)를 형성하도록 에칭될 수 있다. 리세스(514)는 디바이스 어셈블리(100)와의 본딩을 용이하게 하도록 리세스(514)에 배치된 제2 본드 금속(206) 및/또는 나머지 캐리어 기판(208)에 의해 적어도 부분적으로 한정된 블라인드 엔드(blind end)(515)를 포함할 수 있다.
도 7은 본딩 이전에 정렬되어 있는 도 5 및 도 6의 캐리어 어셈블리(500) 및 도 3 및 4의 디바이스 어셈블리(100)의 부분적 개략적 횡단면도이다. 예시된 실시예에 있어서, 디바이스 어셈블리(100)의 반전된 와플 패턴은 본딩 이전에 캐리어 어셈블리(500)의 와플 패턴과 정렬되어 있다. 구체적으로, 캐리어 어셈블리(500)의 돌출부(516)는 트렌치(310) 내에 삽입되도록 정렬되는 한편, 제1 본드 금속(106)의 부착된 섹션을 갖는 SST(312)는 리세스(514) 내에 삽입되도록 정렬된다. 광학 정렬 기술 및/또는 다른 반도체 제조 기술은 2개의 직교 방향으로 디바이스 어셈블리(100)를 캐리어 어셈블리(500)에 정렬시키도록 사용될 수 있고, 이들 어셈블리 사이의 일치된 본드를 용이하게 하도록 평행 평면에 디바이스 어셈블리(100) 및 캐리어 어셈블리(500)를 위치결정시키도록 사용될 수 있다. 부가적으로, 본 명세서에서 설명되는 어셈블리의 패턴은 어셈블리가 짝을 이루게 될 수 있도록 적합한 제조 톨러런스로 생성된다. 예컨대, 돌출부(516)는 트렌치(310)보다 조금 더 좁을 수 있어 이들 컴포넌트 간 간섭을 회피한다.
도 8은 본 기술의 일 실시예에 따라 구성된, 도 7의 캐리어 어셈블리(500) 및 디바이스 어셈블리(100)를 포함하는, 본딩된 어셈블리(800)의 부분적 개략적 횡단면도이다. 도 7 및 8을 함께 참조하면, 본딩된 어셈블리(800)는 디바이스 어셈블리(100) 및 캐리어 어셈블리(500)를 정렬 후 함께 합함으로써 형성될 수 있다. 디바이스 어셈블리(100) 및 캐리어 어셈블리(500)가 본딩된 어셈블리(800)를 생성하도록 완전히 합쳐질 때, 디바이스 어셈블리(100)의 개개의 SST(312)는 적어도 일부 캐리어 어셈블리(500)의 개개의 리세스(514) 내에 들어있다. 디바이스 어셈블리(100)의 제1 본드 금속(106) 및 캐리어 어셈블리(500)의 제2 본드 금속(206)은 조합하여 본드 금속 구조(818)를 형성해서, SST(312)를 리세스(514)에 본딩한다. 본드 금속 구조(818)는 본딩을 용이하게 하도록 높은 온도 및 압력 환경에서 형성될 수 있다. 결과적인 본딩된 어셈블리(800)는 리세스(514)에서의 본드 금속 구조(818)와 SST(312) 사이의 개개의 본드 섹션 또는 세그먼트(821)로 이루어진 불연속 본드(820)를 포함한다. 특정 실시예에 있어서, 리세스(514)를 분리하는 캐리어 어셈블리(500)의 돌출부(516)는 디바이스 어셈블리(100)에 본딩되지 않고, 각각의 개개의 돌출부(516)는 불연속 본드(820)의 세그먼트(821) 사이의 불연속을 표현한다.
도 9는 본 기술의 일 실시예에 따라 디바이스 기판(102)(도 9에서는 도시하지 않음)이 제거되고 난 후 도 8에 도시된 본딩된 어셈블리(800)의 부분적 개략적 횡단면도이다. 디바이스 기판(102)은 백그라인딩, 에칭, 화학적-기계적 평탄화 및/또는 다른 적합한 제거 방법을 포함하는 다양한 반도체 제조 기술에 의해 제거될 수 있다. 디바이스 기판(102)이 제거되고 난 후, 본딩된 어셈블리(800)는 돌출부(516)에 의해 분리된 개개의 SST(312)를 포함한다. 돌출부(516)는, 도 6에 캐리어 어셈블리(500)의 조감도로 도시된 바와 같이, 다이싱 스트리트(617)를 형성하도록 본딩된 어셈블리(800)를 가로질러 달린다. 그 후 다이싱 톱 또는 다른 싱귤레이션 툴(도 9에서는 도시하지 않음)은 SST(312)를 싱귤레이팅하도록 다이싱 스트리트(617)를 따라 캐리어 기판(208)을 관통해 자르는데 사용된다. 스트리트(617)를 따라 본딩된 어셈블리를 다이싱하는 것은 톱이 하나보다 많은 재료를 관통해 싱귤레이팅하도록 요구하지 않는다, 예컨대, 톱은 캐리어 기판(208)을 관통해 자르기만 하면 된다. 단일 재료를 관통해 다이싱하는 것은 본딩된 어셈블리(800) 상의 스트레스를 줄일 수 있고 싱귤레이션 프로세스에 의해 야기되는 어긋남 및 결함에 대한 잠재성을 제한할 수 있다. 부가적으로, 본 기술은 높은 스트레스 본딩 재료를 관통해 싱귤레이팅할 필요성을 줄이거나 없앰으로써 본딩된 어셈블리(800) 상의 스트레스를 더 줄인다.
도 10은 본 기술의 일 실시예에 따라 본딩 이전에 정렬되어 있는 캐리어 어셈블리(1000) 및 도 1의 디바이스 어셈블리(100)의 부분적 개략적 횡단면도이다. 도 5 및 도 6의 캐리어 어셈블리(500)와 유사하게, 캐리어 어셈블리(1000)는 스트리트 또는 돌출부(1016)에 의해 분리된 복수의 리세스(1014)를 포함한다. 리세스(1014) 및 돌출부(1016)는 돌출부(1016)가 모든 측면 상에서 개개의 리세스(1014)를 둘러싸고 있는 와플 패턴을 형성한다. 예시된 실시예에 있어서, 캐리어 어셈블리(1000)에서의 리세스(1014)는 디바이스 어셈블리(100)와의 본딩을 용이하게 하도록 제2 본드 금속(206)으로 실질적으로 채워질 수 있다.
도 11은 본 기술의 일 실시예에 따라 구성된 도 10의 캐리어 어셈블리(1000) 및 디바이스 어셈블리(100)를 포함하는 본딩된 어셈블리(1100)의 부분적 개략적 횡단면도이다. 도 10 및 11을 함께 참조하면, 정렬 후에, 디바이스 어셈블리(100)는 캐리어 어셈블리(1000)와 합쳐져 본딩된다. 결과적인 본딩된 어셈블리(1100)는 캐리어 어셈블리(1000)의 제2 본드 금속(206) 및 디바이스 어셈블리(100)의 제1 본드 금속(106)으로부터 형성되는 본드 금속 구조(1018)를 포함한다. 본드 금속 구조(1018)는 디바이스 어셈블리(100)의 변환기 구조(104)를 불연속 본드(1120)로 캐리어 기판(208)에 본딩한다. 불연속 본드(1120)는 변환기 구조(104)와 리세스(1014) 사이의 본드 세그먼트(1121)를 포함한다. 캐리어 어셈블리(1000)의 돌출부(1016)는 디바이스 어셈블리(100)에 본딩되지 않는다. 따라서, 각각의 개개의 돌출부(1016)는 불연속 본드(1120)의 본드 세그먼트(1121) 사이의 불연속을 표현한다.
도 12는 본딩 이전에 정렬되어 있는 도 2의 캐리어 어셈블리(200) 및 도 3 및 4의 디바이스 어셈블리(100)의 부분적 개략적 횡단면도이다. 앞서 논의된 바와 같이, 트렌치(310) 및 SST(312)는 반전된 와플 형상을 규정하고, 트렌치(310)의 섹션은 SST(312)의 각각을 둘러싸고 있다.
도 13은 본 기술의 일 실시예에 따라 구성된 도 12의 캐리어 어셈블리(200) 및 디바이스 어셈블리(100)를 포함하는 본딩된 어셈블리(1300)의 부분적 개략적 횡단면도이다. 도 13에 도시된 바와 같이, 디바이스 어셈블리(100) 및 캐리어 어셈블리(200)는 본딩된 어셈블리(1300)를 형성하도록 정렬되어 합쳐질 수 있다. 캐리어 어셈블리(200)와 디바이스 어셈블리(100)를 본딩하는 것은 제2 본드 금속(206)과 제1 본드 금속(106)을 조합하여 본드 금속 구조(1318)를 형성한다. 따라서, 디바이스 어셈블리(100)의 SST(312)는 본드 금속 구조(1318)로 캐리어 어셈블리(200)에 본딩된다. 예시된 본딩된 어셈블리(1300)에 있어서, 트렌치(310)(또는 트렌치(310)의 적어도 일부)는 여전히 개방되어 있어 보이드 또는 갭을 형성한다. 그로써, 본딩된 어셈블리(1300)는 SST(312)와 캐리어 어셈블리(200) 사이에 본드 세그먼트(1321)로 이루어진 불연속 본드(1320)를 포함한다. SST(312)를 분리하는 트렌치(310)는 불연속 본드(1320)의 본드 세그먼트(1321) 사이의 불연속을 표현한다.
전형적으로 관용적 반도체 제조 기술은 웨이퍼가 휘거나 뒤틀리게 야기할 수 있는 상당한 스트레스를 웨이퍼를 가로질러 만들어낸다. 차례로 이것은 웨이퍼 컴포넌트가 분리 및/또는 어긋나지게 야기하여, 잠재적으로 컴포넌트에서의 즉각적 또는 지연된 결함을 생성할 수 있다. 이들 부정적 영향은 스트레스가 더 큰 거리에 걸쳐 쌓일 수 있는 더 큰 웨이퍼에서 특히 두드러질 수 있다. 전술한 관용적 기술과는 대조적으로, 본 발명의 불연속 본드는 본딩된 어셈블리를 가로지르는 기계적 스트레스를 감소시킨다. 위에서 논의된 바와 같이, 본딩된 어셈블리(800)에 있어서, 예컨대, 캐리어 어셈블리(500)의 돌출부(516)는 디바이스 어셈블리(100)에 본딩되지 않고, 돌출부(516)는 불연속 본드(820)에서의 불연속을 표현한다. 불연속은 본딩된 어셈블리(800)를 가로지르는 스트레스를 감소시키고 휨 및 뒤틀림을 줄이거나 없앨 수 있다. 본딩된 어셈블리(1100, 1300)는 유사한 스트레스 감축 불연속 본드를 포함한다. 따라서, 소정 크기의 기판에 대해 스트레스가 낮을수록 더 작은 양의 휨 및 뒤틀림을 만들어내기 때문에 본 개시의 본딩된 어셈블리는 더 큰 기판 상에 구성될 수 있다. 일 실시예에 있어서, 예컨대, 본딩된 어셈블리는 8 인치 직경 기판 상에 구성될 수 있다. 이들 더 큰 웨이퍼는 더 작은 웨이퍼로는 이용가능하지 않은 규모의 경제를 산출한다. 본 기술의 시스템 및 방법의 이점이 더 큰 직경 기판과 더 두드러질 수 있지만, 그 이점은 또한 더 작은 기판에서도 존재할 수 있다. 따라서, 다른 실시예에 있어서, 본딩된 어셈블리는 더 큰 직경 기판뿐만 아니라 더 작은 직경 기판 상에서도 구성될 수 있다.
본 기술의 실시예의 또 다른 이점은 제2 본드 금속(206)이 제조 프로세스 동안 담겨 있을 수 있다는 것이다. 리세스(514)는, 예컨대, 돌출부(516) 내에 제2 본드 금속(206)을 담고 있을 수 있다. 리세스(514) 내에 제2 본드 금속(206)을 담고 있음으로써, 제2 본드 금속(206)의 분포는 그것이 본딩에 필요로 되는 구역에만 제한될 수 있다. 따라서, 제2 본드 금속(206)은 캐리어 어셈블리(500)의 다른 구역으로 이주하는 것과, (단락 회로와 같이 결함을 야기할 수 있는) 다른 컴포넌트와 간섭하는 것, 또는 본딩에 사용되지 않는 구역로 이주함으로써 낭비를 생성하는 것이 방지될 수 있다. 결함 및 낭비를 줄임으로써, 본 개시의 실시예에 따른 시스템 및 방법은 SST 및/또는 다른 반도체 디바이스가 제조되는 스루풋 및 효율을 증가시킨다.
전술한 것으로부터, 개시된 기술의 특정 실시예가 예시의 목적으로 본 명세서에서 설명되었지만 다양한 수정이 본 개시로부터 벗어남이 없이 이뤄질 수 있음을 인식할 것이다. 예컨대, 본 명세서에서 개시된 캐리어 어셈블리, 디바이스 어셈블리 및 본딩된 어셈블리는 트렌치, 패터닝된 리세스, 및/또는 여러 다른 크기 및/또는 형상을 갖는 돌출부를 포함할 수 있다. 직사각형 리세스 및 SST가, 예컨대, 일부 실시예에서 사용될 수 있다. 부가적으로, 본 명세서에서 설명된 것들 대신에 여러 다른 재료가 사용될 수 있거나, 또는 부가적 컴포넌트가 부가 또는 제거될 수 있다. 예컨대, 본딩 재료는 본딩 이전에 캐리어 어셈블리 또는 디바이스 어셈블리 중 어느 하나에만 도포될 수 있다. 특정 실시예에 있어서, 트렌치는 단일 SST를 둘러싼다. 다른 실시예에 있어서는, 트렌치에 의해 에워싸인 가장 작은 영역은 다중 SST를 포함할 수 있다. 그러한 기술은, 예컨대, 본드 불연속 없이 다중 SST를 함께 그룹화하는 것이 허용할 수 없는 뒤틀림 및/또는 다른 효과를 생성하지 않는 경우, 및/또는 SST들이 다이싱 후에 여전히 기능적 유닛으로서 함께 남아 있는 경우에 사용될 수 있다. 더욱, 특정 실시예와 연관된 다양한 이점 및 특징이 그들 실시예의 맥락에서 위에서 설명되었지만, 다른 실시예 또한 그러한 이점 및/또는 특징을 나타내보일 수 있고, 모든 실시예가 본 기술의 범위 내에 들기 위해 반드시 그러한 이점 및/또는 특징을 나타내보일 필요가 있는 것은 아니다. 따라서, 본 발명 및 연관된 기술은 본 명세서에 명시적으로 도시되거나 설명되지 않은 다른 실시예를 망라할 수 있다.

Claims (21)

  1. 반도체 디바이스로서,
    제1 기판;
    복수의 돌출부 및 복수의 중간 영역을 갖는 제2 기판; 및
    상기 제1 기판과 상기 제2 기판 사이의 불연속 본드를 포함하되,
    개개의 중간 영역은 이웃하는 돌출부에 의해 경계지어지고 블라인드 엔드(blind end)를 가지며, 상기 제1 및 제2 기판 중 적어도 하나는 복수의 고체-상태 변환기(solid-state transducer)를 갖고, 개개의 고체-상태 변환기는 대응하는 중간 영역 내 적어도 일부 배치되며, 상기 불연속 본드는 상기 중간 영역의 상기 블라인드 엔드에서 상기 제2 기판에 본딩된 본딩 재료를 포함하고, 상기 고체-상태 변환기는 상기 제1 기판과 상기 본딩 재료 사이에 배치되어 있는 것인 반도체 디바이스.
  2. 청구항 1에 있어서, 상기 복수의 중간 영역 및 상기 돌출부는 상기 제2 기판에서 제1 패턴을 형성하고, 상기 복수의 고체-상태 변환기 및 상기 본딩 재료는 제2 패턴을 형성하며, 상기 제2 패턴은 상기 제1 패턴의 역인 것인 반도체 디바이스.
  3. 청구항 2에 있어서, 상기 본딩 재료는 본딩 금속을 포함하고, 상기 제1 패턴은 와플 패턴을 포함하며, 상기 제2 패턴은 반전된 와플 패턴을 포함하는 것인 반도체 디바이스.
  4. 청구항 1에 있어서, 상기 복수의 고체-상태 변환기는 발광 다이오드를 포함하는 것인 반도체 디바이스.
  5. 본딩된 어셈블리(bonded assembly)로서,
    변환기 구조 및 본딩 재료를 싣고 있는 제1 기판; 및
    제2 기판을 포함하되,
    상기 변환기 구조는 상기 제1 기판과 상기 본딩 재료 사이에 배치되어 있고, 상기 제2 기판은 패턴을 형성하는 일련의 돌출부를 가지며, 상기 제1 기판은 상기 돌출부들 사이의 영역들에서 불연속 본드로 상기 제2 기판에 본딩되는 것인 본딩된 어셈블리.
  6. 청구항 5에 있어서, 상기 불연속 본드는 상기 제2 기판에 본딩되지 않는 상기 본딩 재료의 섹션에 의해 분리된, 상기 제2 기판에 본딩된 상기 본딩 재료의 일련의 섹션을 포함하는 것인 본딩된 어셈블리.
  7. 청구항 5에 있어서, 상기 본딩 재료는 본딩 금속을 포함하고, 상기 변환기 구조는 발광 다이오드를 포함하는 것인 본딩된 어셈블리.
  8. 반도체 디바이스로서,
    본딩 재료 및 상기 본딩 재료와 제1 기판 사이에 배치된 복수의 고체-상태 변환기를 싣고 있는 상기 제1 기판; 및
    불연속 본드로 상기 제1 기판에 본딩된 제2 기판을 포함하되,
    상기 불연속 본드는 복수의 이격된 본드 세그먼트를 포함하고, 개개의 본드 세그먼트는 상기 고체-상태 변환기와 상기 제2 기판의 양쪽 모두에 본딩된 상기 본딩 재료의 일부를 포함하고 있는 것인 반도체 디바이스.
  9. 청구항 8에 있어서, 상기 제2 기판은 상기 제2 기판 내에 복수의 영역을 적어도 부분적으로 한정하는 돌출부를 포함하되, 개개의 영역은 상기 본딩 재료에 의해 일부 점유되고 상기 복수의 고체-상태 변환기 중 하나에 의해 일부 점유되며, 상기 돌출부는 이웃하는 고체-상태 변환기들 사이의 스트리트(street)의 그리드 패턴을 형성하는 것인 반도체 디바이스.
  10. 청구항 8에 있어서, 상기 개개의 본드 세그먼트는 이웃하는 고체-상태 변환기들 사이의 갭에 의해 적어도 부분적으로 한정된 빈 공간의 섹션에 의해 분리되는 것인 반도체 디바이스.
  11. 반도체 디바이스로서,
    중간 영역에 의해 분리된 복수의 돌출부를 포함하는 캐리어 기판; 및
    복수의 고체-상태 변환기를 포함하되,
    개개의 고체-상태 변환기는 대응하는 중간 영역 내에 적어도 일부 배치되고, 상기 개개의 고체-상태 변환기는 본딩 재료로 상기 캐리어 기판에 본딩되는 것인 반도체 디바이스.
  12. 청구항 11에 있어서, 상기 돌출부 및 상기 중간 영역은 상기 캐리어 기판에서 직선적 패턴을 형성하는 것인 반도체 디바이스.
  13. 청구항 11에 있어서, 상기 복수의 고체-상태 변환기는 발광 다이오드를 포함하는 것인 반도체 디바이스.
  14. 반도체 디바이스를 제조 방법으로서, 상기 방법은,
    디바이스 기판에 복수의 고체-상태 변환기를 형성하는 단계;
    캐리어 기판에 복수의 리세스를 형성하는 단계; 및
    불연속 본드로 상기 디바이스 기판에 상기 캐리어 기판을 본딩하는 단계를 포함하되,
    상기 불연속 본드는 개개의 고체-상태 변환기와 대응하는 개개의 리세스의 블라인드 엔드 사이에 본딩 재료를 포함하는, 반도체 디바이스의 제조 방법.
  15. 청구항 14에 있어서, 상기 복수의 리세스는 제1 패턴을 형성하고, 상기 복수의 고체-상태 변환기는 상기 제1 패턴의 역인 제2 패턴을 형성하며, 상기 디바이스 기판에 상기 캐리어 기판을 본딩하는 단계는, 상기 제1 패턴을 상기 제2 패턴과 정렬시키는 단계 및 상기 디바이스 기판과 상기 캐리어 기판을 합치는 단계를 포함하는 것인 반도체 디바이스의 제조 방법.
  16. 청구항 15에 있어서, 상기 제1 패턴을 상기 제2 패턴과 정렬시키는 단계는 상기 제1 패턴을 상기 제2 패턴과 광학적으로 정렬시키는 단계를 포함하는 것인 반도체 디바이스의 제조 방법.
  17. 청구항 14에 있어서, 상기 본딩 재료를 상기 복수의 리세스에 가둠으로써 상기 본딩 재료가 상기 캐리어 기판을 가로질러 흐르지 못하게 적어도 제한하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
  18. 청구항 14에 있어서, 상기 개개의 리세스는 상기 캐리어 기판의 돌출부에 의해 분리되고, 상기 돌출부는 스트리트를 형성하며, 상기 방법은,
    상기 복수의 고체-상태 변환기를 제거함이 없이 상기 디바이스 기판을 제거하는 단계; 및
    복수의 개개의 반도체 디바이스를 형성하도록 상기 스트리트를 따라 상기 캐리어 기판을 다이싱하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
  19. 반도체 어셈블리를 제조하는 방법으로서, 상기 방법은,
    복수의 리세스를 갖는 캐리어 기판을 복수의 고체-상태 변환기를 갖는 디바이스 기판과 정렬시키는 단계;
    상기 복수의 리세스에 본딩 재료를 담는 단계; 및
    상기 본딩 재료를 상기 복수의 리세스에 담고 있는 상태에서 불연속 본드로 상기 캐리어 기판에 상기 디바이스 기판을 본딩하는 단계를 포함하는, 반도체 어셈블리의 제조 방법.
  20. 청구항 19에 있어서, 상기 캐리어 기판에 상기 디바이스 기판을 본딩하는 단계는 상기 복수의 고체-상태 변환기를 상기 복수의 리세스와 광학적으로 정렬시키는 단계를 포함하는 것인 반도체 어셈블리의 제조 방법.
  21. 청구항 19에 있어서, 불연속 본드로 상기 캐리어 기판에 상기 디바이스 기판을 본딩하는 단계는,
    상기 본딩 재료로 개개의 고체-상태 변환기를 대응하는 리세스의 블라인드 엔드에 본딩함으로써 상기 불연속 본드의 개개의 세그먼트를 형성하는 단계;
    상기 캐리어 기판의 돌출부를 트렌치에 삽입하는 단계로서, 상기 트렌치는 상기 개개의 고체-상태 변환기를 둘러싸고 상기 돌출부는 상기 불연속 본드에서의 불연속을 적어도 부분적으로 한정하는 것인, 상기 삽입하는 단계; 및
    상기 본딩 재료를 상기 복수의 리세스에 담고 있는 상태에서 상기 디바이스 기판 및 상기 캐리어 기판의 온도를 상승시키는 단계를 포함하는 것인 반도체 어셈블리의 제조 방법.
KR1020147008174A 2011-08-29 2012-08-14 반도체 디바이스용 불연속 패터닝된 본드 및 연관된 시스템 및 방법 KR101637105B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/220,462 2011-08-29
US13/220,462 US8754424B2 (en) 2011-08-29 2011-08-29 Discontinuous patterned bonds for semiconductor devices and associated systems and methods
PCT/US2012/050768 WO2013032688A2 (en) 2011-08-29 2012-08-14 Discontinuous patterned bonds for semiconductor devices and associated systems and methods

Publications (2)

Publication Number Publication Date
KR20140053388A true KR20140053388A (ko) 2014-05-07
KR101637105B1 KR101637105B1 (ko) 2016-07-06

Family

ID=47742351

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147008174A KR101637105B1 (ko) 2011-08-29 2012-08-14 반도체 디바이스용 불연속 패터닝된 본드 및 연관된 시스템 및 방법

Country Status (8)

Country Link
US (7) US8754424B2 (ko)
EP (1) EP2751831B1 (ko)
JP (1) JP5964970B2 (ko)
KR (1) KR101637105B1 (ko)
CN (1) CN103765556B (ko)
SG (1) SG11201400096PA (ko)
TW (1) TWI497612B (ko)
WO (1) WO2013032688A2 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8364746B2 (en) 2005-10-21 2013-01-29 T-Mobile Usa, Inc. System and method for determining device location in an IP-based wireless telecommunications network
KR20120052160A (ko) * 2010-11-15 2012-05-23 엔지케이 인슐레이터 엘티디 복합 기판 및 복합 기판의 제조 방법
US8754424B2 (en) 2011-08-29 2014-06-17 Micron Technology, Inc. Discontinuous patterned bonds for semiconductor devices and associated systems and methods
TWI546979B (zh) * 2012-03-05 2016-08-21 晶元光電股份有限公司 對位接合之發光二極體裝置與其製造方法
KR101824480B1 (ko) * 2014-12-03 2018-03-14 인텔 코포레이션 전자 패키지 제조 방법
US10217729B2 (en) 2016-09-30 2019-02-26 Intel Corporation Apparatus for micro pick and bond
US11145786B2 (en) 2018-09-11 2021-10-12 Facebook Technologies, Llc Methods for wafer-to-wafer bonding
US11056611B2 (en) 2018-09-11 2021-07-06 Facebook Technologies, Llc Mesa formation for wafer-to-wafer bonding
US11342479B2 (en) * 2018-09-11 2022-05-24 Facebook Technologies, Llc Reducing bowing of materials before wafer-to-wafer bonding for LED manufacturing
JP7199307B2 (ja) * 2019-05-24 2023-01-05 株式会社ディスコ 移設方法
DE102021108397A1 (de) * 2021-04-01 2022-10-06 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Transferverfahren für optoelektronisches halbleiterbauelement

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005150386A (ja) * 2003-11-14 2005-06-09 Stanley Electric Co Ltd 半導体装置及びその製造方法
US20050173711A1 (en) * 2000-12-07 2005-08-11 Patel Satyadev R. Methods for depositing, releasing and packaging micro-electromechanical devices on wafer substrates
US20070210702A1 (en) * 2006-03-08 2007-09-13 Akio Nakamura Organic electroluminescence panel and manufacturing method of the same
JP2011071273A (ja) * 2009-09-25 2011-04-07 Toshiba Corp 半導体発光装置の製造方法及び半導体発光装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6864570B2 (en) * 1993-12-17 2005-03-08 The Regents Of The University Of California Method and apparatus for fabricating self-assembling microstructures
US5814885A (en) * 1997-04-28 1998-09-29 International Business Machines Corporation Very dense integrated circuit package
JPH11186670A (ja) * 1997-12-22 1999-07-09 Canon Inc 面型光デバイスおよびその製造方法
US6448109B1 (en) * 2000-11-15 2002-09-10 Analog Devices, Inc. Wafer level method of capping multiple MEMS elements
US6542757B2 (en) * 2001-01-11 2003-04-01 Youngbo Engineering, Inc. Headset docking device
US7018575B2 (en) * 2001-09-28 2006-03-28 Hrl Laboratories, Llc Method for assembly of complementary-shaped receptacle site and device microstructures
US7018867B2 (en) * 2003-02-06 2006-03-28 Intel Corporation Fabricating stacked chips using fluidic templated-assembly
US6962835B2 (en) * 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
KR101170407B1 (ko) * 2004-11-19 2012-08-02 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 무기 하우징을 갖는 발광 소자
US8076680B2 (en) * 2005-03-11 2011-12-13 Seoul Semiconductor Co., Ltd. LED package having an array of light emitting cells coupled in series
US7542301B1 (en) * 2005-06-22 2009-06-02 Alien Technology Corporation Creating recessed regions in a substrate and assemblies having such recessed regions
DE602005008945D1 (de) 2005-07-20 2008-09-25 Alcatel Lucent Verfahren zur Schätzung der Ankunftszeit eines Zugriffsbursts, und Vorrichtung
JP2007095413A (ja) 2005-09-28 2007-04-12 Toppan Printing Co Ltd トップエミッション型有機エレクトロルミネッセンス素子
JP2007095414A (ja) 2005-09-28 2007-04-12 Toppan Printing Co Ltd トップエミッション型有機エレクトロルミネッセンス素子の製造方法
US7829909B2 (en) 2005-11-15 2010-11-09 Verticle, Inc. Light emitting diodes and fabrication methods thereof
JP4736125B2 (ja) * 2006-03-08 2011-07-27 凸版印刷株式会社 有機エレクトロルミネッセンスパネルおよびその製造方法
WO2008086090A1 (en) * 2007-01-05 2008-07-17 University Of Washington Self-assembled heterogeneous integrated optical analysis system
US9159888B2 (en) 2007-01-22 2015-10-13 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
CN101276863B (zh) 2007-03-29 2011-02-09 晶元光电股份有限公司 发光二极管及其制造方法
US7784794B2 (en) 2007-07-23 2010-08-31 Wesley Gary Sitton Paper archery tuner
WO2009117845A1 (en) 2008-03-25 2009-10-01 Lattice Power (Jiangxi) Corporation Semiconductor light-emitting device with double-sided passivation
JP5057398B2 (ja) * 2008-08-05 2012-10-24 シャープ株式会社 窒化物半導体発光素子およびその製造方法
CN102067336B (zh) 2008-08-19 2012-11-28 晶能光电（江西）有限公司 基于应力可调InGaAlN薄膜的发光器件
EP2316138A1 (en) 2008-08-19 2011-05-04 Lattice Power (Jiangxi) Corporation Method for fabricating semiconductor light-emitting device with double-sided passivation
JP5327042B2 (ja) * 2009-03-26 2013-10-30 豊田合成株式会社 Ｌｅｄランプの製造方法
JP2010267813A (ja) * 2009-05-14 2010-11-25 Toshiba Corp 発光素子及びその製造方法
US8173456B2 (en) * 2009-07-05 2012-05-08 Industrial Technology Research Institute Method of manufacturing a light emitting diode element
JP2011124311A (ja) * 2009-12-09 2011-06-23 Toshiba Corp 半導体発光素子の製造方法および積層構造体
US10672748B1 (en) * 2010-06-02 2020-06-02 Maxim Integrated Products, Inc. Use of device assembly for a generalization of three-dimensional heterogeneous technologies integration
US8198109B2 (en) 2010-08-27 2012-06-12 Quarkstar Llc Manufacturing methods for solid state light sheet or strip with LEDs connected in series for general illumination
US8754424B2 (en) 2011-08-29 2014-06-17 Micron Technology, Inc. Discontinuous patterned bonds for semiconductor devices and associated systems and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050173711A1 (en) * 2000-12-07 2005-08-11 Patel Satyadev R. Methods for depositing, releasing and packaging micro-electromechanical devices on wafer substrates
JP2005150386A (ja) * 2003-11-14 2005-06-09 Stanley Electric Co Ltd 半導体装置及びその製造方法
US20070210702A1 (en) * 2006-03-08 2007-09-13 Akio Nakamura Organic electroluminescence panel and manufacturing method of the same
JP2011071273A (ja) * 2009-09-25 2011-04-07 Toshiba Corp 半導体発光装置の製造方法及び半導体発光装置

Also Published As

Publication number Publication date
US9059380B2 (en) 2015-06-16
US20160336302A1 (en) 2016-11-17
US20220130807A1 (en) 2022-04-28
EP2751831B1 (en) 2018-05-16
US9362259B2 (en) 2016-06-07
US11901342B2 (en) 2024-02-13
US20150357314A1 (en) 2015-12-10
KR101637105B1 (ko) 2016-07-06
US11222874B2 (en) 2022-01-11
WO2013032688A2 (en) 2013-03-07
JP2014529908A (ja) 2014-11-13
WO2013032688A3 (en) 2013-07-11
TW201316419A (zh) 2013-04-16
US20140295594A1 (en) 2014-10-02
JP5964970B2 (ja) 2016-08-03
CN103765556A (zh) 2014-04-30
SG11201400096PA (en) 2014-03-28
TWI497612B (zh) 2015-08-21
CN103765556B (zh) 2016-09-07
US20190189597A1 (en) 2019-06-20
US8754424B2 (en) 2014-06-17
US20240186298A1 (en) 2024-06-06
EP2751831A2 (en) 2014-07-09
US20130049016A1 (en) 2013-02-28
EP2751831A4 (en) 2015-04-15
US10242970B2 (en) 2019-03-26

Similar Documents

Publication Publication Date Title
KR101637105B1 (ko) 반도체 디바이스용 불연속 패터닝된 본드 및 연관된 시스템 및 방법
US20210104503A1 (en) Wafer level packaging of light emitting diodes (leds)
KR102408839B1 (ko) 작은 소스 크기를 갖는 파장 변환 발광 디바이스
US20180301602A1 (en) Etched trenches in bond materials for die singulation, and associated systems and methods
KR101329435B1 (ko) 지지 기판을 포함하는 복사-방출 반도체 몸체 및 이의 제조방법
KR102328495B1 (ko) 파장 변환 발광 디바이스를 형성하는 방법
US10103290B2 (en) Ultrathin solid state dies and methods of manufacturing the same
US8598611B2 (en) Vertical solid-state transducers and solid-state transducer arrays having backside terminals and associated systems and methods
KR20130128010A (ko) 도금 지지 기판을 구비한 고상 광전자 소자
US20140034984A1 (en) Semiconductor light emitter device
US20140213002A1 (en) Method for manufacturing light emitting device package
KR20220152284A (ko) 금속 그리드를 포함하는 레이저 리프트-오프 처리 시스템
KR20150011900A (ko) 발광 소자 제조 방법, 발광 소자 제조 장치 및 이에 의해 제조된 발광 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190625

Year of fee payment: 4