JP2015032783A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】計測光による下層重ねマークの検出が容易でかつ重ねズレ計測精度を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】デバイス形成領域と合わせマーク形成領域を有する半導体基板上に層間絶縁膜３を形成する工程と、層間絶縁膜３のデバイス形成領域に第１デバイスパターンを形成すると同時に合わせマーク形成領域に第１重ねマークパターン３ｂを形成する工程と、層間絶縁膜３上の全面に被加工対象層、第１ハードマスク層、第１シリコン膜６ａを順次形成する工程と、合わせマーク形成領域に形成された第１シリコン膜６ａを除去する工程と、除去工程の後、全面に第１シリコン酸化膜６ｂを形成する工程と、第１シリコン酸化膜６ｂ上のデバイス形成領域に第２デバイスパターン７ａを形成すると同時に合わせマーク形成領域に第２重ねマークパターン７ｂを形成する工程とを有する。
【選択図】図５

Description

本発明は、半導体装置の製造方法に関する。

半導体基板上に半導体装置を製造するために、先に形成された下層の回路パターンに上層の回路パターンを位置合わせして形成するリソグラフィ工程が必要である。

ここで、リソグラフィ工程は、以下のように実施される。

まず、下層の回路パターンが形成された半導体基板上に感光性のホトレジスト膜を形成する。その後、半導体基板を露光装置にセットし、上層回路パターンが形成されているホトマスクを介してホトレジストを露光する。

次に、現像装置で現像し、上層回路パターンを形成する。次に、上層回路パターンが形成されたホトレジストパターンと先に形成されている下層回路パターンとの位置が整合しているか否かを検査する。検査結果が許容範囲であれば次の工程に移行し、許容範囲でなければ、リソグラフィ工程が再実施される。

上記の各工程の内、露光工程においては下層の回路パターンの位置を特定して上層回路パターンの露光位置を決めるために、下層の回路パターンに露光位置合わせマークパターンを形成しておく必要がある。また、検査工程においても、下層回路パターンと上層の回路パターンとの位置ズレを計測するための重ねマークパターンを各々の回路パターンに配置しておく必要がある。露光位置合わせマークパターンの検出、あるいは重ねマークパターンの検出には可視波長領域の計測光が用いられる。

例えば、特開２０１１−９２５９号公報（特許文献１）には露光位置合わせマークパターンの構成例が開示されており、特開２０１０−２７２６２９号公報（特許文献２）には重ねマークパタ−ンの構成例が開示されている。

特開２０１１−９２５９号公報 特開２０１０−２７２６２９号公報

上記従来技術では、リソグラフィでホトレジストパターンを形成した後、ホトレジストパターンをマスクとするドライエッチング法により被加工対象層を加工する。被加工対象層が比較的薄い場合、すなわち被加工対象層の下に位置する下層重ねマークと被加工対象層の上に位置する上層重ねマーク用ホトレジストパターンとの距離が短い場合には、特許文献２に開示された重ねマークを適用して位置ズレの計測を容易に行うことができる。

しかしながら、半導体装置の微細化要求に伴い、加工のマスクとしてカーボン膜やシリコン膜がハードマスクとして用いられるようになってきた。また、ＤＲＡＭ（Dynamic Random Access Memory）を構成するキャパシタのように厚い絶縁膜にシリンダーホールを形成する場合には、厚い絶縁膜に加えて上記のハードマスクを形成することが必要となってきた。上記カーボン膜やシリコン膜は、透明な絶縁膜と異なり可視光の光透過率を減少させる。厚い絶縁膜の上に光透過率の低いハードマスクをさらに重ねているので、特許文献２に開示されたような重ねマークパターンを用いても、計測光が下層重ねマークを検出できない問題が顕在化してきた。同様に、露光位置合わせマークパターンの検出も困難となっている。

本発明は、計測光による下層重ねマークの検出が容易でかつ重ねズレ計測精度を向上させることが可能な半導体装置の製造方法を提供する。

本発明の一態様に係る半導体装置の製造方法は、
デバイス形成領域と合わせマーク形成領域を有する半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の前記デバイス形成領域に第１デバイスパターンを形成すると同時に前記合わせマーク形成領域に第１重ねマークパターンを形成する工程と、
前記層間絶縁膜上の全面に被加工対象層、第１ハードマスク層、第１シリコン膜を順次形成する工程と、
前記合わせマーク形成領域に形成された前記第１シリコン膜を除去する工程と、
前記除去工程の後、全面に第１シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜上の前記デバイス形成領域に第２デバイスパターンを形成すると同時に前記合わせマーク形成領域に第２重ねマークパターンを形成する工程と、
前記第１重ねマークまで透過する計測光を上面から照射し前記第２重ねマークパターンと前記第１重ねマークパターンとの重ねズレを計測する工程と、を有することを特徴とする。

本発明の他の態様に係る半導体装置の製造方法は、
デバイス形成領域と合わせマーク形成領域を有する半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の前記デバイス形成領域に第１デバイスパターンを形成すると同時に前記合わせマーク形成領域に第１重ねマークパターンを形成する工程と、
前記層間絶縁膜上の全面に被加工対象層、第１ハードマスク層、シリコン膜とシリコン酸化膜から成る第２ハードマスク層を順次形成する工程と、
前記シリコン酸化膜上の前記デバイス形成領域に第２デバイスパターンを形成すると同時に前記合わせマーク形成領域に第２重ねマークパターンを形成する工程と、
前記第１重ねマークまで透過する計測光を上面から照射し前記第２重ねマークパターンと前記第１重ねマークパターンとの重ねズレを計測する工程と、を有し、
前記シリコン膜は１０ｎｍ以下の膜厚まで薄膜化されていることを特徴とする。

本発明によれば、計測光による下層重ねマークの検出が容易になり、かつ重ねズレ計測精度を向上させることができる。

（ａ）は、実験検討例に用いた試料構造の内、デバイスパターン形成領域に形成される第１デバイスパターンの平面図であり、（ｂ）は、実験検討例に用いた試料構造の内、合わせマーク形成領域に形成される第１合わせマークパターンの平面図であり、（ｃ）は、（ａ）のＡ−Ａ’線における断面図であり、（ｄ）は、図１（ｂ）のＡ−Ａ’線における断面図であり、（ｇ）は、（ｄ）に示した第１合わせマークパターンの拡大断面図である。 （ａ）は、実験検討例に用いた試料構造の内、デバイス形成領域に形成される第２デバイスパターンの平面図であり、（ｂ）は、実験検討例に用いた試料構造の内、合わせマーク形成領域に形成される第２合わせマークパターンの平面図であり、（ｃ）は、（ａ）のＡ−Ａ’線における断面図であり、（ｄ）は、（ｂ）のＡ−Ａ’線における断面図である。 計測光透過率におけるアモルファスシリコン膜の膜厚依存性を説明する図である。 本発明の第１の実施形態を示す図であり、（ｃ）は、図２（ａ）のＡ−Ａ’線における製造工程断面図であり、（ｄ）は、図２（ｂ）のＡ−Ａ’線における製造工程断面図である。 本発明の第１の実施形態を示す図であり、（ｃ）は、図４（ｃ）に続き、第１パターンを形成した後の製造工程断面図であり、（ｄ）は、図４（ｄ）に続き、第２合わせマークパターンを形成した後の製造工程断面図である。 本発明の第１の実施形態を示す図であり、（ｃ）は、図５（ｃ）に続き、第１パターンを第２ハードマスク層に転写した後の製造工程断面図であり、（ｄ）は、図５（ｄ）に続き、第２合わせマークパターンをハードマスクに転写した後の製造工程断面図である。 本発明の第１の実施形態を示す図であり、（ａ）は、第２パターンを形成した後の平面図であり、（ｂ）は、第３合わせマークパターンを形成した後の平面図であり、（ｅ）は、（ａ）のＢ−Ｂ’線における断面図であり、（ｆ）は、（ｂ）のＢ−Ｂ’線における断面図である。 本発明の第１の実施形態を示す図であり、（ｅ）は、図７（ｅ）に続き、第１パターンおよび第２パターンを第１ハードマスク層に転写した後の製造工程断面図であり、（ｆ）は、図７（ｆ）に続き、第３合わせマークパターンを第１ハードマスク層に転写した後の製造工程断面図である。 本発明の第１の実施形態を示す図であり、（ｅ）は、図８（ｅ）に続き、第１ハードマスク層に形成されたパターンを被加工層に転写した後の製造工程断面図であり、（ｆ）は、図８（ｆ）に続き、第１ハードマスク層に形成された第３合わせマークパターンを被加工層に転写した後の製造工程断面図である。 本発明の第２の実施形態を示す図であり、（ｃ）は、図２（ａ）のＡ−Ａ’線における試料構造断面図であり、（ｄ）は、図２（ｂ）のＡ−Ａ’線における試料構造断面図である。 本発明の第２の実施形態における計測光透過率のシリコン窒化膜の膜厚依存性を説明する図である。

（実験検討例）
本発明の実施形態を説明する前に、本願発明者が実施した実験検討例について図１から図３を用いて説明する。

本実験例では、ＤＲＡＭのキャパシタ形成工程を想定し、半導体基板上の層間絶縁膜にコンタクトプラグを形成し、その後コンタクトプラグの平面位置に合わせてシリンダーホールパターンを形成する例について検討した。ＤＲＡＭにおいては、直径が小さく深さが深いためシリンダーホールの形成は最も困難なホール形成工程となっている。この困難さを解消するためにダブルパターニング法を検討した。ダブルパターニング法を実施するために複雑なハードマスク構成が必要となる。

最初に、図１を参照する。図１（ａ）は、デバイス形成領域の一部を抜き出した平面図である。図１（ｂ）は、合わせマーク形成領域の一部を抜き出した平面図である。合わせマーク形成領域は、半導体チップの周囲に位置するスクライブ線領域に該当する。図１（ｃ）は図１（ａ）のＡ−Ａ’線における断面図、図１（ｄ）は図１（ｂ）のＡ−Ａ’線における断面図を各々示している。

また、図１（ｇ）は、図１（ｄ）の第１重ねマークパターンの拡大断面図である。なお、合わせマーク形成領域内には、第１重ねマークパターンと同時に、露光位置合わせマークパターンも別の位置に形成されるが、説明の便宜上、ここでは省略している。

（第１デバイスパターンおよび第１重ねマークパターン形成工程）
図１（ａ）に示すように、半導体基板１上にシリコン酸化膜からなる厚さが２００ｎｍの層間絶縁膜３を形成した。なお、半導体基板１には、容量拡散層やビット線拡散層を有するトランジスタなどの能動素子が形成されたものを用いた。リソグラフィとドライエッチング法を用い、層間絶縁膜３の所定の位置に直径Ｗ１が５０ｎｍのコンタクトホール３ａを形成した。この時、同時に図１（ｂ）に示したように、合わせマーク形成領域に、外側の１辺の幅Ｗ２が１０００ｎｍとなる矩形の溝で構成される第１重ねマークパターン３ｂを形成した。ここで、第１重ねマークパターン３ｂの幅Ｗ３は３００ｎｍとした。

次に、コンタクトホール３ａが埋設されるように、タングステン膜などからなる厚さ４０ｎｍの導電膜１１ａを全面に形成した。この時、コンタクトホール３ａは導電膜１１ａで埋設されるが、幅が３００ｎｍの第１重ねマークパターン３ｂは埋設されない。

次に、ドライエッチングを用いたエッチバック法により層間絶縁膜３の上面に形成された導電膜１１ａを除去した。これにより、コンタクトホール３ａは導電膜１１ａで埋設されコンタクトプラグ１１からなる第１デバイスパターン１１が形成される。また、第１重ねマークパターン３ｂの側壁には導電膜１１ａからなるサイドウォールが形成され、導電膜１１ａの段差３ｃが残存する。

シリコン酸化膜などの絶縁膜は透明であるため可視光からなる計測光を透過するが、導電膜１１ａは、計測光を反射することに加え段差３ｃを有しているので、上面から計測光を照射すると反射光強度に分布が生じる。この分布を計測することにより第１重ねマークパターン３ｂを検出することができる。

（被加工対象層形成工程）
次に、図２を参照する。デバイス形成領域に第１デバイスパターン１１を、合わせマーク形成領域に第１重ねマークパターン３ｂを、各々形成した半導体基板１上に被加工対象層４を形成した。ここで、被加工対象層は半導体装置を構成する部材となる。

図２（ｃ）、（ｄ）に示すように、第１デバイスパターン１１、第１重ねマークパターン３ｂおよび層間絶縁膜３の上面を覆うように、厚さ５０ｎｍの第１シリコン窒化膜４ａ、厚さ１３００ｎｍの第１シリコン酸化膜４ｂおよび厚さ１００ｎｍの第２シリコン窒化膜４ｃを順次形成した。ここで、第１シリコン窒化膜４ａ、第１シリコン酸化膜４ｂおよび第２シリコン窒化膜４ｃが被加工対象層４となる。

（第１ハードマスク層形成工程）
次に、図２（ｃ）、（ｄ）に示すように、被加工対象層４上に、厚さ３０ｎｍの第２シリコン酸化膜５ａ、厚さ６００ｎｍの第１シリコン膜５ｂおよび厚さ２５０ｎｍの第３シリコン酸化膜５ｃを順次形成することにより、第２シリコン酸化膜５ａ、第１シリコン膜５ｂ、第３シリコン酸化膜５ｃからなる第１ハードマスク層５を形成した。ここで、第１ハードマスク層５は被加工対象層４を加工するためのマスクとなる。

（第２ハードマスク層形成工程）
次に、図２（ｃ）、（ｄ）に示すように、第１ハードマスク層５を覆うように、厚さ６０ｎｍの第２シリコン膜６ａ、厚さ６０ｎｍの第４シリコン酸化膜６ｂを順次形成することにより、第４シリコン酸化膜６ｂ、第２シリコン膜６ａからなる第２ハードマスク層６を形成した。ここで、第２ハードマスク層６は、ダブルパターニング法を用いて第１ハードマスク層５を加工するためのマスクとなる。

（第１ホトレジストパターン形成工程）
次に、図２（ｃ）、（ｄ）に示すように、リソグラフィ法を用いて第１ホトレジストパターン７を形成した。これにより、デバイス形成領域には第２デバイスパターン７ａが形成され、合わせマーク形成領域には第２重ねマーク７ｂが形成される。

図２（ａ）は、第１ホトレジストパターン７を形成した段階の図２（ｃ）に対応する平面図を示している。また、図２（ｂ）は、図２（ｄ）に対応する平面図を示している。

図２（ａ）に示すように、デバイス形成領域に形成される第１デバイスパターン７ａは、Ｙ方向に延在する直線パターンで形成される。また、合わせマーク形成領域に形成される第２重ねマークパターン７ｂは、平面視において、矩形の第１重ねマークパターン３ｂの内側に配置される矩形のパターンで形成される。

（合わせマークの位置ズレ計測工程）
次に、半導体基板１を重ねズレ計測装置（図示せず）にセットし、上面から計測光を照射することにより、第２重ねマークパターン７ｂと第１重ねマークパターン３ｂとの重ねズレを計測する。しかし、本実験検討例では、下層に位置する第１重ねマークパターン３ｂを検出できない問題が発生した。

第１重ねマークパターン３ｂの検出には、第２ハードマスク層６、第１ハードマスク層５、被加工対象層４を透過した計測光（波長５００〜１０００ｎｍ）が第１重ねマーク３ｂまで到達し、かつ反射光が第２ハードマスク層６の上方まで出射して図示しない光検出器に到達する必要がある。

しかし、被加工対象層４に微細パターンを形成する上で必要な膜厚を有する複数の材料からなる第１ハードマスク層５および第２ハードマスク層６が被加工対象層４上に形成されているため計測光の透過量が不十分となってしまう。特に、シリコン酸化膜やシリコン窒化膜を高選択でドライエッチングすることが可能なシリコン膜をハードマスクとして用いると計測光の透過が不十分となる問題が顕在化することが発明者の検討で明らかとなった。

図３は、図２（ｃ）、（ｄ）の構造において、計測光の透過率に対する第２ハードマスク層６を構成する第２シリコン膜６ａの膜厚依存性を発明者が調べた結果である。この結果から、第２シリコン膜６ａを所定の膜厚６０ｎｍで構成した場合、透過率は１．８％となっており、第１重ねマークパターン３ｂの検出は困難であった。第２シリコン膜６ａの膜厚を薄くするにしたがって透過率は増加し、１０ｎｍ以下で３．１％となった。３．１％の透過率では第１重ねマークパターン３ｂの検出が可能であることが明らかとなった。

すなわち、ハードマスクを構成するシリコン膜の膜厚を調整することにより透過率を制御できることがわかった。この結果は、第１ハードマスク層５を構成する第１シリコン膜５ｂの膜厚を減少させても透過率を増加できることを示唆しているが、第１ハードマスク層５は被加工対象層４の加工に必要な膜厚で構成されているために薄くすることができない。また、厚さ６００ｎｍの第１シリコン膜５ｂを全面に形成した後、合わせマーク形成領域に形成された第１シリコン膜５ｂを部分的にエッチバックして例えば３００ｎｍ程度に薄膜化したとすると、デバイス形成領域との間に３００ｎｍ程度の段差が生じてしまい、デフォーカスによって第２重ねマークパターン７ｂの形成が困難となってしまう。

本発明は、上記実験検討例の問題点を解決するものであり、計測光による下層重ねマークの検出が容易で、かつ重ねズレ計測精度を向上させることが可能な半導体装置の製造方法を提供する。

本発明によれば、合わせマーク形成領域に形成された第２シリコン膜６ａを除去することにより、重ねズレ計測時に計測光が第１重ねマークパターン３ｂまで充分到達するようになり、従来、問題であった計測光が下層の第１重ねマークパターン３ｂまで届かず重ねズレ計測精度が低下するという問題を回避することができる。

以下、図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

（本発明の第１の実施形態）
上記実験検討例の結果に基づき、本発明の第１の実施形態では、第２ハードマスク層６を構成する第２シリコン膜６ａを第１ハードマスク層５上に形成した後、合わせマーク形成領域に形成された第２シリコン膜６ａを除去する、もしくは１０ｎｍ以下の膜厚まで薄膜化する方法を採用する。

すなわち、本発明の第１の実施形態に係る半導体装置の製造方法は、デバイス形成領域と合わせマーク形成領域を有する半導体基板１上に層間絶縁膜３を形成する工程と、前記層間絶縁膜３の前記デバイス形成領域に第１デバイスパターン１１を形成すると同時に前記合わせマーク形成領域に第１重ねマークパターン３ｂを形成する工程と、全面に被加工対象層４、第１ハードマスク層５、第２シリコン膜６ａを順次形成する工程と、前記合わせマーク形成領域に形成された前記第２シリコン膜６ａを除去する工程と、前記除去工程の後、全面に第４シリコン酸化膜６ｂを形成する工程と、前記第４シリコン酸化膜６ｂ上の前記デバイス形成領域に第２デバイスパターン７ａを形成すると同時に前記合わせマーク形成領域に第２重ねマークパターン７ｂを形成する工程と、前記第１重ねマークパターン３ｂまで透過する計測光を上面から照射し、前記第２重ねマークパターン７ｂと前記第１重ねマークパターン３ｂとの重ねズレを計測する工程と、を有する構成となる。

以下、本発明の第１の実施形態について詳細に説明する。

本発明の第１の実施形態ではダブルパターニング法を用いて第１ハードマスク層５の加工を行う。１回のリソグラフィで形成する単一パターニングでは、微細なホールパターンを形成することが困難となっている。したがって、より解像性に優れる直線パターンを各々垂直となる方向で上下に組み合わせることにより高精度のホールパターン形成が可能となる。一般的に、リソグラフィの解像限界が３０ｎｍ以下の微細加工領域ではダブルパターニング法が用いられている。

前述の実験検討例にしたがって、図２（ｃ）、（ｄ）に示す厚さ６０ｎｍの第２シリコン膜６ａを形成する工程までを実施する。なお、被加工対象層４を構成する第１シリコン窒化膜４ａ、第１シリコン酸化膜４ｂおよび第２シリコン窒化膜４ｃ、第１ハードマスク層５を構成する第２シリコン酸化膜５ａ、第１シリコン膜５ｂ、第３シリコン酸化膜５ｃ、および第２シリコン膜６ａはいずれもＣＶＤ法を用いて形成することができる。

その後、図４（ｃ）、（ｄ）に示すように、デバイス形成領域を、図示しないマスク膜で覆い、合わせマーク形成領域に第２シリコン膜６ａの上面を露出させる。

次に、塩素含有プラズマを用いたドライエッチング法により上面が露出している第２シリコン膜６ａを除去する。その後、マスク膜を除去する。

これにより、合わせマーク形成領域には第３シリコン酸化膜５ｃの上面が露出し、デバイス形成領域にのみ第２シリコン膜６ａが残存する。なお、この段階でデバイス形成領域と合わせマーク形成領域の間には６０ｎｍの段差が発生するが、この段差は低いので後述のリソグラフィの実施における障害にはならない。

次に、図４（ｃ）、（ｄ）に示すように、全面に厚さ６０ｎｍの第４シリコン酸化膜６ｂをＣＶＤ法により形成する。これにより、デバイス形成領域では、第２シリコン膜６ａ上に第４シリコン酸化膜６ｂが積層された第２ハードマスク層６が形成される。一方、合わせマーク形成領域では、第２シリコン膜６ａが消滅しているので第４シリコン酸化膜６ｂはダブルパターニング用のハードマスクとしては機能しなくなるが、デバイス構成には関係のない領域なので問題はない。

（第１パターン形成工程）
第２ハードマスク層６の形成工程に引き続きダブルパターニング工程の内の第１パターン形成工程を実施する。

図２（ａ）、（ｂ）に示した平面図にしたがって、図５（ｃ）、（ｄ）に示すように、デバイス形成領域にＹ方向に延在する直線パターンからなる第１ホトレジストパターン７ａを第１リソグラフィ工程により形成する。

同時に、合わせマーク形成領域に、平面視において、矩形の第１重ねマークパターン３ｂの内側に位置する矩形の第１ホトレジストパターン７ｂとして第２重ねマークパターン７ｂを形成した。第１ホトレジストパターン７は、ホトレジスト単層膜に他、ホトレジストの下にシリコン含有ホトレジストや反射防止膜（塗布膜）などが形成された多層膜であっても良い。後述の第２ホトレジストパターン８も同様である。

次に、第１ホトレジストパターン７ｂとしての第２重ねマークパターン７ｂが形成された半導体基板１を重ねズレ計測装置（図示せず）にセットし、第２重ねマークパターン７ｂと第１重ねマークパターン３ｂとの重ねズレを計測する。

本第１の実施形態では、合わせマーク形成領域に形成された第２シリコン膜６ａを予め除去している。これにより、半導体基板１の上面から入射させた計測光を第１重ねマークパターン３ｂまで到達させると共に、その反射光を半導体基板１から出射させ第１重ねマークパターン３ｂを検出することが可能となるで。この結果、第２重ねマークパターン７ｂと第１重ねマークパターン３ｂとの重ねズレが許容範囲内に収まっていることが確認された。

次に、図６（ｃ）、（ｄ）に示すように、第１ホトレジストパターン７ａ、７ｂをマスクとしてフッ素含有プラズマを用いたドライエッチング法により第４シリコン酸化膜６ｂをエッチングし、第１ホトレジストパターン７ａ、７ｂを第４シリコン酸化膜６ｂに転写する。これにより、デバイス形成領域には第２シリコン膜６ａの上面の一部が露出する。その後、第１ホトレジストパターン７ａ、７ｂを除去した。

次に、第４シリコン酸化膜６ｂをマスクとして、上面が露出している第２シリコン膜６ａを塩素含有プラズマを用いたドライエッチング法により選択的に除去した。これにより、デバイスパターン形成領域には、第１ハードマスク層５上において、Ｙ方向に延在し、第２シリコン膜６ａと第４シリコン酸化膜６ｂの積層膜からなる第１パターンが形成される。また、隣接する第１パターンの間にはＹ方向に延在する溝６ｃが形成され、溝６ｃの底面には第３シリコン酸化膜５ｃの上面が露出する。

（第２パターン形成工程）
次に、第１パターン形成工程に引き続き、ダブルパターニング工程を構成する第２パターン形成工程を実施する。図７（ａ）、（ｂ）に示した平面図にしたがって、図７（ｅ）、（ｆ）に示すように、デバイス形成領域にＸ方向に延在する直線パターンからなる第２ホトレジストパターン８ａを第２リソグラフィ工程により形成する。

同時に、合わせマーク形成領域に、平面視において、矩形の第１重ねマークパターン３ｂの内側に位置する矩形の第２ホトレジストパターン８ｂからなる第３重ねマークパターン８ｂを形成する。なお、Ｘ方向はＹ方向に垂直な方向となる。そして、第２ホトレジストパターン８ａが第２パターンとなる。

次に、第２ホトレジストパターン８ｂとして第３重ねマークパターン８ｂが形成された半導体基板１を重ねズレ計測装置（図示せず）にセットし、第３重ねマークパターン８ｂと第１重ねマークパターン３ｂとの重ねズレを計測する。

第１パターン形成工程と同様に、本第１の実施形態では、合わせマーク形成領域に形成された第２シリコン膜６ａを予め除去しているので、第１重ねマークパターン３ｂを検出することが可能である。この結果、第３重ねマークパターン８ｂと第１重ねマークパターン３ｂとの重ねズレが許容範囲内に収まっていることが確認された。

図７（ａ）、（ｂ）に示すように、Ｙ方向に延在する第２ハードマスク層６（６ａ）からなる第１パターンが形成されたデバイス形成領域上に、Ｘ方向に延在する第２ホトレジストパターン（第２パターン）８ａを形成することにより、矩形の開口１０（１０ａ、１０ｂ、１０ｃ、１０ｄ）が形成される。

矩形の開口１０の底面には第１ハードマスク層５を構成する第３シリコン酸化膜５ｃの上面が露出している。すなわち、矩形の開口１０は、Ｙ方向を第２ホトレジストパターン８ａからなる第２パターンで区画され、Ｘ方向を第２ハードマスク６からなる第１パターンで区画されている。

（第１ハードマスク層加工工程）
次に、図８（ｅ）、（ｆ）に示すように、第２ハードマスク層６からなる第１パターンおよび第２ホトレジストパターン８ａからなる第２パターンをマスクとして、第１ハードマスク層５をエッチングする。

まず、開口１０内に露出している第３シリコン酸化膜５ｃをフッ素含有プラズマを用いたドライエッチング法によりエッチングする。これにより、開口１０のパターンが第３シリコン酸化膜５ｃに転写され、底面に第２シリコン膜５ｂの上面が露出するホールが形成される。このエッチングにより、第２ホトレジストパターン８ａおよび第４シリコン酸化膜６ｂもエッチングされて消滅する。そして、第４シリコン酸化膜６ｂの下に位置していた第２シリコン膜６ａの上面が露出する。

次に、第３シリコン酸化膜５ｃをマスクとして、ホール底面に露出している第１シリコン膜５ｂを塩素含有プラズマを用いたドライエッチング法によりエッチングする。これにより、第３シリコン酸化膜５ｃに形成されていたホールが第１シリコン膜５ｂに転写される。このエッチングにより、ホール底面には第２シリコン酸化膜５ａの上面が露出する。また、第２シリコン膜６ａはエッチングされて消滅する。

次に、ホール底面に露出している第２シリコン酸化膜５ａをフッ素含有プラズマを用いたドライエッチング法によりエッチングする。これにより、ホール底面には第２シリコン窒化膜４ｃの上面が露出する。また、第３シリコン酸化膜５ｃはエッチングされて消滅し、図８（ｅ）、（ｆ）に示す第１ハードマスク層５が得られる。

（被加工層加工工程）
次に、図９（ｅ）、（ｆ）に示すように、第１シリコン膜５ｂおよび第２シリコン酸化膜５ａからなる第１ハードマスク層５をマスクとして、被加工対象層４をエッチングする。

第１ハードマスク層５をマスクとして、フッ素含有プラズマを用いたドライエッチング法により第２シリコン窒化膜４ｃ、第１シリコン酸化膜４ｂ、第１シリコン窒化膜４ａを順次エッチングし、ホール１２を形成する。ホール１２の底面には第１デバイスパターン１１としてのコンタクトプラグの上面が露出する。

以下、ホール１２の内面に、第１デバイスパターン１１としてのコンタクトプラグ１１に接続する下部電極（図示せず）、下部電極の表面を覆う容量絶縁膜（図示せず）、容量絶縁膜の表面を覆う上部電極（図示せず）を形成してＤＲＡＭを構成するキャパシタを製造する。

上記第１の実施形態では、ダブルパターニングに用いられる第２シリコン膜６ａの内、合わせマーク形成領域に形成された第２シリコン膜６ａを除去している。これにより、重ねずれ計測時に計測光が第１重ねマークパターンまで充分到達するようになり、従来、問題であった計測光が下層の第１重ねマークパターンまで届かず重ねずれ計測精度が低下するという問題を回避することができる。

（本発明の第２の実施形態）
次に、図１０、図１１を参照して、本発明の第２の実施形態について説明する。

本発明の第２の実施形態として、上記第１の実施形態の第１ハードマスク層５の構成に加えて、第１シリコン膜５ｂと第３シリコン酸化膜５ｃの間に計測光透過率を高めるシリコン窒化膜５ｄを挿入する構成について説明する。

図１０（ｃ）、（ｄ）に示すように、第２の実施形態の構成では、第１ハードマスク層５の途中にシリコン窒化膜５ｄが挿入されている。すなわち、上記第１の実施形態では、被加工対象層４上に、厚さ３０ｎｍの第２シリコン酸化膜５ａ、厚さ６００ｎｍの第１シリコン膜５ｂおよび厚さ２５０ｎｍの第３シリコン酸化膜５ｃからなる３層膜を第１ハードマスク層５としていた。

これに対し、本第２の実施形態では、厚さ３０ｎｍの第２シリコン酸化膜５ａ、厚さ６００ｎｍの第１シリコン膜５ｂ、厚さ６０ｎｍの第３シリコン窒化膜５ｄおよび厚さ２５０ｎｍの第３シリコン酸化膜５ｃからなる４層膜を第１ハードマスク層５として用いる。

尚、合わせマーク形成領域の第２シリコン膜６ａを除去する工程は、上記第１の実施形態と同じである。

上記第１の実施形態では、第１ハードマスク層５に、屈折率が３．９の第１シリコン膜５ｂ上に屈折率が１．４の第３シリコン酸化膜５ｃを積層する構成を用いている。光学分野では周知のように、屈折率の小さい物質側から屈折率の大きい物質側に光（可視光）を入射させると、屈折率の大きい物質表面での反射率が大きくなる。両物質の屈折率の差が大きい程反射率が増大する。反射率が大きくなると当然のことながら透過率は減少する。逆に言えば、両物質の屈折率の差を小さくすれば反射率を低減させ、透過率を増大させることができる。

そこで、第２の実施形態では、第１シリコン膜５ｂと第３シリコン酸化膜５ｃとの間に屈折率が２．０の第３シリコン窒化膜５ｄを介在させる構成としている。すなわち、第１シリコン膜５ｂ上に、第３シリコン酸化膜５ｃよりも屈折率の大きな物質を配置する構成としている。屈折率が３．９の第１シリコン膜５ｂ上に屈折率が１．４の第３シリコン酸化膜５ｃを積層した場合の第１シリコン膜５ｂ表面の反射率は約２１％となる。また、第３シリコン酸化膜５ｃに代えて屈折率が２．０の第３シリコン窒化膜５ｄを積層した場合の第１シリコン膜５ｂ表面の反射率は約１０％となる。

したがって、第３シリコン窒化膜５ｄを第１シリコン膜５ｂの上面に接触させる構成の方が反射率を半減させることができる。

上記の知見に基づき、図１０（ｄ）に示した全体構成の透過率に対する第３シリコン窒化膜５ｄの膜厚依存性を図１１に示している。

図１１に示すように、シリコン窒化膜の膜厚が５０〜６０ｎｍの範囲で透過率は約３．８％となっており、上記第１の実施形態で説明した第３シリコン窒化膜５ｄを介在させない場合に比べて全体の透過率を約２５％増加させることができる。これにより、第１重ねマークパターン３ｂの検出がより容易化され、重ねズレ計測精度をさらに向上させることができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１ 半導体基板
３ 層間絶縁膜
３ｂ 第１重ねマークパターン
４ 被加工対象層
４ａ 第１シリコン窒化膜
４ｂ 第１シリコン酸化膜
４ｃ 第２シリコン窒化膜
５ａ 第２シリコン酸化膜
５ｂ 第１シリコン膜第
５ｃ 第３シリコン酸化膜
５ｄ シリコン窒化膜
５ 第１ハードマスク層
６ａ 第２シリコン膜、
６ｂ 第４シリコン酸化膜
６ｃ溝
６ 第２ハードマスク層
７ａ 第１デバイスパターン
７ｂ 第２重ねマークパターン
８ａ 第２ホトレジストパターン
８ｂ 第３重ねマークパターン
１０ 開口
１１ 第１デバイスパターン
１２ ホール

Claims (14)

1. デバイス形成領域と合わせマーク形成領域を有する半導体基板上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜の前記デバイス形成領域に第１デバイスパターンを形成すると同時に前記合わせマーク形成領域に第１重ねマークパターンを形成する工程と、
   前記層間絶縁膜上の全面に被加工対象層、第１ハードマスク層、第１シリコン膜を順次形成する工程と、
   前記合わせマーク形成領域に形成された前記第１シリコン膜を除去する工程と、
   前記除去工程の後、全面に第１シリコン酸化膜を形成する工程と、
   前記第１シリコン酸化膜上の前記デバイス形成領域に第２デバイスパターンを形成すると同時に前記合わせマーク形成領域に第２重ねマークパターンを形成する工程と、
   前記第１重ねマークまで透過する計測光を上面から照射し前記第２重ねマークパターンと前記第１重ねマークパターンとの重ねズレを計測する工程と、を有することを特徴とする半導体装置の製造方法。
2. 前記除去工程は、
   前記デバイス形成領域をマスク膜で覆い、
   前記合わせマーク形成領域において、前記第１シリコン膜の上面を露出させ、
   ドライエッチングにより上面が露出している前記第１シリコン膜を除去し、
   その後、前記マスク膜を除去することにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１シリコン酸化膜の形成工程後、
   前記デバイス形成領域では、前記第１シリコン膜上に前記第１シリコン酸化膜が積層された第２ハードマスク層が形成されてダブルパターニング用のハードマスクとして機能し、
   前記合わせマーク形成領域では、前記第１シリコン酸化膜のみが残り前記ダブルパターニング用のハードマスクとしては機能しないことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記第２デバイスパターンは、第１の方向に延在する直線パターンで形成され、
   前記第２重ねマークパターンは、平面視において、前記第１重ねマークパターンの内側に位置する矩形のパターンで形成されることを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
5. 前記除去工程において、前記合わせマーク形成領域に形成された前記第１シリコン膜を予め除去することにより、前記半導体基板の上面から入射させた前記計測光を前記第１重ねマークパターンまで到達させると共に、その反射光を前記半導体基板から出射させて前記第１重ねマークパターンを検出することにより、前記第２重ねマークパターンと前記第１重ねマークパターンとの前記重ねズレが許容範囲内であるか否かを検査することを特徴とする請求項１から４のいずれか１項に記載の半導体装置の製造方法。
6. 前記デバイスパターン形成領域において、前記第１ハードマスク上に、前記第１の方向に延在し、かつ前記第１シリコン膜と前記第１シリコン酸化膜の積層膜からなる第１パターンを形成する工程を、さらに有することを特徴とする請求項１から５のいずれか１項に記載の半導体装置の製造方法。
7. 前記第１パターンを形成する工程の後に、前記デバイスパターン形成領域に前記第１の方向に垂直な第２の方向に延在する直線パターンからなる第２パターンを形成する工程を、さらに有することを特徴とする請求項１から６のいずれか１項に記載の半導体装置の製造方法。
8. 前記第１パターン及び前記第２パターンをマスクとして、前記第１ハードマスク層をエッチングすることにより前記第１ハードマスク層を加工する工程を、さらに有することを特徴とする請求項１から７のいずれか１項に記載の半導体装置の製造方法。
9. 前記加工された第１ハードマスク層をマスクとして、前記被加工対象層をエッチングすることにより前記被加工対象層を加工する工程を、さらに有することを特徴とする請求項１から８のいずれか１項に記載の半導体装置の製造方法。
10. 前記第１ハードマスク層は、前記被加工対象層上に第２シリコン酸化膜、第２シリコン膜及び第３シリコン酸化膜の順に形成された３層膜で構成されていることを特徴とする請求項１から９のいずれか１項に記載の半導体装置の製造方法。
11. 前記第１ハードマスク層は、前記被加工対象層上に第２シリコン酸化膜、第２シリコン膜、シリコン窒化膜及び第３シリコン酸化膜の順に形成された４層膜で構成されていることを特徴とする請求項１から９のいずれか１項に記載の半導体装置の製造方法。
12. 前記シリコン窒化膜は、前記第３シリコン酸化膜よりも屈折率が大きいことを特徴とする請求項１１に記載の半導体装置の製造方法。
13. デバイス形成領域と合わせマーク形成領域を有する半導体基板上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜の前記デバイス形成領域に第１デバイスパターンを形成すると同時に前記合わせマーク形成領域に第１重ねマークパターンを形成する工程と、
    前記層間絶縁膜上の全面に被加工対象層、第１ハードマスク層、シリコン膜とシリコン酸化膜から成る第２ハードマスク層を順次形成する工程と、
    前記シリコン酸化膜上の前記デバイス形成領域に第２デバイスパターンを形成すると同時に前記合わせマーク形成領域に第２重ねマークパターンを形成する工程と、
    前記第１重ねマークまで透過する計測光を上面から照射し前記第２重ねマークパターンと前記第１重ねマークパターンとの重ねズレを計測する工程と、を有し、
    前記シリコン膜は１０ｎｍ以下の膜厚まで薄膜化されていることを特徴とする半導体装置の製造方法。
14. 前記計測光の透過率は、前記第２ハードマスク層を構成する前記シリコン膜の膜厚を調整することにより制御されることを特徴とする請求項１３に記載の半導体装置の製造方法。

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