KR20140041863A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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다케요시 마스다
게이지 와다
도루 히요시
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스미토모덴키고교가부시키가이샤
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Abstract

반도체 장치의 제조 방법은, 탄화규소로 이루어지는 기판(30)을 준비하는 공정과, 기판(30)의 한쪽의 주표면(30A)측에 개구되는 트렌치(15)를 기판(30)에 형성하는 공정과, 트렌치(15)의 표면을 포함하는 영역에 산화막(40)을 형성하는 공정을 포함한다. 산화막(40)을 형성하는 공정에서는, 산소를 포함하는 분위기 속에서, 1250℃ 이상의 온도에서 기판(30)이 가열된다.

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로, 보다 특정적으로는, 원하는 특성을 갖는 반도체 장치를 안정적으로 제조할 수 있는 반도체 장치의 제조 방법, 및 산화막에의 전계 집중을 완화함으로써 원하는 내압을 안정적으로 발휘할 수 있는 반도체 장치에 관한 것이다.
최근, 반도체 장치의 고내압화, 저손실화 등을 가능하게 하기 위해, 반도체 장치를 구성하는 재료로서의 탄화규소의 채용이 진행되고 있다. 탄화규소는 종래부터 반도체 장치를 구성하는 재료로서 널리 이용되고 있는 규소에 비해서 밴드 갭이 큰 와이드 밴드 갭 반도체이다. 그 때문에, 반도체 장치를 구성하는 재료로서 탄화규소를 채용함으로써, 반도체 장치의 고내압화, 온 저항의 저감 등을 달성할 수 있다.
탄화규소를 재료로서 채용한 반도체 장치로서는, 예컨대 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이 있다. MOSFET에 대해서는, 셀의 미세화나 온 저항의 추가 저감을 위해, 트렌치 게이트형의 소자 구조의 채용도 진행되고 있으며, 그 특성 향상 등에 대해서 검토가 이루어지고 있다[예컨대, 일본 특허 공개 평성7-326755호 공보(특허문헌 1) 참조]. 특허문헌 1에 있어서는, 트렌치 측벽면에 막 두께가 얇은 산화막을, 트렌치 바닥면에 막 두께가 두꺼운 산화막을 각각 형성함으로써, 임계값 전압이 낮고 내압이 높은 트렌치 게이트형의 MOSFET을 제조하는 방법이 제안되어 있다.
특허문헌 1: 일본 특허 공개 평성7-326755호 공보
특허문헌 1에서 제안되어 있는 제조 방법에 있어서는, 트렌치 측벽면에 산화 속도가 느린 결정면을, 트렌치 바닥면에 산화 속도가 빠른 결정면을 채용하고, 산화 속도의 면방위 의존성을 이용함으로써, 임계값 전압이 낮고 내압이 높은 MOSFET을 제조할 수 있다.
그러나, 이 제조 방법에 있어서는, 예컨대 트렌치 측벽면이나 바닥면의 면방위에 변동이 있는 경우, 산화 속도의 면방위 의존성에 의해, 형성되는 산화막의 막 두께에도 변동이 생긴다. 그리고, 산화막의 막 두께의 변동은 제조되는 MOSFET의 특성에도 영향을 끼친다. 그 결과, 원하는 특성을 갖는 MOSFET을 안정적으로 제조하는 것이 곤란해진다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 목적은, 원하는 특성을 갖는 반도체 장치를 안정적으로 제조할 수 있는 반도체 장치의 제조 방법, 및 산화막에의 전계 집중을 완화함으로써 원하는 내압을 안정적으로 발휘할 수 있는 반도체 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 탄화규소로 이루어지는 기판을 준비하는 공정과, 기판의 한쪽의 주표면측에 개구되는 트렌치를 기판에 형성하는 공정과, 트렌치의 표면을 포함하는 영역에 산화막을 형성하는 공정을 포함한다. 산화막을 형성하는 공정에서는, 산소를 포함하는 분위기 속에서, 1250℃ 이상의 온도에서 기판이 가열된다.
본 발명자는 원하는 특성을 갖는 반도체 장치를 안정적으로 제조하기 위한 방책에 대해서 상세하게 검토하였다. 그 결과, 게이트 절연막으로서 기능하는 산화막의 형성에 있어서의 기판의 가열 온도를 일반적인 가열 온도보다 높게 함으로써, 구체적으로는 1250℃ 이상으로 함으로써, 기판의 산화 속도의 면방위 의존성을 저감할 수 있는 것을 발견하여, 본 발명에 상도하였다. 본 발명에 따른 반도체 장치의 제조 방법에 있어서는, 1250℃ 이상이라고 하는 적절한 온도에서 기판이 가열됨으로써, 기판에 형성된 트렌치 표면을 포함하는 영역에 산화막이 형성된다. 그 때문에, 형성되는 산화막의 막 두께의 트렌치 표면의 면방위에 대한 의존성이 저감된다. 그 결과, 트렌치 표면의 면방위에 변동이 있었던 경우라도, 원하는 막 두께에 가까운 산화막을 형성할 수 있다. 이와 같이, 본 발명에 따른 반도체 장치의 제조 방법에 따르면, 트렌치 표면을 포함하는 영역에 원하는 막 두께의 산화막을 안정적으로 형성함으로써, 원하는 임계값 전압 등의 특성을 갖는 반도체 장치를 안정적으로 제조할 수 있다.
상기 반도체 장치의 제조 방법에 있어서, 산화막을 형성하는 공정에서는, 1300℃ 이상의 온도에서 기판이 가열되어도 좋다. 이에 의해, 형성되는 산화막의 막 두께의 트렌치 표면의 면방위에 대한 의존성을 한층 더 효과적으로 저감할 수 있다.
상기 반도체 장치의 제조 방법에 있어서, 산화막을 형성하는 공정에서는, 1400℃ 이하의 온도에서 기판이 가열되어도 좋다. 이와 같이, 상기 반도체 장치의 제조 방법은, 1400℃ 이하라고 하는 제조 장치의 내구성 등을 고려한 적절한 온도에서 실시할 수 있다.
상기 반도체 장치의 제조 방법은, 질소 원자를 포함하는 가스를 함유하는 분위기 속에서 기판을 가열함으로써, 산화막과 기판을 구성하는 탄화규소 간의 계면을 포함하는 영역에 질소 원자를 도입하는 공정을 더 포함하여도 좋다.
이에 따라, 산화막과 기판을 구성하는 탄화규소 간의 계면을 포함하는 영역에 존재하는 계면 준위를 저감할 수 있다. 그 때문에, 계면 준위의 존재에서 기인한 채널 이동도의 저하를 억제할 수 있다.
상기 반도체 장치의 제조 방법에 있어서, 기판의 상기 주표면은 {0001}면이어도 좋다. 탄화규소는 <0001> 방향으로 용이하게 성장시킬 수 있다. 그 때문에, 탄화규소로 이루어지는 기판의 상기 주표면을 {0001}면으로 함으로써, 용이하게 기판을 준비할 수 있다. 또한, 상기 주표면이 {0001}면인 상태란, 상기 주표면의 {0001}면에 대한 오프각이 8°이내인 상태를 의미하는 것으로 한다.
상기 반도체 장치의 제조 방법에 있어서, 트렌치를 형성하는 공정에서는, {0001}면과 이루는 각이 40°∼70°인 벽면을 포함하는 트렌치가 형성되어도 좋다. 이와 같이, {0001}면과 이루는 각이 상기 범위인 상기 벽면을 포함하는 트렌치를 형성하고, 그 벽면을 따라 채널 영역을 형성함으로써, 높은 채널 이동도를 갖는 반도체 장치를 제조할 수 있다.
본 발명에 따른 반도체 장치는, 탄화규소로 이루어지며 한쪽의 주표면측에 개구되는 트렌치가 형성된 기판과, 트렌치의 표면을 덮도록 형성된 산화막을 구비한다. 산화막의 막 두께의 최대값은 산화막의 막 두께의 최소값의 2배 이하의 값이다. 또한, 산화막의 막 두께란, 트렌치의 표면에 대하여 수직인 방향으로의 막 두께를 의미하는 것으로 한다.
본 발명에 따른 반도체 장치에 따르면, 산화막에의 전계 집중을 완화함으로써, 원하는 내압을 안정적으로 발휘할 수 있는 반도체 장치를 제공할 수 있다.
이상의 설명으로부터 분명한 바와 같이, 본 발명에 따른 반도체 장치의 제조 방법에 따르면, 원하는 특성을 갖는 반도체 장치를 안정적으로 제조할 수 있다. 또한, 본 발명에 따른 반도체 장치에 따르면, 산화막에의 전계 집중을 완화함으로써, 원하는 내압을 안정적으로 발휘할 수 있는 반도체 장치를 제공할 수 있다.
도 1은 MOSFET의 구성을 나타내는 개략 단면도이다.
도 2는 MOSFET의 제조 방법의 개략을 나타내는 흐름도이다.
도 3은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 4는 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5는 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 6은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 7은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 8은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 9는 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10은 산화막의 막 두께를 나타내는 전자 현미경 사진이다.
도 11은 산화막의 막 두께에 대한 기판의 가열 온도의 영향을 나타내는 도면이다.
도 12는 산화막의 막 두께비에 대한 기판의 가열 온도의 영향을 나타내는 도면이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또한, 이하의 도면에 있어서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고, 그 설명은 반복하지 않는다. 또한, 본 명세서 중에 있어서, 개별 방위를 [], 집합 방위를 <>, 개별면을 (), 집합면을 {}로 각각 나타낸다. 또한, 마이너스 지수에 대해서는, 결정학상 "-"(바)를 숫자 위에 붙이도록 되어 있지만, 본 명세서 중에서는, 숫자 앞에 마이너스 부호를 붙이고 있다.
우선, 본 발명의 일 실시형태에 따른 반도체 장치의 구성에 대해서 설명한다. 도 1을 참조하여, 본 실시형태에 따른 반도체 장치로서의 MOSFET(1)은, 탄화규소 기판(10)과, 탄화규소층(20)과, 산화막(40)과, 게이트 전극(41)과, 층간 절연막(50)과, 소스 전극(60)과, 드레인 전극(70)과, 소스 배선(61)과, 이면 보호 전극(71)을 구비하고 있다. 탄화규소층(20)은, 드리프트 영역(21)과, 보디 영역(22)과, 소스 영역(23)과, 컨택트 영역(24)을 포함하고 있다. 탄화규소 기판(10)과 탄화규소층(20)은 탄화규소로 이루어지는 기판(30)을 구성한다. 이와 같이, 본 실시형태에 따른 반도체 장치로서의 MOSFET(1)은 탄화규소로 이루어지는 기판(30)을 구비하는 탄화규소 반도체 장치이다.
기판(30)에는, 한쪽의 주표면(30A)측에 개구되는 트렌치(15)가 형성되어 있다. 트렌치(15)는 측벽면(15A)과 바닥면(15B)을 포함하고, 측벽면(15A)이 소스 영역(23), 보디 영역(22) 및 드리프트 영역(21)에 걸치도록 소스 영역(23) 및 보디 영역(22)을 관통하며, 바닥면(15B)가 드리프트 영역(21)에 위치하도록 형성되어 있다.
탄화규소 기판(10)은 n형 불순물을 포함함으로써 도전형이 n형으로 되어 있다. 드리프트 영역(21)은 탄화규소 기판(10)의 주표면(10A) 상에 형성되어 있다. 드리프트 영역(21)은 n형 불순물을 포함함으로써 도전형이 n형으로 되어 있다. 드리프트 영역(21)에 포함되는 n형 불순물의 농도값은 탄화규소 기판(10)에 포함되는 n형 불순물의 농도값보다 낮은 값으로 되어 있다.
보디 영역(22)은 드리프트 영역(21)에서 볼 때에 탄화규소 기판(10)과는 반대측에 형성되어 있다. 보디 영역(22)은 측벽면(15A)을 포함하며, 측벽면(15A)으로부터 멀어지는 방향에 있어서 드리프트 영역(21)과 접촉하면서 연장되도록 형성되어 있다. 보디 영역(22)은 p형 불순물을 포함함으로써 도전형이 p형으로 되어 있다. 보디 영역(22)에 포함되는 p형 불순물은, 예컨대 Al(알루미늄), B(붕소) 등이다.
소스 영역(23)은 보디 영역(22)에서 볼 때에 드리프트 영역(21)과는 반대측에 형성되어 있다. 소스 영역(23)은 측벽면(15A)을 포함하며, 측벽면(15A)으로부터 멀어지는 방향에 있어서 보디 영역(22)과 접촉하면서 연장되도록 형성되어 있다. 소스 영역(23)은 n형 불순물을 포함함으로써 도전형이 n형으로 되어 있다. 소스 영역(23)에 포함되는 n형 불순물의 농도값은 드리프트 영역(21)에 포함되는 n형 불순물의 농도값보다 높은 값으로 되어 있다. 소스 영역(23)에 포함되는 n형의 불순물은, 예컨대 P(인) 등이다.
컨택트 영역(24)은 보디 영역(22)에 접촉하면서, 소스 영역(23)에 인접하도록 형성되어 있다. 컨택트 영역(24)은 p형 불순물을 포함함으로써 도전형이 p형으로 되어 있다. 컨택트 영역(24)에 포함되는 p형 불순물의 농도값은 보디 영역(22)에 포함되는 p형 불순물의 농도값보다 높은 값으로 되어 있다. 컨택트 영역(24)에 포함되는 p형 불순물은 보디 영역(22)에 포함되는 p형 불순물과 마찬가지로, 예컨대 Al, B 등이다.
산화막(40)은 트렌치(15)의 표면, 즉 측벽면(15A) 및 바닥면(15B), 및 기판(30)의 주표면(30A)을 덮도록 형성되어 있다. 산화막(40)의 막 두께의 최대값은 산화막(40)의 막 두께의 최소값의 2배 이하의 값으로 되어 있다. 산화막(40)은, 예컨대 이산화규소(SiO2)로 이루어져 있다.
게이트 전극(41)은 트렌치(15) 내에 있어서, 측벽면(15A) 및 바닥면(15B)을 덮도록 형성된 산화막(40)에 접촉하도록 형성되어 있다. 게이트 전극(41)은, 예컨대 불순물이 첨가된 폴리실리콘, Al 등의 도전체로 이루어져 있다.
소스 전극(60)은 소스 영역(23) 및 컨택트 영역(24)에 접촉하도록 형성되어 있다. 소스 전극(60)은 소스 영역(23)에 대하여 오믹 접촉할 수 있는 재료, 예컨대 NixSiy(니켈실리사이드), TixSiy(티탄실리사이드), AlxSiy(알루미늄실리사이드) 및 TixAlySiz(티탄알루미늄실리사이드) 등으로 이루어져 있고, 소스 영역(23)에 대하여 전기적으로 접속되어 있다.
층간 절연막(50)은 산화막(40)과 함께 게이트 전극(41)을 둘러싸도록 형성되어 있고, 게이트 전극(41)을 소스 전극(60) 및 소스 배선(61)에 대하여 전기적으로 절연하고 있다. 층간 절연막(50)은, 예컨대 이산화규소(SiO2)로 이루어져 있다.
소스 배선(61)은 층간 절연막(50) 및 소스 전극(60)을 덮도록 형성되어 있다. 소스 배선(61)은, 예컨대 Al 등의 도전체로 이루어져 있고, 소스 전극(60)을 통해 소스 영역(23)과 전기적으로 접속되어 있다.
드레인 전극(70)은 탄화규소 기판(10)에서 볼 때에 드리프트 영역(21)과는 반대측의 주표면(10B) 상에 형성되어 있다. 드레인 전극(70)은 탄화규소 기판(10)과 오믹 접촉할 수 있는 재료, 예컨대 소스 전극(60)과 동일한 재료로 이루어져 있고, 탄화규소 기판(10)에 대하여 전기적으로 접속되어 있다. 이면 보호 전극(71)은 드레인 전극(70)을 덮도록 형성되어 있다. 이면 보호 전극(71)은, 예컨대 Al 등의 도전체로 이루어져 있다.
다음으로, MOSFET(1)의 동작에 대해서 설명한다. 도 1를 참조하여, 게이트 전극(41)에 인가된 전압이 임계값 전압 미만인 상태, 즉 오프 상태에서는, 소스 전극(60)과 드레인 전극(70) 사이에 전압이 인가되어도, 보디 영역(22)과 드리프트 영역(21) 사이에 형성되는 pn 접합이 역바이어스가 되어, 비도통 상태가 된다. 한편, 게이트 전극(41)에 임계값 전압 이상의 전압이 인가되면, 보디 영역(22)에 있어서 측벽면(15A)에 접하는 영역인 채널 영역에 반전층이 형성된다. 그 결과, 소스 영역(23)과 드리프트 영역(21)이 전기적으로 접속되고, 소스 전극(60)과 드레인 전극(70) 사이에 전류가 흐른다. 이상과 같이 하여, MOSFET(1)은 동작한다.
이상과 같이, 본 실시형태에 따른 반도체 장치로서의 MOSFET(1)에 있어서, 산화막(40)의 막 두께의 최대값은 산화막(40)의 막 두께의 최소값의 2배 이하의 값으로 되어 있다. 이에 의해, 트렌치(15)의 표면을 덮도록 형성된 산화막(40), 보다 구체적으로는, 전계 집중이 생기기 쉬운 측벽면(15A)과 바닥면(15B) 간의 경계 부근을 덮도록 형성된 산화막(40)에의 전계 집중을 완화할 수 있다. 따라서, 본 실시형태에 따른 반도체 장치로서의 MOSFET(1)에 따르면, 원하는 내압을 안정적으로 발휘할 수 있는 반도체 장치를 제공할 수 있다.
다음으로, 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법에 대해서, 도 2∼도 9를 참조하여 설명한다. 본 실시형태에 따른 반도체 장치의 제조 방법에 있어서는, 상기 본 실시형태에 따른 반도체 장치인 MOSFET(1)(도 1 참조)이 제조된다. 우선, 공정 (S10)으로서, 탄화규소로 이루어지는 기판을 준비하는 공정이 실시된다. 이 공정 (S10)은 이하에 나타내는 공정 (S11) 및 (S12)를 포함하고 있다. 우선, 공정 (S11)로서, 탄화규소 기판 준비 공정이 실시된다. 이 공정 (S11)에서는, 도 3을 참조하여, 탄화규소 기판(10)이 준비된다. 탄화규소 기판(10)은, 예컨대 4H형의 육방정 탄화규소로 이루어져 있다.
다음으로, 공정 (S12)로서, 에피택셜 성장층 형성 공정이 실시된다. 이 공정 (S12)에서는, 도 3을 참조하여, 에피택셜 성장에 의해, 탄화규소 기판(10)의 주표면(10A) 상에 탄화규소층(20)이 형성된다. 이와 같이 하여, 탄화규소 기판(10) 및 탄화규소층(20)으로 구성되는 기판(30)이 준비된다.
기판(30)의 주표면(30A)은 {0001}면이어도 좋다. 탄화규소는 <0001> 방향으로 용이하게 성장시킬 수 있다. 그 때문에, 탄화규소로 이루어지는 기판(30)의 주표면(30A)을 {0001}면으로 함으로써, 용이하게 기판(30)을 준비할 수 있다.
다음으로, 공정 (S20)으로서, 이온 주입 공정이 실시된다. 이 공정 (S20)에서는, 도 4를 참조하여, 우선, 예컨대 Al 이온을 탄화규소층(20)의 표층부에 주입한다. 그리고, 예컨대 P 이온을, 상기 Al 이온의 주입 깊이보다 얕은 주입 깊이로, 탄화규소층(20)의 표층부에 주입한다. 이에 의해, 탄화규소층(20)의 표층부에 있어서, P 이온이 주입된 소스 영역(23)과, Al 이온이 주입된 보디 영역(22)이 형성된다. 그리고, 탄화규소층(20)에 있어서, 소스 영역(23) 및 보디 영역(22)이 형성되지 않은 영역은 드리프트 영역(21)이 된다.
다음으로, 공정 (S30)으로서, 트렌치 형성 공정이 실시된다. 이 공정 (S30)에서는, 도 5를 참조하여, 기판(30)의 한쪽의 주표면(30A)측에 개구되는 트렌치(15)가 기판(30)에 형성된다. 구체적으로는, 트렌치(15)는 측벽면(15A)이 소스 영역(23)과, 보디 영역(22)과, 드리프트 영역(21)에 걸치도록 소스 영역(23)과 보디 영역(22)을 관통하여, 바닥면(15B)이 드리프트 영역(21)에 위치하도록 형성된다.
이 공정 (S30)에 있어서, 예컨대 RIE(Reactive Ion Etching) 등의 드라이 에칭, 또는, 예컨대 염소 가스 등의 할로겐계 가스를 이용한 열 에칭, 혹은 이들을 조합한 에칭 방법에 의해, 트렌치(15)가 기판(30)에 형성되어도 좋다. 구체적으로는, 예컨대 기판(30)의 주표면(30A) 상에, 이산화규소(SiO2)로 이루어지는 마스크층(도시하지 않음)을 형성하고, RIE에 의해 예비 에칭을 실시한 후, 열 에칭을 더 실시함으로써, 트렌치(15)가 기판(30)에 형성되어도 좋다. 또한, 이 공정 (S30)에 있어서, 열 에칭을 포함하는 에칭 방법을 이용하여 트렌치(15)를 기판(30)에 형성함으로써, 서로 대향하는 측벽면(15A)의 면방위의 변동을 저감할 수 있다. 그 결과, 후술하는 게이트 산화막 형성 공정 (S60)에 있어서, 측벽면(15A)을 포함하는 영역에 형성되는 산화막의 막 두께의 변동을 저감할 수 있다.
또한, 이 공정 (S30)에 있어서, 트렌치(15)는 측벽면(15A)과 {0001}면이 이루는 각이 40°이상 70°이하가 되도록 형성되어도 좋다. 이와 같이, {0001}면과 이루는 각이 상기 범위인 측벽면(15A)을 포함하는 트렌치(15)를 형성하고, 측벽면(15A)을 따라 채널 영역을 형성함으로써, 높은 채널 이동도를 갖는 MOSFET(1)(도 1 참조)을 제조할 수 있다.
또한, 이 공정 (S30)에 있어서, 트렌치(15)는 측벽면(15A)과 바닥면(15B)을 포함하는 U형 트렌치로서 형성되어도 좋지만, 이것에 한정되는 것은 아니다. 예컨대, 트렌치(15)는 바닥면(15B)을 포함하지 않고, 측벽면(15A)만을 포함하는 V형 트렌치로서 형성되어도 좋다.
다음으로, 공정 (S40)으로서, 컨택트 영역 형성 공정이 실시된다. 이 공정 (S40)에서는, 도 6을 참조하여, 소스 영역(23)에, 예컨대 Al 이온을 주입함으로써, 보디 영역(22)에 접촉하면서 소스 영역(23)에 인접하는 컨택트 영역(24)이 형성된다.
다음으로, 공정 (S50)으로서, 활성화 어닐링 공정이 실시된다. 이 공정 (S50)에서는, 기판(30)을 가열함으로써, 상기 공정 (S20) 및 (S40)에서 도입된 불순물을 활성화한다. 이에 의해, 불순물이 도입된 영역에 원하는 캐리어가 생성된다.
다음으로, 공정 (S60)으로서, 게이트 산화막 형성 공정이 실시된다. 이 공정 (S60)에서는, 도 7을 참조하여, 산소를 포함하는 분위기 속에서, 기판(30)을 가열함으로써, 트렌치(15)의 표면, 즉 측벽면(15A) 및 바닥면(15B), 및 기판(30)의 주표면(30A)을 포함하는 영역에 걸쳐 산화막(40)이 형성된다. 산화막(40)으로서는, 예컨대 이산화규소(SiO2)로 이루어지는 것이 형성된다. 산소를 포함하는 분위기란, 산소 가스만을 포함하는 분위기여도 좋고, 예컨대 아르곤 등의 희가스와 산소 가스의 혼합 가스나, N2O, NO, NO2, POCl3, SO2 및 SO4 등의 산화성 가스를 포함하는 분위기여도 좋다.
이 공정 (S60)에서는, 1250℃ 이상의 온도에서 기판(30)이 가열된다. 또한, 바람직하게는 1300℃ 이상의 온도에서 기판(30)이 가열된다. 이에 의해, 산화막(40)의 막 두께의 트렌치(15) 표면의 면방위에 대한 의존성을 한층 더 효과적으로 저감할 수 있다. 또한, 이 공정 (S60)에서는, 1400℃ 이하의 온도에서 기판(30)이 가열되어도 좋다. 이와 같이, 공정 (S60)은, 1250℃ 이상 1400℃ 이하라고 하는 제조 장치의 내구성 등이 고려된 적절한 온도에서 실시할 수 있다.
다음으로, 공정 (S70)으로서, 질소 원자 도입 공정이 실시된다. 이 공정 (S70)에서는, 질소 원자를 포함하는 가스를 함유하는 분위기 속에서 기판(30)을 가열함으로써, 산화막(40)과 기판(30)을 구성하는 탄화규소 간의 계면을 포함하는 영역에 질소 원자가 도입된다. 이 공정 (S70)은 필수적인 공정이 아니지만, 이것을 실시함으로써, 산화막(40)과 기판(30)을 구성하는 탄화규소 간의 계면을 포함하는 영역에 존재하는 계면 준위를 저감할 수 있다. 그 때문에, 계면 준위의 존재에서 기인한 채널 이동도의 저하를 억제할 수 있다. 질소 원자를 포함하는 가스로서는, 예컨대 NO(일산화질소), NO2(이산화질소) 및 N2O(아산화질소) 등이 이용되어도 좋다.
다음으로, 공정 (S80)으로서, 게이트 전극 형성 공정이 실시된다. 이 공정 (S80)에서는, 도 8을 참조하여, 예컨대 LPCVD(Low Pressure Chemical Vapor Deposition)법에 따라, 트렌치(15) 내에 폴리실리콘막이 형성된다. 이에 의해, 트렌치(15)의 표면을 포함하는 영역에 형성된 산화막(40)에 접촉하도록 게이트 전극(41)이 형성된다.
다음으로, 공정 (S90)으로서, 층간 절연막 형성 공정이 실시된다. 이 공정 (S90)에서는, 도 9를 참조하여, 예컨대 P(Plasma)-CVD법에 따라, 절연체인 SiO2로 이루어지는 층간 절연막(50)이, 산화막(40)과 함께 게이트 전극(41)을 둘러싸도록 형성된다.
다음으로, 공정 (S100)으로서, 오믹 전극 형성 공정이 실시된다. 이 공정 (S100)에서는, 도 9를 참조하여, 우선, 소스 전극(60)을 형성하여야 하는 영역에서, 층간 절연막(50) 및 산화막(40)이 제거되고, 소스 영역(23) 및 컨택트 영역(24)이 노출된 상태가 된다. 그리고, 이 영역에, 예컨대 Ni로 이루어지는 막이 형성된다. 한편, 탄화규소 기판(10)에 있어서, 드리프트 영역(21)이 형성되는 측과는 반대측의 주표면(10B) 상에, 예컨대 Ni로 이루어지는 막이 형성된다. 그 후, 합금 가열 처리가 실시되어, 상기 Ni로 이루어지는 막의 적어도 일부가 실리사이드화됨으로써, 소스 전극(60) 및 드레인 전극(70)이 각각 형성된다.
다음으로, 공정 (S110)으로서, 배선 형성 공정이 실시된다. 이 공정 (S110)에서는, 도 9 및 도 1을 참조하여, 예컨대 증착법에 따라 도전체인 Al로 이루어지는 소스 배선(61)이 층간 절연막(50) 및 소스 전극(60)을 덮도록 형성된다. 한편, 예컨대 Al로 이루어지는 이면 보호 전극(71)이 드레인 전극(70)을 덮도록 형성된다. 이상의 공정 (S10)∼(S110)을 실시함으로써 MOSFET(1)이 제조되고, 본 실시형태에 따른 반도체 장치의 제조 방법이 완료된다.
이상과 같이, 본 실시형태에 따른 반도체 장치의 제조 방법에 있어서는, 1250℃ 이상이라고 하는 적절한 온도에서 기판(30)이 가열됨으로써, 기판(30)에 형성된 트렌치(15) 표면을 포함하는 영역에 산화막(40)이 형성된다. 그 때문에, 트렌치(15) 표면의 면방위에 대한, 형성되는 산화막(40)의 막 두께의 의존성이 저감된다. 그 결과, 트렌치(15) 표면의 면방위에 변동이 있었던 경우라도, 원하는 막 두께에 가까운 산화막(40)을 형성할 수 있다. 이와 같이, 본 실시형태에 따른 반도체 장치의 제조 방법에 따르면, 트렌치(15) 표면을 포함하는 영역에 원하는 막 두께의 산화막(40)을 안정적으로 형성함으로써, 원하는 임계값 전압 등의 특성을 갖는 MOSFET(1)을 안정적으로 제조할 수 있다.
상기 실시형태에 있어서는, 트렌치 게이트형의 MOSFET의 제조 방법에 대해서 설명하였지만, 본 발명의 반도체 장치의 제조 방법은 이것에 한정되는 것이 아니다. 본 발명의 반도체 장치의 제조 방법은, 예컨대 트렌치 게이트형의 IGBT(Insulated Gate Bipolar Transistor)의 제조 방법 등, 트렌치 표면을 포함하는 영역에 열 산화막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법에 있어서 널리 이용될 수 있다.
실시예 1
반도체 장치의 제조 방법에 있어서의 산화막의 안정적인 형성에 대한 본 발명의 효과를 확인하는 실험을 하였다. 구체적으로는, 상기 본 실시형태에 따른 반도체 장치의 제조 방법을 이용하여, 트렌치 게이트형의 MOSFET을 제조하였다. 산화막의 형성에 있어서는, 산소 분위기 속에서, 1350℃에서 20분간 가열함으로써, 트렌치 표면을 포함하는 영역에 산화막을 형성하였다. 그리고, 제조된 MOSFET의 단면 구조를, BF-STEM(Blight Field-Scannning Transmission Electron Microscope)에 의해 관찰하고, 얻어진 BF-STEM 사진으로부터, MOSFET의 트렌치 표면을 포함하는 영역에 형성된 산화막의 막 두께를 조사하였다.
상기 실험 결과에 대해서, 도 10에 기초하여 설명한다. 도 10은 상기 실험에 있어서 제조된 MOSFET의 트렌치 표면을 포함하는 영역의 단면 구조를 나타내는 BF-STEM 사진이다(배율 50000배). 도 10으로부터 분명한 바와 같이, 측벽면(15A)과 바닥면(15B)에서는 면방위가 크게 상이함에도 불구하고, 산화막(40)은, 각각 0.05 ㎛ 정도의 막 두께로 형성되어 있었다. 이것으로부터, 본 발명의 반도체 장치의 제조 방법에서는, 산화막의 형성에 있어서의 산화 속도의 면방위 의존성이 저감되어, 원하는 막 두께의 산화막을 안정적으로 형성할 수 있는 것이 확인되었다.
실시예 2
다음으로, 반도체 장치의 제조 방법에 있어서의 산화막의 안정적인 형성에 대한 본 발명의 효과를 보다 상세하게 확인하는 실험을 하였다. 구체적으로는, 상기 본 실시형태에 따른 반도체 장치의 제조 방법을 이용하여, 트렌치 게이트형의 MOSFET을 제조하였다. 트렌치를 형성하는 공정에서는, 바닥면이 (000-1)면, 측벽면이 (0-33-8)면이 되도록, 트렌치를 기판에 형성하였다. 또한, 산화막을 형성하는 공정에서는, 산소를 포함하는 분위기 속에서, 1200℃, 1250℃, 1300℃, 1350℃ 및 1400℃의 온도에서 20분간 가열함으로써, 트렌치의 측벽면 및 바닥면을 포함하는 영역에 산화막을 형성하였다. 그리고, 측벽면 및 바닥면을 포함하는 영역에 형성된 산화막의 막 두께를 평가하고, 산화막의 막 두께에 대한 기판의 가열 온도에 따른 영향을 조사하였다. 표 1에는, 측벽면 및 바닥면을 포함하는 영역에 형성된 산화막의 막 두께에 대한 기판의 가열 온도의 영향을 나타낸다. 또한, 표 2에는, 측벽면 및 바닥면을 포함하는 영역에 형성된 산화막의 막 두께비에 대한 기판의 가열 온도의 영향을 나타낸다. 여기서, 상기 막 두께비란, 측벽면을 포함하는 영역에 형성된 산화막의 막 두께에 대한 바닥면을 포함하는 영역에 형성된 산화막의 막 두께의 비율을 의미한다.
Figure pct00001
Figure pct00002
상기 실험 결과에 대해서, 도 11 및 도 12에 기초하여 설명한다. 도 11은 측벽면 및 바닥면을 포함하는 영역에 형성된 산화막의 막 두께에 대한 기판의 가열 온도의 영향을 나타내고 있다. 또한, 도 12는 측벽면 및 바닥면을 포함하는 영역에 형성된 산화막의 막 두께비에 대한 기판의 가열 온도의 영향을 나타내고 있다. 도 11 및 표 1로부터 분명한 바와 같이, 가열 온도가 높아짐에 따라, 산화막의 막 두께차는 보다 작아졌다. 또한, 도 12 및 표 2로부터 분명한 바와 같이, 가열 온도가 1200℃인 경우에는, 산화막의 막 두께비가 50％ 이하였지만, 가열 온도를 1250℃ 이상으로 함으로써, 산화막의 막 두께비는 50％ 이상이 되었다. 이것으로부터, 본 발명의 반도체 장치의 제조 방법에서는, 산화막의 형성에 있어서의 기판의 가열 온도를 1250℃ 이상으로 함으로써, 바람직하게는 1300℃ 이상으로 함으로써, 산화막의 형성에 있어서의 산화 속도의 면방위 의존성이 저감되어, 원하는 막 두께의 산화막을 안정적으로 형성할 수 있는 것이 확인되었다.
금번 개시된 실시형태 및 실시예는 모든 점에서 예시적이며, 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구범위에서 정해지며, 특허청구범위와 균등의 의미, 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 반도체 장치의 제조 방법 및 반도체 장치는, 원하는 특성을 갖는 반도체 장치를 안정적으로 제조하는 것이 요구되는 반도체 장치의 제조 방법, 및 산화막에의 전계 집중을 완화함으로써 원하는 내압을 안정적으로 발휘하는 것이 요구되는 반도체 장치에 있어서 특히 유리하게 적용될 수 있다.
1: MOSFET 10: 탄화규소 기판
10A, 10B, 30A: 주표면 15: 트렌치
15A: 측벽면 15B: 바닥면
20: 탄화규소층 21: 드리프트 영역
22: 보디 영역 23: 소스 영역
24: 컨택트 영역 30: 기판
40: 산화막 41: 게이트 전극
50: 층간 절연막 60: 소스 전극
61: 소스 배선 70: 드레인 전극
71: 이면 보호 전극

Claims (7)

  1. 탄화규소로 이루어지는 기판(30)을 준비하는 공정과,
    상기 기판(30)의 한쪽의 주표면(30A)측에 개구되는 트렌치(15)를 상기 기판(30)에 형성하는 공정과,
    상기 트렌치(15)의 표면을 포함하는 영역에 산화막(40)을 형성하는 공정
    을 포함하고,
    상기 산화막(40)을 형성하는 공정에서는, 산소를 포함하는 분위기 속에서, 1250℃ 이상의 온도에서 상기 기판(30)이 가열되는 것인 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 산화막(40)을 형성하는 공정에서는, 1300℃ 이상의 온도에서 상기 기판(30)이 가열되는 것인 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 산화막(40)을 형성하는 공정에서는, 1400℃ 이하의 온도에서 상기 기판(30)이 가열되는 것인 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 질소 원자를 포함하는 가스를 함유하는 분위기 속에서 상기 기판(30)을 가열함으로써, 상기 산화막(40)과 상기 기판(30)을 구성하는 탄화규소 간의 계면을 포함하는 영역에 질소 원자를 도입하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 기판(30)의 상기 주표면(30 A)은 {0001}면인 것인 반도체 장치의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 트렌치(15)를 형성하는 공정에서는, {0001}면과 이루는 각이 40°∼70°인 벽면(15A)을 포함하는 상기 트렌치(15)가 형성되는 것인 반도체 장치의 제조 방법.
  7. 탄화규소로 이루어지며, 한쪽의 주표면(30A)측에 개구되는 트렌치(15)가 형성된 기판(30)과,
    상기 트렌치(15)의 표면(15A, 15B)을 덮도록 형성된 산화막(40)
    을 구비하고,
    상기 산화막(40)의 막 두께의 최대값은 상기 막 두께의 최소값의 2배 이하의 값인 것인 반도체 장치(1).
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5806600B2 (ja) * 2011-11-21 2015-11-10 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5751146B2 (ja) * 2011-11-24 2015-07-22 住友電気工業株式会社 半導体装置およびその製造方法
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US9570570B2 (en) 2013-07-17 2017-02-14 Cree, Inc. Enhanced gate dielectric for a field effect device with a trenched gate
JP6357869B2 (ja) * 2014-05-20 2018-07-18 住友電気工業株式会社 炭化珪素半導体装置の製造方法
CN104465440A (zh) * 2014-11-26 2015-03-25 上海华力微电子有限公司 一种监测原位水汽生长栅氧化膜的生长缺陷的方法
CN109037060A (zh) * 2018-07-19 2018-12-18 厦门芯代集成电路有限公司 一种能抑制沟道迁移率低下的igbt新结构的制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3471473B2 (ja) 1994-04-06 2003-12-02 株式会社デンソー 半導体装置及びその製造方法
JP3551909B2 (ja) * 1999-11-18 2004-08-11 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4843854B2 (ja) * 2001-03-05 2011-12-21 住友電気工業株式会社 Ｍｏｓデバイス
US20060214268A1 (en) * 2005-03-25 2006-09-28 Shindengen Electric Manufacturing Co., Ltd. SiC semiconductor device
JP4775102B2 (ja) * 2005-05-09 2011-09-21 住友電気工業株式会社 半導体装置の製造方法
JP5017823B2 (ja) * 2005-09-12 2012-09-05 富士電機株式会社 半導体素子の製造方法
US20070096107A1 (en) * 2005-11-03 2007-05-03 Brown Dale M Semiconductor devices with dielectric layers and methods of fabricating same
JP4923543B2 (ja) * 2005-11-30 2012-04-25 トヨタ自動車株式会社 炭化珪素半導体装置及びその製造方法
JP2008226997A (ja) * 2007-03-09 2008-09-25 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP5588670B2 (ja) * 2008-12-25 2014-09-10 ローム株式会社 半導体装置
US8709897B2 (en) * 2010-11-30 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. High performance strained source-drain structure and method of fabricating the same

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