CN116913334A - 半导体裸片、多芯片封装件和存储*** - Google Patents

半导体裸片、多芯片封装件和存储*** Download PDF

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Abstract

提供了半导体裸片、多芯片封装件和存储***。所述半导体裸片包括：第一引脚，所述第一引脚被配置为将第一片上端接(ODT)控制信号输出到第二半导体裸片，所述第二半导体裸片包括多个第二ODT电路，每个所述第二ODT电路具有对所述第一ODT控制信号作出响应的ODT；以及第二引脚，所述第二引脚被配置为接收从所述第二半导体裸片输出的第二ODT控制信号，所述半导体裸片包括多个第一ODT电路，每个所述第一ODT电路具有对所述第二ODT控制信号作出响应的ODT。

Description

半导体裸片、多芯片封装件和存储***
相关申请的交叉引用
本申请要求于2022年4月20日在韩国知识产权局提交的韩国专利申请No.10-2022-0048958和于2022年6月28日在韩国知识产权局提交的韩国专利申请No.10-2022-0079252的优先权，其公开内容通过引用整体并入本文。
技术领域
在本文中描述的本公开的实施例涉及半导体裸片(die)，更具体地，涉及被配置为控制另一半导体裸片的片上端接(on-die termination，ODT)的半导体裸片和包括该半导体裸片的半导体器件。
背景技术
即使母板上的端接电阻器可以能够减少信号线上的一些信号的反射，但是端接电阻器可能无法防止由连接到模块卡(例如，DRAM模块)的组件的短截线(stub line)引起的信号反射。
从控制器传播到模块卡的组件的信号可能在连接到组件的短截(或连接节点)处经历阻抗不连续。沿着信号线和短截传播到组件(例如，DRAM的组件)的信号可能再次被反射到信号线，由此导致向信号引入非预期的噪声。
然而，根据片上端接(ODT)技术，用于传输线的阻抗匹配的端接电阻器可以设置在半导体芯片(或半导体裸片)内，而不是在印刷电路板(PCB)或母板上。
因此，ODT可以减少设置在母板上的电阻器元件的数目和复杂的布线。因此，ODT可以使***设计更简单并且更具成本效益。
发明内容
本公开的一些实施例可以提供一种控制另一半导体裸片的片上端接(ODT)以减小功耗的半导体裸片以及包括该半导体裸片的半导体器件。
根据实施例，一种半导体裸片包括：第一引脚，所述第一引脚被配置为将第一片上端接(ODT)控制信号输出到第二半导体裸片，所述第二半导体裸片包括多个第二ODT电路，每个所述第二ODT电路具有对所述第一ODT控制信号作出响应的ODT；以及第二引脚，所述第二引脚被配置为接收从所述第二半导体裸片输出的第二ODT控制信号，所述半导体裸片包括多个第一ODT电路，每个所述第一ODT电路具有对所述第二ODT控制信号作出响应的ODT。
所述半导体裸片还包括ODT控制信号生成电路，所述ODT控制信号生成电路被配置为生成所述第一ODT控制信号，所述第一ODT控制信号在所述半导体裸片执行第一读取操作时在从所述半导体裸片输出与突发长度对应的读取数据的第一位之前被激活，并且在输出所述读取数据的最后位之后被去激活，并且所述ODT控制信号生成电路进一步被配置为将所述第一ODT控制信号输出到所述第一引脚。
根据实施例，一种多芯片封装件包括：第一半导体裸片；以及第二半导体裸片。所述第一半导体裸片包括：第一引脚，所述第一引脚被配置为将第一片上端接(ODT)控制信号输出到第二半导体裸片，所述第二半导体裸片包括多个第二ODT电路，每个所述第二ODT电路具有对所述第一ODT控制信号作出响应的ODT；以及第二引脚，所述第二引脚被配置为接收从所述第二半导体裸片输出的第二ODT控制信号，所述第一半导体裸片包括多个第一ODT电路，每个所述第一ODT电路具有对所述第二ODT控制信号作出响应的ODT。
所述第二半导体裸片包括第三引脚和第四引脚，所述第三引脚被配置为接收从所述第一半导体裸片输出的所述第一ODT控制信号，所述第四引脚被配置为将所述第二ODT控制信号输出到所述第一半导体裸片。
根据实施例，一种存储***包括：多芯片封装件，所述多芯片封装件包括第一半导体裸片和第二半导体裸片；以及存储控制器，所述存储控制器被配置为控制所述多芯片封装件的操作。所述第一半导体裸片包括：第一引脚，所述第一引脚被配置为将第一片上端接(ODT)控制信号输出到所述第二半导体裸片，所述第二半导体裸片包括多个第二ODT电路，每个所述第二ODT电路具有对所述第一ODT控制信号作出响应的ODT；以及第二引脚，所述第二引脚被配置为接收从所述第二半导体裸片输出的第二ODT控制信号，所述第一半导体裸片包括多个第一ODT电路，每个所述第一ODT电路具有对所述第二ODT控制信号作出响应的ODT。
所述第二半导体裸片包括第三引脚和第四引脚，所述第三引脚被配置为接收从所述第一半导体裸片输出的所述第一ODT控制信号，所述第四引脚被配置为将所述第二ODT控制信号输出到所述第一半导体裸片。
附图说明
通过参考附图详细描述本公开的实施例，本公开的以上以及其他目的和特征将变得清楚。
图1是根据本公开的实施例的包括半导体裸片的存储***的框图。
图2是示出当图1的第一半导体裸片用作第一存储区块(rank)时第一半导体裸片和第二半导体裸片之间的连接关系的概念图。
图3是示出当图1的第二半导体裸片用作第一存储区块时第一半导体裸片和第二半导体裸片之间的连接关系的概念图。
图4A是包括在图1的每个半导体裸片中并且包括ODT电路的数据输入/输出焊盘的概念图。
图4B是包括在图1的每个半导体裸片中并且包括ODT电路的数据输入/输出焊盘的概念图。
图5是图2中示出的第一存储区块中包括的ODT控制信号生成电路的框图。
图6示出了包括在图5的ODT控制信号生成电路中的时延控制电路的电路图的实施例。
图7示出了包括在图5的ODT控制信号生成电路中的复制电路的电路图的实施例。
图8示出了图2中示出的第二存储区块中包括的ODT电路控制电路的电路图的实施例。
图9示出了图8中示出的ODT电路控制电路中包括的时延控制电路的电路图的实施例。
图10示出了图8中示出的ODT电路控制电路中包括的复制电路的电路图的实施例。
图11是示出通过使用图8中示出的ODT电路控制电路来训练第一ODT控制信号的方法的时序图。
图12是示出图1中示出的存储***的操作的时序图。
图13示出了包括针对目标和非目标的相应操作状态的ODT电路的ODT控制结果的表。
图14是包括图1中示出的存储***的数据处理***的框图。
图15是包括图1中示出的存储***的数据处理***的框图。
具体实施方式
在下文中，将参考附图描述示例实施例。然而，本发明主题可以以许多不同的形式实施，并且不应被解释为限于在本文中阐述的实施例。在附图中，同样的附图标记在整个说明书中指代同样的元件，并且可以省略重复的描述。将理解的是，尽管在本文中可以使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，例如，在不脱离本公开构思的教导的情况下，下面讨论的第一元件、第一组件或第一部分可以被称为第二元件、第二组件或第二部分。如在本文中使用的，术语“和/或”包括相关联的所列项中的一个或更多个项的任何和所有组合。应注意，关于一个实施例描述的方面可以并入不同的实施例中，尽管没有相对于其具体描述。即，所有实施例和/或任何实施例的特征可以以任何方式和/或组合进行组合。
图1是根据本公开的实施例的包括半导体裸片的存储***的框图。
参考图1，存储***100包括存储装置110和存储控制器400，并且存储装置110包括印刷电路板(PCB)120、第一半导体裸片200和第二半导体裸片300。
在动态随机存取存储器(DRAM)的示例中，为了扩展(或增加)存储装置110的存储容量，可以使用其中两个半导体裸片200和300与输入/输出接口122并联连接的2-存储区块(rank)配置。例如，半导体裸片200和300均可以为低功率双数据率(LPDDR)DRAM或LPDDR同步DRAM(SDRAM)。
在本说明书中，半导体裸片是指裸片、半导体芯片、集成电路(IC)等。根据实施例，存储装置110可以指多芯片封装件、半导体封装件、存储器模块等。
PCB 120包括第一连接引脚121、输入/输出接口122和第二连接引脚123。
输入/输出接口122包括第一数据输入/输出焊盘CP1、读取数据选通信号焊盘CP2、写入时钟信号焊盘CP3、第二数据输入/输出焊盘CP4、时钟信号焊盘CP5和命令/地址焊盘CP6。例如，当焊盘CP2、CP3和CP5中的每一者是指与多个差分信号的传送相关联的焊盘时，焊盘CP2、CP3和CP5中的每一者是指多个焊盘。
第一数据输入/输出焊盘CP1是用于第一组数据DQ[11:7]的输入/输出的焊盘；读取数据选通信号焊盘CP2是用于传输与读取操作相关联的读取数据选通信号RDQS的焊盘；写入时钟信号焊盘CP3是用于传输与写入操作相关联的写入时钟信号WCK的焊盘；第二数据输入/输出焊盘CP4是用于第二组数据DQ[6:0]的输入/输出的焊盘；时钟信号焊盘CP5是用于传输时钟信号CK的焊盘；并且，命令/地址焊盘CP6是用于传输命令信号或地址CA[3:0]的焊盘。在该示例中，命令信号是指与读取命令或写入命令相关联的信号。
因为说明书中公开的第一组数据DQ[11:7]、第二组数据DQ[6:0]和命令信号或地址CA[3:0]中包括的数字(例如，11、7、6、3和0)是为了便于描述而作为示例公开的数字，所以可以根据不同的实施例改变数字(例如，11、7、6、3和0)。
根据实施例，与数据DQ[11:7]和DQ[6:0]的输入/输出相关联的数据输入/输出焊盘CP1和CP4中的每一者的配置可以与焊盘CP2、CP3、CP5和CP6中的每一者的配置不同。根据实施例，焊盘也可以简称为引脚。
在图1中，在用作第一存储区块RANK1的第一半导体裸片200中包括的焊盘LP1至LP6通过引线接合分别与输入/输出接口122的焊盘CP1至CP6电连接，并且在用作第二存储区块RANK2的第二半导体裸片300中包括的焊盘UP1至UP6通过引线接合分别与输入/输出接口122的焊盘CP1至CP6电连接。根据实施例，焊盘LP1、LP4、UP1和UP4中的每一者的配置可以与焊盘LP2、LP3、LP5、LP6、UP2、UP3、UP5和UP6中的每一者的配置不同。
第一半导体裸片200的第一引脚P1_1通过引线接合与第一连接引脚121电连接，并且第一连接引脚121通过引线接合与第二半导体裸片300的第三引脚P2_1电连接。将引脚P1_1和P2_1与第一连接引脚121电连接的传输线被称为“第一传输线TL1”。
另外，第一半导体裸片200的第二引脚P1_2通过引线接合与第二连接引脚123电连接，并且第二连接引脚123通过引线接合与第二半导体裸片300的第四引脚P2_2电连接。将引脚P1_2和P2_2与第二连接引脚123电连接的传输线被称为“第二传输线TL2”。
在本说明书中，可以对半导体裸片200和300中的每一者另外设置(或形成)两个引脚。即，两个引脚P1_1和P1_2可以设置(或形成)在半导体裸片200中，并且两个引脚P2_1和P2_2可以设置(或形成)在半导体裸片300中。
图2是示出当图1的第一半导体裸片用作第一存储区块时第一半导体裸片和第二半导体裸片之间的连接关系的概念图，并且图3是示出当图1的第二半导体裸片用作第一存储区块时第一半导体裸片和第二半导体裸片之间的连接关系的概念图。
参考图1至图3，半导体裸片200和300可以被制造为具有相同的物理配置。即，ODT控制信号生成电路210、ODT电路控制电路250、逻辑电路和存储单元阵列270以及连接电路280被制造成具有与ODT控制信号生成电路310、ODT电路控制电路350、逻辑电路和存储单元阵列370以及连接电路380相同的结构。
在单独制造半导体裸片200和300之后，通过接合引线或切割熔丝(cuttingfuse)，基于半导体裸片200和300中的每一者用作第一存储区块RANK1还是第二存储区块RANK2来确定连接电路280和380的连接关系。
第一半导体裸片200包括多个焊盘LP1至LP6、第一引脚P1_1、第二引脚P1_2、第一ODT控制信号生成电路210、第一ODT电路控制电路250、第一逻辑电路和存储单元阵列270以及第一连接电路280。
第一逻辑电路和存储单元阵列270包括具有多个存储单元的存储单元阵列272以及被配置为控制与存储单元阵列272相关联的写入操作和读取操作的控制逻辑电路274。
例如，在由存储控制器400请求的写入操作中，控制逻辑电路274将从存储控制器400输出的数据DQ[11:0]写入存储单元阵列272中；在由存储控制器400请求的读取操作中，控制逻辑电路274从存储单元阵列272读取数据，并且将读取数据DQ[11:0]传送到存储控制器400。
另外，控制逻辑电路274被配置为在存储控制器400的控制下控制第一ODT控制信号生成电路210的操作(例如，生成各个选择信号TRAIN_ON、SELN、SELP、SELN'和SELP'的操作)。
第二半导体裸片300包括多个焊盘UP1至UP6、第三引脚P2_1、第四引脚P2_2、第二ODT控制信号生成电路310、第二ODT电路控制电路350、第二逻辑电路和存储单元阵列370以及第二连接电路380。
第二逻辑电路和存储单元阵列370包括具有多个存储单元的存储单元阵列372以及被配置为控制与存储单元阵列372相关联的写入操作和读取操作的控制逻辑电路374。
例如，在由存储控制器400请求的写入操作中，控制逻辑电路374将从存储控制器400输出的数据DQ[11:0]写入存储单元阵列372中；在由存储控制器400请求的读取操作中，控制逻辑电路274从存储单元阵列372读取数据，并且将读取数据DQ[11:0]传送到存储控制器400。
另外，控制逻辑电路374被配置为在存储控制器400的控制下控制第二ODT控制信号生成电路310的操作(例如，生成各个选择信号TRAIN_ON、SELN、SELP、SELN'和SELP'的操作)。
在写入操作或读取操作中，从存储控制器400输出的命令信号和地址通过命令/地址焊盘CP6传送到相应的控制逻辑电路274和374。
如图2所示，第一半导体裸片200用作第一存储区块RANK1，并且第二半导体裸片300用作第二存储区块RANK2。然而，如图3所示，第一半导体裸片200用作第二存储区块RANK2，并且第二半导体裸片300用作第一存储区块RANK1。
第一连接电路280包括第一组端子T11、T12、T13和T14；根据第一半导体裸片200用作第一存储区块RANK1还是第二存储区块RANK2，第一端子T11与第四端子T14或第三端子T13连接，并且第二端子T12与第三端子T13或第四端子T14连接。
如图2所示，第一端子T11和第四端子T14通过使用引线接合BW1连接；在其他实施例中，如图3所示，第一端子T11和第三端子T13连接。另外，如图2所示，第二端子T12和第三端子T13通过使用引线接合BW2连接；在其他实施例中，如图3所示，第二端子T12和第四端子T14通过使用引线接合BW2连接。
根据实施例，当第一熔丝连接在第一端子T11和第四端子T14之间并且第二熔丝连接在第一端子T11和第三端子T13之间时，可以基于是第一熔丝还是第二熔丝被切断来形成期望的连接。另外，当第三熔丝连接在第二端子T12和第三端子T13之间并且第四熔丝连接在第二端子T12和第四端子T14之间时，可以基于是第三熔丝还是第四熔丝被切断来形成期望的连接。
根据实施例，可以通过使用第一反熔丝至第四反熔丝而不是第一熔丝至第四熔丝来形成期望的连接。
第二连接电路380包括第二组端子T21、T22、T23和T24；根据第二半导体裸片300用作第一存储区块RANK1还是第二存储区块RANK2，第一端子T21与第三端子T23或第四端子T24连接，并且第二端子T22与第三端子T23或第四端子T24连接。
如图2所示，第一端子T21和第三端子T23通过使用引线接合BW3连接；在其他实施例中，如图3所示，第一端子T21和第四端子T24连接。另外，如图2所示，第二端子T22和第四端子T24通过使用引线接合BW4连接；在其他实施例中，如图3所示，第二端子T22和第三端子T23通过使用引线接合BW4连接。
根据实施例，当第五熔丝连接在第一端子T21和第四端子T24之间并且第六熔丝连接在第一端子T21和第三端子T23之间时，可以基于是第五熔丝还是第六熔丝被切断来形成期望的连接。另外，当第七熔丝连接在第二端子T22和第三端子T23之间并且第八熔丝连接在第二端子T22和第四端子T24之间时，可以基于是第七熔丝还是第八熔丝被切断来形成期望的连接。
根据实施例，可以通过使用第五反熔丝至第八反熔丝而不是第五熔丝至第八熔丝来形成期望的连接。
如图2所示，当第一半导体裸片200用作第一存储区块RANK1时，在第一组端子T11、T12、T13和T14中，两个端子T11和T14连接，并且两个端子T12和T13连接。
如图2所示，当第二半导体裸片300用作第二存储区块RANK2时，在第二组端子T21、T22、T23和T24中，两个端子T21和T23连接，并且两个端子T22和T24连接。
如图3所示，当第二半导体裸片300用作第一存储区块RANK1时，在第二组端子T21、T22、T23和T24中，两个端子T21和T24连接，并且两个端子T22和T23连接。
如图3所示，当第一半导体裸片200用作第二存储区块RANK2时，在第一组端子T11、T12、T13和T14中，两个端子T11和T13连接，并且两个端子T12和T14连接。
在图2中，第一引脚P1_1用作被配置为将第一ODT控制信号ODT_CT1输出到第二存储区块RANK2(或第二半导体裸片300)的输出引脚，并且第三引脚P2_1用作被配置为接收从第一存储区块RANK1(或第一半导体裸片200)输出的第一ODT控制信号ODT_CT1的输入引脚。
然而，在图3中，第一引脚P1_1用作被配置为接收从第一存储区块RANK1(或第二半导体裸片300)输出的第二ODT控制信号ODT_CT2的输入引脚，并且第三引脚P2_1用作被配置为将第二ODT控制信号ODT_CT2输出到第二存储区块RANK2(或第一半导体裸片200)的输出引脚。
另外，在图2中，第二引脚P1_2用作被配置为接收从第二存储区块RANK2(或第二半导体裸片300)输出的第二ODT控制信号ODT_CT2的输入引脚，并且第四引脚P2_2用作被配置为将第二ODT控制信号ODT_CT2输出到第一存储区块RANK1(或第一半导体裸片200)的输出引脚；然而，在图3中，第二引脚P1_2用作被配置为将第一ODT控制信号ODT_CT1输出到第一存储区块RANK1(或第二半导体裸片300)的输出引脚，并且第四引脚P2_2用作被配置为接收从第二存储区块RANK2(或第一半导体裸片200)输出的第一ODT控制信号ODT_CT1的输入引脚。
通过第一连接电路280，第一ODT控制信号生成电路210的输出端子OT1与第一引脚P1_1和第二引脚P1_2中的一者连接，并且第一ODT电路控制电路250的输入端子IT1与第一引脚P1_1和第二引脚P1_2中的另一者连接。
通过第二连接电路380，第二ODT控制信号生成电路310的输出端子OT2与第三引脚P2_1和第四引脚P2_2中的一者连接，并且第二ODT电路控制电路350的输入端子IT2与第三引脚P2_1和第四引脚P2_2中的另一者连接。
图4A是包括在图1的每个半导体裸片中并且包括ODT电路的数据输入/输出焊盘的概念图。参考图1至图4A，假设数据输入/输出焊盘LP1、LP4、UP1和UP4具有相同的结构。
下面，数据输入/输出焊盘DQ_PAD可以用于代表性地(或总体地)表示数据输入/输出焊盘LP1、LP4、UP1和UP4。数据输入/输出焊盘DQ_PAD包括发射电路201、选择电路204、接收器207和输入/输出引脚(I/O PIN)209，并且发射电路201包括ODT电路202和发射器205。
存储控制器400可以被配置为通过输入/输出引脚209与对应的存储单元阵列270或370交换数据。
ODT电路202包括开关控制电路203、电阻器OR和开关OSW，并且电阻器OR和开关OSW串联连接在提供端接电压VTT的电压供应线PL与输入/输出引脚209之间。
开关控制电路203基于第一选择信号TRAIN_ON的电平和ODT电路控制电路250或350的输出信号MUXO1或MUXO2的电平来接通或关断开关OSW。
在执行训练操作的训练模式下，第一选择信号TRAIN_ON的电平是第一电平(例如，高电平)；在执行正常操作(例如，写入操作或读取操作)的正常操作模式下，第一选择信号TRAIN_ON的电平是第二电平(例如，低电平)。
例如，当不执行训练操作时(即，当第一选择信号TRAIN_ON的电平为低电平时，或者当训练功能被禁用(或被设定为“OFF”)时)，开关控制电路203关断开关OSW而不管输出信号MUXO1或MUXO2的电平如何。例如，开关控制电路203可以用被配置为接收第一选择信号TRAIN_ON和输出信号MUXO1或MUXO2的与门来实现，但是本公开不限于此。
根据实施例，开关OSW可以用NMOS晶体管或PMOS晶体管来实现。例如，当开关OSW接通时，电阻器OR可以与输入/输出引脚209连接，因此，ODT电路202的电阻值可以被设定为电阻器OR的电阻值(例如，40Ω)。
选择电路204被配置为基于第一选择信号TRAIN_ON将逻辑电路和存储单元阵列270或370的输出信号或者输出信号MUXO1或MUXO2输出到发射器205。
例如，当第一选择信号TRAIN_ON的电平是第一电平时(即，当训练模式被启用(或被设定为“ON”)时)，选择电路204选择输出信号MUXO1或MUXO2，以通过发射器205和输入/输出引脚209提供到存储控制器400。然而，当第一选择信号TRAIN_ON的电平是第二电平时(即，当训练模式被禁用(或被设定为“OFF”)时)，选择电路204选择逻辑电路和存储单元阵列270或370的输出信号，以通过发射器205和输入/输出引脚209提供到存储控制器400。
为了便于描述，在图4A中作为示例示出了包括开关控制电路203和选择电路204的数据输入/输出焊盘DQ_PAD，但是根据各种实施例，开关控制电路203和选择电路204中的至少一者可以被包括在对应的ODT电路控制电路250或350中。
图4B是包括在图1的每个半导体裸片中并且包括ODT电路的数据输入/输出焊盘的概念图。
在图1、图2、图3和图4B中，假设数据输入/输出焊盘LP1、LP4、UP1和UP4具有相同的结构。
下面，数据输入/输出焊盘DQ_PAD可以用于代表性地(或总体地)表示数据输入/输出焊盘LP1、LP4、UP1和UP4。数据输入/输出焊盘DQ_PAD包括发射电路201、选择电路204、接收器207和输入/输出引脚209，并且发射电路201包括ODT电路202A和发射器205。
ODT电路202A包括开关控制电路203A、电阻器OR1至ORt(t是2或更大的自然数)以及开关SW1至SWt。
第一电阻器OR1和第一开关SW1串联连接在电压供应线PL和输入/输出引脚209之间；第二电阻器OR2和第二开关SW2串联连接在电压供应线PL和输入/输出引脚209之间；第t电阻器ORt和第t开关SWt串联连接在电压供应线PL和输入/输出引脚209之间。
电阻器OR1至ORt可以被设计为具有不同的电阻值。开关SW1至SWt中的每一者可以用NMOS晶体管或PMOS晶体管来实现。
开关控制电路203A被配置为基于第一选择信号TRAIN_ON的电平和ODT电路控制电路250或350的输出信号MUXO1或MUXO2的电平来接通或关断开关SW1至SWt。
当开关SW1至SWt中的至少一者在开关控制电路203A的控制下接通时，与至少一个接通的开关连接的至少一个电阻器OR1至ORt与输入/输出引脚209连接。因此，ODT电路202A的电阻值可以被设定为特定值(例如，40Ω或240Ω)。
例如，当训练功能被禁用(或被设定为“关断”)时，开关控制电路203A接通开关SW1至SWt中的至少一者以设定ODT电路202A的电阻值。
下面，在第一半导体裸片200的数据输入/输出焊盘LP1和LP4中的每一者中包括的ODT电路202或202A被称为“第一ODT电路”，并且在第二半导体裸片300的数据输入/输出焊盘UP1和UP4中的每一者中包括的ODT电路202或202A被称为“第二ODT电路”。
表述“控制ODT电路202或202A的ODT”是指关断在第一ODT电路或第二ODT电路中包括的开关(即，OSW或SW1至SWt中的至少一者)或者接通开关(即，OSW或者SW1至SWt中的至少一者)，使得第一ODT电路或第二ODT电路的电阻值被设定为特定电阻值或Hi-Z。
为了便于描述，在图4B中作为示例示出了包括开关控制电路203A和选择电路204的数据输入/输出焊盘DQ_PAD，但是根据实施例，开关控制电路203A和选择电路204中的至少一者可以被包括在对应的ODT电路控制电路250或350中。
当第一半导体裸片200的数据输入/输出焊盘LP1和LP4的结构与图4A或图4B的数据输入/输出焊盘DQ_PAD的结构相同时，第一ODT电路控制电路250的输出信号MUXO1被供应到图4A或图4B的数据输入/输出焊盘DQ_PAD。
另外，当第二半导体裸片300的数据输入/输出焊盘UP1和UP4的结构与图4A或图4B的数据输入/输出焊盘DQ_PAD的结构相同时，第二ODT电路控制电路350的输出信号MUXO2被供应到图4A或图4B的数据输入/输出焊盘DQ_PAD。
图5是图2中示出的第一存储区块中包括的ODT控制信号生成电路的框图。
参考图1至图5，包括在第一半导体裸片200中的第一ODT控制信号生成电路210包括时钟缓冲器212、命令译码器214、时延控制电路216、复制电路230和第一选择电路240。
时钟缓冲器212被配置为缓冲通过时钟信号焊盘LP5输入的时钟信号CK，并且被配置为将缓冲后的时钟信号输出到命令译码器214和时延控制电路216。在本说明书中，为了便于描述，时钟信号和缓冲后的时钟信号由“CK”标记。
命令译码器214被配置为通过使用时钟信号CK对通过命令/地址焊盘LP6接收的命令信号CA[3:0]进行译码来生成第一译码信号DCMD1，并且被配置为将第一译码信号DCMD1输出到时延控制电路216。
图6示出了图5的ODT控制信号生成电路中包括的时延控制电路的电路图的实施例。
参考图6，时延控制电路216包括串联连接的第一组触发器218_1至218_m、串联连接的第二组触发器220_1至220_m、第一存储装置222、第二选择电路224、第二存储装置226、第三选择电路228和脉冲宽度确定电路229。在本文中，m是4或更大的自然数。根据实施例，第一组中的触发器218_1至218_m的数目和第二组中的触发器220_1至220_m的数目可以彼此不同。
存储控制器400可以被配置为调整(或设定)存储在存储装置(例如，图6的222和226和/或图9的222'和226')中的值，从而调整(或设定)时延信号TCTL_i的延迟或脉冲宽度(或称为“激活间隔”)。
由时钟缓冲器212缓冲的时钟信号CK被供应到触发器218_1至218_m和220_1至220_m中的每一者的时钟端子。
第一译码信号DCMD1被供应到第一组中的第一触发器218_1的输入端子“D”，第一触发器218_1的输出端子“Q”与第二触发器218_2的输入端子“D”连接，并且第(m-1)触发器218_(m-1)的输出端子“Q”与第m触发器218_m的输入端子“D”连接。
假设从第一触发器218_1到第m触发器218_m的时间延迟对应于读取时延RL。
第一组中的第m触发器218_m的输出端子“Q”与第二组中的第一触发器220_1的输入端子“D”连接，第一触发器220_1的输出端子“Q”与第二触发器220_2的输入端子“D”连接，并且第(m-1)触发器220_(m-1)的输出端子“Q”与第m触发器220_m的输入端子“D”连接。
第一组中的触发器218_1至218_m的输出信号被提供到第二选择电路224，并且第一组中的触发器218_1至218_m中的至少一者的输出信号被提供到第三选择电路228。第一组中的触发器218_1至218_m之中的其输出信号被提供到第三选择电路228的触发器的数目根据设计规范而变化。
第二组中的触发器220_1至220_m的输出信号被提供到第三选择电路228。
第二选择电路224被配置为响应于从第一存储装置222输出的第二选择信号SELN向脉冲宽度确定电路229提供第一组中的触发器218_1至218_m之一的输出信号。
脉冲宽度确定电路229被配置为基于第二选择电路224的输出信号激活时延信号TCTL_i，并且基于第三选择电路228的输出信号将被激活的时延信号TCTL_i去激活。
脉冲宽度确定电路229被配置为通过使用第二选择电路224的输出信号(或激活时间点和去激活时间点)和第三选择电路228的输出信号来调整(或确定)时延信号TCTL_i的脉冲宽度。
脉冲宽度确定电路229可以用SR锁存器229来实现。第二选择电路224被配置为基于从第一存储装置222输出的第二选择信号SELN向SR锁存器229的置位输入端子“S”提供第一组中的触发器218_1至218_m之一的输出信号。第一存储装置222可以用模式寄存器组来实现。
例如，包括在第一逻辑电路和存储单元阵列270中的控制逻辑电路274可以被配置为从存储控制器400接收数据，并且可以被配置为将数据存储在第一存储装置222中。可以基于存储在第一存储装置222中的数据来生成第二选择信号SELN。
第三选择电路228被配置为基于从第二存储装置226输出的第三选择信号SELP向SR锁存器229的复位输入端子“R”提供第一组中的触发器218_1至218_m和第二组中的触发器220_1至220_m之一的输出信号。第二存储装置226可以用模式寄存器组来实现。选择电路224和228中的每一者可以用多路选择器(MUX)来实现。
例如，包括在第一逻辑电路和存储单元阵列270中的控制逻辑电路274可以被配置为从存储控制器400接收数据，并且可以被配置为将数据存储在第二存储装置226中。可以基于存储在第二存储装置226中的数据来生成第三选择信号SELP。
从SR锁存器229的输出端子“Q”输出的时延信号TCTL_i被供应到第一选择电路240的第一输入端子1和复制电路230。
复制电路230可以是延迟电路，该延迟电路被实现为复制从与写入时钟信号WCK的特定上升沿相对应的第一时间点到与突发长度对应的数据RDATA1或RDATA2的第一位被输出的第二时间点的延迟时间tWCKDQo，如图12所示。
图7示出了包括在图5的ODT控制信号生成电路中的复制电路的电路图的实施例。
参考图7，复制电路230包括串联连接的延迟电路232_1至232_n(n为2或更大的自然数)。根据实施例，延迟电路232_1至232_n中的每一者可以用缓冲器或反相器来实现。
例如，复制电路230被配置为接收从时延控制电路216输出的时延信号TCTL_i以将时延信号TCTL_i延迟多达给定的延迟时间tWCKDQo，并且将延迟时延信号DTCTL供应到第一选择电路240的第二输入端子0。第一选择电路240可以用多路选择器来实现。
第一选择电路240被配置为基于第一选择信号TRAIN_ON的电平输出时延信号TCTL_i或延迟时延信号DTCTL作为第一ODT控制信号ODT_CT1。
如图2所示，在被执行以调整由用作第一存储区块RANK1的第一半导体裸片200生成的第一ODT控制信号ODT_CT1的激活时间点和由用作第二存储区块RANK2的第二半导体裸片300生成的第二ODT控制信号ODT_CT2的激活时间点的训练操作期间，第一选择信号TRAIN_ON被设定为第一电平(例如，高电平)。
因此，在训练操作中，第一选择电路240响应于第一电平的第一选择信号TRAIN_ON输出输入到第一输入端子1的时延信号TCTL_i作为第一ODT控制信号ODT_CT1。
然而，当不执行训练操作时，第一选择信号TRAIN_ON被设定为第二电平。因此，第一选择电路240响应于第二电平(例如，低电平)的第一选择信号TRAIN_ON输出输入到第二输入端子0的延迟时延信号DTCTL作为第一ODT控制信号ODT_CT1。
如参考图2描述的，从用作第一存储区块RANK1的第一半导体裸片200生成的第一ODT控制信号ODT_CT1通过组件T11、T14、P1_1、TL1、121、P2_1、T24和T22传送到用作第二存储区块RANK2的第二半导体裸片300的第二ODT电路控制电路350的输入端子IT2。
图8示出了在图2中示出的第二存储区块中包括的ODT电路控制电路的电路图的实施例。
参考图8，第二ODT电路控制电路350包括训练电路351、第一缓冲器364、第三缓冲器366和第四选择电路368。
训练电路351包括时钟缓冲器352、命令译码器354、时延控制电路356、复制电路358、采样电路360和第二缓冲器362。
时钟缓冲器352被配置为缓冲通过时钟信号焊盘UP5输入的时钟信号CK并且将缓冲时钟信号输出到命令译码器354和时延控制电路356。如上所述，时钟信号和缓冲时钟信号由“CK”标记。
命令译码器354被配置为通过使用时钟信号CK对通过命令/地址焊盘UP6接收的命令信号CA[3:0]进行译码来生成第二译码信号DCMD2，并且将第二译码信号DCMD2输出到时延控制电路356。
图9示出了在图8中示出的ODT电路控制电路中包括的时延控制电路的电路图的实施例。
参考图6和图9，除了输入/输出信号DCMD1、DCMD2、TCTL_i和T_ODT以及附图标记之外，图9中示出的时延控制电路356的结构和操作与图6中示出的时延控制电路216的结构和操作相同。
图10示出了在图8中示出的ODT电路控制电路中包括的复制电路的电路图的实施例。
参考图7和图10，除了附图标记之外，并且除了复制电路358的第一延迟电路232_1'的输入端子连接到第三缓冲器366的输出端子并且复制电路358的第n延迟电路232_n'的输出端子连接到采样电路360的控制端子之外，图10中示出的复制电路358的结构和操作与图7中示出的复制电路230的结构和操作相同。
图11是示出了通过使用图8中示出的ODT电路控制电路来训练第一ODT控制信号的方法的时序图。
参考图1至图3，在作为在第一半导体裸片200中生成的异步信号的第一ODT控制信号ODT_CT1通过芯片外连接(例如，TL1和121)传送到第二半导体裸片300的过程中发生延迟，并且在作为在第二半导体裸片300中生成的异步信号的第二ODT控制信号ODT_CT2通过芯片外连接(例如，TL2和123)传送到第一半导体裸片200的过程中发生延迟。
第一半导体裸片200和第二半导体裸片300的ODT控制信号生成电路210和310被配置为考虑到以上延迟来调整(或设定)ODT控制信号ODT_CT1和ODT_CT2的激活时间点和去激活时间点。
将参考图1、图2和图4A至图12详细描述在用作执行读取操作的第一存储区块RANK1的第一半导体裸片200中训练第一ODT控制信号ODT_CT1的时序的过程，第一ODT控制信号ODT_CT1在与突发长度对应的第一读取数据RDATA1的第一位被输出之前被激活，并且在第一读取数据RDATA1的最后位被输出之后被去激活。
在本文中，激活是指从第二电平转变(或改变)为第一电平，并且去激活是指从第一电平转变(或改变)为第二电平。
下面，将在以下假设下描述实施例：为了关于与突发长度对应的读取数据生成具有从(RL-4tCK)到(RL+4tCK)的激活间隔的参考ODT信号T_ODT，存储控制器400将第一值和第二值传送到用作第二存储区块RANK2的第二半导体裸片300，第二半导体裸片300的控制逻辑电路374将第一值存储在图8的时延控制电路356的第三存储装置222'中，并且将第二值存储在第四存储装置226'中。在本文中，tCK是时钟信号CK的周期，并且表示训练分辨率。
在本说明书中，值是指与选择信号(即，图6的SELN和SELP以及图9的SELN'和SELP')的生成相关联的数字信号。
假设图8的命令译码器354对命令信号CA[3:0]进行译码以生成激活的第二译码信号DCMD2，假设在训练模式下，半导体裸片200或300的控制逻辑电路274或374生成第一电平的第一选择信号TRAIN_ON，并且假设命令信号CA[3:0]是用于读取操作的命令信号。
另外，为了便于描述，假设第一组中的触发器218_1至218_m和218_1'至218_m'的数目以及第二组中的触发器220_1至220_m和220_1'至220_m'的数目是13(即，m＝13)。
包括在图9的时延控制电路356中的第五选择电路224'响应于基于在第三存储装置222'中存在的第一值生成的第五选择信号SELN'，将第一组中的第九触发器218_9'的输出信号RL-4tCK输出到SR锁存器229'的置位输入端子“S”。因此，如图11所示，参考ODT信号T_ODT被激活。
包括在图9的第二时延控制电路356中的第六选择电路228'响应于基于在第四存储装置226'中存在的第二值生成的第六选择信号SELP'，将第二组中的第四触发器220_4'的输出信号RL+4tCK输出到SR锁存器229'的复位输入端子“R”。因此，如图11所示，参考ODT信号T_ODT被去激活。
即，如图11所示，参考ODT信号T_ODT的脉冲宽度对应于从(RL-4tCK)到(RL+4tCK)的间隔。在本文中，CK_t和CK_c是差分时钟信号。
下面，将在以下假设下描述实施例：存储控制器400将第三值和第四值传送到用作第一存储区块RANK1的第一半导体裸片200，第一半导体裸片200的控制逻辑电路274将第三值存储在图6的时延控制电路216的第一存储装置222中并且将第四值存储在第二存储装置226中。
在第一训练操作TRAINING_1中，包括在图6的第一时延控制电路216中的选择电路224响应于基于在第一存储装置222中存在的第三值生成的第二选择信号SELN，将第一组中的第一触发器218_1的输出信号RL-12tCK输出到SR锁存器229'的置位输入端子“S”。
包括在图6的第一时延控制电路216中的第三选择电路228响应于基于在第二存储装置226中存在的第四值生成的第三选择信号SELP，将第一组中的第九触发器218_9的输出信号RL-4tCK输出到SR锁存器229的复位输入端子“R”。如图11所示，在第一训练操作TRAINING_1中，第一时延信号TCTL_i(i＝1)的脉冲宽度对应于从(RL-12tCK)到(RL-4tCK)的间隔。
为了便于描述，未示出图8的第一缓冲器364的延迟、图8的第三缓冲器366的延迟和图8的复制电路358的延迟tWCKDQo。
在第一训练操作TRAINING_1中，采样电路360通过使用第一时延信号TCTL_1的上升沿对参考ODT信号T_ODT进行采样。根据实施例，采样电路360可以用D触发器来实现。
采样电路360向第二缓冲器362输出处于低电平的采样信号SPL。图8的第四选择电路368响应于处于第一电平的第一选择信号TRAIN_ON将第二缓冲器362的输出信号(即，处于低电平的输出信号)输出到数据输入/输出焊盘UP1和UP4。根据实施例，数据输入/输出焊盘UP1和UP4如参考图4A或图4B所描述的那样实现。
存储控制器400以异步方式接收从第二半导体裸片300的数据输入/输出焊盘UP1和UP4输出的数据DQ[11:0]；当包括在数据DQ[11:0]中的每个位处于低电平(或数据“0”)时，存储控制器400确定将执行第二训练操作TRAINING_2并且将第五值和第六值传送到用作第一存储区块RANK1的第一半导体裸片200。
第一半导体裸片200的控制逻辑电路274将第五值存储在图6的第一时延控制电路216中包括的第一存储装置222中，并且将第六值存储在图6的第一时延控制电路216中包括的第二存储装置226中。
在第二训练操作TRAINING_2中，包括在图6的第一时延控制电路216中的第二选择电路224响应于基于在第一存储装置222中存在的第五值生成的第二选择信号SELN，将第一组中的第二触发器218_2的输出信号RL-11tCK输出到SR锁存器229的置位输入端子“S”。
包括在图6的第一时延控制电路216中的第三选择电路228响应于基于在第二存储装置226中存在的第六值生成的第三选择信号SELP，将第一组中的第十触发器218_10的输出信号RL-3tCK输出到SR锁存器229的复位输入端子“R”。如图11所示，在第二训练操作TRAINING_2中，第二时延信号TCTL_i(i＝2)的脉冲宽度对应于从(RL-11tCK)到(RL-3tCK)的间隔。
在第二训练操作TRAINING_2中，采样电路360通过使用第二时延信号TCTL_2的上升沿对参考ODT信号T_ODT进行采样。
采样电路360将处于低电平的采样信号SPL输出到第二缓冲器362。图8的第四选择电路368响应于处于第一电平的第一选择信号TRAIN_ON将第二缓冲器362的输出信号(即，处于低电平的输出信号)输出到数据输入/输出焊盘UP1和UP4。
存储控制器400以异步方式接收从第二半导体裸片300的数据输入/输出焊盘UP1和UP4输出的数据DQ[11:0]；当包括在数据DQ[11:0]中的每个位处于低电平时，存储控制器400确定将执行第三训练操作TRAINING_3，并且将第七值和第八值传送到用作第一存储区块RANK1的第一半导体裸片200。
以与第一训练操作TRAINING_1和第二训练操作TRAINING_2相同的方式，顺序地执行第三训练操作TRAINING_3至第八训练操作TRAINING_8。
存储控制器400基于第八训练操作TRAINING_8的结果接收从第二半导体裸片300的数据输入/输出焊盘UP1和UP4输出的数据DQ[11:0]；当包括在数据DQ[11:0]中的每个位处于低电平时，存储控制器400确定将执行第九训练操作TRAINING_9，并且将第19值和第20值传送到用作第一存储区块RANK1的第一半导体裸片200。
在第九训练操作TRAINING_9中，包括在图6的第一时延控制电路216中的第二选择电路224响应于基于在第一存储装置222中存在的第19值生成的第二选择信号SELN，将第一组中的第九触发器218_9的输出信号RL-4tCK输出到SR锁存器229的置位输入端子“S”。
包括在图6的第一时延控制电路216中的第三选择电路228响应于基于在第二存储装置226中存在的第20值生成的第三选择信号SELP，将第二组中的第四触发器220_4的输出信号RL+4tCK输出到SR锁存器229的复位输入端子“R”。如图11所示，在第九训练操作TRAINING_9中，第九时延信号TCTL_i(i＝9)的脉冲宽度对应于从(RL-4tCK)到(RL+4tCK)的间隔。
在第九训练操作TRAINING_9中，采样电路360通过使用第九时延信号TCTL_9的上升沿对参考ODT信号T_ODT进行采样。根据实施例，采样电路360可以输出处于高电平的采样信号SPL；然而，如图11所示，假设采样电路360输出处于低电平的采样信号SPL。
采样电路360将处于低电平的采样信号SPL输出到第二缓冲器362。图8的第四选择电路368响应于处于第一电平的第一选择信号TRAIN_ON将第二缓冲器362的输出信号(即，处于低电平的输出信号)输出到数据输入/输出焊盘UP1和UP4。
存储控制器400基于第九训练操作TRAINING_9的结果以异步方式接收从第二半导体裸片300的数据输入/输出焊盘UP1和UP4输出的数据DQ[11:0]；当包括在数据DQ[11:0]中的每个位处于低电平时，存储控制器400确定将执行第十训练操作TRAINING_10，并且将第21值和第22值传送到用作第一存储区块RANK1的第一半导体裸片200。在第一训练操作TRAINING_1至第十训练操作TRAINING_10中的每一者中，分辨率为1tCK。
在第十训练操作TRAINING_10中，包括在图6的第一时延控制电路216中的第二选择电路224响应于基于在第一存储装置222中存在的第21值生成的第二选择信号SELN，将第一组中的第十触发器218_10的输出信号RL-3tCK输出到SR锁存器229的置位输入端子“S”。
包括在图6的第一时延控制电路216中的第三选择电路228响应于基于在第二存储装置226中存在的第22值生成的第三选择信号SELP，将第二组中的第五触发器220_5的输出信号RL+5tCK输出到SR锁存器229的复位输入端子“R”。
如图11所示，在第十训练操作TRAINING_10中，第十时延信号TCTL_i(i＝10)的脉冲宽度对应于从(RL-3tCK)到(RL+5tCK)的间隔。
在第十训练操作TRAINING_10中，采样电路360通过使用第十时延信号TCTL_10的上升沿对参考ODT信号T_ODT进行采样。
采样电路360将处于高电平的采样信号SPL输出到第二缓冲器362。图8的第四选择电路368响应于处于第一电平的第一选择信号TRAIN_ON将第二缓冲器362的输出信号(即，处于高电平的输出信号)输出到数据输入/输出焊盘UP1和UP4。
存储控制器400基于第十训练操作TRAINING_10的结果接收从第二半导体裸片300的数据输入/输出焊盘UP1和UP4输出的数据DQ[11:0]；因为包括在数据DQ[11:0]中的每个位处于高电平，所以存储控制器400确定将停止执行额外的训练操作。
例如，当训练目标是(RL-4tCK)时，可能发生最大1tck的误差。即使发生误差，第一ODT控制信号生成电路210在与突发长度对应的第一读取数据RDATA1的第一位被输出之前被激活，并且在第一读取数据RDATA1的最后位被输出之后被去激活。这样，第二半导体裸片300的第二ODT电路控制电路350可以在(RL-3tCK)处控制数据输入/输出焊盘UP1和UP4中的每一者中包括的第二ODT电路的ODT。
以与图11中示出的第一训练操作TRAINING_1至第十训练操作TRAINING_10相同的方式，第一ODT电路控制电路250可以调整从第二ODT控制信号生成电路310输出的第二ODT控制信号ODT_CT2的脉冲宽度(或第二ODT控制信号ODT_CT2的激活时间点和第二ODT控制信号ODT_CT2的去激活时间点)。
当在半导体裸片200和300中的每一者中执行正常操作(例如，写入操作或读取操作)时，半导体裸片200和300的控制逻辑电路274和374中的每一者生成处于第二电平的第一选择信号TRAIN_ON。
如图11所示，作为示例，当在第一半导体裸片200中执行读取操作时，图5中的第一ODT控制信号生成电路210的时延控制电路216向复制电路230输出具有从(RL-3tCK)到(RL+5tCK)的脉冲宽度的第十时延信号TCTL_10。
复制电路230将第十时延信号TCTL_10延迟与延迟时间tWCKDQo一样多，并且将延迟时延信号DTCTL输出到第一选择电路240。
第一选择电路240基于处于第二电平的第一选择信号TRAIN_ON输出延迟时延信号DTCTL作为第一ODT控制信号ODT_CT1。因此，第一ODT控制信号ODT_CT1在时间点“(RL-3tCK)+tWCKDQo”被激活。
如图2所示，第一ODT控制信号ODT_CT1通过组件T11、T14、P1_1、TL1、121、P2_1、T24和T22传送到第二半导体裸片300的第二ODT电路控制电路350的输入端子IT2。
图8中示出的第一缓冲器364接收并缓冲从第一半导体裸片200传送的第一ODT控制信号ODT_CT1，并且将如此缓冲的第一ODT控制信号ODT_CT1输出到第三缓冲器366。
第四选择电路368基于第二电平的第一选择信号TRAIN_ON将第三缓冲器366的输出信号ODT_CT1输出到数据输入/输出焊盘UP1和UP4。
参考图4A，开关控制电路203基于第一选择信号TRAIN_ON的电平和第四选择电路368的输出信号MUXO2来控制开关OSW的接通或关断。
另外，参考图4B，开关控制电路203A基于第一选择信号TRAIN_ON的电平和第四选择电路368的输出信号MUXO2的电平来控制开关SW1至SWt的接通或关断。
图12是示出图1中示出的存储***的操作的时序图。
参考图1、图2和图12，从存储控制器400输出的第一半导体裸片选择信号CS1是可以用于控制第一半导体裸片200的启用的信号，并且从存储控制器400输出的第二半导体裸片选择信号CS2是可以用于控制第二半导体裸片300的启用的信号。
在图12中，RD(RANK1)表示对第一存储区块RANK1的第一读取命令CMD；RD(RANK2)表示对第二存储区块RANK2的第二读取命令CMD；DES表示取消选择；WCK_t和WCK_c表示差分写入时钟信号；DQ[11:0]表示从第一半导体裸片200或第二半导体裸片300传送到存储控制器400的读取数据RDATA1或RDATA2；并且RDQS_t和RDQS_c表示差分读取数据选通信号。在图12中，Ta0至Ta3、Tb0至Tb6和Tc0至Tc4表示时间点。
下面，将在存储控制器400将第一读取命令RD(RANK1)输出到用作第一存储区块RANK1的第一半导体裸片200并且然后将第二读取命令RD(RANK2)输出到用作第二存储区块RANK2的第二半导体裸片300的假设下，参考图1、图2和图4A至图12给出描述。WCK与CK之比可以为2:1或4:1，但是在图12中示出了WCK与CK之比为2:1的示例。
当在第一半导体裸片200中执行读取操作时，第一ODT控制信号生成电路210生成在第一读取数据RDATA1的第一位被输出之前被激活并且在第一读取数据RDATA1的最后位被输出之后被去激活的第一ODT控制信号ODT_CT1，并且通过组件T11、T14、P1_1、TL1、121、P2_1、T24和T22将第一ODT控制信号ODT_CT1输出到第二半导体裸片300的第二ODT电路控制电路350。
这样，因为图8中示出的第二ODT电路控制电路350的第一缓冲器364接收并缓冲第一ODT控制信号ODT_CT1并且将如此缓冲的第一ODT控制信号ODT_CT1输出到第三缓冲器366，所以在第一半导体裸片200中执行读取操作时不执行读取操作的第二半导体裸片300的每个数据输入/输出焊盘UP1和UP4中包括的第二ODT电路的ODT被设定为ODT读取操作状态ODT_READ。
如图12所示，当对应的ODT控制信号ODT_CT1或ODT_CT2的电平处于低电平时，对应的半导体裸片200或300的输入/输出焊盘LP1和LP4或UP1和UP4中的每一者中包括的ODT电路的ODT被设定为空闲状态IDLE或ODT写入操作状态ODT_WRITE。
图13示出了包括针对目标和非目标的相应操作状态的ODT电路的ODT控制结果的表。
目标存储区块TARGET是指当前正在执行读取操作或写入操作的存储区块，非目标存储区块NON-TARGET是指当前未执行读取操作或写入操作的存储区块。因此，当半导体裸片200和300中的一者为目标存储区块TARGET时，半导体裸片200和300中的另一者为非目标存储区块NON-TARGET。
从目标存储区块TARGET传送到非目标存储区块NON-TARGET的ODT控制信号ODT_CT1/ODT_CT2提供通知非目标存储区块NON-TARGET是在目标存储区块TARGET中执行读取操作还是写入操作的功能以及控制包括在非目标存储区块NON-TARGET的每个数据输入/输出焊盘中的ODT电路的ODT的功能。
如图12和图13所示，在空闲状态IDLE下，与目标存储区块TARGET对应的第一半导体裸片200的数据输入/输出焊盘LP1和LP4中的每一者中包括的第一ODT电路的ODT具有第一电阻值(例如，40Ω)，并且与非目标存储区块NON-TARGET对应的第二半导体裸片300的数据输入/输出焊盘UP1和UP4中的每一者中包括的第二ODT电路的ODT具有第一电阻值(例如，40Ω)。
如图12和图13所示，在写入操作状态WRITE或ODT写入操作状态ODT_WRITE下，与目标存储区块TARGET对应的第一半导体裸片200的数据输入/输出焊盘LP1和LP4中的每一者中包括的第一ODT电路的ODT处于关断状态OFF，并且与非目标存储区块NON-TARGET对应的第二半导体裸片300的数据输入/输出焊盘UP1和UP4中的每一者中包括的第二ODT电路的ODT具有第一电阻值(例如，40Ω)。
如图12和图13所示，在读取操作状态READ或ODT读取操作状态ODT_READ下，与目标存储区块TARGET对应的第一半导体裸片200的数据输入/输出焊盘LP1和LP4(统称为DQ_PAD)中的每一者中包括的第一ODT电路的ODT处于关断状态OFF，并且与非目标存储区块NON-TARGET对应的第二半导体裸片300的数据输入/输出焊盘UP1和UP4中的每一者中包括的第二ODT电路的ODT处于关断状态OFF，或者具有第二电阻值(例如，240Ω)。
如图12和图13所示，与第二半导体裸片300相关联的ODT读取操作状态ODT_READ是指，即使第二半导体裸片300是非目标存储区块NON-TARGET，第二半导体裸片300也基于来自第一半导体裸片200的第一ODT控制信号ODT_CT1来控制在数据输入/输出焊盘UP1和UP4(统称为DQ_PAD)中的每一者中包括的第二ODT电路的ODT被设定为关断状态OFF或具有第二电阻值(例如，240Ω)。
相比之下，当执行对第二半导体裸片300的读取操作时，第二ODT控制信号生成电路310生成在第二读取数据RDATA2的第一位被输出之前被激活并且在第二读取数据RDATA2的最后位被输出之后被去激活的第二ODT控制信号ODT_CT2，并且通过组件T21、T23、P2_2、TL2、123、P1_2、T13和T12将第二ODT控制信号ODT_CT2输出到第一半导体裸片200的第一ODT电路控制电路250。
因此，如参考图8描述的，因为第一ODT电路控制电路250的第一缓冲器364接收并缓冲第二ODT控制信号ODT_CT2并且将如此缓冲的第二ODT控制信号ODT_CT2输出到第三缓冲器366，所以在第一半导体裸片200的数据输入/输出焊盘LP1和LP4中的每一者中包括的第一ODT电路的ODT被设定为ODT读取操作状态ODT_READ。
在图12和图13中示出的与第一半导体裸片200相关联的ODT读取操作状态ODT_READ是指，即使第一半导体裸片200是非目标存储区块NON-TARGET，第一半导体裸片200也基于来自第二半导体裸片300的第二ODT控制信号ODT_CT2来控制在数据输入/输出焊盘LP1和LP4(统称为DQ_PAD)中的每一者中包括的第一ODT电路的ODT被设定为关断状态OFF或具有第二电阻值(例如，240Ω)。
参考图4A、图4B、图8、图12和图13，可以理解的是，根据一些实施例，可以提供一种方法，在该方法中，在操作状态IDEL、WRITE、ODT_WRITE、READ和ODT_READ中的每一者中，将目标存储区块TARGET和非目标存储区块NNON-TARGET中的每一者的ODT电路的ODT设定为40Ω、OFF或240Ω。
如图12所示，在第二ODT控制信号ODT_CT2的电平处于低电平的正常模式下，在第一半导体裸片200的输入/输出焊盘LP1和LP4中的每一者中包括的第一ODT电路的ODT被设定为空闲状态IDLE或ODT写入操作状态ODT_WRITE。
如上所述，当在目标存储区块(RANK1和RANK2中的一者)中生成的ODT控制信号ODT_CT1或ODT_CT2以异步方式被传送到非目标存储区块(RANK1和RANK2中的另一者)时，非目标存储区块不需要单独地对与读取操作或写入操作相关联的命令信号进行译码，并且也不需要在内部生成用于控制在非目标存储区块中包括的每个数据输入/输出焊盘中包括的ODT电路的ODT的开关控制信号。因此，可以减小非目标存储区块的功耗。
在图12中作为示例示出了与当在第一半导体裸片200或第二半导体裸片300中执行读取操作时第一ODT控制信号ODT_CT1或第二ODT控制信号ODT_CT2被激活和被去激活的时间点相关联的时序图，但是本公开的实施例可以应用于与当在第一半导体裸片200或第二半导体裸片300中执行写入操作时第一ODT控制信号ODT_CT1或第二ODT控制信号ODT_CT2被激活和被去激活的时间点相关联的时序图。
例如，可以调整第一ODT控制信号ODT_CT1的时序，使得第一ODT控制信号ODT_CT1在第一写入数据的第一位被传送到第一半导体裸片200之前被激活，并且在第一写入数据的最后位被传送到第一半导体裸片200之后被去激活。另外，可以调整第二ODT控制信号ODT_CT2的时序，使得第二ODT控制信号ODT_CT2在第二写入数据的第一位被传送到第二半导体裸片300之前被激活，并且在第二写入数据的最后位被传送到第二半导体裸片300之后被去激活。
图14是包括图1中示出的存储***的数据处理***的框图。参考图1和图14，数据处理***500A可以是片上***(SoC)，CPU 510A可以包括存储控制器400并且可以被配置为控制存储控制器400的操作。根据实施例，存储控制器400可以设置在CPU 510A的外部或设置在CPU 510A之外。
图15是包括图1中示出的存储***的数据处理***的框图。参考图1和图15，数据处理***501可以包括SoC 500B和存储装置110，SoC 500B可以包括CPU 510B和存储控制器400，并且存储装置110可以设置在SoC500B的外部或设置在SoC 500B之外。
图14和图15中示出的CPU 510A和510B可以是处理器或应用处理器，数据处理***500A或501可以被包括在移动设备中，并且移动设备可以包括但不限于智能电话、膝上型计算机、可穿戴计算机、物联网(IoT)设备或无人机。
当在根据本公开的实施例的半导体裸片中执行读取操作或写入操作时，半导体裸片可以异步地生成提供执行读取操作或写入操作的通知的信号，诸如片上端接(ODT)控制信号，并且可以通过专用引脚将ODT控制信号传送到另一半导体裸片，并且另一半导体裸片可以通过使用ODT控制信号来控制包括在另一半导体裸片的每个输入/输出焊盘中的ODT电路的ODT。因此，可以减小另一半导体裸片的功耗。
虽然已经参考本公开的实施例描述了本公开，但是对于本领域普通技术人员将清楚的是，在不脱离如在所附权利要求中阐述的本公开的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种半导体裸片，所述半导体裸片包括：
第一引脚，所述第一引脚被配置为将第一片上端接控制信号输出到第二半导体裸片，所述第二半导体裸片包括多个第二片上端接电路，每个所述第二片上端接电路具有对所述第一片上端接控制信号作出响应的片上端接；以及
第二引脚，所述第二引脚被配置为接收从所述第二半导体裸片输出的第二片上端接控制信号，所述半导体裸片包括多个第一片上端接电路，每个所述第一片上端接电路具有对所述第二片上端接控制信号作出响应的片上端接。
2.根据权利要求1所述的半导体裸片，所述半导体裸片还包括：
片上端接控制信号生成电路，所述片上端接控制信号生成电路被配置为：
生成所述第一片上端接控制信号，所述第一片上端接控制信号在所述半导体裸片执行第一读取操作时在从所述半导体裸片输出与突发长度对应的读取数据的第一位之前被激活，并且在输出所述读取数据的最后位之后被去激活；以及
将所述第一片上端接控制信号输出到所述第一引脚。
3.根据权利要求2所述的半导体裸片，所述半导体裸片还包括：
多个数据输入/输出焊盘，所述多个第一片上端接电路分别包括在所述多个数据输入/输出焊盘中；以及
片上端接电路控制电路，所述片上端接电路控制电路被配置为：在所述第二半导体裸片执行第二读取操作时，基于从所述第二半导体裸片传送的所述第二片上端接控制信号，控制每个所述第一片上端接电路的所述片上端接。
4.根据权利要求3所述的半导体裸片，所述半导体裸片还包括：
连接电路，所述连接电路被配置为：
将由所述片上端接控制信号生成电路生成的所述第一片上端接控制信号传送到所述第一引脚；以及
将通过所述第二引脚接收的所述第二片上端接控制信号传送到所述片上端接控制信号生成电路。
5.一种多芯片封装件，所述多芯片封装件包括：
第一半导体裸片；以及
第二半导体裸片，
其中，所述第一半导体裸片包括：
第一引脚，所述第一引脚被配置为将第一片上端接控制信号输出到所述第二半导体裸片，所述第二半导体裸片包括多个第二片上端接电路，每个所述第二片上端接电路具有对所述第一片上端接控制信号作出响应的片上端接；以及
第二引脚，所述第二引脚被配置为接收从所述第二半导体裸片输出的第二片上端接控制信号，所述第一半导体裸片包括多个第一片上端接电路，每个所述第一片上端接电路具有对所述第二片上端接控制信号作出响应的片上端接。
6.根据权利要求5所述的多芯片封装件，其中，所述第一半导体裸片还包括：
第一片上端接控制信号生成电路，被配置为：
生成所述第一片上端接控制信号，所述第一片上端接控制信号在所述第一半导体裸片执行第一读取操作时在从所述第一半导体裸片输出与突发长度对应的读取数据的第一位之前被激活，并且在输出所述读取数据的最后位之后被去激活；以及
将所述第一片上端接控制信号输出到所述第一引脚。
7.根据权利要求6所述的多芯片封装件，其中，所述第一半导体裸片还包括：
多个第一数据输入/输出焊盘，所述多个第一片上端接电路分别包括在所述多个第一数据输入/输出焊盘中；以及
第一片上端接电路控制电路，所述第一片上端接电路控制电路被配置为：在所述第二半导体裸片执行第二读取操作时，基于从所述第二半导体裸片传送的所述第二片上端接控制信号，控制每个所述第一片上端接电路的片上端接。
8.根据权利要求7所述的多芯片封装件，其中，所述第一半导体裸片还包括连接电路，所述连接电路被配置为：
将由所述第一片上端接控制信号生成电路生成的所述第一片上端接控制信号传送到所述第一引脚；以及
将通过所述第二引脚接收的所述第二片上端接控制信号传送到所述第一片上端接电路控制电路。
9.根据权利要求7所述的多芯片封装件，其中，所述第二半导体裸片包括：
第三引脚，所述第三引脚被配置为接收从所述第一半导体裸片输出的所述第一片上端接控制信号；以及
第四引脚，所述第四引脚被配置为将所述第二片上端接控制信号输出到所述第一半导体裸片。
10.根据权利要求9所述的多芯片封装件，所述多芯片封装件还包括：
印刷电路板，所述印刷电路板包括第一印刷电路板引脚和第二印刷电路板引脚；
第一传输线，所述第一传输线连接所述第一引脚、所述第一印刷电路板引脚和所述第三引脚；以及
第二传输线，所述第二传输线连接所述第二引脚、所述第二印刷电路板引脚和所述第四引脚。
11.根据权利要求9所述的多芯片封装件，其中，所述第二半导体裸片还包括第二片上端接控制信号生成电路，所述第二片上端接控制信号生成电路被配置为：
生成所述第二片上端接控制信号，所述第二片上端接控制信号在所述第二半导体裸片执行第一读取操作时在从所述第二半导体裸片输出与突发长度对应的读取数据的第一位之前被激活，并且在输出所述读取数据的最后位之后被去激活；以及
将所述第二片上端接控制信号输出到所述第四引脚。
12.根据权利要求11所述的多芯片封装件，其中，所述第二半导体裸片还包括：
多个第二数据输入/输出焊盘，所述多个第二片上端接电路分别包括在所述多个第二数据输入/输出焊盘中；以及
第二片上端接电路控制电路，所述第二片上端接电路控制电路被配置为：在所述第一半导体裸片执行第二读取操作时，基于从所述第一半导体裸片传送的所述第一片上端接控制信号，控制每个所述第二片上端接电路的片上端接。
13.根据权利要求12所述的多芯片封装件，其中，所述第二半导体裸片还包括连接电路，所述连接电路被配置为：
将由所述第二片上端接控制信号生成电路生成的所述第二片上端接控制信号传送到所述第四引脚；以及
将通过所述第三引脚接收到的所述第一片上端接控制信号传送到所述第二片上端接电路控制电路。
14.一种存储***，所述存储***包括：
多芯片封装件，所述多芯片封装件包括第一半导体裸片和第二半导体裸片；以及
存储控制器，所述存储控制器被配置为控制所述多芯片封装件的操作，
其中，所述第一半导体裸片包括：
第一引脚，所述第一引脚被配置为将第一片上端接控制信号输出到所述第二半导体裸片，所述第二半导体裸片包括多个第二片上端接电路，每个所述第二片上端接电路具有对所述第一片上端接控制信号作出响应的片上端接；以及
第二引脚，所述第二引脚被配置为接收从所述第二半导体裸片输出的第二片上端接控制信号，所述第一半导体裸片包括多个第一片上端接电路，每个所述第一片上端接电路具有对所述第二片上端接控制信号作出响应的片上端接。
15.根据权利要求14所述的存储***，其中，所述第二半导体裸片包括：
第三引脚，所述第三引脚被配置为接收从所述第一半导体裸片输出的所述第一片上端接控制信号；以及
第四引脚，所述第四引脚被配置为将所述第二片上端接控制信号输出到所述第一半导体裸片。
16.根据权利要求15所述的存储***，其中，所述多芯片封装件还包括：
印刷电路板，所述印刷电路板包括第一印刷电路板引脚和第二印刷电路板引脚；
第一传输线，所述第一传输线连接所述第一引脚、所述第一印刷电路板引脚和所述第三引脚；以及
第二传输线，所述第二传输线连接所述第二引脚、所述第二印刷电路板引脚和所述第四引脚。
17.根据权利要求15所述的存储***，其中，所述第一半导体裸片还包括：
片上端接控制信号生成电路，所述片上端接控制信号生成电路被配置为，当在所述第一半导体裸片中执行第一读取操作的同时在所述第二半导体裸片中未执行第二读取操作时：
生成所述第一片上端接控制信号，所述第一片上端接控制信号在从所述第一半导体裸片输出与突发长度对应的读取数据的第一位之前被激活，并且在输出所述读取数据的最后位之后被去激活；以及
将所述第一片上端接控制信号输出到所述第一引脚。
18.根据权利要求17所述的存储***，其中，所述第二半导体裸片还包括：
多个数据输入/输出焊盘，所述多个第二片上端接电路分别包括在所述多个数据输入/输出焊盘中；以及
片上端接电路控制电路，所述片上端接电路控制电路被配置为：基于通过所述第三引脚接收的所述第一片上端接控制信号，将每个所述第二片上端接电路的片上端接控制为设定在片上端接读取操作状态下。
19.根据权利要求15所述的存储***，其中，所述第二半导体裸片还包括：
片上端接控制信号生成电路，所述片上端接控制信号生成电路被配置为，当在所述第二半导体裸片中执行第二读取操作的同时在所述第一半导体裸片中未执行第一读取操作时：
生成所述第二片上端接控制信号，所述第二片上端接控制信号在从所述第二半导体裸片输出与突发长度对应的读取数据的第一位之前被激活，并且在输出所述读取数据的最后位之后被去激活；以及
将所述第二片上端接控制信号输出到所述第四引脚。
20.根据权利要求19所述的存储***，其中，所述第一半导体裸片还包括：
多个数据输入/输出焊盘，所述多个第一片上端接电路分别包括在所述多个数据输入/输出焊盘中；以及
片上端接电路控制电路，所述片上端接电路控制电路被配置为：基于通过所述第二引脚接收的所述第二片上端接控制信号，将每个所述第一片上端接电路的片上端接控制为设定在片上端接读取操作状态下。
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