KR20140028421A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 반도체 장치 및 그 제조 방법에 관한 것이다. 본 기술에 따른 반도체 장치는, 기판 상부에 형성된 배선층; 상기 배선층 상부에 순차로 적층된 제1 금속층 패턴, 장벽층 패턴 및 제2 금속층 패턴으로 이루어진 연결 구조물; 상기 연결 구조물의 상단에 접속되는 셀 트랜지스터; 및 상기 셀 트랜지스터의 상단에 접속되는 저장 소자를 포함할 수 있다. 본 기술에 따르면, 기판의 접합 계면에 장벽층을 형성함으로써 비정상적인 실리사이드화를 방지할 수 있으며, 티타늄(Ti)-실리콘(Si) 접합을 통해 기판의 접합 강도를 향상시킬 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 기판 접합을 통해 형성하는 반도체 장치 및 그 제조 방법에 관한 것이다.
복수의 반도체 기판을 접합하여 메모리 소자의 집적도를 증가시키는 기판 접합(Wafer Bonding) 기술이 개발되고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 소정의 하부 구조물(미도시됨)이 형성된 제1 기판(10)을 준비한다. 제1 기판(10)은 억셉터(Acceptor) 기판으로서, 단결정 실리콘(Si)과 같은 반도체 기판을 기반으로 할 수 있다.
이어서, 제1 기판(10) 상의 층간 절연막(12) 내부에 형성된 복수의 배선(14) 및 복수의 콘택 플러그(16)로 이루어진 배선층을 형성한 후, 이 배선층이 형성된 제1 기판(10) 상에 제1 텅스텐층(18)을 형성한다.
도 1b를 참조하면, 제1 기판(10)의 제1 텅스텐층(18) 상에 접합시킬 제2 기판(20)을 준비한 후, 제2 기판(20) 상에 제2 텅스텐층(22)을 형성한다. 제2 기판(20)은 도너(Donor) 기판으로서, 단결정 실리콘(Si)과 같은 반도체 기판을 기반으로 할 수 있다.
도 1c를 참조하면, 제1 텅스텐층(18)과 제2 텅스텐층(22)이 마주하도록 제1 기판(10)과 제2 기판(20)을 접합한다. 이때, 제1 기판(10)과 제2 기판(20) 간의 접합 강도를 증가시키기 위해 열처리 공정을 수행할 수 있다. 그런데 이러한 종래 기술에 의하면 아래와 같은 문제가 있다.
도 2는 열처리 온도에 따른 접합 강도를 나타내는 그래프("Electronic Components and Technology Conference, pp. 1359-1363, 2010"에서 인용함)이다.
도 2를 참조하면, 일반적으로 기판 접합 후에 수행되는 열처리 온도(Post Bonding Annealing Temperature)가 높아질수록 기판의 접합 강도(Bonding Energy)도 높아지는 경향이 있다. 그런데 텅스텐(W)/텅스텐(W) 접합의 경우 실리콘 산화물(SiO2)/실리콘 산화물(SiO2) 접합 등에 비해 접합 강도가 현저히 낮은 것을 확인할 수 있다.
도 3은 종래 기술에 따른 반도체 장치를 나타내는 전자 현미경 사진이다.
도 3을 참조하면, 종래 기술에 따른 기판 접합 시에 수행된 열처리 공정에 의해 텅스텐층(W)이 실리콘(Si)과 반응하여 비정상적인 텅스텐 실리사이드(WSix)가 형성될 수 있다. 이렇게 비정상적으로 형성된 텅스텐 실리사이드(WSix)는 기판 접합의 신뢰성을 저하시키는 요인이 되고 있다.
본 발명의 일 실시예는, 기판의 접합 계면에 형성된 장벽층에 의해 비정상적인 실리사이드화가 방지되며, 티타늄(Ti)-실리콘(Si) 접합을 통해 기판의 접합 강도가 향상된 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판 상부에 형성된 배선층; 상기 배선층 상부에 순차로 적층된 제1 금속층 패턴, 장벽층 패턴 및 제2 금속층 패턴으로 이루어진 연결 구조물; 상기 연결 구조물의 상단에 접속되는 셀 트랜지스터; 및 상기 셀 트랜지스터의 상단에 접속되는 저장 소자를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 기판 상부에 배선층을 형성하는 단계; 상기 배선층 상부에 제1 금속층, 장벽층 및 제2 금속층을 순차로 적층하는 단계; 제2 기판에 불순물층을 형성하는 단계; 및 상기 제2 금속층과 상기 불순물층이 마주하도록 상기 제1 기판과 상기 제2 기판을 접합하는 단계를 포함할 수 있다.
본 기술에 따르면, 기판의 접합 계면에 장벽층을 형성함으로써 비정상적인 실리사이드화를 방지할 수 있으며, 티타늄(Ti)-실리콘(Si) 접합을 통해 기판의 접합 강도를 향상시킬 수 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2는 열처리 온도에 따른 접합 강도를 나타내는 그래프이다.
도 3은 종래 기술에 따른 반도체 장치를 나타내는 전자 현미경 사진이다.
도 4a 내지 도 4j는 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5d는 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 전자 현미경 사진이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 4a 내지 도 4j는 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 4j는 본 발명의 제1 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 4a 내지 도 4i는 도 4j의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다.
도 4a를 참조하면, 소정의 하부 구조물(미도시됨)이 형성된 제1 기판(100)을 준비한다. 제1 기판(100)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판, 사파이어(Sapphire) 기판, SOI(Silicon-On-Insulator) 기판 또는 SGOI(Silicon-Germanium-On-Insulator) 기판을 기반으로 할 수 있다. 특히, 제1 기판(100)은 억셉터(Acceptor) 기판으로서, 본 단면도에는 도시되지 않았으나 반도체 장치를 구동하기 위한 주변 회로 소자를 포함할 수 있다. 이러한 주변 회로 소자는 후술하는 셀 트랜지스터, 저장 소자 등을 제어하며, 이들에 필요한 전압을 생성하는 등의 역할을 한다.
이어서, 제1 기판(100) 상부에 다층의 배선층을 형성한다. 상기 배선층은 구체적으로 다음과 같은 과정에 의해 형성될 수 있다. 우선, 제1 기판(100) 상에 제1 층간 절연막(102)을 형성한 후, 제1 층간 절연막(102)을 선택적으로 식각하여 제1 층간 절연막(102)을 관통하는 콘택 홀(미도시됨)을 형성한다. 그 후에, 상기 콘택 홀 내에 도전 물질을 매립하여 제1 콘택 플러그(104)를 형성하고 나서 제1 콘택 플러그(104)의 상단에 접속되는 제1 배선(106)을 형성한다. 제1 배선(106)은 당업자에게 잘 알려진 다마신(Damascene) 공정 등을 통해 형성할 수 있으며, 제1 콘택 플러그(104)를 통해 제1 기판(100)에 형성된 상기 주변 회로 소자에 접속될 수 있다.
여기서, 제1 층간 절연막(102)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS(Tetra Ethyl Ortho Silicate), BSG(Boron Silicate Glass), PSG(Phosphorus Silicate Glass), FSG(Fluorinated Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), SOG(Spin On Glass) 중 어느 하나 이상으로 형성할 수 있다. 또한, 제1 콘택 플러그(104) 및 제1 배선(106)은 도전 물질, 예컨대 도핑된 폴리실리콘, 금속 또는 금속 질화물 등을 증착하여 형성할 수 있다.
이어서, 위와 같은 방식으로 제2 및 제3 층간 절연막(108, 114), 제2 및 제3 콘택 플러그(110, 116) 및 제2 배선(112)을 형성할 수 있다. 한편, 본 실시예에서는 제1 및 제2 배선(106, 112), 즉 배선층이 2개 층으로 형성될 수 있으나 본 발명이 이에 한정되는 것은 아니며, 그 이하 또는 그 이상으로도 적층할 수 있다.
도 4b를 참조하면, 상기 배선층이 형성된 제1 기판(100) 상에 제1 금속층(118)을 형성한다. 제1 금속층(118)은 비저항이 작은 금속, 예컨대 텅스텐(W), 구리(Cu), 금(Au) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 어느 하나 이상을 증착하여 형성할 수 있다.
이어서, 제1 금속층(118) 상에 장벽층(120)을 형성한다. 장벽층(120)은 제1 금속층(118)이 실리콘(Si)과 반응하여 비정상적으로 실리사이드화(Silicidation)되는 것을 방지하기 위한 것으로서, 금속 질화물 또는 질화된 금속 실리사이드 중 어느 하나 이상으로 형성할 수 있다. 예를 들어, 장벽층(120)은 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 질화된 티타늄 실리사이드(TiSiN), 질화된 텅스텐 실리사이드(WSiN) 및 질화된 탄탈륨 실리사이드(TaSiN)로 이루어진 군으로부터 선택된 어느 하나 이상을 50Å 내지 500Å 정도의 두께로 증착하여 형성할 수 있다.
이어서, 장벽층(120) 상에 제2 금속층(122)을 형성한다. 제2 금속층(122)은 실리콘(Si)과의 접합 강도(Bonding Strength)가 높은 금속, 예컨대 티타늄(Ti) 등을 20Å 내지 500Å 정도의 두께로 증착하여 형성할 수 있다.
도 4c를 참조하면, 제1 기판(100)의 제2 금속층(122) 상에 접합시킬 제2 기판(200)을 준비한다. 제2 기판(200)은 도너(Donor) 기판으로서, 단결정 실리콘(Si)을 포함하는 기판을 기반으로 할 수 있다.
이어서, 제2 기판(200)에 제1 불순물층(202), 제2 불순물층(204) 및 제3 불순물층(206)을 형성한다. 제1 내지 제3 불순물층(202, 204, 206)은 이온 주입 공정 등을 통해 p형 또는 n형 불순물을 도핑하여 형성하되, 인접하는 층끼리는 서로 다른 도전형을 갖도록 할 수 있다. 즉, 제1 및 제3 불순물층(202, 206)이 n형이고, 제2 불순물층(204)이 p형인 n/p/n 구조 또는 제1 및 제3 불순물층(202, 206)이 p형이고, 제2 불순물층(204)이 n형인 p/n/p 구조로 형성할 수 있다. 한편, 본 단면도에는 도시되지 않았으나 후속 공정에서 제1 내지 제3 불순물층(202, 204, 206)과 제2 기판(200)을 용이하게 분리시키기 위해 제2 기판(200)과 제1 불순물층(202) 사이에 다공성의(Porous) 분리층을 개재시킬 수 있다.
도 4d를 참조하면, 제2 금속층(122)과 제3 불순물층(206)이 마주하도록 제1 기판(100)과 제2 기판(200)을 접합한다. 이때, 제2 금속층(122)과 제3 불순물층(206) 사이에 일정한 압력을 가하면서 열처리 공정을 수행함으로써 제1 기판(100)과 제2 기판(200) 간의 접합 강도를 증가시킬 수 있다.
도 4e를 참조하면, 제1 내지 제3 불순물층(202, 204, 206)를 제외한 나머지 제2 기판(200)을 제거한다. 이때, 제1 불순물층(202)이 드러날 때까지 연삭(Grinding), 연마(Polishing) 또는 식각(Etching) 공정을 수행함으로써 제2 기판(200)을 제거할 수 있다.
도 4f를 참조하면, 제1 불순물층(202) 상에 하드마스크 패턴(124)을 형성한 후, 이를 식각마스크로 제1 내지 제3 불순물층(202, 204, 206), 제2 금속층(122), 장벽층(120) 및 제1 금속층(118)을 식각하여 제1 내지 제3 불순물층 패턴(202A, 204A, 206A), 제2 금속층 패턴(122A), 장벽층 패턴(120A) 및 제1 금속층 패턴(118A)을 형성한다.
여기서, 제1 내지 제3 불순물층 패턴(202A, 204A, 206A), 제2 금속층 패턴(122A), 장벽층 패턴(120A) 및 제1 금속층 패턴(118A)은 구체적으로 다음과 같은 과정에 의해 형성될 수 있다. 우선, 일 방향으로 연장되는 선형의 제1 하드마스크 패턴(미도시됨)을 식각마스크로 제1 내지 제3 불순물층(202, 204, 206), 제2 금속층(122), 장벽층(120) 및 제1 금속층(118)을 식각한다. 그 후에, 상기 제1 하드마스크 패턴과 교차하는 방향으로 연장되는 선형의 제2 하드마스크 패턴(미도시됨)을 식각마스크로 제1 내지 제3 불순물층(202, 204, 206)을 식각한다.
본 공정 결과, 제1 내지 제3 불순물층 패턴(202A, 204A, 206A)은 제1 기판(100)에 대해 수직으로 돌출된 기둥(Pillar) 형태로, 제2 금속층 패턴(122A), 장벽층 패턴(120A) 및 제1 금속층 패턴(118A)은 선(Line) 형태로 패터닝(Patterning)될 수 있다. 한편, 제2 불순물층 패턴(204A)은 메모리 셀을 제어하는 셀 트랜지스터의 채널로, 제1 및 제3 불순물층 패턴(202A, 206A)은 접합 영역, 즉 소스/드레인으로 이용될 수 있다. 또한, 제1 금속층 패턴(118A), 장벽층 패턴(120A) 및 제2 금속층 패턴(122A)이 순차로 적층된 구조물(이하, 연결 구조물이라 한다.)은 비트 라인으로 이용될 수 있다.
도 4g를 참조하면, 제1 금속층 패턴(118A), 장벽층 패턴(120A), 제2 금속층 패턴(122A) 및 제3 불순물층 패턴(206A)이 순차로 적층된 구조물들 사이의 공간을 매립하는 제4 층간 절연막(126)을 형성한다. 제4 층간 절연막(126)은 산화막 계열의 물질, 예컨대 실리콘 산화막, TEOS, BSG, PSG, FSG, BPSG, SOG 중 어느 하나 이상으로 형성할 수 있다.
이어서, 제4 층간 절연막(126)을 관통하여 제3 콘택 플러그(116)에 접속되는 제4 콘택 플러그(128)를 형성한다. 제4 콘택 플러그(128)는 제4 층간 절연막(126)을 선택적으로 식각하여 제4 층간 절연막(126)을 관통하는 콘택 홀(미도시됨)을 형성한 후, 여기에 도핑된 폴리실리콘, 금속 또는 금속 질화물 등과 같은 도전 물질을 매립하여 형성할 수 있다.
도 4h를 참조하면, 제1 및 제2 불순물층 패턴(202A, 204A)의 측면에 게이트 절연막(미도시됨)을 형성한 후, 제2 불순물층 패턴(204A)의 측면에 전술한 셀 트랜지스터의 게이트 전극(130)을 형성한다. 상기 게이트 절연막은 열 산화(Thermal Oxidation) 공정을 통해 형성된 실리콘 산화막일 수 있으며, 게이트 전극(130)은 도핑된 폴리실리콘, 금속 또는 금속 질화물 등과 같은 도전 물질을 증착하여 형성할 수 있다. 한편, 게이트 전극(130)은 제2 불순물층 패턴(204A)의 측면을 둘러싸면서 일 방향으로 연장되어 제4 콘택 플러그(128)에 접속될 수 있으며, 워드 라인으로 이용될 수 있다.
이어서, 게이트 전극(130)이 형성된 결과물 상에 제5 층간 절연막(132)을 형성한다. 제5 층간 절연막(132)은 제1 불순물층 패턴(202A) 사이의 공간을 매립하는 두께로 산화막 계열의 물질을 증착한 후, 제1 불순물층 패턴(202A)의 상면이 드러날 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다. 한편, 본 공정 결과 제1 불순물층 패턴(202A) 상에 잔류하는 하드마스크 패턴(124)이 제거될 수 있다.
도 4i를 참조하면, 제1 불순물층 패턴(202A) 상에 하부 전극(134), 가변 저항층(136) 및 상부 전극(138)이 순차로 적층된 저장 소자를 형성한다. 상기 저장 소자는 제1 기판(100)에 대해 수직으로 돌출된 기둥 형태를 가질 수 있으며, 전술한 셀 트랜지스터와 함께 메모리 셀을 구성할 수 있다.
여기서, 하부 전극(134) 및 상부 전극(138)은 도전 물질, 예컨대 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물이나 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 크롬(Cr), 코발트(Co), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr) 등의 금속 또는 도핑된 폴리실리콘 등을 포함할 수 있다.
또한, 가변 저항층(136)은 산소 공공(Vacancy)이나 이온의 이동(Migration) 또는 물질의 상변화(Phase Change)에 의해 전기저항이 변하는 구조를 포함하거나, 자기장(Magnetic Field)이나 스핀 전달 토크(Spin Transfer Torque; STT)에 의해 전기저항이 변하는 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 구조를 포함할 수 있다.
여기서, 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 구조는 STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1 - xCaxMnO3) 등의 페로브스카이트(Perovskite) 계열의 물질이나 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O5), 니오븀 산화물(Nb2O5), 코발트 산화물(Co3O4), 니켈 산화물(NiO), 텅스텐 산화물(WO3), 란탄 산화물(La2O3) 등의 전이금속 산화물(Transition Metal Oxide, TMO)을 포함하는 이원산화물을 포함할 수 있으며, 물질의 상변화에 의해 전기저항이 변하는 구조는 열에 의해 결정질 또는 비정질 상태로 변화되는 물질, 예컨대 게르마늄, 안티몬 및 텔루륨이 소정 비율로 결합된 GST(GeSbTe) 등의 칼코게나이드(Chalcogenide) 계열의 물질을 포함할 수 있다.
또한, 상기 자기 터널 접합(MTJ) 구조는 자성 자유층, 자성 고정층 및 이들 사이에 개재되는 장벽층을 포함할 수 있으며, 상기 자성 자유층 및 상기 자성 고정층은 강자성체, 예컨대 철(Fe), 니켈(Ni), 코발트(Co), 가돌리늄(Gd), 디스프로슘(Dy) 또는 이들의 화합물을 포함할 수 있으며, 상기 장벽층은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 실리콘 산화물(SiO2) 등을 포함할 수 있다.
이어서, 상기 저장 소자가 형성된 결과물 상에 제6 층간 절연막(140)을 형성한다. 제6 층간 절연막(140)은 상기 저장 소자들 사이의 공간을 매립하는 두께로 산화막 계열의 물질을 증착한 후, 상부 전극(138)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 4j를 참조하면, 제4 내지 제6 층간 절연막(126, 132, 140)을 관통하여 제3 콘택 플러그(116)에 접속되는 제5 콘택 플러그(142)를 형성한다. 제5 콘택 플러그(142)는 제4 내지 제6 층간 절연막(126, 132, 140)을 선택적으로 식각하여 제4 콘택 플러그(128)에 접속되지 않은 제3 콘택 플러그(116)를 노출시키는 콘택 홀(미도시됨)을 형성한 후, 여기에 도핑된 폴리실리콘, 금속 또는 금속 질화물 등과 같은 도전 물질을 매립하여 형성할 수 있다.
이어서, 상부 전극(138)에 접속되는 제3 배선(144)을 형성한다. 제3 배선(144)은 도핑된 폴리실리콘, 금속 또는 금속 질화물 등과 같은 도전 물질을 증착하여 형성할 수 있다. 한편, 제3 배선(144)은 일 방향으로 연장되어 제5 콘택 플러그(142)에 접속될 수 있으며, 이를 통해 상기 배선층에 연결될 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 4j에 도시된 것과 같은 본 발명의 제1 실시예에 따른 반도체 장치가 제조될 수 있다.
도 4j를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는, 제1 기판(100) 상부에 형성된 배선층, 상기 배선층 상부에 순차로 적층된 제1 금속층 패턴(118A), 장벽층 패턴(120A) 및 제2 금속층 패턴(122A)으로 이루어진 연결 구조물, 상기 연결 구조물의 상단에 접속되는 셀 트랜지스터; 및 상기 셀 트랜지스터의 상단에 접속되는 저장 소자를 포함할 수 있다.
상기 배선층은 제1 및 제2 배선(106, 112)을 포함할 수 있으며, 장벽층 패턴(120A)은 금속 질화물 또는 질화된 금속 실리사이드 중 어느 하나 이상을 포함할 수 있다. 또한, 제1 금속층 패턴(118A)은 비저항이 작은 금속, 예컨대 텅스텐(W), 구리(Cu), 금(Au) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있으며, 제2 금속층 패턴(122A)은 실리콘(Si)과의 접합 강도가 높은 금속, 예컨대 티타늄(Ti) 등을 포함할 수 있다.
상기 셀 트랜지스터는 제1 기판(100)에 대해 수직으로 돌출된 제1 내지 제3 불순물층 패턴(202A, 204A, 206A) 및 제2 불순물층 패턴(204A)의 측면에 접하는 게이트 전극(130)을 포함할 수 있다. 제1 내지 제3 불순물층 패턴(202A, 204A, 206A)은 실리콘(Si)을 포함할 수 있으며, 특히 제2 불순물층 패턴(204A)은 셀 트랜지스터의 채널로, 제1 및 제3 불순물층 패턴(202A, 206A)은 접합 영역, 즉 소스/드레인으로 이용될 수 있다.
상기 저장 소자는 하부 전극(134) 및 이와 이격된 상부 전극(138)을 포함할 수 있으며, 하부 전극(134)과 상부 전극(138) 사이에 가변 저항층(136)이 개재될 수 있다. 가변 저항층(136)은 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하거나, 자기장이나 스핀 전달 토크(STT)에 의해 전기저항이 변하는 자기 터널 접합(MTJ) 구조를 포함할 수 있다. 한편, 상기 저장 소자는 제3 배선(144) 및 제5 콘택 플러그(142)를 통해 상기 배선층에 연결될 수 있다.
도 5a 내지 도 5d는 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다. 먼저, 제1 실시예와 동일하게 도 4a 내지 도 4g의 공정을 수행한 후, 도 5a의 공정을 수행한다.
도 5a를 참조하면, 제1 및 제2 불순물층 패턴(202A, 204A)의 측면에 게이트 절연막(미도시됨)을 형성한 후, 제2 불순물층 패턴(204A)의 측면에 전술한 셀 트랜지스터의 게이트 전극(130)을 형성한다. 게이트 전극(130)은 도핑된 폴리실리콘, 금속 또는 금속 질화물 등과 같은 도전 물질을 증착하여 형성할 수 있으며, 제2 불순물층 패턴(204A)의 측면을 둘러싸면서 일 방향으로 연장되어 제4 콘택 플러그(128)에 접속될 수 있다.
이어서, 제1 불순물층 패턴(202A) 상에 잔류하는 하드마스크 패턴(124)을 제거한 후, 제1 불순물층 패턴(202A)을 덮는 제5 층간 절연막(300)을 형성한다. 제5 층간 절연막(300)은 후술하는 커패시터가 충분한 정전 용량(Capacitance)을 가질 수 있을 정도의 두께로 산화막 계열의 물질, 예컨대 실리콘 산화막, TEOS, BSG, PSG, FSG, BPSG, SOG 중 어느 하나 이상을 증착하여 형성할 수 있다.
도 5b를 참조하면, 제5 층간 절연막(300)을 선택적으로 식각하여 제1 불순물층 패턴(202A)의 상면을 노출시키는 홀(H)을 형성한 후, 홀(H)의 내벽에 커패시터의 하부 전극(302)을 형성한다. 홀(H)은 제1 기판(100)과 평행한 평면상에서 볼 때 원 또는 타원 모양을 가질 수 있으며, 하부 전극(302)은 도핑된 폴리실리콘, 금속 또는 금속 질화물 등과 같은 도전 물질을 콘포멀(Conformal)하게 증착하여 형성할 수 있다.
도 5c를 참조하면, 하부 전극(302)이 형성된 결과물 상에 제6 층간 절연막(304)을 형성한 후, 제6 층간 절연막(304)을 선택적으로 식각하여 하부 전극(302)을 노출시킨다. 제6 층간 절연막(304)은 산화막 계열의 물질, 예컨대 실리콘 산화막, TEOS, BSG, PSG, FSG, BPSG, SOG 중 어느 하나 이상을 증착하여 형성할 수 있다.
이어서, 노출된 하부 전극(302)의 표면에 유전막(미도시됨)을 형성한 후, 하부 전극(302)의 상부에 커패시터의 상부 전극(306)을 형성한다. 상기 유전막은 유전율이 큰 물질을 콘포멀하게 증착하여 형성할 수 있으며, 상부 전극(306)은 도핑된 폴리실리콘, 금속 또는 금속 질화물 등과 같은 도전 물질을 증착하여 기둥 형태로 형성할 수 있다.
도 5d를 참조하면, 제4 내지 제6 층간 절연막(126, 300, 304)을 관통하여 제3 콘택 플러그(116)에 접속되는 제5 콘택 플러그(308)를 형성한다. 제5 콘택 플러그(308)는 제4 내지 제6 층간 절연막(126, 300, 304)을 선택적으로 식각하여 제4 콘택 플러그(128)에 접속되지 않은 제3 콘택 플러그(116)를 노출시키는 콘택 홀(미도시됨)을 형성한 후, 여기에 도핑된 폴리실리콘, 금속 또는 금속 질화물 등과 같은 도전 물질을 매립하여 형성할 수 있다.
이어서, 상부 전극(306)에 접속되는 제3 배선(310)을 형성한다. 제3 배선(310)은 도핑된 폴리실리콘, 금속 또는 금속 질화물 등과 같은 도전 물질을 증착하여 형성할 수 있다. 한편, 제3 배선(310)은 일 방향으로 연장되어 제5 콘택 플러그(308)에 접속될 수 있으며, 이를 통해 상기 배선층에 연결될 수 있다.
이상의 제2 실시예는 하부 전극(302), 상부 전극(306) 및 이들 사이에 개재되는 유전막으로 이루어지는 커패시터를 저장 소자로 이용한다는 점에서 제1 실시예와 차이가 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 전자 현미경 사진이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 기판 접합(Wafer Bonding) 시에 수행된 열처리 공정에 의해 제2 금속층(미도시됨)이 실리콘(Si)과 반응하여 티타늄 실리사이드(TiSix)가 형성될 수 있다. 티타늄 실리사이드(TiSix)는 접촉 저항을 감소시키는 역할을 하며, 특히 장벽층(BM)이 제1 금속층(W)과 실리콘(Si)의 반응을 억제함으로써 비정상적인 실리사이드가 형성되지 않은 것을 확인할 수 있다.
이상에서 설명한 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법에 의하면, 기판의 접합 계면에 장벽층을 형성함으로써 비정상적인 실리사이드화를 방지할 수 있으며, 티타늄(Ti)-실리콘(Si) 접합을 통해 기판의 접합 강도를 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 제1 기판 102 : 제1 층간 절연막
104 : 제1 콘택 플러그 106 : 제1 배선
108 : 제2 층간 절연막 110 : 제2 콘택 플러그
112 : 제2 배선 114 : 제3 층간 절연막
116 : 제3 콘택 플러그 118A : 제1 금속층 패턴
120A : 장벽층 패턴 122A : 제2 금속층 패턴
124 : 하드마스크 패턴 126 : 제4 층간 절연막
128 : 제4 콘택 플러그 130 : 게이트 전극
132 : 제5 층간 절연막 134 : 하부 전극
136 : 가변 저항층 138 : 상부 전극
140 : 제6 층간 절연막 142 : 제5 콘택 플러그
144 : 제3 배선 200 : 제2 기판
202A : 제1 불순물층 패턴 204A : 제2 불순물층 패턴
206A : 제3 불순물층 패턴 300 : 제5 층간 절연막
302 : 하부 전극 304 : 제6 층간 절연막
306 : 상부 전극 308 : 제5 콘택 플러그
310 : 제3 배선

Claims (20)

  1. 기판 상부에 형성된 배선층;
    상기 배선층 상부에 순차로 적층된 제1 금속층 패턴, 장벽층 패턴 및 제2 금속층 패턴으로 이루어진 연결 구조물;
    상기 연결 구조물의 상단에 접속되는 셀 트랜지스터; 및
    상기 셀 트랜지스터의 상단에 접속되는 저장 소자를 포함하는
    반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 금속층 패턴은, 텅스텐, 구리, 금 및 알루미늄으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는
    반도체 장치.
  3. 제1 항에 있어서,
    상기 장벽층 패턴은, 금속 질화물 또는 질화된 금속 실리사이드 중 어느 하나 이상을 포함하는
    반도체 장치.
  4. 제1 항에 있어서,
    상기 제2 금속층 패턴은, 티타늄을 포함하는
    반도체 장치.
  5. 제1 항에 있어서,
    상기 셀 트랜지스터는, 상기 기판에 대해 수직으로 돌출된 불순물층 패턴을 포함하는
    반도체 장치.
  6. 제5 항에 있어서,
    상기 불순물층 패턴은, 실리콘을 포함하는
    반도체 장치.
  7. 제1 항에 있어서,
    상기 저장 소자는, 하부 전극 및 상기 하부 전극과 이격된 상부 전극을 포함하고,
    상기 하부 전극과 상기 상부 전극 사이에 가변 저항층 또는 유전막이 개재되는
    반도체 장치.
  8. 제7 항에 있어서,
    상기 가변 저항층은, 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하는
    반도체 장치.
  9. 제7 항에 있어서,
    상기 가변 저항층은, 자기장이나 스핀 전달 토크에 의해 전기저항이 변하는 자기 터널 접합 구조를 포함하는
    반도체 장치.
  10. 제1 항에 있어서,
    상기 저장 소자는, 상기 배선층에 연결되는
    반도체 장치.
  11. 제1 기판 상부에 배선층을 형성하는 단계;
    상기 배선층 상부에 제1 금속층, 장벽층 및 제2 금속층을 순차로 적층하는 단계;
    제2 기판에 불순물층을 형성하는 단계; 및
    상기 제2 금속층과 상기 불순물층이 마주하도록 상기 제1 기판과 상기 제2 기판을 접합하는 단계를 포함하는
    반도체 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 금속층은, 텅스텐, 구리, 금 및 알루미늄으로 이루어진 군으로부터 선택된 어느 하나 이상으로 형성하는
    반도체 장치의 제조 방법.
  13. 제11 항에 있어서,
    상기 장벽층은, 금속 질화물 또는 질화된 금속 실리사이드 중 어느 하나 이상으로 형성하는
    반도체 장치의 제조 방법.
  14. 제11 항에 있어서,
    상기 제2 금속층은, 티타늄으로 형성하는
    반도체 장치의 제조 방법.
  15. 제11 항에 있어서,
    상기 불순물층은, 인접하는 층끼리 서로 다른 도전형을 갖는 복수의 층으로 이루어지는
    반도체 장치의 제조 방법.
  16. 제11 항에 있어서,
    상기 제1 기판과 상기 제2 기판 접합 단계 후에,
    상기 불순물층을 선택적으로 식각하여 불순물층 패턴을 형성하는 단계; 및
    상기 불순물층 패턴의 측면에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 게이트 전극 형성 단계 후에,
    상기 불순물층 패턴의 상단에 접속되는 저장 소자를 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 저장 소자는, 하부 전극, 가변 저항층 및 상부 전극을 순차로 적층하여 형성하는
    반도체 장치의 제조 방법.
  19. 제17 항에 있어서,
    상기 저장 소자 형성 단계는,
    상기 불순물층 패턴을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 선택적으로 식각하여 상기 불순물층 패턴을 노출시키는 홀을 형성하는 단계;
    상기 홀의 내벽에 하부 전극을 형성하는 단계;
    상기 하부 전극의 표면에 유전막을 형성하는 단계; 및
    상기 하부 전극의 상부에 상부 전극을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  20. 제17 항에 있어서,
    상기 저장 소자 형성 단계 후에,
    상기 저장 소자의 상단에 접속되는 배선을 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
KR1020120094641A 2012-08-29 2012-08-29 반도체 장치 및 그 제조 방법 KR20140028421A (ko)

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