KR20140024817A - 반도체 기억 장치 및 반도체 기억 장치의 제어 방법 - Google Patents

반도체 기억 장치 및 반도체 기억 장치의 제어 방법 Download PDF

Info

Publication number
KR20140024817A
KR20140024817A KR1020130098062A KR20130098062A KR20140024817A KR 20140024817 A KR20140024817 A KR 20140024817A KR 1020130098062 A KR1020130098062 A KR 1020130098062A KR 20130098062 A KR20130098062 A KR 20130098062A KR 20140024817 A KR20140024817 A KR 20140024817A
Authority
KR
South Korea
Prior art keywords
potential
bit line
level
voltage
transistor
Prior art date
Application number
KR1020130098062A
Other languages
English (en)
Other versions
KR101564140B1 (ko
Inventor
다카시 오자와
Original Assignee
후지쯔 세미컨덕터 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 세미컨덕터 가부시키가이샤 filed Critical 후지쯔 세미컨덕터 가부시키가이샤
Publication of KR20140024817A publication Critical patent/KR20140024817A/ko
Application granted granted Critical
Publication of KR101564140B1 publication Critical patent/KR101564140B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

반도체 메모리 장치(10)는 워드선(WL0, WL1), 그 워드선과 교차하는 비트선 쌍(B00, xB00, B11, xB11), 및 워드선과 비트선 쌍이 교차하는 위치에 배열되는 메모리 셀(C000 내지 C111)를 포함한다. 워드선 중 하나와 대응하여 배열되는 워드선 드라이버(21)는 제1 전압(VD1) 또는 제2 전압(VDD)을 출력한다. 전위 검출 회로(BD00)는 적어도 하나의 비트선 쌍과 대응하여 배열되어, 비트선 쌍의 전위를 검출하고 검출 신호(DS00)를 생성한다. 워드선 전압 조정 회로(31)는 전위 검출 회로로부터의 검출 신호에 따라서, 워드선 드라이버의 출력 전압을 제1 전압으로부터 제2 전압으로 변경한다. 센스 앰프(SA0)는 액세스를 위한 비드선 쌍 중 선택된 하나의 전위차를 증폭한다.

Description

반도체 기억 장치 및 반도체 기억 장치의 제어 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR CONTROLLING SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치 및 반도체 기억 장치의 제어 방법에 관한 것이다.
SRAM(Static Random Access Memory)은 반도체 기억 장치 중 하나의 타입이다. SRAM은 데이터를 저장하는 메모리 셀을 포함한다. 메모리 셀은 매트릭스형으로 배열되어 있다. SRAM은 메모리 셀의 행방향으로 연장되는 복수의 워드선과, 메모리 셀의 열방향으로 연장되는 복수의 비트선 쌍을 포함한다. 각 메모리 셀은 대응하는 워드선과 비트선 쌍에 연결되어 있다.
SRAM은 어드레스 신호에 응답하여 워드선 중 하나를 활성화한다. 워드선의 활성화에 의해 액세스된 트랜지스터를 온시킨다. 또한, SRAM은 비트선 쌍 중 하나를 어드레스 신호에 응답하여 선택한다. 온 상태의 액세스된 트랜지스터에 의해 선택된 비트선 쌍에 연결된 메모리 셀이 액세스의 대상이 된다. SRAM은 액세스된 메모리 셀에 대하여, 기록 동작과 판독 동작을 수행한다.
전술한 바와 같이, 행방향으로 배열된 복수의 메모리 셀은 대응하는 하나의 워드선에 연결되어 있다. 따라서, 하나의 워드선이 활성화될 때, 그 워드선에 연결된 복수의 메모리 셀의 메모리 노드는 대응하는 비트선 쌍에 연결된다. 활성화된 워드선에 연결된 메모리 셀 중에서, 선택되지 않은 비트선 쌍에 연결된 메모리 셀의 메모리 노드의 전위는 대응하는 비트선 쌍의 전위에 의해 반전될 수 있다. 즉, 선택되지 않은 비트선 쌍에 연결된 메모리 셀에 저장된 데이터는 파괴될 수 있다.
데이터의 파괴를 방지하기 위하여, WO 2009/041471호는 센스 앰프를 각 비트선 쌍에 연결하는 것을 개시하고 있다. 이 방법에 있어서, 예컨대, 기록 동작 동안에, 센스 앰프는 각 비트선 쌍의 전위를 고전위측의 전원 전압과 저전위측의 전원 전압으로 설정한다. 그 후, 라이트 앰프는 선택된 비트선 쌍의 전위를 입력 데이터에 따라서 변경한다. 이러한 방식으로, 센스 앰프를 이용하여, 각 비트선 쌍의 전위를 메모리 셀에 의해 유지된 레벨에 대응시킨다. 이에 의해 메모리 셀의 데이터 반전을 방지한다.
그러나, 전술한 방법에 있어서는, 각 비트선 쌍에 센스 앰프를 연결하고, 판독 동작 또는 기록 동작이 수행될 때마다 모든 센스 앰프를 구동해야 한다. 이는 반도체 기억 장치의 전력 소비를 증가시킨다.
본 발명의 일 양태는 복수의 워드선을 포함하는 반도체 기억 장치이다. 복수의 비트선 쌍은 상기 워드선과 교차한다. 복수의 메모리 셀은 워드선과 비트선 쌍이 교차하는 위치에 대응하여 배열된다. 워드선 드라이버는 상기 워드선 중 하나에 대응하여 배열된다. 워드선 드라이버는 제1 전압 또는 상기 제1 전압보다 높은 제2 전압을 출력한다. 전위 검출 회로는 상기 비트선 쌍 중 적어도 하나에 대응하여 배열된다. 전위 검출 회로는 적어도 하나의 비트선 쌍의 전위를 검출하고, 검출 신호를 생성한다. 워드선 전압 조정 회로는 워드선 드라이버의 출력 전압을 상기 전위 검출 회로로부터의 검출 신호에 따라서 제1 전압으로부터 제2 전압으로 변경한다. 센스 앰프는 액세스를 위한 비트선 쌍 중 선택된 하나의 전위차를 증폭한다.
상기 양태에 따르면, 메모리 셀의 데이터 파괴를 감소시킬 수 있다.
실시형태와 그 실시형태의 목적 및 이점은 첨부 도면과 함께 현재의 바람직한 실시형태의 이하의 설명을 참조할 때 가장 잘 이해될 수 있다.
도 1은 제1 실시형태의 반도체 메모리 장치의 블록도이다.
도 2는 제1 실시형태의 반도체 메모리 장치의 일부 회로도이다.
도 3은 제1 실시형태의 반도체 메모리 장치의 동작을 도시하는 파형도이다.
도 4는 제1 실시형태의 반도체 메모리 장치의 동작을 도시하는 파형도이다.
도 5는 제2 실시형태의 반도체 메모리 장치의 일부 회로도이다.
도 6은 제2 실시형태의 반도체 메모리 장치의 동작을 도시하는 파형도이다.
도 7은 제2 실시형태의 반도체 메모리 장치의 동작을 도시하는 파형도이다.
도 8은 제3 실시형태의 반도체 메모리 장치의 블록도이다.
도 9는 제3 실시형태의 반도체 메모리 장치의 일부 회로도이다.
도 10은 제3 실시형태의 반도체 메모리 장치의 동작을 도시하는 파형도이다.
도 11은 제3 실시형태의 반도체 메모리 장치의 동작을 도시하는 파형도이다.
도 12는 제4 실시형태의 반도체 메모리 장치의 일부 회로도이다.
도 13은 제4 실시형태의 반도체 메모리 장치의 동작을 도시하는 파형도이다.
도 14는 제4 실시형태의 반도체 메모리 장치의 동작을 도시하는 파형도이다.
이제 도 1 내지 도 4를 참조하여 제1 실시형태를 설명한다.
도 1에 도시된 바와 같이, 반도체 메모리 장치(10)는 기록 인에이블 신호(WE), 클록 신호(CLK), 로우 어드레스 신호(RA), 및 컬럼 어드레스 신호(CA)에 기초하여 액세스의 대상으로서 선택된 메모리 셀에 대하여 기록 동작 및 판독 동작을 수행한다.
기록 인에이블 신호(WE) 및 클록 신호(CLK)는 내부 제어 신호 생성 회로(11)에 공급되며, 로우 어드레스 신호(RA) 및 컬럼 어드레스 신호(CA)는 제1 디코더(12)에 공급된다. 클록 신호(CLK)는 정해진 사이클의 펄스 신호이다. 기록 인에이블 신호(WE)는 데이터가 반도체 메모리 장치(10)에 기록될 때 활성화된다. 내부 제어 신호 생성 회로(11)는 기록 인에이블 신호(WE)와 클록 신호(CLK)에 기초하여, 디코더 제어 신호(DEC), 라이트 앰프(amplifier) 제어 신호(WAE), 및 센스 앰프 제어 신호(SAE)를 생성한다.
제1 디코더(12)는 예컨대, 복수의 블록 중 하나를 선택하는 프리-로우 디코더와, 선택된 블록의 비트선 쌍을 선택하는 컬럼 디코더를 포함한다. 또, 블록들은 동일한 구성을 가지므로, 하나의 블록만을 도 1에 도시한다. 프리-로우 디코더는 로우 어드레스 신호(RA)에 포함되는 하나의 비트 또는 복수 비트의 로우 어드레스(예컨대, 상위 1비트의 로우 어드레스)에 기초하여, 블록 선택 신호(BSL)를 생성한다. 컬럼 디코더는 컬럼 어드레스 신호(CA)를 디코드하여 컬럼 선택 신호(CSL)를 생성한다.
하나의 블록은 제2 디코더(13), 복수(도 1에서는 2개)의 워드선 드라이버(21 및 22), 복수(도 1에서는 2개)의 메모리 어레이(MA0 및 MA1), 및 워드선 전압 조정 회로(31)를 포함한다.
제2 디코더(13)는 이 예에 있어서 메인 로우 디코더이다. 제2 디코더(13)는 블록 선택 신호(BSL)에 따라 동작하여, 로우 어드레스 신호(RA)에 따라서 복수(도 1에서는 2개)의 워드선 제어 신호(WC0 및 WC1)를 출력한다. 워드선 제어 신호의 수는 메모리 어레이(MA0 및 MA1)에 배열되는 메모리 셀의 수에 따라서 설정된다.
워드선 드라이버(21)는 워드선 제어 신호(WC0)에 응답하여 워드선(WL0)을 구동한다. 워드선 드라이버(21)는, 워드선 전압 조정 회로(31)로부터 제공되는 레벨 조정 신호(WLC)에 기초하여, 워드선(WL0)의 전위(레벨)을 조정한다. 이와 유사하게, 워드선 드라이버(22)는 워드선 제어 신호(WC1)에 응답하여 워드선(WL1)을 구동한다. 워드선 드라이버(22)는 워드선 전압 조정 회로(31)로부터 제공되는 레벨 조정 신호(WLC)에 기초하여, 워드선(WL1)의 전위(레벨)을 조정한다.
메모리 어레이(MA0)는 매트릭스형으로 배열된 복수(도 1에서는 4개)의 메모리 셀(기억셀)(C000, C010, C001, 및 C011)을 포함한다. 행방향으로 배열된 메모리 셀(C000, C001)은 워드선(WL0)에 연결된다. 이와 유사하게, 행방향으로 배열된 메모리 셀(C010, C011)은 워드선(WL1)에 연결된다. 열방향으로 배열된 메모리 셀(C000, C010)은 비트선 쌍(B00, xB00)[비트선(B00) 및 반전 비트선(xBO0)]에 연결된다. 이와 유사하게, 열방향으로 배열된 메모리 셀(C001 및 C011)은 비트선 쌍(B01 및 xB01)[비트선(B01) 및 반전 비트선(xB01)]에 연결된다.
비트선 쌍(B00, xB00) 및 비트선 쌍(B01, xB01)은 컬럼 셀렉터(CS0)에 연결되어 있다. 컬럼 셀렉터(CS0)는 제1 디코더(12)로부터 출력되는 컬럼 선택 신호(CSL)에 따른 비트선 쌍 중 한쌍의 비트선을 선택한다. 선택된 비트선 쌍은 라이트 앰프(WA0)와 센스 앰프(SA0)에 연결된다. 라이트 앰프(WA0)는 라이트 앰프 제어 신호(WAE)에 응답하여 동작하여, 입력 데이터(DI0)에 따라서 비트선 쌍을 구동한다. 예컨대, 라이트 앰프(WA0)는 "0"의 입력 데이터(DI0)에 따라서, 비트선(B00)을 L 레벨(저전위측의 전원 전압 레벨, 본 예에서의 저전위 전압(VSS))로 설정하고, 반전 비트선(xB00)을 H 레벨(고전위측의 전원 전압 레벨, 본 예에서의 고전위 전압(VDD))로 설정한다. 센스 앰프(SA0)는 센스 앰프 제어 신호(SAE)에 응답하여 동작하여, 센스 앰프(SA0)에 현재 연결된 비트선 쌍의 전위에 대응하는 출력 데이터(DO0)를 출력한다. 예컨대, 센스 앰프(SA0)는, L 레벨의 비트선(BO0)과 H 레벨의 반전 비트선(xBO0)에 기초하여, "0"의 출력 데이터(DO0)를 출력한다.
비트선 쌍(B00 및 xB00)은 비트선 전위 검출 회로(BD00)에 연결되고, 비트선 쌍(B01 및 xB01)은 비트선 전위 검출 회로(BD01)에 연결된다. 비트선 전위 검출 회로(BD00)는 비트선(B00)과 반전 비트선(xB00) 사이에 연결된다. 비트선 전위 검출 회로(BD00)는 비트선(B00)의 전위와 반전 비트선(xB00)의 전위를 검출하여, 그 검출 결과에 대응하는 레벨의 검출 신호(DS00)를 출력한다. 예컨대, 비트선 전위 검출 회로(BD00)는 비트선(B00)과 반전 비트선(xB00) 사이의 전위차가 정해진 값보다 작은 경우에 제1 레벨(예컨대, L 레벨)의 검출 신호(DS00)를 출력하고, 그 전위차가 정해진 값 이상인 경우에 제2 레벨(예컨대, H 레벨)의 검출 신호(DS00)를 출력한다. 이 경우에, 비트선 쌍(B00 및 xB00)의 전위차와 비교되는 정해진 값은, 메모리 셀[이 경우에, 메모리 셀(C000 및 C010)]의 기억 레벨을 반전시키지 않는 충분한 비트선 쌍의 전위차로 설정되고, 예컨대 전원 전압[고전위 전압(VDD)과 저전위 전압(VSS) 사이의 전위차]의 1/2로 설정된다. 이와 유사하게, 비트선 전위 검출 회로(BD01)는 비트선(B01)과 반전 비트선(xB01) 사이에 연결되어, 비트선(B01)과 반전 비트선(xB01)의 전위차에 대응하는 레벨의 검출 신호(DS01)를 출력한다.
예컨대, 비트선 쌍(B00 및 xB00)는 정해진 전위(예컨대, H 레벨)로 프리차지된다. 비트선 쌍(B00 및 xB00) 중 하나의 비트선의 전위는, 정해진 전위로부터, 입력 데이터(DI0) 또는 메모리 셀(C000 및 C010)의 기억 데이터(유지 레벨)에 대응하는 전위로 변위된다. 비트선 전위 검출 회로(BD00)는, 비트선 쌍(B00 및 xB00) 모두가 H 레벨을 가지는 경우에 예컨대 L 레벨의 검출 신호(DS00)를 출력하고, 비트선 쌍(B00 및 xB00)의 전위차가 정해진 값 이상이 되는 경우에 H 레벨의 검출 신호(DS00)를 출력한다. 이와 유사하게, 비트선 전위 검출 회로(BD01)는 비트선 쌍(B01 및 xB01) 모두가 H 레벨을 가지는 경우에 예컨대 L 레벨의 검출 신호(DS01)를 출력하고, 비트선 쌍(B01 및 xB01)의 전위차가 정해진 값 이상이 되는 경우에 H 레벨의 검출 신호(DS01)를 출력한다.
메모리 어레이(MA0)와 유사한 방식으로, 메모리 어레이(MA1)는 매트릭스형으로 배열된 복수(도 1에서는 4개)의 메모리 셀(기억셀)(C100, C110, C101, 및 C111)을 포함한다. 행방향으로 배열된 메모리 셀(C100 및 C101)은 워드선(WL0)에 연결된다. 이와 유사하게, 행방향으로 배열된 메모리 셀(C110 및 C111)은 워드선(WL1)에 연결된다. 열방향으로 배열된 메모리 셀(C100 및 C110)은 비트선 쌍(B10 및 xB10)[비트선(B10) 및 반전 비트선(xB10)]에 연결된다. 이와 유사하게, 열방향으로 배열된 메모리 셀(C101 및 C111)은 비트선 쌍(B11 및 xB11)[비트선(B11) 및 반전 비트선(xB11)]에 연결된다.
비트선 쌍(B10 및 xB10)과 비트선 쌍(B11 및 xB11)는 컬럼 셀렉터(CS1)에 연결된다. 컬럼 셀렉터(CS1)는 제1 디코더(12)로부터 출력되는 컬럼 선택 신호(CSL)에 따라 비트선 쌍 중 한쌍의 비트선을 선택한다. 선택된 비트선 쌍은 라이트 앰프(WA1)와 센스 앰프(SA1)에 연결된다. 라이트 앰프(WA1)는 라이트 앰프 제어 신호(WAE)에 응답하여 동작하여, 입력 데이터(DI1)에 따라서 비트선 쌍을 구동한다. 예컨대, 라이트 앰프(WA1)는“0”의 입력 데이터(DI1)에 따라서, 비트선(B10)를 L 레벨(본 예에서의 저전위 전압(VSS))로 설정하고, 반전 비트선(xB10)을 H 레벨(본 예에서의 고전위 전압(VDD))로 설정한다. 센스 앰프(SA1)는 센스 앰프 제어 신호(SAE)에 응답하여 동작하여, 센스 앰프(SA1)에 현재 연결된 비트선 쌍의 전위에 대응하는 출력 데이터(DO1)를 출력한다. 예컨대, 센스 앰프(SA1)는 L 레벨의 비트선(B10)과 H 레벨의 반전 비트선(xB10)에 기초하여,“0”의 출력 데이터(DO1)를 출력한다.
비트선 쌍(B10 및 xB10)은 비트선 전위 검출 회로(BD10)에 연결되고, 비트선 쌍(B11 및 xB11)은 비트선 전위 검출 회로(BD11)에 연결된다. 비트선 전위 검출 회로(BD10)는 비트선(B10)과 반전 비트선(xB10) 사이에 연결된다. 비트선 전위 검출 회로(BD10)는 비트선(B10)의 전위와 반전 비트선(xB10)의 전위를 검출하여, 그 검출 결과에 대응하는 레벨의 검출 신호(DS10)를 출력한다. 예컨대, 비트선 전위 검출 회로(BD10)는 비트선(B10)과 반전 비트선(xB10) 사이의 전위차가 정해진 값보다 작은 경우에 제1 레벨(예컨대, L 레벨)의 검출 신호(DS10)를 출력하고, 전위차가 정해진 값 이상이 되는 경우에 제2 레벨(예컨대, H 레벨)의 검출 신호(DS10)를 출력한다. 이 경우에, 비트선 쌍(B10 및 xB10)의 전위차와 비교되는 정해진 값은, 메모리 셀[이 경우에, 메모리 셀(C100 및 C110)]의 기억 레벨을 반전시키지 않는 충분한 비트선 쌍의 전위차로 설정되고, 예컨대 전원 전압[고전위 전압(VDD)과 저전위 전압(VSS) 사이의 전위차]의 1/2로 설정된다. 이와 유사하게, 비트선 전위 검출 회로(BD11)는 비트선(B11)과 반전 비트선(xB11) 사이에 연결되어, 비트선(B11)과 반전 비트선(xB11)의 전위차에 대응하는 레벨의 검출 신호(DS11)를 출력한다.
예컨대, 비트선 전위 검출 회로(BD10)는 비트선 쌍(B10 및 xB10) 모두가 H 레벨을 가지는 경우에 예컨대 L 레벨의 검출 신호(DS10)를 출력하고, 비트선 쌍(B10 및 xB10)의 전위차가 정해진 값 이상이 되면 H 레벨의 검출 신호(DS10)를 출력한다. 이와 유사하게, 비트선 전위 검출 회로(BD11)는, 비트선 쌍(B11 및 xB11) 모두가 H 레벨을 가지는 경우에 예컨대 L 레벨의 검출 신호(DS11)를 출력하고, 비트선 쌍(B11 및 xB11)의 전위차가 정해진 값 이상이 되면 H 레벨의 검출 신호(DS11)를 출력한다.
워드선 전압 조정 회로(31)는 각 비트선 전위 검출 회로(BD00, BD01, BD10, 및 BD11)의 검출 신호(DS00, DS01, DS10, 및 DS11)에 기초하여, 레벨 조정 신호(WLC)를 출력한다. 예컨대, 워드선 전압 조정 회로(31)는 검출 신호(DS00, DS01, DS10, 및 DS11) 중 적어도 하나가 L 레벨을 가지는 경우에, L 레벨의 레벨 조정 신호(WLC)를 출력한다. 워드선 전압 조정 회로(31)는 검출 신호(DS00, DS01, DS10, 및 DS11)가 H 레벨을 가지는 경우에, H 레벨의 레벨 조정 신호(WLC)를 출력한다.
워드선 드라이버(21)는 H 레벨의 레벨 조정 신호(WLC)에 응답하여, 본 예에서의 고전위 전압(VDD)인 고전위측의 전원 전압을 워드선(WL0)에 공급한다. 워드선 드라이버(21)는 L 레벨의 레벨 조정 신호(WLC)에 응답하여, 워드선(WL0)에 고전위 전압(VDD)보다 정해진 값 α만큼 낮은 전압(VD1)(즉, VD1 = VDD -α)을 공급한다. 이와 유사하게, 워드선 드라이버(22)는 H 레벨의 레벨 조정 신호(WLC)에 응답하여, 워드선(WL1)에 고전위 전압(VDD)을 공급한다. 워드선 드라이버(22)는 L 레벨의 레벨 조정 신호(WLC)에 응답하여, 워드선(WL1)에 전압(VD1)을 공급한다. 전압(VD1)은 제1 전압으로서 기능하며, 전압(VDD)는 제2 전압으로서 기능한다.
도 2에 도시한 바와 같이, 메모리 셀(C000)은 6개의 트랜지스터(T1 내지 T6)를 포함한다. 트랜지스터(T1 내지 T4)는 예컨대 N 채널 MOS 트랜지스터이며, 트랜지스터(T5 및 T6)는 예컨대 P 채널 MOS 트랜지스터이다. 트랜지스터(T1 및 T2)는 액세스된 트랜지스터로서 기능하며, 트랜지스터(T3 및 T4)는 구동 트랜지스터로서 기능하며, 트랜지스터(T5 및 T6)는 부하 트랜지스터로서 기능한다.
트랜지스터(T1)는 비트선(B00)에 연결되는 제1 단자(예컨대, 소스 단자), 트랜지스터(T3)의 드레인 단자와 트랜지스터(T5)의 드레인 단자에 연결되는 제2 단자(예컨대, 드레인 단자), 및 워드선(WL0)에 연결되는 제어 단자(게이트 단자)를 포함한다. 트랜지스터(T2)는, 반전 비트선(xB00)에 연결되는 제1 단자(예컨대, 소스 단자), 트랜지스터(T4)의 드레인 단자와 트랜지스터(T6)의 드레인 단자에 연결되는 제2 단자(예컨대, 드레인 단자), 및 워드선(WL0)에 연결되는 제어 단자(게이트 단자)를 포함한다.
트랜지스터(T3)의 소스 단자는 저전위 전압(VSS)(예컨대, 0 V)이 공급되는 배선(이하, 단순히 전원 배선(VSS)이라고 지칭함)에 연결된다. 트랜지스터(T3)의 게이트 단자는, 트랜지스터(T5)의 게이트 단자에 연결되며, 트랜지스터(T4)의 드레인 단자와 트랜지스터(T6)의 드레인 단자 사이의 노드(N2)에도 연결된다. 트랜지스터(T5)의 소스 단자는 고전위 전압(VDD)이 공급되는 배선(이하, 단순히 전원 배선(VDD)이라고 지칭함)에 연결된다.
트랜지스터(T5)의 드레인 단자와 트랜지스터(T3)의 드레인 단자 사이의 노드(N1)는 트랜지스터(T4)의 게이트 단자와 트랜지스터(T6)의 게이트 단자에 연결되어 있다. 트랜지스터(T4)의 소스 단자는 전원 배선 VSS에 연결되어 있다. 트랜지스터(T6)의 소스 단자는 전원 배선(VDD)에 연결되어 있다.
메모리 셀(C000)과 유사한 방식으로, 메모리 셀(C001, C010, 및 C011)은 트랜지스터(T1 내지 T6)를 포함한다. 메모리 셀(C010)에 있어서, 트랜지스터(T1)의 제1 단자는 비트선(B00)에 연결되며, 트랜지스터(T2)의 제1 단자는 반전 비트선(xB00)에 연결되고, 트랜지스터(T1 및 T2)의 제어 단자는 워드선(WL1)에 연결되어 있다. 메모리 셀(C001)에 있어서, 트랜지스터(T1)의 제1 단자는 비트선(B01)에 연결되고, 트랜지스터(T2)의 제1 단자는 반전 비트선(xB01)에 연결되고, 트랜지스터(T1 및 T2)의 제어 단자는 워드선(WL0)에 연결되어 있다. 메모리 셀(C011)에 있어서, 트랜지스터(T1)의 제1 단자는 비트선(B01)에 연결되고, 트랜지스터(T2)의 제1 단자는 반전 비트선(xB01)에 연결되고, 트랜지스터(T1 및 T2)의 제어 단자는 워드선(WL1)에 연결되어 있다.
비트선 쌍(B00 및 xB00)에는 프리차지 회로(PC0)와 보호 회로(PT0)가 연결되어 있다. 프리 차지회로(PC0)와 보호 회로(PT0)는 도 1에 있어서 생략되어 있다.
프리차지 회로(PC0)는 트랜지스터(T11 내지 T13)를 포함한다. 트랜지스터(T11 내지 T13)는, 예컨대 P 채널 MOS 트랜지스터이다. 트랜지스터(T11)는 비트선(B00)에 연결되는 제1 단자와 반전 비트선(xB00)에 연결되는 제2 단자를 포함한다. 트랜지스터(T12)는 전원 배선(VDD)에 연결되는 소스 단자와 비트선(B00)에 연결되는 드레인 단자를 포함한다. 트랜지스터(T13)는 전원 배선(VDD)에 연결되는 소스 단자와 반전 비트선(xB00)에 연결되는 드레인 단자를 포함한다. 트랜지스터(T11 내지 T13)의 제어 단자(게이트 단자)에는 프리차지 신호(PCG)가 공급된다.
트랜지스터(T11 내지 T13)는 H 레벨의 프리차지 신호(PCG)에 응답하여 오프(OFF)되고, L 레벨의 프리차지 신호(PCG)에 응답하여 온(ON)된다. 온 상태로 된 트랜지스터(T11)는, 비트선(B00)의 전위를 반전 비트선(xB00)의 전위와 동일하게 한다. 온 상태로 된 트랜지스터(T12)는 비트선(B00)에 고전위 전압(VDD)을 공급한다. 온 상태로 된 트랜지스터(T13)는 반전 비트선(xB00)에 고전위 전압(VDD)을 공급한다. 따라서, 프리차지 회로(PC0)는 L 레벨의 프리차지 신호(PCG)에 응답하여, 비트선 쌍(B00 및 xB00)의 전위를 고전위 전압(VDD)의 레벨로 차지한다.
보호 회로(PT0)는 트랜지스터(T21 및 T22)를 포함한다. 트랜지스터(T21 및 T22)는 예컨대 P 채널 MOS 트랜지스터이다. 트랜지스터(T21 및 T22)의 소스 단자는 전원 배선(VDD)에 연결되어 있다. 트랜지스터(T21)의 드레인 단자는 비트선(B00)에 연결되고, 트랜지스터(T21)의 게이트 단자는 반전 비트선(xB00)에 연결되어 있다. 트랜지스터(T22)의 드레인 단자는 반전 비트선(xB00)에 연결되고, 트랜지스터(T22)의 게이트 단자는 비트선(B00)에 연결되어 있다. 이 보호 회로(PT0)는 비트선(B00 및 xB00) 중 적어도 하나를 H 레벨로 설정한다. 그러므로, 보호 회로(PT0)는 비트선(B00 및 xB00) 모두가 L 레벨이 되는 것을 방지한다.
이와 유사하게, 비트선 쌍(B01 및 xB01)에는 프리차지 회로(PC1)와 보호 회로(PT1)가 연결되어 있다. 프리차지 회로(PC1)는 트랜지스터(T11 내지 T13)를 포함한다. 프리차지 회로(PC1)는 L 레벨의 프리차지 신호(PCG)에 응답하여 비트선 쌍(B01 및 xB01)의 전위를 고전위 전압(VDD)의 레벨로 프리차지한다. 보호 회로(PT1)는 트랜지스터(T21 및 T22)를 포함한다. 보호 회로(PT1)는 비트선(B01 및 xB01) 모두가 L 레벨이 되는 것을 방지한다.
컬럼 셀렉터(CS0)는 트랜지스터(T41 내지 T48)를 포함한다. 트랜지스터(T41 내지 T44)는 예컨대 P 채널 MOS 트랜지스터이며, 트랜지스터(T45 내지 T48)는 예컨대 N 채널 MOS 트랜지스터이다. 트랜지스터(T41)는 비트선(B00)에 연결되는 제1 단자와, 데이터 버스(DB0)에 연결되는 제2 단자를 포함한다. 트랜지스터(T45)는 트랜지스터(T41)에 병렬로 연결되어 컬럼 스위치를 형성한다. 트랜지스터(T41)의 게이트 단자에는 반전 컬럼 선택 신호(xCSL0)가 공급되고, 트랜지스터(T45)의 게이트 단자에는 컬럼 선택 신호(CSL)가 공급된다. 트랜지스터(T42)는 반전 비트선(xB00)에 연결된 제1 단자와, 반전 데이터 버스(xDB0)에 연결된 제2 단자를 포함한다. 트랜지스터(T46)는 트랜지스터(T42)에 병렬로 연결되어 컬럼 스위치를 형성한다. 트랜지스터(T42)의 게이트 단자에는 반전 컬럼 선택 신호(xCSL0)가 공급되고, 트랜지스터(T46)의 게이트 단자에는 컬럼 선택 신호(CSL0)가 공급된다.
트랜지스터(T41 및 T42)는 L 레벨의 반전 컬럼 선택 신호(xCSL0)에 응답하여 온되고, H 레벨의 반전 컬럼 선택 신호(xCSL0)에 응답하여 오프된다. 트랜지스터(T45 및 T46)는 H 레벨의 컬럼 선택 신호(CSL0)에 응답하여 온되고, L 레벨의 컬럼 선택 신호(CSL0)에 응답하여 오프된다. 온 상태로 된 트랜지스터(T41 및 T45)는 비트선(B00)을 데이터 버스(DB0)에 연결한다. 온 상태로 된 트랜지스터(T42 및 T46)는 반전 비트선(xB00)을 반전 데이터 버스(xDB0)에 연결한다. 이에 따라, 비트선 쌍(B00 및 xB00)은 라이트 앰프(WA0) 및 센스 앰프(SA0)에 연결된다.
이와 유사하게, 트랜지스터(T43)의 제1 단자는 비트선(B01)에 연결되고, 트랜지스터(T43)의 제2 단자는 데이터 버스(DB0)에 연결된다. 트랜지스터(T47)는 트랜지스터(T43)에 병렬로 연결되어 컬럼 스위치를 형성한다. 트랜지스터(T43)의 게이트 단자에는 반전 컬럼 선택 신호(xCSL1)가 공급되고, 트랜지스터(T47)의 게이트 단자에는 컬럼 선택 신호(CSL1)가 공급된다. 트랜지스터(T44)의 제1 단자는 반전 비트선(xB01)에 연결되고, 트랜지스터(T44)의 제2 단자는 반전 데이터 버스(xDB0)에 연결되어 있다. 트랜지스터(T48)는 트랜지스터(T44)에 병렬로 연결되어 컬럼 스위치를 형성한다. 트랜지스터(T44)의 게이트 단자에는 반전 컬럼 선택 신호(xCSL1)가 공급되고, 트랜지스터(T48)의 게이트 단자에는 컬럼 선택 신호(CSL1)가 공급된다.
트랜지스터(T43 및 T44)는 L 레벨의 반전 컬럼 선택 신호(xCSL1)에 응답하여 온되고, H 레벨의 반전 컬럼 선택 신호(xCSL1)에 응답하여 오프된다. 트랜지스터(T47 및 T48)는 H 레벨의 컬럼 선택 신호(CSL1)에 응답하여 온되고, L 레벨의 컬럼 선택 신호(CSL1)에 응답하여 오프된다. 온 상태로 된 트랜지스터(T43 및 T47)는 비트선(B01)를 데이터 버스(DB0)에 접속한다. 온 상태로 된 트랜지스터(T44 및 T48)는 반전 비트선(xB01)을 반전 데이터 버스(xDB0)에 연결한다. 이에 따라, 비트선 쌍(B01 및 xB01)은 라이트 앰프(WA0) 및 센스 앰프(SA0)에 연결된다.
도 1에 도시되는 메모리 어레이(MA1)의 구성은 메모리 어레이(MA0)의 구성과 유사하다. 즉, 도 1에 도시되는 메모리 어레이(MA1)에 배열되는 메모리 셀(C100, C110, C101, 및 C111)은 도 2에 도시되는 메모리 셀(C000, C010, C001, 및 C011)과 유사한 방식으로, 트랜지스터(T1 내지 T6)를 포함한다. 또한, 도 1에 도시된 컬럼 셀렉터(CS1)는 도 2에 도시되는 컬럼 셀렉터(CS0)와 유사한 방식으로, 트랜지스터(T41 내지 T48)를 포함한다. 도 1에서는 도시되어 있지 않지만, 메모리 어레이(MA1)는, 메모리 어레이(MA0)와 유사한 방식으로, 도 2에 도시되는 프리차지 회로(PC0, PC1), 및 보호 회로(PT0, PT1)를 포함한다.
도 2에 도시된 바와 같이, 비트선 전위 검출 회로(BD00)는 트랜지스터(T31 내지 T34)를 포함한다. 트랜지스터(T31 및 T32)는 예컨대 P 채널 MOS 트랜지스터이며, 트랜지스터(T33 및 T34)는 예컨대 N 채널 MOS 트랜지스터이다. 트랜지스터(T31 및 T32)의 소스 단자는 전원 배선(VDD)에 연결되어 있다. 트랜지스터(T31 및 T32)의 드레인 단자는 서로 연결되고, 그 연결 노드는 트랜지스터(T33)의 드레인 단자에 연결되어 있다. 트랜지스터(T33)의 소스 단자는 트랜지스터(T34)의 드레인 단자에 연결되고, 트랜지스터(T34)의 소스 단자는 전원 배선(VSS)에 연결되어 있다. 트랜지스터(T31 및 T33)의 게이트 단자는 비트선(B00)에 연결되어 있다. 트랜지스터(T32 및 T34)의 게이트 단자는 반전 비트선(xB00)에 연결되어 있다. 이 비트선 전위 검출 회로(BD00)는, 예컨대 NAND 회로이다. 비트선 전위 검출 회로(BD00)는 비트선(B00)의 전위와 반전 비트선(xB00)의 전위 중 적어도 한쪽이 L 레벨을 가지는 경우에, H 레벨의 검출 신호(DS00)를 출력하고, 비트선(B00 및 xB00)의 전위가 H 레벨을 가지는 경우에 L 레벨의 검출 신호(DS00)를 출력한다.
이와 유사하게, 비트선 전위 검출 회로(BD01)는 트랜지스터(T31 내지 T34)를 포함하며, 비트선(B01)의 전위와 반전 비트선(xB01)의 전위 중 적어도 한쪽이 L 레벨을 가지는 경우에 H 레벨의 검출 신호(DS01)를 출력하고, 비트선(B01 및 xB01)의 전위가 H 레벨을 가지는 경우에 L 레벨의 검출 신호(DS01)를 출력한다.
워드선 전압 조정 회로(31)는, 예컨대 NAND 회로이다. 워드선 전압 조정 회로(31)는, 검출 신호(DS00 및 DS01)에 기초하여, 레벨 조정 신호(WLC)를 생성한다. 워드선 전압 조정 회로(31)는 검출 신호(DS00 및 DS01)의 논리합을 연산하고, 그 연산 결과에 대응하는 레벨의 레벨 조정 신호(WLC)를 출력한다. 도 2에서는, 워드선 전압 조정 회로(31)를 2개의 비트선 전위 검출 회로(BD00 및 BD01)에 대응하는 2 입력 소자로서 나타낸다. 그러나, 워드선 전압 조정 회로(31)는 반도체 메모리 장치에 포함되는 비트선 전위 검출 회로의 수에 대응하는 수의 입력 단자를 갖는다. 예컨대, 도 1에 도시된 워드선 전압 조정 회로(31)는 비트선 전위 검출 회로(BD00, BD01, BD10, 및 BD11)에 대응하는 4개의 입력 단자를 갖는 NAND 회로이다.
워드선 드라이버(21)는 인버터 회로(41), AND 회로(42), 트랜지스터(T51 내지 T53)를 포함한다. 트랜지스터(T51)는 예컨대 P 채널 MOS 트랜지스터이며, 트랜지스터(T52 및 T 53)는 예컨대 N 채널 MOS 트랜지스터이다.
인버터 회로(41)에는 워드선 제어 신호(WC0)가 공급된다. 인버터 회로(41)의 출력 단자는 트랜지스터(T51 및 T52)의 게이트 단자에 연결되어 있다.
트랜지스터(T51)의 소스 단자는 전원 배선(VDD)에 연결되고, 트랜지스터(T51)의 드레인 단자는 트랜지스터(T52)의 드레인 단자에 연결되어 있다. 트랜지스터(T52)의 소스 단자는 전원 배선(VSS)에 연결되어 있다. 트랜지스터(T51)의 드레인 단자와 트랜지스터(T52)의 드레인 단자 사이의 노드는 워드선(WL0)에 연결되어 있다.
AND 회로(42)에는, 워드선 제어 신호(WC0)와 레벨 조정 신호(WLC)가 공급된다. AND 회로(42)는, 워드선 제어 신호(WC0)와 레벨 조정 신호(WLC)의 논리곱을 연산하고, 그 연산 결과에 대응하는 레벨의 신호를 출력한다. AND 회로(42)의 출력 단자는 트랜지스터(T53)의 게이트 단자에 연결되어 있다. 트랜지스터(T53)의 소스 단자는 전원 배선(VSS)에 연결되고, 트랜지스터(T53)의 드레인 단자는 워드선(WL0)에 연결되어 있다.
인버터 회로(41)는 L 레벨의 워드선 제어 신호(WC0)에 응답하여 H 레벨의 신호를 출력한다. 트랜지스터(T51)는 H 레벨의 신호에 응답하여 오프되고, 트랜지스터(T52)는 H 레벨의 신호에 응답하여 온된다. AND 회로(42)는 L 레벨의 워드선 제어 신호(WC0)에 응답하여 L 레벨의 신호를 출력한다. 트랜지스터(T53)는 L 레벨의 신호에 응답하여 오프된다. 따라서, 워드선 제어 신호(WC0)가 L 레벨을 가지는 경우에, 워드선 드라이버(21)는 워드선(WL0)을 전원 배선(VSS)에 연결한다. 이에 따라, 워드선(WL0)의 전위는, 저전위 전압(VSS)의 레벨(예컨대, 0 V)로 설정된다.
인버터 회로(41)는 H 레벨의 워드선 제어 신호(WC0)에 응답하여 L 레벨의 신호를 출력한다. 따라서, 트랜지스터(T51)는 L 레벨의 신호에 응답하여 온되고, 트랜지스터(T52)는 L 레벨의 신호에 응답하여 오프된다.
AND 회로(42)는, H 레벨의 워드선 제어 신호(WC0)와 H 레벨의 레벨 조정 신호(WLC)에 응답하여 H 레벨의 신호를 출력한다. 트랜지스터(T53)는 AND 회로(42)로부터 출력되는 H 레벨의 신호에 응답하여 온된다. 이 경우에, 워드선(WL0)의 전위는 온 상태로 된 트랜지스터(T51)에 흐르는 전류와, 온 상태로 된 트랜지스터(T53)에 흐르는 전류에 대응하는 전위로 설정된다. 이 전위는 전술한 전압(VD1)이다. 따라서, 워드선 제어 신호(WCO)와 레벨 조정 신호(WLC)가 H 레벨을 가지는 경우에, 워드선 드라이버(21)는, 워드선(WL0)의 전위를 전압(VD1)의 레벨로 설정한다.
AND 회로(42)는 H 레벨의 워드선 제어 신호(WC0)와 L 레벨의 레벨 조정 신호(WLC)에 응답하여 L 레벨의 신호를 출력한다. 트랜지스터(T53)는 L 레벨의 신호에 응답하여 오프된다. 따라서, 워드선 드라이버(21)는 워드선(WL0)을 고전위측의 전원 배선(VDD)에 연결한다. 이에 따라, 워드선 제어 신호(WCO)가 H 레벨을 가지며, 레벨 조정 신호(WLC)가 L 레벨을 가지는 경우에, 워드선(WL0)의 전위는, 고전위 전압(VDD)의 레벨로 설정된다.
이와 유사하게, 워드선 드라이버(22)는, 인버터 회로(41), AND 회로(42), 트랜지스터(T51 내지 T53)를 포함한다. 이 워드선 드라이버(22)는 H 레벨의 워드선 제어 신호(WC1)와 H 레벨의 레벨 조정 신호(WLC)에 응답하여, 워드선(WL1)의 전위를 전압(VD1)의 레벨로 설정한다. 또한, 워드선 드라이버(22)는 H 레벨의 워드선 제어 신호(WC1)와 L 레벨의 레벨 조정 신호(WLC)에 응답하여, 워드선(WL1)의 전위를 고전위 전압(VDD)의 레벨로 설정한다.
이하, 반도체 메모리 장치(10)의 작용을 설명한다.
이하의 설명에 있어서, 컬럼 어드레스 신호(CA)에 따라서 선택된 컬럼(비트선 쌍)을 비트선 쌍(B00 및 xB00)으로서 정의하고, 비선택된 컬럼을 비트선 쌍(B01 및 xB01)으로서 정의한다.
우선, 판독 동작을 도 3을 참조하여 설명한다. 도 3에 있어서, 횡방향으로 연장되는 파선은 저전위 전압(VSS)의 레벨을 나타낸다.
메모리 셀이 액세스되어 있지 않은 경우(정상 상태)에서, 비트선 쌍(B00 및 xB00)과 비트선 쌍(B01 및 xB01)은 L 레벨의 프리차지 신호(PCG)에 응답하는 프리차지 회로(PC0 및 PC1)에 의해 고전위 전압(VDD)으로 프리차지되어 있다. 워드선(WL0 및 WL1)은 L 레벨의 워드선 제어 신호(WC0 및 WC1)에 의해, 저전위 전압(VSS)의 레벨로 설정된다. 비트선 전위 검출 회로(BD00 및 BD01)는 각각 프리차지된 비트선 쌍(B00 및 xB00)과 비트선 쌍(B01 및 xB01)에 기초하여 L 레벨의 검출 신호(DS00 및 DS01)를 출력한다. 따라서, 워드선 전압 조정 회로(31)는 H 레벨의 레벨 조정 신호(WLC)를 출력한다.
워드선 제어 신호(WC0)가 H 레벨로 설정되는 경우에, 워드선 드라이버(21)에 있어서, 트랜지스터(T51)는 온되고, 트랜지스터(T52)는 오프된다. AND 회로(42)는 H 레벨의 워드선 제어 신호(WC0)와 H 레벨의 레벨 조정 신호(WLC)에 응답하여 H 레벨의 신호를 출력한다. 트랜지스터(T53)는 AND 회로(42)로부터의 H 레벨의 신호에 의해 온된다. 그 후, 워드선(WL0)의 전위는 온 상태로 된 트랜지스터(T51 및 T53)에 흐르는 전류에 대응하는 전압(VD1)의 레벨로 설정된다.
워드선(WL0)에 연결된 메모리 셀(C000)에 있어서, 액세스된 트랜지스터(T1 및 T2)가 전압(VD1)에 의해 온된다. 이에 의해, 비트선 쌍(B00 및 xB00)의 전위는, 메모리 셀(C000)의 2개의 메모리 노드(N1 및 N2)에 유지된 데이터에 따라서 변경된다. 이 경우에, 워드선(WL0)의 전위는 고전위 전압(VDD)보다 낮은 전압(VD1)의 레벨이며, 메모리 셀(C000)의 판독 전류가 제한되어 있다. 이에 의해, 메모리 셀(C000)의 유지 데이터는 변경되지 않는다.
이와 유사하게, 워드선(WL0)에 연결된 메모리 셀(C001)에 있어서, 액세스된 트랜지스터(T1 및 T2)가 온된다. 이에 따라, 비트선쌍(B01 및 xB01)의 전위는 메모리 셀(C001)의 2개의 메모리 노드(N1 및 N2)에 유지된 데이터에 따라서 변경된다. 이 경우에, 워드선(WL0)의 전위는 고전위 전압(VDD)보다 낮은 전압(VD1)의 레벨이며, 메모리 셀(C001)의 판독 전류는 제한되어 있다. 이에 의해, 메모리 셀(C001)의 유지 데이터는 변경되지 않는다.
선택된 컬럼의 비트선 쌍(B00 및 xB00)의 전위차가 정해진 값보다 커지면, 비트선 전위 검출 회로(BD00)는 H 레벨의 검출 신호(DS00)를 출력한다. 이와 유사하게, 비선택된 컬럼의 비트선쌍(B01 및 xB01)의 전위차가 정해진 값보다 커지면, 비트선 전위 검출 회로(BD01)는 H 레벨의 검출 신호(DS01)를 출력한다. 워드선 전압 조정 회로(31)는 H 레벨의 검출 신호(DS00 및 DS01)에 응답하여 L 레벨의 레벨 조정 신호(WLC)를 출력한다.
그 후, 워드선 드라이버(21)의 트랜지스터(T53)는 AND 회로(42)로부터 출력되는 L 레벨의 신호에 의해 오프된다. 따라서, 워드선(WL0)의 전위는 전압(VD1)의 레벨로부터 고전위 전압(VDD)의 레벨로 상승한다. 이 경우에, 비트선 쌍(B00 및 xB00)의 전위차가 충분한 크기로 되어 있다. 즉, 비트선 쌍(B00 및 xB00)의 전위차는, 메모리 셀(C000)의 유지 데이터를 반전시키지 않는 충분한 전위차로서 설정된 정해진 값 이상이다. 비트선 쌍(B00 및 xB00)의 전위는 메모리 셀(C000)의 유지 데이터에 대응한다. 따라서, 메모리 셀(C000)의 유지 데이터는 변경되지 않는다. 이와 유사하게, 비트선 쌍(B01 및 xB01)의 전위차는 충분한 크기로 되어 있고, 정해진 값 이상이다. 비트선 쌍(B01 및 xB01)의 전위는 메모리 셀(C001)의 유지 데이터에 대응한다. 따라서, 메모리 셀(C001)의 유지 데이터는 변경되지 않는다.
그 후, 센스 앰프 제어 신호(SAE)가 H 레벨로 설정되면, 센스 앰프(SA0)는, 선택된 컬럼의 비트선 쌍(B00 및 xB00)의 전위차를 증폭한다. 센스 앰프(SA0)는 비트선 쌍(B00 및 xB00)의 전위에 대응하는 출력 데이터(DO0)를 출력한다.
다음으로, 기록 동작을 도 4를 참조하여 설명한다. 도 4에 있어서, 횡방향으로 연장되는 파선은 저전위 전압(VSS)의 레벨을 나타낸다.
라이트 앰프 제어 신호(WAE)가 H 레벨로 설정되면, 라이트 앰프(WA0)에 의해, 선택된 컬럼의 비트선 쌍(B00 및 xB00)의 전위가, 입력 데이터(DI0)에 따라서, 고전위 전압(VDD)의 레벨과 저전위 전압(VSS)의 레벨로 변경된다. 이에 따라, 비트선 전위 검출 회로(BD00)는 H 레벨의 검출 신호(DS00)를 출력한다.
워드선 제어 신호(WC0)가 H 레벨로 설정되면, 워드선(WL0)의 전위가 전압(VD1)의 레벨로 설정되고, 워드선(WL0)과 비트선 쌍(B00 및 xB00)에 연결된 메모리 셀(C000)에 있어서, 데이터의 기록이 시작된다.
비선택된 컬럼의 비트선 쌍(B01 및 xB01)의 전위는, 워드선(WL0)에 연결된 메모리 셀(C001)의 2개의 메모리 노드(N1 및 N2)의 유지 데이터에 따라서 변경된다. 이 경우에, 판독 동작과 유사한 방식으로, 워드선(WL0)의 전위는 고전위 전압(VDD)보다 낮은 전압(VD1)의 레벨이며, 메모리 셀(C001)의 판독 전류가 제한되어 있다. 이에 따라, 메모리 셀(C001)의 유지 데이터는 변경되지 않는다.
비트선 쌍(B01 및 xB01)의 전위차가 정해진 값보다 커지면, 비트선 전위 검출 회로(BD01)는 H 레벨의 검출 신호(DS01)를 출력한다. 워드선 전압 조정 회로(31)는 H 레벨의 검출 신호(DS00 및 DS01)에 응답하여 L 레벨의 레벨 조정 신호(WLC)를 출력한다. 그 후, 워드선 드라이버(21)의 트랜지스터(T53)는 AND 회로(42)로부터 출력되는 L 레벨의 신호에 의해 오프된다. 따라서, 워드선(WL0)의 전위는 전압(VD1)의 레벨로부터 고전위 전압(VDD)의 레벨로 상승한다. 이에 따라, 선택된 컬럼의 메모리 셀(C000)은, 기록에 알맞은 상태로 되어, 데이터의 기록이 완료된다.
이 경우에, 비트선 쌍(B01 및 xB01)의 전위차가 충분한 크기로 되어 있다. 즉, 비트선 쌍(B01 및 xB01)의 전위차는 메모리 셀(C001)의 유지 데이터를 반전시키지 않는 충분한 전위차로서 설정된 정해진 값 이상이다. 비트선 쌍(B01 및 xB01)의 전위는 메모리 셀(C001)의 유지 데이터에 대응한다. 따라서, 메모리 셀(C001)의 유지 데이터는 변경되지 않는다,
제1 실시형태는 이하의 이점을 갖는다.
비트선 쌍(B00 및 xB00)은 비트선 전위 검출 회로(BD00)에 연결되며, 비트선 쌍(B01 및 xB01)은 비트선 전위 검출 회로(BD01)에 연결된다. 비트선 쌍(B10 및 xB10)은 비트선 전위 검출 회로(BD10)에 연결되며, 비트선 쌍(B11 및 xB11)은 비트선 전위 검출 회로(BD11)에 연결된다. 비트선 전위 검출 회로(BD00 내지 BD11)는 각각 대응하는 비트선 쌍의 전위차에 대응하는 레벨의 검출 신호(DS00 내지 DS11)를 출력한다. 워드선 전압 조정 회로(31)는 검출 신호(DS00 내지 DS11)에 기초하여, 레벨 조정 신호(WLC)를 출력한다. 선택된 워드선(WL0)에 연결된 워드선 드라이버(21)는 워드선(WL0)에 고전위 전압(VDD) 또는 고전위 전압(VDD)보다 정해진 값 α만큼 낮은 전압(VD1)[즉, VD1 = VDD -α]을 공급한다.
전압(VD1)이 워드선(WL0)에 공급되는 경우에, 워드선(WL0)에 연결된 메모리 셀(C000 및 C001)에 있어서, 액세스된 트랜지스터(T1 및 T2)가 전압(VD1)에 의해 온된다. 이에 따라, 비트선 쌍(B00 및 xB00)과 비트선 쌍(B01 및 xB01)의 전위는, 메모리 셀(C000 및 C001)에 유지된 데이터에 따라서 각각 변경된다. 이 경우에, 워드선(WL0)의 전위는 고전위 전압(VDD)의 레벨보다 낮은 전압(VD1)의 레벨이며, 메모리 셀(C000 및 C001)의 판독 전류가 제한되어 있다. 이에 의해, 메모리 셀(C000 및 C001)의 유지 데이터는 변경되지 않는다. 따라서, 메모리 셀(C000 및 C001)에 있어서, 유지 데이터의 파괴를 억제할 수 있다. 기록 동작에 있어서, 선택된 메모리 셀의 액세스된 트랜지스터(T1 및 T2)의 게이트 단자에는, 고전위 전압(VDD)이 공급된다. 따라서, 선택된 메모리 셀에 대하여 데이터의 기록을 적절하게 수행할 수 있다.
비트선 전위 검출 회로(BD00 내지 BD11)는 대응하는 비트선 쌍의 전위차에 대응하는 레벨의 검출 신호(DS00 내지 DS11)를 각각 출력한다. 센스 앰프(SA0 및 SA1)는 컬럼 셀렉터(CS0 및 CS1)를 통해 연결된 비트선 쌍, 즉 컬럼 어드레스 신호(CA)에 따라서 선택된 비트선 쌍의 전압을 증폭한다. 따라서, 비트선 쌍(B00, xB00 내지 B11, xB11)의 각각에 센스 앰프를 연결하는 경우와 비교하여, 반도체 메모리 장치(10)의 전력 소비를 감소시킬 수 있다.
이하, 제2 실시형태를 도 5 내지 도 7를 참조하여 설명한다.
제2 실시형태에 따른 반도체 메모리 장치(10a)의 개략 구성은, 제1 실시형태의 반도체 메모리 장치(10)와 유사하다. 제1 실시형태의 대응하는 구성요소와 유사한 구성요소에는 동일한 참조 부호를 부여한다. 이러한 구성요소에 대해서는 상세히 설명하지 않는다.
도 5에 도시된 바와 같이, 비트선 전위 검출 회로(BD00a)는 트랜지스터(T31 내지 T35)를 포함한다. 트랜지스터(T31 및 T32)는 예컨대 P 채널 MOS 트랜지스터이며, 트랜지스터(T33 내지 T35)는 예컨대 N 채널 MOS 트랜지스터이다. 트랜지스터(T31 및 T32)의 소스 단자는 전원 배선(VDD)에 연결되어 있다. 트랜지스터(T31 및 T32)의 드레인 단자는 서로 연결되고, 드레인 단자의 연결 노드는 트랜지스터(T33)의 드레인 단자에 연결되어 있다. 트랜지스터(T33)의 소스 단자는 트랜지스터(T34)의 드레인 단자에 연결되고, 트랜지스터(T34)의 소스 단자는 트랜지스터(T35)의 드레인 단자에 연결되고, 트랜지스터(T35)의 소스 단자는 전원 배선(VSS)에 연결되어 있다. 트랜지스터(T31 및 T33)의 게이트 단자는 비트선(B00)에 연결되어 있다. 트랜지스터(T32 및 T34)의 게이트 단자는 반전 비트선(xB00)에 연결되어 있다.
트랜지스터(T35)의 게이트 단자 및 드레인 단자는 서로 연결되어 있다. 이러한 방식으로 연결된 트랜지스터(T35)는, 트랜지스터(T34)의 소스 단자 전압을, 트랜지스터(T35)의 임계값 전압에 따라서 저전위 전압(VSS)보다 높은 전압(VS1)으로 설정한다. 따라서, 트랜지스터(T33 및 T34)의 구동 능력은 트랜지스터(T34)의 소스 단자를 전원 배선(VSS)에 연결한 경우(도 2 참조)보다 작아진다. 따라서, 비트선 전위 검출 회로(BD00a)가 H 레벨의 검출 신호(DS00)를 출력하는 타이밍이, 도 2에 도시되는 비트선 전위 검출 회로(BD00)가 H 레벨의 검출 신호(DS00)를 출력하는 타이밍보다 빠르게 된다. 즉, 비트선 전위 검출 회로(BD00a)는, 비트선(B00) 또는 반전 비트선(xB00)의 전위가 프리차지 레벨인 제1 전위(본 예에서는 H 레벨)로부터 제2 레벨(본 예에서 L 레벨)로 변화할 때의 검출 감도가, 도 2에 도시되는 비트선 전위 검출 회로(BD00)보다 높아지게 된다. 제2 실시형태에서, 트랜지스터(T33 및 T34)는 제1 트랜지스터로서 기능하며, 트랜지스터(T35)는 제2 트랜지스터로서 기능한다.
이와 유사하게, 비트선 전위 검출 회로(BD01a)는 트랜지스터(T31 내지 T35)를 포함한다. 따라서, 비트선 전위 검출 회로(BD01a)는 비트선(B01)의 전위와 반전 비트선(xB01)의 전위 중 적어도 한쪽이 L 레벨을 가지는 경우에 H 레벨의 검출 신호(DS01)를 출력하고, 비트선 쌍(B01 및 xB01)이 H 레벨을 가지는 경우에 L 레벨의 검출 신호(DS01)를 출력한다.
워드선 전압 조정 회로(31a)는 트랜지스터(T61 내지 T65)를 포함한다. 트랜지스터(T61 및 T62)는 예컨대 P 채널 MOS 트랜지스터이며, 트랜지스터(T63 내지 T65)는 예컨대 N 채널 MOS 트랜지스터이다. 트랜지스터(T61 및 T62)의 소스 단자는 전원 배선(VDD)에 연결되어 있다. 트랜지스터(T61 및 T61)의 드레인 단자는 서로 연결되고, 그 연결 노드는 트랜지스터(T63)의 드레인 단자에 연결되어 있다. 트랜지스터(T63)의 소스 단자는 트랜지스터(T64)의 드레인 단자에 연결되고, 트랜지스터(T64)의 소스 단자는 트랜지스터(T65)의 드레인 단자에 연결되고, 트랜지스터(T65)의 소스 단자는 전원 배선(VSS)에 연결되어 있다.
트랜지스터(T61 및 T63)의 게이트 단자에는, 검출 신호(DS00)가 공급된다. 트랜지스터(T62 및 T64)의 게이트 단자에는, 검출 신호(DS01)가 공급된다.
트랜지스터(T65)의 게이트 단자에는, 워드선 제어 신호(WCA)가 공급된다. 이 워드선 제어 신호(WCA)는 도 1에 도시되는 제2 디코더(13)로부터 공급된다. 제2 디코더(13)는, 워드선(WL0 및 WL1)에 대응하는 워드선 제어 신호(WC0 및 WC1)를 합성(예컨대, 논리합 합성)하여 워드선 제어 신호(WCA)를 생성한다. 본 예에 있어서, 제2 디코더(13)는, 워드선 제어 신호(WC0 및 WC1) 중 하나가 H 레벨을 가지는 경우에 H 레벨의 워드선 제어 신호(WCA)를 출력한다.
트랜지스터(T65)는 H 레벨의 워드선 제어 신호(WCA)에 의해 온되고, L 레벨의 워드선 제어 신호(WCA)에 의해 오프된다. 따라서, 워드선 전압 조정 회로(31a)는 워드선(WL0 및 WL1) 중 하나의 활성화와 동기하여 활성화된다. 활성화된 워드선 전압 조정 회로(31a)는 검출 신호(DS00 및 DS01)의 논리합을 연산하고, 그 연산 결과에 대응하는 레벨의 레벨 조정 신호(WLC)를 출력한다. 워드선 전압 조정 회로(31a)는 워드선 제어 신호(WCA)의 레벨에 따라서 활성화 및 비활성화되는 NAND 회로이다.
오프 상태가 된 트랜지스터(T65)는 관통 전류가 워드선 전압 조정 회로(31a)를 통해 흐르는 것을 방지한다. 전술한 바와 같이, 각 비트선 전위 검출 회로(BD00a 및 BD01a)는, 저전위측에, 다이오드 접속된 트랜지스터(T35)를 포함한다. 따라서, 검출 신호(DS00 및 DS01)는 저전위 전압(VSS)보다 높은 전압(VS1)의 레벨까지 저하된다. 검출 신호(DS00 및 DS01)에 의한 워드선 전압 조정 회로(31a)의 N 채널 MOS 트랜지스터를 통한 관통 전류의 흐름은, L 레벨(저전위 전압(VSS)의 레벨)의 워드선 제어 신호(WCA)에 의해 트랜지스터(T65)를 오프시킴으로써 방지된다. 제2 실시형태에 있어서, 트랜지스터(T63 및 T64)는 제3 트랜지스터로서 기능하며, 트랜지스터(T65)는 제4 트랜지스터로서 기능한다.
우선, 판독 동작을 도 6을 참조하여 설명한다. 도 6에 있어서, 횡방향으로 연장되는 파선은 저전위 전압(VSS)의 레벨을 나타낸다.
메모리 셀이 액세스되어 있지 않은 상태(정상 상태)에서는, 비트선 쌍(B00 및 xB00) 및 비트선 쌍(B01 및 xB01)은, L 레벨의 프리차지 신호(PCG)에 응답하는 프리차지 회로(PC0 및 PC1)에 의해 고전위 전압(VDD)으로 프리차지되어 있다. 워드선(WL0 및 WL1)은 L 레벨의 워드선 제어 신호(WC0 및 WC1)에 의해, 저전위 전압(VSS)의 레벨로 설정된다. 비트선 전위 검출 회로(BD00a 및 BD01a)는 각각 프리차지된 비트선쌍(B00 및 xB00) 및 비트선 쌍(B01 및 xB01)에 기초하여 저전위 전압(VSS)의 레벨보다 높은 전압(VS1)의 레벨의 검출 신호(DS00 및 DS01)를 출력한다. 따라서, 워드선 전압 조정 회로(31)는 H 레벨의 레벨 조정 신호(WLC)를 출력한다.
워드선 제어 신호(WC0)가 H 레벨로 설정되면, 워드선 드라이버(21)에 있어서, 트랜지스터(T51)가 온되고, 트랜지스터(T52)가 오프된다. AND 회로(42)는 H 레벨의 워드선 제어 신호(WC0)와 H 레벨의 레벨 조정 신호(WLC)에 응답하여 H 레벨의 신호를 출력한다. 트랜지스터(T53)는 AND 회로(42)로부터의 H 레벨의 신호에 의해 온된다. 그 후, 워드선(WL0)의 전위는 온 상태로 된 트랜지스터(T51 및 T53)에 흐르는 전류에 대응하는 전압(VD1)의 레벨로 설정된다.
워드선(WL0)에 연결된 메모리 셀(C000)에 있어서, 액세스된 트랜지스터(T1 및 T2)는 전압(VD1)에 의해 온된다. 이에 따라, 비트선 쌍(B00 및 xB00)의 전위는 메모리 셀(C000)의 2개의 메모리 노드(N1 및 N2)에 유지된 데이터에 따라서 변경된다(도 2 참조). 이 경우에, 워드선(WL0)의 전위는 고전위 전압(VDD)보다 낮은 전압(VD1)의 레벨이며, 메모리 셀(C000)의 판독 전류가 제한되어 있다. 이에 의해, 메모리 셀(C000)의 유지 데이터는 변경되지 않는다.
이와 유사하게, 워드선(WL0)에 연결된 메모리 셀(C001)에 있어서, 액세스된 트랜지스터(T1 및 T2)가 전압(VD1)에 의해 온된다. 이에 따라, 비트선 쌍(B01 및 xB01)의 전위는 메모리 셀(C001)의 2개의 메모리 노드(N1 및 N2)에 유지된 데이터에 따라서 변경된다. 이 경우에, 워드선(WL0)의 전위가 고전위 전압(VDD)보다 낮은 전압(VD1)의 레벨이며, 메모리 셀(C001)의 판독 전류가 제한되어 있다. 이에 의해, 메모리 셀(C001)의 유지 데이터는 변경되지 않는다.
선택된 컬럼의 비트선 쌍(B00 및 xB00)의 전위차가 정해진 값보다 커지면, 비트선 전위 검출 회로(BD00a)는 H 레벨의 검출 신호(DS00)를 출력한다. 이 비트선 전위 검출 회로(BD00a)에 있어서, 트랜지스터(T34)의 구동 능력이 제1 실시형태보다 작아지도록 설정되어 있다. 따라서, 검출 신호(DS00)의 레벨은, 제1 실시형태(도 6에서 파선으로 도시됨)보다 빠른 타이밍에서 상승한다. 이와 유사하게, 비선택된 컬럼의 비트선 쌍(B01 및 xB01)의 전위차가 정해진 값보다 커지면, 비트선 전위 검출 회로(BD01a)는 H 레벨의 검출 신호(DS01)를 출력한다. 비트선 전위 검출 회로(BD01a)에서, 트랜지스터(T34)의 구동 능력은 제1 실시형태보다 작아지도록 설정되어 있다. 따라서, 검출 신호(DS01)의 레벨은 제1 실시형태(도 6에서 파선으로 도시됨)보다 빠른 타이밍에서 상승한다. 따라서, 워드선 전압 조정 회로(31a)는 H 레벨의 검출 신호(DS00 및 DS01)에 응답하여, 제1 실시형태(도 6에서 파선으로 도시됨)보다 빠른 타이밍에서 L 레벨의 레벨 조정 신호(WLC)를 출력한다.
그 후, 워드선 드라이버(21)의 트랜지스터(T53)는 AND 회로(42)로부터 출력되는 L 레벨의 신호에 의해 오프된다. 따라서, 워드선(WL0)의 전위는 전압(VD1)의 레벨로부터 고전위 전압(VDD)의 레벨로 상승한다. 이 경우에, 비트선 쌍(B00 및 xB00)의 전위차는 충분한 크기를 가지며, 메모리 셀의 유지 데이터를 반전시키지 않는 충분한 전위차로서 설정된 정해진 값 이상이 된다. 비트선 쌍(B00 및 xB00)의 전위는 메모리 셀(C000)의 유지 데이터에 대응한다. 따라서, 메모리 셀(C000)의 유지 데이터는 변경되지 않는다. 이와 유사하게, 비트선 쌍(B01 및 xB01)의 전위차는 충분한 크기를 가지며, 정해진 값 이상이 된다. 비트선쌍(B01 및 xB01)의 전위는 메모리 셀(C001)의 유지 데이터에 대응한다. 따라서, 메모리 셀(C001)의 유지 데이터는 변경되지 않는다.
센스 앰프 제어 신호(SAE)가 H 레벨로 설정되면, 센스 앰프(SA0)는 선택된 컬럼의 비트선 쌍(B00 및 xB00)의 전위차를 증폭한다. 그 후, 센스 앰프(SA0)는 비트선 쌍(B00 및 xB00)의 전위에 대응하는 출력 데이터(DO0)를 출력한다.
다음으로, 기록 동작을 도 7을 참조하여 설명한다. 도 7에 있어서, 횡방향으로 연장되는 파선은 저전위 전압(VSS)의 레벨을 나타낸다.
도 7에 도시된 바와 같이, 라이트 앰프 제어 신호(WAE)가 H 레벨로 설정되면, 라이트 앰프(WA0)에 의해, 선택된 컬럼의 비트선 쌍(B00 및 xB00)의 전위는, 입력 데이터(DI0)에 따라서, 고전위 전압(VDD)의 레벨과 저전위 전압(VSS)의 레벨로 변경된다. 이에 따라, 비트선 전위 검출 회로(BD00a)는 H 레벨의 검출 신호(DS00)를 출력한다.
그 후, 워드선 제어 신호(WC0)가 H 레벨로 설정되면, 워드선(WL0)의 전위가 전압(VD1)의 레벨로 설정되어, 워드선(WL0)과 비트선 쌍(B00 및 xB00)에 연결된 메모리 셀(C000)에 있어서, 데이터의 기록이 시작된다.
비선택된 컬럼의 비트선 쌍(B01 및 xB01)의 전위는 워드선(WL0)에 연결된 메모리 셀(C001)의 2개의 메모리 노드(N1 및 N2)에서의 유지 데이터에 따라서 변경된다. 이 경우에, 판독 동작과 유사한 방식으로, 워드선(WL0)의 전위는 고전위 전압(VDD)보다 낮은 전압(VD1)의 레벨이며, 메모리 셀(C001)의 판독 전류가 제한되어 있다. 이에 의해, 메모리 셀(C001)의 유지 데이터는 변경되지 않는다.
비트선 쌍(B01 및 xB01)의 전위차가 정해진 값보다 커지면, 비트선 전위 검출 회로(BD01a)는 H 레벨의 검출 신호(DS01)를 출력한다. 비트선 전위 검출 회로(BD01a)에 있어서, 트랜지스터(T34)의 구동 능력이 제1 실시형태보다 작아지게 되도록 설정된다. 따라서, 검출 신호(DS01)의 레벨은 제1 실시형태(도 7에서 파선으로 도시됨)보다 빠른 타이밍에서 상승한다.
워드선 전압 조정 회로(31a)는 H 레벨의 검출 신호(DS00 및 DS01)에 응답하여 L 레벨의 레벨 조정 신호(WLC)를 출력한다. 그 후, 워드선 드라이버(21)의 트랜지스터(T53)는 AND 회로(42)로부터 출력되는 L 레벨의 신호에 의해 오프된다. 따라서, 워드선(WL0)의 전위는 전압(VD1)의 레벨로부터 고전위 전압(VDD)의 레벨로 상승한다. 이에 따라, 선택된 컬럼의 메모리 셀(C000)은, 기록에 알맞은 상태로 되어, 데이터의 기록이 완료된다.
이 경우에, 비트선 쌍(B01 및 xB01)의 전위차는 충분한 크기를 가지며, 메모리 셀(C001)의 유지 데이터를 반전시키지 않는 충분한 전위차로서 설정되는 정해진 값 이상이 된다. 비트선 쌍(B01 및 xB01)의 전위는 메모리 셀(C001)의 유지 데이터에 대응한다. 따라서, 메모리 셀(C001)의 유지 데이터는 변경되지 않는다.
제2 실시형태는 제1 실시형태의 이점에 더하여 이하의 이점을 가진다.
비트선 전위 검출 회로(BD00a 및 BD01a)는 반전 비트선(xB00 및 xB01)에 게이트 단자가 연결된 트랜지스터(T34)와 전원 배선(VSS) 사이에 연결된 트랜지스터(T35)를 포함한다. 트랜지스터(T35)는 다이오드 접속된다. 즉, 트랜지스터(T35)의 게이트 단자와 드레인 단자는 서로 연결되어 있다. 트랜지스터(T35)는 트랜지스터(T34)의 소스 단자 전압을, 트랜지스터(T35)의 임계값 전압에 따라서 저전위 전압(VSS)보다 높은 전압(VS1)으로 설정한다. 트랜지스터(T33 및 T34)의 구동 능력은 트랜지스터(T34)의 소스 단자를 전원 배선(VSS)에 연결한 경우보다 작아진다(도 2 참조). 따라서, 비트선 전위 검출 회로(BD00a 및 BD01a)는 비트선(B00 및 B01) 또는 반전 비트선(xB00 및 xB01)의 전위가 H 레벨로부터 L 레벨로 변화할 때의 검출 감도를 높게 할 수 있다.
비트선 전위 검출 회로(BD00a 및 BD01a)가 비트선 쌍의 전위차에 따라서 H 레벨의 검출 신호(DS00 및 DS01)를 출력하는 타이밍이, 제1 실시형태보다 빠르게 된다. 즉, 워드선(WL0 및 WL1)의 제어 개시로부터 비트선 쌍의 전위 검출까지의 시간이 짧아지게 된다. 이에 따라, 워드선 제어 신호(WC0 및 WC1)의 펄스 폭이 짧아지게 된다. 비트선 쌍(B00 및 xB00)과 비트선 쌍(B01 및 xB01)은, 프리차지 회로(PC0 및 PC1)에 의해 고전위 전압(VDD)의 레벨로 프리차지된다. 비트선의 전위 변경이 작아진다. 다시 말해서, 비트선의 전위 저하는, 워드선 제어 신호(WL0 및 WL1)의 펄스 폭이 짧아질수록 즉, 워드선(WL0 및 WL1)의 구동 시간이 짧아질수록 억제된다. 이는 비트선 쌍을 프리차징하는데 필요한 전류량을 감소시키고, 전력 소비를 낮춘다.
워드선 전압 조정 회로(31a)는 검출 신호(DS01)가 게이트 단자에 공급되는 트랜지스터(T64)와 전원 배선(VSS) 사이에 연결된 트랜지스터(T65)를 포함한다. 트랜지스터(T65)의 게이트 단자에는 워드선 제어 신호(WCA)가 공급된다. 워드선 제어 신호(WCA)는 워드선(WL0 및 WL1)에 대응하는 워드선 제어 신호(WC0 및 WC1) 중 하나가 H 레벨을 가지는 경우에 H 레벨로 설정된다. 따라서, 워드선 제어 신호(WCA)에 의해 트랜지스터(T65)를 오프시킴으로써, 워드선 전압 조정 회로(31a)에서의 관통 전류를 방지할 수 있다.
이하, 제3 실시형태를 도 8 내지 도 11을 참조하여 설명한다.
제1 실시형태의 대응하는 구성요소와 유사한 구성요소에는 동일한 참조 부호가 부여된다. 이러한 구성요소에 대해서는 상세히 설명하지 않는다.
도 8에 도시된 바와 같이, 반도체 메모리 장치(10b)는 복제셀 어레이(RCA)를 포함한다. 복제셀 어레이(RCA)는 매트릭스형으로 배열된 복수(도 8에서는 4개)의 복제셀(RC0 내지 RC3)을 포함한다. 행방향으로 배열된 복제셀(RC0 및 RC2)은 워드선(WL0)에 연결되어 있다. 이와 유사하게, 행방향으로 배열된 복제셀(RC1 및 RC3)은 워드선(WL1)에 연결되어 있다. 열방향으로 배열된 복제셀(RC0 및 RC1)은 복제 비트선(RB0 및 RB1)에 연결되어 있다. 이와 유사하게, 열방향으로 배열된 복제셀(RC2 및 RC3)은 복제 비트선(RB2 및 RB3)에 연결되어 있다.
각 복제셀(RC0 내지 RC3)은 정해진 값(본 예에서는 H 레벨)에 고정된 메모리 노드를 갖는다. 각 복제 비트선(RB0 내지 RB3)은 제1 전위(본 예에서는 H 레벨)로 프리차지된다. 워드선(WL0)이 활성화되는 경우에, 복제셀(RC0)은, 메모리 노드의 레벨에 따라서, 복제 비트선(RB0 및 RB1)의 전위를 제2 전위(본 예에서는 L 레벨)로 감소시킨다. 이와 유사하게, 워드선(WL1)이 활성화되는 경우에, 복제셀(RC1)은 메모리 노드의 레벨에 따라서, 복제 비트선(RB0 및 RB1)의 전위를 L 레벨로 감소시킨다. 이와 유사하게, 워드선(WL0 및 WL1)이 활성화되는 경우에, 복제셀(RC2 및 RC3)은, 각 메모리 노드의 레벨에 따라서, 복제 비트선(RB2 및 RB3)의 전위를 L 레벨로 감소시킨다.
복제 비트선(RB0 내지 RB3)은 복제 컬럼 셀렉터(RCS)에 연결되어 있다. 복제 컬럼 셀렉터(RCS)는 컬럼 셀렉터(CS0 및 CS1)와 유사한 방식으로, 복제 비트선(RB0 내지 RB3)에 각각 연결된 컬럼 스위치를 포함한다. 각 컬럼 스위치는 오프 상태로 고정되어 있다.
복제 비트선(RB0 내지 RB3)은 비트선 전위 검출 회로(RBD)에 연결되어 있다. 비트선 전위 검출 회로(RBD)는 복제 비트선(RB0 내지 RB3)의 전위를 검출하여, 그 검출 결과에 대응하는 레벨의 검출 신호(RDS)를 출력한다. 예컨대, 비트선 전위 검출 회로(RBD)는 복제 비트선(RB0 내지 RB3)의 전위가 정해진 값보다 높은 경우에 제1 레벨(예컨대, L 레벨)의 검출 신호(RDS)를 출력하고, 복제 비트선(RB0 내지 RB3)의 전위가 정해진 값 이하인 경우에 제2 레벨(예컨대, H 레벨)의 검출 신호(RDS)를 출력한다. 이 경우에, 복제 비트선(RB0 내지 RB3)의 전위와 비교되는 정해진 값은, 메모리 셀(C000 내지 C011)의 기억 레벨을 반전시키지 않는 충분한 비트선 쌍의 전위차로 설정되고, 예컨대 전원 전압[고전위 전압(VDD)와 저전위 전압(VSS)의 전위차]의 1/2로 설정된다.
워드선 전압 조정 회로(31b)는 비트선 전위 검출 회로(RBD)로부터 출력되는 검출 신호(RDS)에 기초하여, 레벨 조정 신호(WLC)를 출력한다.
워드선 드라이버(21)는, L 레벨의 레벨 조정 신호(WLC)에 응답하여, 워드선(WL0)에 고전위 전압(VDD)을 공급한다. 워드선 드라이버(21)는 H 레벨의 레벨 조정 신호(WLC)에 응답하여, 워드선(WL0)에 고전위 전압(VD)보다 정해진 값 α만큼 낮은 전압 VD1(즉, VD1 = VDD -α)을 공급한다. 이와 유사하게, 워드선 드라이버(21)는, L 레벨의 레벨 조정 신호(WLC)에 응답하여, 워드선(WL1)에 고전위 전압(VDD)을 공급한다. 워드선 드라이버(21)는 H 레벨의 레벨 조정 신호(WLC)에 응답하여, 워드선(WL1)에 전압(VD1)을 공급한다.
도 9에 도시된 바와 같이, 복제 비트선(RB0)과 복제 비트선(RB1) 사이에는 프리차지 회로(RPC0)가 연결되어 있다. 프리차지 회로(RPC0)는 메모리 어레이(MA0)의 프리차지 회로(PC0 및 PC1)와 유사한 방식으로, 트랜지스터(T11 내지 T13)를 포함한다. 트랜지스터(T11)의 2개의 단자(소스 단자 및 드레인 단자)는 복제 비트선(RB0 및 RB1)에 각각 연결되어 있다. 트랜지스터(T12 및 T13)의 소스 단자는 전원 배선(VDD)에 연결되어 있다. 트랜지스터(T12)의 드레인 단자는 복제 비트선(RB0)에 연결되고, 트랜지스터(T13)의 드레인 단자는 복제 비트선(RB1)에 연결되어 있다. 트랜지스터(T11 내지 T13)의 게이트 단자에는 프리차지 신호(PCG)가 공급된다.
프리차지 회로(RPC0)는 L 레벨의 프리차지 신호(PCG)에 응답하여, 복제 비트선(RB0 및 RB1)의 전위를 H 레벨로 프리차지한다. 이와 유사하게, 복제 비트선(RB2)과 복제 비트선(RB3) 사이에 연결된 프리차지 회로(RPC1)는 L 레벨의 프리차지 신호(PCG)에 응답하여, 복제 비트선(RB2 및 RB3)의 전위를 H 레벨로 프리차지한다. 도 9에 있어서, 프리차지 회로(RPC1)에 포함되는 트랜지스터는 참조 부호없이 도시된다.
메모리 셀(C000)과 유사한 방식으로, 복제셀(RC0)은 6개의 트랜지스터(T1 내지 T6)를 포함한다. 트랜지스터(T1 내지 T4)는 예컨대 N 채널 MOS 트랜지스터이며, 트랜지스터(T5 및 T6)는 예컨대 P 채널 MOS 트랜지스터이다. 트랜지스터(T1 내지 T6)는 메모리 셀(C000 내지 C011)의 트랜지스터(T1 내지 T6)와 실질적으로 동일한 전기적 특성을 갖는다. 트랜지스터(T1 및 T 2)는 액세스된 트랜지스터로서 기능하고, 트랜지스터(T3 및 T4A)는 구동 트랜지스터로서 기능하고, 트랜지스터(T5 및 T 6)는 부하 트랜지스터로서 기능한다.
복제셀(RC0)에 있어서, 트랜지스터(T1)의 제1 단자(예컨대, 소스 단자)는 복제 비트선(RB0)에 연결되어 있다. 트랜지스터(T1)의 제2 단자(예컨대, 드레인 단자)는 트랜지스터(T3)의 드레인 단자와 트랜지스터(T5)의 드레인 단자에 연결되어 있다. 트랜지스터(T3)의 소스 단자는 전원 배선(VSS)에 연결되어 있다. 트랜지스터(T3)의 게이트 단자와 트랜지스터(T5)의 게이트 단자는 전원 배선(VDD)에 연결되어 있다. 트랜지스터(T5)의 소스 단자는 전원 배선(VDD)에 연결되어 있다. 트랜지스터(T2)의 제1 단자(예컨대, 소스 단자)는 복제 비트선(RB1)에 연결되어 있다. 트랜지스터(T2)의 제2 단자(예컨대, 드레인 단자)는 트랜지스터(T4)의 드레인 단자와 트랜지스터(T6)의 드레인 단자에 연결되어 있다. 트랜지스터(T4)의 소스 단자는 전원 배선(VSS)에 연결되어 있다. 트랜지스터(T4)의 게이트 단자와 트랜지스터(T6)의 게이트 단자는 전원 배선(VDD)에 연결되어 있다. 트랜지스터(T6)의 소스 단자는 전원 배선(VDD)에 연결되어 있다.
복제 셀(RC0)에 있어서, 트랜지스터(T1 및 T2)의 게이트 단자는 워드선(WL0)에 연결되어 있다. 워드선(WL0)이 활성화되면, 트랜지스터(T1)는 복제 비트선(RB0)을 트랜지스터(T3 및 T5)에 연결한다. 트랜지스터(T3)는 게이트 단자에 공급되는 고전위 전압(VDD)에 의해 온된다. 트랜지스터(T5)는 게이트 단자에 공급되는 고전위 전압(VDD)에 의해 오프된다. 따라서, 워드선(WL0)이 활성화되면, 복제 비트선(RB0)의 전위는 트랜지스터(T3)에 의해 L 레벨로 감소된다. 이와 유사하게, 워드선(WL0)이 활성화되면, 트랜지스터(T2)는 복제 비트선(RB1)을 트랜지스터(T4 및 T6)에 연결한다. 따라서, 워드선(WL0)이 활성화되면, 복제 비트선(RB1)의 전위는 트랜지스터(T4)에 의해 L 레벨로 감소된다. 즉, 복제셀(RC0)은 워드선(WL0)의 활성화에 응답하여, 복제 비트선(RB0 및 RB1)의 전위를 L 레벨로 감소시킨다.
복제셀(RC1 내지 RC3)의 구성은 복제셀(RC0)의 구성과 유사하다. 이에 의해, 각 소자는 도 9에서 참조 부호 없이 도시된다. 복제셀(RC1)은 워드선(WL1)의 활성화에 응답하여, 복제 비트선(RB0 및 RB1)의 전위를 L 레벨로 감소시킨다. 이와 유사하게, 복제셀(RC2)은 워드선(WL0)의 활성화에 응답하여, 복제 비트선(RB2 및 RB3)의 전위를 L 레벨로 감소시킨다. 또한, 복제셀(RC3)은 워드선(WL1)의 활성화에 응답하여, 복제 비트선(RB2 및 RB3)의 전위를 L 레벨로 감소시킨다.
메모리 어레이(MA0)의 보호 회로(PT0)와 유사한 방식으로, 복제 비트선(RB0)과 복제 비트선(RB1)에는, 트랜지스터(T21 및 T22)가 각각 연결되어 있다. 복제 비트선(RB0 및 RB1)에 연결된 트랜지스터(T21 및 T22)의 소스 단자와 게이트 단자는 전원 배선(VDD)에 연결되어 있다. 트랜지스터(T21)의 드레인 단자는 복제 비트선(RB0)에 연결되고, 트랜지스터(T22)의 드레인 단자는 복제 비트선(RB1)에 연결되어 있다.
이와 유사하게, 복제 비트선(RB2)과 복제 비트선(RB3)에는, 트랜지스터(T21 및 T22)가 각각 연결되어 있다. 복제 비트선(RB2 및 RB3)에 연결된 트랜지스터(T21 및 T21)의 소스 단자와 게이트 단자는 전원 배선(VDD)에 연결되어 있다. 트랜지스터(T21)의 드레인 단자는 복제 비트선(RB2)에 연결되고, 트랜지스터(T22)의 드레인 단자는 복제 비트선(RB3)에 연결되어 있다.
메모리 어레이(MA0)의 컬럼 셀렉터(CS0)와 유사한 방식으로, 복제 컬럼 셀렉터(RCS)는 트랜지스터(T41 내지 T48)를 포함한다. 트랜지스터(T41 내지 T44)의 제1 단자는 복제 비트선(RB0 내지 RB3)에 각각 연결되어 있다. 트랜지스터(T45 내지 T48)는 트랜지스터(T41 내지 T44)에 각각 병렬로 연결되어 있다. 트랜지스터(T41 내지 T44)의 게이트 단자는 전원 배선(VDD)에 연결되고, 트랜지스터(T45 내지 T48)의 게이트 단자는 전원 배선(VSS)에 연결되어 있다. 보호 회로(RPT) 및 복제 컬럼 셀렉터(RCS)는 복제셀(RC0 내지 RC3)에 대한 부하를, 메모리 셀(C000 내지 C011)에 대한 부하와 동등하게 한다. 이에 따라, 복제 비트선(RB0 내지 RB3)의 전위 변화는 비트선(B00, xB00, B01, 및 xB01)의 전위 변화와 유사하게 된다.
비트선 전위 검출 회로(RBD)는 트랜지스터(T71 및 T72)를 포함한다. 트랜지스터(T71)는 예컨대 P 채널 MOS 트랜지스터이며, 트랜지스터(T72)는 예컨대 N 채널 MOS 트랜지스터이다. 트랜지스터(T71)의 소스 단자는 전원 배선(VDD)에 연결되며, 트랜지스터(T71)의 드레인 단자는 트랜지스터(T72)의 드레인 단자에 연결되고, 트랜지스터(T72)의 소스 단자는 전원 배선(VSS)에 연결되어 있다.
비트선 전위 검출 회로(RBD)는, 예컨대 인버터 회로이다. 비트선 전위 검출 회로(RBD)의 입력 단자는 복제 비트선(RB0 내지 RB3)에 연결되어 있다. 따라서, 복제 비트선(RB0 내지 RB3)은 서로 연결되어 있다. 이에 따라, 복제 비트선(RB0 내지 RB3)의 전위는 서로 동일하게 된다. 비트선 전위 검출 회로(RBD)에는, 복제 비트선(RB0 내지 RB3)의 전위의 평균 전위가 공급된다. 비트선 전위 검출 회로(RBD)는 복제 비트선(RB0 내지 RB3)의 전위로부터 반전된 전위의 검출 신호(RDS)를 출력한다.
워드선 전압 조정 회로(31b)는 예컨대 인버터 회로이다. 워드선 전압 조정 회로(31b)는 검출 신호(RDS)의 레벨로부터 반전된 논리 레벨을 가지는 레벨 조정 신호(WLC)를 출력한다.
다음으로, 판독 동작을 도 10을 참조하여 설명한다. 도 10에 있어서, 횡방향으로 연장되는 파선은 저전위 전압(VSS)의 레벨을 나타낸다.
메모리 셀이 액세스되어 있지 않은 상태(정상 상태)에서, 비트선 쌍(B00 및 xB00)과 비트선 쌍(B01 및 xB01)은, L 레벨의 프리차지 신호(PCG)에 응답하는 프리차지 회로(PC0 및 PC1)에 의해 고전위 전압(VDD)으로 프리차지되어 있다. 워드선(WL0 및 WL1)은 L 레벨의 워드선 제어 신호(WC0 및 WC1)에 의해, 저전위 전압(VSS)의 레벨로 설정된다. 비트선 전위 검출 회로(RBD)는 프리차지된 복제 비트선(RB0 내지 RB3)에 기초하여 저전위 전압(VSS)의 레벨을 가진 검출 신호(RDS)를 출력한다. 워드선 전압 조정 회로(31b)는 H 레벨의 레벨 조정 신호(WLC)를 출력한다.
워드선 제어 신호(WC0)가 H 레벨로 설정되면, 워드선 드라이버(21)는 워드선(WL0)의 전위를 전압(VD1)의 레벨로 설정한다.
워드선(WL0)에 연결된 메모리 셀(C000)에 있어서, 액세스된 트랜지스터(T1 및 T2)가 전압(VD1)에 의해 온된다. 이에 따라, 비트선 쌍(B00 및 xB00)의 전위는 메모리 셀(C000)에 유지된 데이터에 따라서 변경된다. 이 경우에, 워드선(WL0)의 전위는 고전위 전압(VDD)보다 낮은 전압(VD1)의 레벨이며, 메모리 셀(C000)의 판독 전류가 제한되어 있다. 이에 의해, 메모리 셀(C000)의 유지 데이터는 변경되지 않는다.
이와 유사하게, 워드선(WL0)에 연결된 메모리 셀(C001)에 있어서, 액세스된 트랜지스터(T1 및 T2)는 전압(VD1)에 의해 온된다. 이에 따라, 비트선 쌍(B01 및 xB01)의 전위는, 메모리 셀(C001)에 유지된 데이터에 따라서 변경된다. 이 경우에, 워드선(WL0)의 전위는 고전위 전압(VDD)보다 낮은 전압(VD1)의 레벨이며, 메모리 셀(C001)의 판독 전류는 제한되어 있다. 이에 의해, 메모리 셀(C001)의 유지 데이터는 변경되지 않는다.
복제 비트선(RB0 내지 RB3)의 전위는, 비선택된 컬럼의 비트선 쌍(B01 및 xB01) 중에서, 저전위 전압(VSS)의 레벨로 변경되는 비트선의 전위와 유사한 방식으로, 고전위 전압(VDD)의 레벨로부터 저전위 전압(VSS)의 레벨로 변경된다. 복제 비트선(RB0 내지 RB3)의 전위가 정해진 값보다 낮게 되면, 비트선 전위 검출 회로(RBD)는, H 레벨의 검출 신호(RDS)를 출력한다. 워드선 전압 조정 회로(31b)는 H 레벨의 검출 신호(RDS)에 응답하여 L 레벨의 레벨 조정 신호(WLC)를 출력한다.
그 후, 워드선 드라이버(21)는 워드선(WL0)의 전위를 전압(VD1)의 레벨로부터 고전위 전압(VDD)의 레벨까지 상승시킨다. 이 경우에, 비트선 쌍(B00 및 xB00)의 전위차는 충분한 크기를 가지며, 메모리 셀(C000)의 유지 데이터를 반전시키지 않는 충분한 전위차로서 설정된 정해진 값 이상이 된다. 비트선 쌍(B00 및 xB00)의 전위는 메모리 셀(C000)의 유지 데이터에 대응한다. 따라서, 메모리 셀(C000)의 유지 데이터는 변경되지 않는다. 이와 유사하게, 비트선 쌍(B01 및 xB01)의 전위차는 충분한 크기를 가지며, 메모리 셀(C001)의 유지 데이터를 반전시키지 않는 충분한 전위차로서 설정된 정해진 값 이상이 된다. 비트선 쌍(B01 및 xB01)의 전위는 메모리 셀(C001)의 유지 데이터에 대응한다. 따라서, 메모리 셀(C001)의 유지 데이터는 변경되지 않는다.
그 후, 센스 앰프 제어 신호(SAE)가 H 레벨로 설정되면, 센스 앰프(SA0)는 선택된 컬럼의 비트선 쌍(B00 및 xB00)의 전위차를 증폭한다. 센스 앰프(SA0)는 비트선 쌍(B00 및 xB00)의 전위에 대응하는 출력 데이터(DO0)를 출력한다.
다음으로, 기록 동작을 도 11을 참조하여 설명한다. 도 11에 있어서, 횡방향으로 연장되는 파선은 저전위 전압(VSS)의 레벨을 나타낸다.
라이트 앰프 제어 신호(WAE)가 H 레벨로 설정되면, 라이트 앰프(WA0)에 의해, 선택된 컬럼의 비트선 쌍(B00 및 xB00)의 전위가, 입력 데이터(DI0)에 따라서, 고전위 전압(VDD)의 레벨과 저전위 전압(VSS)의 레벨로 변경된다.
그 후, 워드선 제어 신호(WC0)가 H 레벨로 설정되면, 워드선(WL0)의 전위가 전압(VD1)의 레벨로 설정되고, 워드선(WL0)과 비트선 쌍(B00 및 xB00)에 연결된 메모리 셀(C000)에 있어서, 데이터의 기록이 시작된다.
비선택된 컬럼의 비트선 쌍(B01 및 xB01)의 전위는 워드선(WL0)에 연결된 메모리 셀(C001)의 유지 데이터에 따라서 변경된다. 이 경우에, 판독 동작과 유사한 방식으로, 워드선(WL0)의 전위는 고전위 전압(VDD)보다 낮은 전압(VD1)의 레벨이며, 메모리 셀(C001)의 판독 전류가 제한되어 있다. 이에 의해, 메모리 셀(C001)의 유지 데이터는 변경되지 않는다.
복제 비트선(RB0 내지 RB3)의 전위가 정해진 값보다 낮게 되면, 비트선 전위 검출 회로(RDB)는 H 레벨의 검출 신호(RDS)를 출력한다. 워드선 전압 조정 회로(31b)는 H 레벨의 검출 신호(RDS)에 응답하여 L 레벨의 레벨 조정 신호(WLC)를 출력한다. 그 후, 워드선 드라이버(21)는 워드선(WL0)의 전위를 전압(VD1)의 레벨로부터 고전위 전압(VDD)의 레벨로 상승시킨다. 이에 따라, 선택된 컬럼의 메모리 셀(C000)은, 기록에 알맞은 상태로 되어, 데이터의 기록이 완료된다.
이 경우에, 비트선 쌍(B01 및 xB01)의 전위차는 충분한 크기를 가지며, 메모리 셀(C001)의 유지 데이터를 반전시키지 않는 충분한 전위차로서 설정된 정해진 값 이상이 된다. 비트선 쌍(B01 및 xB01)의 전위는 메모리 셀(C001)의 유지 데이터에 대응한다. 따라서, 메모리 셀(C001)의 유지 데이터는 변경되지 않는다.
제3 실시형태는 이하의 이점을 갖는다.
열방향으로 배열된 복제셀(RC0 및 RC1)은 복제 비트선(RB0 및 RB1)에 연결되며, 열방향으로 배열된 복제셀(RC2 및 RC3)은 복제 비트선(RB2 및 RB3)에 연결되어 있다. 복제셀(RC0 및 RC2)은 워드선(WL0)의 활성화에 기초하여, 복제 비트선(RB0 내지 RB3)의 전위를 L 레벨로 감소시킨다. 이와 유사하게, 복제셀(RC1 및 RC3)은 워드선(WL1)의 활성화에 기초하여, 복제 비트선(RB0 내지 RB3)의 전위를 L 레벨로 감소시킨다.
복제 비트선(RB0 내지 RB3)은 비트선 전위 검출 회로(RBD)에 연결되어 있다. 비트선 전위 검출 회로(RBD)는 복제 비트선(RB0 내지 RB3)의 전위를 검출하여, 그 검출 결과에 대응하는 레벨의 검출 신호(RDS)를 출력한다.
복제 비트선(RB0 내지 RB3)의 전위는, 메모리 셀(C000 내지 C011)에 유지된 레벨에 대응하는 비트선의 전위와 유사한 방식으로 변경된다. 따라서, 워드선 드라이버(21 및 22)는, 복제 비트선(RB0 내지 RB3)의 전위의 검출 결과를 나타내는 검출 신호(RDS)에 기초하여 생성되는 레벨 조정 신호(WLC)에 응답하여, 워드선(WL0 및 WL1)의 전압을 전압(VD1)(VD1 = VDD -α)으로부터 고전위 전압(VDD)으로 변경시킨다. 이에 따라, 메모리 셀(C000 내지 C001)의 데이터 파괴를 방지하고, 기록 동작에 있어서의 데이터의 기록을 적절하게 수행할 수 있다.
비트선 전위 검출 회로(RBD)는 복제 비트선(RB0 내지 RB3)의 전위에 대응하는 레벨의 검출 신호(RDS)를 출력한다. 따라서, 액세스를 위해 선택되는 비트선 쌍(B00 및 xB00)과 비트선 쌍(B01 및 xB01)에서의 기생 소자는, 제1 실시형태와 비교하여 감소된다. 이에 의해, 비트선의 기생 부하 용량이 감소되고, 비트선을 프리차지하는데 요구하는 전류량, 즉 반도체 메모리 장치(10b)에서의 전력 소비를 감소시킬 수 있다.
비트선 전위 검출 회로(RBD)는 4개의 복제 비트선(RB0 내지 RB3)에 연결되어 있다. 이에 따라, 복제셀(RC0 내지 RC3) 중 일부에서 불량이 발생한 경우에도, 복제 비트선의 전위 변화를 검출할 수 있다.
이하, 제4 실시형태를 도 12 내지 도 14를 참조하여 설명한다.
제4 실시형태에 따른 반도체 메모리 장치의 개략 구성은 제3 실시형태의 반도체 기억 장치(10b)와 유사하다. 제3 실시형태의 반도체 기억 장치(10b)의 대응하는 구성요소와 유사한 구성요소에는 동일 참조 부호가 부여된다. 이러한 구성요소에 대해서는 상세히 설명하지 않는다.
도 12에 도시된 바와 같이, 비트선 전위 검출 회로(RBDa)는 3가지의 트랜지스터(T71 내지 T73)를 포함한다. 트랜지스터(T71)는 예컨대 P 채널 MOS 트랜지스터이며, 트랜지스터(T72 및 T73)는 예컨대 N 채널 MOS 트랜지스터이다. 트랜지스터(T71)의 소스 단자는 전원 배선(VDD)에 연결되고, 트랜지스터(T71)의 드레인 단자는 트랜지스터(T72)의 드레인 단자에 연결되어 있다. 트랜지스터(T72)의 소스 단자는 트랜지스터(T73)의 드레인 단자에 연결되고, 트랜지스터(T73)의 소스 단자는 전원 배선(VSS)에 연결되어 있다. 트랜지스터(T71 및 T72)의 게이트 단자는 복제 비트선(RB0 내지 RB3)에 연결되어 있다.
트랜지스터(T73)의 게이트 단자와 드레인 단자는 서로 연결되어 있다. 이러한 방식으로 연결된 트랜지스터(T73)는 트랜지스터(T72)의 소스 단자 전압을, 트랜지스터(T73)의 임계값 전압에 따라서 저전위 전압(VSS)보다 높은 전압(VS1)으로 설정한다. 따라서, 트랜지스터(T72)의 구동 능력은, 트랜지스터(T72)의 소스 단자를 전원 배선(VSS)에 연결한 경우보다 작아진다. 이에 따라, 비트선 전위 검출 회로(RBDa)가 H 레벨의 검출 신호(RDS)를 출력하는 타이밍은, 도 9에 도시된 비트선 전위 검출 회로(RBD)가 H 레벨의 검출 신호(RDS)를 출력하는 타이밍보다 빠르게 된다. 즉, 비트선 전위 검출 회로(RBDa)는, 복제 비트선(RB0 내지 RB3)의 전위가 제1 전위(본 예에서의 H 레벨)로부터 제2 전위(본 예에서의 L 레벨)까지 변화할 때의 검출 감도가, 도 9에 도시되는 비트선 전위 검출 회로(RBD)보다 높아지게 된다. 제4 실시형태에 있어서, 트랜지스터(T72)는 제1 트랜지스터로서 기능하고, 트랜지스터(T73)는 제2 트랜지스터로서 기능한다.
워드선 전압 조정 회로(31c)는 트랜지스터(T81 내지 T83)를 포함한다. 트랜지스터(T81)는 예컨대 P 채널 MOS 트랜지스터이며, 트랜지스터(T82 및 T83)는 예컨대 N 채널 MOS 트랜지스터이다. 트랜지스터(T81)의 소스 단자는 전원 배선(VDD)에 연결되고, 트랜지스터(T81)의 드레인 단자는 트랜지스터(T82)의 드레인 단자에 연결되어 있다. 트랜지스터(T82)의 소스 단자는 트랜지스터(T83)의 드레인 단자에 연결되고, 트랜지스터(T83)의 소스 단자는 전원 배선(VSS)에 연결되어 있다. 트랜지스터(T81 및 T82)의 게이트 단자에는, 검출 신호(RDS)가 공급된다.
트랜지스터(T83)의 게이트 단자에는, 워드선 제어 신호(WCA)가 공급된다. 이 워드선 제어 신호(WCA)는 도 1에 도시되는 제2 디코더(13)로부터 공급된다. 제2 디코더(13)는 워드선(WL0 및 WL1)에 대응하는 워드선 제어 신호(WC0 및 WC1)를 합성(예컨대, 논리합 합성)하여 워드선 제어 신호(WCA)를 생성한다. 본 예에 있어서, 워드선 제어 신호(WC0 및 WC1) 중 하나가 H 레벨을 가지는 경우에, 제2 디코더(13)는 H 레벨의 워드선 제어 신호(WCA)를 출력한다.
트랜지스터(T83)는 H 레벨의 워드선 제어 신호(WCA)에 의해 온되며, L 레벨의 워드선 제어 신호(WCA)에 의해 오프된다. 따라서, 워드선 전압 조정 회로(31c)는 워드선(WL0 및 WL1) 중 하나의 활성화와 동기하여 활성화된다. 활성화된 워드선 전압 조정 회로(31c)는, 검출 신호(RDS)의 레벨을 논리 반전시킨 레벨의 레벨 조정 신호(WLC)를 출력한다. 이 워드선 전압 조정 회로(31c)는 워드선 제어 신호(WCA)에 응답하여 활성화 및 비활성화되는 인버터 회로이다.
오프 상태로 된 트랜지스터(T83)는 워드선 전압 조정 회로(31c)에서의 관통 전류를 방지한다. 전술한 바와 같이, 비트선 전위 검출 회로(RBDa)는 저전위측에, 다이오드 접속된 트랜지스터(T73)를 포함한다. 따라서, 검출신호(RDS)는 저전위 전압(VSS)보다 높은 전압(VS1)의 레벨까지 저하된다. 검출 신호(RDS)로 인해 워드선 검출 전압 조정 회로(31c)의 N 채널 MOS 트랜지스터를 통한 관통 전류의 흐름은 L 레벨(저전위 전압(VSS)의 레벨)의 워드선 제어 신호(WCA)에 의해 트랜지스터(T83)를 오프시킴으로써 방지된다. 제4 실시형태에서, 트랜지스터(82)는 제3 트랜지스터로서 기능하며, 트랜지스터(T83)는 제4 트랜지스터로서 기능한다.
다음으로, 판독 동작을 도 13을 참조하여 설명한다. 도 13에 있어서, 횡방향으로 연장되는 파선은 저전위 전압(VSS)의 레벨을 나타낸다.
워드선 제어 신호(WC0)가 H 레벨로 설정되면, 워드선 드라이버(21)는 워드선(WL0)을 전압(VD1)의 레벨로 설정한다.
워드선(WL0)에 연결된 메모리 셀(C000)에 있어서, 액세스된 트랜지스터(T1 및 T2)가 전압(VD1)에 의해 온된다. 이에 따라, 비트선 쌍(B00 및 xB00)의 전위는 메모리 셀(C000)의 2개의 메모리 노드(N1 및 N2)(도 12 참조)에 유지된 데이터에 따라서 변경된다. 이 경우에, 워드선(WL0)의 전위는 고전위 전압(VDD)보다 낮은 전압(VD1)의 레벨이며, 메모리 셀(C000)의 판독 전류는 제한되어 있다. 이에 의해, 메모리 셀(C000)의 유지 데이터는 변경되지 않는다.
이와 유사하게, 워드선(WL0)에 연결된 메모리 셀(C001)에 있어서, 액세스된 트랜지스터(T1 및 T2)가 전압(VD1)에 의해 온된다. 이에 따라, 비트선 쌍(B01 및 xB01)의 전위는 메모리 셀(C001)의 2개의 메모리 노드(N1 및 N2)에 유지된 데이터에 따라서 변경된다. 이 경우에, 워드선(WL0)의 전위가 고전위 전압(VDD)보다 낮은 전압(VD1)의 레벨이며, 메모리 셀(C001)의 판독 전류는 제한되어 있다. 이에 의해, 메모리 셀(C001)의 유지 데이터는 변경되지 않는다.
복제 비트선(RB0 내지 RB3)의 전위차가 정해진 값보다 낮게 되면, 비트선 전위 검출 회로(RBDa)는 H 레벨의 검출 신호(RDS)를 출력한다. 비트선 전위 검출 회로(RBDa)에서, 트랜지스터(T72)의 구동 능력은 제3 실시형태보다 작아지도록 설정된다. 따라서, 검출 신호(RDS)의 레벨은 제3 실시형태(도 13에서 파선으로 나타냄)보다 빠른 타이밍에서 상승한다. 또한, 워드선 전압 조정 회로(31c)는 H 레벨의 검출 신호(RDS)에 응답하여, 제3 실시형태(도 13에서 파선으로 나타냄)보다 빠른 타이밍에서 L 레벨의 레벨 조정 신호(WLC)를 출력한다.
워드선 드라이버(21)는, 워드선(WL0)의 전위를 전압(VD1)의 레벨로부터 고전위 전압(VDD)의 레벨로 상승시킨다. 이 경우에, 비트선 쌍(B00 및 xB00)의 전위차는 충분한 크기를 가지며, 메모리 셀(C000)의 유지 데이터를 반전시키지 않는 충분한 전위차로서 설정된 정해진 값 이상이 된다. 비트선 쌍(B00 및 xB00)의 전위는 메모리 셀(C000)의 유지 데이터에 대응한다. 따라서, 메모리 셀(C000)의 유지 데이터는 변경되지 않는다. 이와 유사하게, 비트선 쌍(B01 및 xB01)의 전위차는 충분한 크기를 가지며, 정해진 값 이상이 된다. 비트선 쌍(B01 및 xB01)의 전위는 메모리 셀(C001)의 유지 데이터에 대응한다. 따라서, 메모리 셀(C001)의 유지 데이터는 변경되지 않는다.
그 후, 센스 앰프 제어 신호(SAE)가 H 레벨로 설정되면, 센스 앰프(SA0)는 선택 컬럼인 비트선 쌍(B00, xB00)의 전위차를 증폭한다. 센스 앰프(SA0)는 비트선 쌍(B00, xB00)의 전위에 대응하는 출력 데이터(DO0)를 출력한다.
다음으로, 기록 동작을 도 14을 참조하여 설명한다. 도 14에 있어서, 횡방향으로 연장되는 파선은 저전위 전압(VSS)의 레벨을 나타낸다.
도 14에 도시된 바와 같이, 라이트 앰프 제어 신호(WAE)가 H 레벨로 설정되면, 라이트 앰프(WA0)에 의해, 선택 컬럼의 비트선 쌍(B00, xB00)의 전위가 입력 데이터(DI0)에 따라서, 고전위 전압(VDD)의 레벨과 저전위 전압(VSS)의 레벨로 변경된다.
그 후, 워드선 제어 신호(WC0)가 H 레벨로 설정되면, 워드선(WL0)의 전위가 전압(VD1)의 레벨로 설정되어, 워드선(WL0)과 비트선 쌍(B00, xB00)에 접속된 메모리 셀(C000)에 있어서, 데이터의 기록이 시작된다.
비선택 컬럼의 비트선 쌍(B01, xB01)의 전위는, 워드선(WL0)에 접속된 메모리 셀(C001)의 유지 데이터에 따라서 변화한다. 이 경우에, 판독 동작과 유사한 방식으로, 워드선(WL0)의 전위는 고전위 전압(VDD)보다 낮은 전압(VD1)의 레벨이며, 메모리 셀(C001)의 리드 전류가 제한된다. 이와 같이, 메모리 셀(C001)의 유지 데이터는 변경되지 않는다.
복제 비트선(RB0 내지 RB3)의 전위가 정해진 값보다 낮게 되면, 비트선 전위 검출 회로(RBDa)는 H 레벨의 검출 신호(RDS)를 출력한다. 비트선 전위 검출 회로(RBDa)에서, 트랜지스터(T72)의 구동 능력이 제3 실시형태의 경우와 비교하여 작아지도록 설정된다. 그러므로, 검출 신호(RDS)의 레벨은 제3 실시형태(도 14에서 파선으로 도시됨)에서 보다 빠른 타이밍에서 상승한다.
워드선 전압 조정 회로(31c)는 H 레벨의 검출 신호(RDS)에 응답하여 L 레벨의 레벨 조정 신호(WLC)를 출력한다. 그 후, 워드선 드라이버(21)는 워드선(WL0)의 전위를 전압(VD1)의 레벨로부터 고전위 전압(VDD)의 레벨로 상승시킨다. 이에 의해 선택 컬럼의 메모리 셀(C000)이, 기록에 적합한 상태로 되어, 데이터의 쓰기가 완료된다.
이 경우에, 비트선 쌍(B01, xB01)의 전위차는, 충분한 크기를 가지며, 메모리 셀(C001)의 유지 데이터를 반전시키지 않는 충분한 전위차로서 설정된 정해진 값 이상으로 되어 있다. 비트선 쌍(B01, xB01)의 전위는 메모리 셀(C001)의 유지 데이터에 대응한다. 그러므로, 메모리 셀(C001)의 유지 데이터는 변경되지 않는다.
제4 실시형태는 제3 실시형태의 이점에 더하여 이하의 이점을 갖는다.
비트선 전위 검출 회로(RBDa)는 복제 비트선(RB0 내지 RB3)에 게이트 단자가 연결된 트랜지스터(T72)와 전원 배선(VSS) 사이에 연결된 트랜지스터(T73)를 포함한다. 트랜지스터(T73)는 다이오드 접속된다. 즉, 트랜지스터의 게이트 단자 및 드레인 단자가 서로 연결되어 있다. 트랜지스터(T73)는 트랜지스터(T72)의 소스 단자 전압을, 트랜지스터(T73)의 임계값 전압에 따라서 저전위 전압(VSS)보다 높은 전압(VS1)으로 설정한다. 이에 따라, 트랜지스터(T72)의 구동 능력은 트랜지스터(T72)의 소스 단자를 전원 배선(VSS)에 연결한 경우(도 9를 참조)와 비교하여 작아진다. 따라서, 비트선 전위 검출 회로(RBDa)는 복제 비트선(RB0 내지 RB3)의 전위가 H 레벨로부터 L 레벨로 변화하는 것을 높은 검출 감도로 검출한다.
제3 실시형태와 비교하여, 비트선 전위 검출 회로(RBDa)가 복제 비트선의 전위차에 따라서 H 레벨의 검출 신호(RDS)를 출력하는 타이밍이 빠르게 된다. 즉, 워드선(WL0 및 WL1)의 제어 개시로부터 복제 비트선의 전위가 검출될 때까지의 시간이 짧아지게 된다. 이에 따라, 워드선 제어 신호(WC0 및 WC1)의 펄스 폭이 짧아지게 된다. 복제 비트선(RB0 내지 RB3)은 프리차지 회로(RPC0 및 RPC1)에 의해 고전위 전압(VDD)의 레벨로 프리차지된다. 따라서, 워드선 제어 신호(WC0 및 WC1)의 펄스 폭이 짧을수록, 즉 워드선(WL0 및 WL1)의 구동 시간이 짧을수록, 복제 비트선(RB0 내지 RB3)의 전위 변화를 감소시키며, 즉 복제 비트선(RB0 내지 RB3)의 전위 저하를 억제한다. 이에 따라, 복제 비트선(RB0 내지 RB3)을 프리차지하기 위해서 필요한 전류량이 적어져, 전력 소비를 억제할 수 있다.
워드선 전압 조정 회로(31C)는, 검출 신호(RDS)가 게이트에 공급되는 트랜지스터(T82)와 전원 배선(VSS) 사이에 연결되는 트랜지스터(T83)를 포함한다. 워드선 제어 신호(WCA)는 트랜지스터(T83)의 게이트 단자에 공급된다. 워드선 제어 신호(WCA)는, 워드선(WL0 및 WL1)에 대응하는 워드선 제어 신호들(WC0 및 WC1) 중 하나가 H 레벨을 가지는 경우에 H 레벨로 설정된다. 따라서 워드선 제어 신호(WCA)에 의해 트랜지스터(T83)를 턴 오프시킴으로써 워드선 전압 조정 회로(31C)에서의 관통 전류를 방지한다.
당업자라면 본 발명이 본 발명의 범위를 벗어나지 않고 많은 다른 특정 형태들로 실행될 수 있다는 것을 알 수 있다. 특히, 본 발명은 이하의 형태로 실행될 수 있다는 것을 이해해야 한다.
제1 및 제2 실시형태에서, 비트선 쌍에 연결되는 비트선 전위 검출 회로의 수는 변경될 수도 있다. 예컨대, 3개 이상의 비트선 쌍을 포함하는 메모리 어레이에 있어서, 비트선 전위 검출 회로는 적어도 2개의 비트선 쌍에 연결될 수도 있다. 이러한 구성에서, 예컨대, 비트선 전위 검출 회로에 연결된 2개의 비트선 쌍 중 적어도 어느 하나가 비선택 컬럼인 경우에, 메모리 셀의 데이터 파괴는 제1 및 제2 실시형태와 유사한 방식으로 억제될 수 있다. 또한, 기록 동작에 있어서 메모리 셀에 데이터가 기록될 수 있다. 또한, 반도체 메모리 장치에서의 전력 소비는 감소될 수 있다.
제3 및 제4 실시형태에서, 비트선 전위 검출 회로(RBD 및 RBDa)에 연결되는 복제 비트선의 수는 변경될 수도 있다.
상기 실시형태의 각각에서, 워드선(예컨대, WL0)의 전위 즉, 워드선 드라이버(21 및 22)의 각각의 출력 전압은 전압(VD1)(제1 전압)으로부터 전압(VDD)(제2 전압)으로 변경된 후에, 센스 앰프 제어 신호(SAE)는 센스 앰프(SA0)를 동작시키도록 활성화된다. 그러나, 워드선의 전위가 전압(VDD)으로 변경되기 전에도, 센스 앰프(SA0)는 데이터 버스(DB0) 및 반전 데이터 버스(xDB0)로 출력되는 신호가 정해진 진폭을 가지는 한, 판독 동작을 수행할 수도 있다.
여기서 인용된 모든 일례 및 조건 언어는 기술을 발전시키기 위하여 발명자에 의해 기여된 본 발명의 원리 및 개념을 이해하는데 독자를 돕기 위한 교육적 목적으로 의도되며, 명세서에서의 이러한 일례의 구성은 본 발명의 장점 및 단점을 예시하는 것에 관련된 것이 아니라, 특별히 인용된 예 및 조건에 한정되지 않은 것으로 구성될 수 있다. 본 발명의 실시형태를 상세히 설명하였지만, 본 발명의 사상 및 범위를 벗어나지 않고 여러 가지 변경, 대체 및 교체를 행할 수 있다는 것을 이해해야 한다.

Claims (8)

  1. 복수의 워드선과,
    상기 워드선과 교차하는 복수의 비트선 쌍과,
    상기 워드선과 상기 비트선 쌍이 교차하는 위치에 대응하여 배열되는 복수의 메모리 셀과,
    상기 워드선 중 하나에 대응하여 배열되어, 제1 전압 또는 상기 제1 전압보다 높은 제2 전압을 출력하는 워드선 드라이버와,
    상기 비트선 쌍 중 적어도 하나에 대응하여 배열되어, 적어도 하나의 비트선 쌍의 전위를 검출하고 검출 신호를 생성하는 전위 검출 회로와,
    상기 전위 검출 회로로부터의 검출 신호에 따라서 상기 워드선 드라이버의 출력 전압을 제1 전압으로부터 제2 전압으로 변경하는 워드선 전압 조정 회로와,
    액세스를 위한 비트선 쌍 중 선택된 하나의 전위차를 증폭하는 센스 증폭기
    를 구비하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 메모리 셀의 각각은, 상이한 레벨을 유지하는 2개의 메모리 노드를 포함하며, 상기 워드선 중 대응하는 하나에 공급되는 제1 전압에 기초하여 2개의 메모리 노드에 의해 유지된 레벨에 따라서 상기 비트선 쌍 중 대응하는 하나의 전위를 변경하며,
    상기 전위 검출 회로는 대응하는 비트선 쌍의 전위차에 따라서 검출 신호를 생성하는 것인 반도체 기억 장치.
  3. 제1항에 있어서, 상기 전위 검출 회로는 상기 복수의 비트선 쌍에 연결되는 복수의 전위 검출 회로 중 하나이며,
    상기 워드선 전압 조정 회로는 상기 전위 검출 회로에 의해 생성되는 복수의 검출 신호에 기초하여 레벨 조정 신호를 생성하며,
    상기 워드선 드라이버는 상기 레벨 조정 신호에 기초하여 상기 워드선 중 대응하는 하나의 전압을 변경하는 것인 반도체 기억 장치.
  4. 제1항에 있어서, 상기 메모리 셀은,
    상이한 레벨을 유지하는 2개의 메모리 노드를 포함하는 기억셀과,
    상기 워드선 중 대응하는 하나에 공급되는 제1 전압에 기초하여 상기 비트선 쌍 중 대응하는 하나의 전위를 제1 전위로부터 저하시키는 복제셀
    을 포함하며,
    상기 센스 증폭기는 상기 기억셀에 액세스하기 위해 선택된 비트선 쌍의 전위차를 증폭하며,
    상기 전위 검출 회로는 상기 복제셀에 연결된 적어도 하나의 복제 비트선의 전위에 따라서 검출 신호를 생성하는 것인 반도체 기억 장치.
  5. 제4항에 있어서, 상기 워드선 전압 조정 회로는 적어도 하나의 복제 비트선에 연결된 전위 검출 회로의 검출 신호에 기초하여 레벨 조정 신호를 생성하며,
    상기 워드선 드라이버는 상기 레벨 조정 신호에 기초하여 상기 워드선 중 대응하는 하나의 전압을 변경하는 것인 반도체 기억 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 전위 검출 회로는,
    상기 비트선 쌍 중 하나에 연결되는 제1 트랜지스터와,
    제1 트랜지스터와 저전위 전원 배선 사이에 연결되어, 다이오드 접속된 트랜지스터인 제2 트랜지스터를 포함하는 것인 반도체 기억 장치.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 워드선 전압 조정 회로는,
    상기 전위 검출 회로의 검출 신호에 응답하여 동작하는 제3 트랜지스터와,
    상기 제3 트랜지스터와 저전위 전원 배선 사이에 연결되어, 상기 워드선 드라이버의 활성화에 대응하는 제어 신호에 응답하여 동작하는 제4 트랜지스터를 포함하는 것인 반도체 기억 장치.
  8. 복수의 워드선과 복수의 비트선 쌍이 교차하는 위치에 대응하여 배열되는 복수의 메모리 셀을 포함하는 반도체 기억 장치의 제어 방법으로서,
    상기 워드선 중 하나를 제1 전압으로 구동하는 단계와,
    상기 비트선 쌍 중 적어도 하나의 전위를 검출하여, 검출 신호를 생성하는 단계와,
    상기 검출 신호에 따라서, 상기 워드선 중 하나의 구동 전압을 상기 제1 전압으로부터 상기 제1 전압보다 높은 제2 전압으로 변경하는 단계와,
    액세스를 위한 비트선 쌍 중 선택된 하나의 전위차를 증폭하는 단계를 포함하는 반도체 기억 장치의 제어 방법.
KR1020130098062A 2012-08-21 2013-08-19 반도체 기억 장치 및 반도체 기억 장치의 제어 방법 KR101564140B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2012-182544 2012-08-21
JP2012182544A JP2014041668A (ja) 2012-08-21 2012-08-21 半導体記憶装置及び半導体記憶装置の制御方法

Publications (2)

Publication Number Publication Date
KR20140024817A true KR20140024817A (ko) 2014-03-03
KR101564140B1 KR101564140B1 (ko) 2015-10-28

Family

ID=50147886

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130098062A KR101564140B1 (ko) 2012-08-21 2013-08-19 반도체 기억 장치 및 반도체 기억 장치의 제어 방법

Country Status (4)

Country Link
US (1) US9013914B2 (ko)
JP (1) JP2014041668A (ko)
KR (1) KR101564140B1 (ko)
CN (1) CN103632716A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015053094A (ja) 2013-09-06 2015-03-19 株式会社東芝 半導体記憶装置
CN111279180A (zh) 2017-10-26 2020-06-12 深圳源光科技有限公司 生物传感器
JP6896597B2 (ja) * 2017-12-20 2021-06-30 ルネサスエレクトロニクス株式会社 半導体記憶装置
US10714166B2 (en) * 2018-08-13 2020-07-14 Micron Technology, Inc. Apparatus and methods for decoding memory access addresses for access operations

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1145578A (ja) 1997-07-25 1999-02-16 Sanyo Electric Co Ltd 半導体記憶装置のデータ書き込み方法
JP2001101893A (ja) * 1999-09-29 2001-04-13 Mitsubishi Electric Corp スタティック型半導体記憶装置
KR100408420B1 (ko) * 2002-01-09 2003-12-03 삼성전자주식회사 감지증폭기의 센싱속도를 향상시킬 수 있는 반도체메모리장치의 감지증폭기 구동회로
JP5100035B2 (ja) * 2005-08-02 2012-12-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7505345B2 (en) * 2006-11-03 2009-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for an SRAM with two phase word line pulse
JPWO2009041471A1 (ja) * 2007-09-25 2011-01-27 日本電気株式会社 半導体記憶装置
JP5144219B2 (ja) * 2007-11-07 2013-02-13 パナソニック株式会社 半導体記憶装置
JP5259270B2 (ja) 2008-06-27 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2010113793A (ja) * 2008-10-10 2010-05-20 Renesas Electronics Corp 半導体記憶装置
JP2012109022A (ja) 2012-03-07 2012-06-07 Nippon Telegr & Teleph Corp <Ntt> 読み出し装置
JP2014164777A (ja) * 2013-02-22 2014-09-08 Renesas Electronics Corp Ｓｒａｍ
EP2988305B8 (en) * 2014-08-18 2020-03-11 Synopsys, Inc. Memory device using a two phas write scheme to improve low voltage write ability

Also Published As

Publication number Publication date
US20140056057A1 (en) 2014-02-27
CN103632716A (zh) 2014-03-12
JP2014041668A (ja) 2014-03-06
US9013914B2 (en) 2015-04-21
KR101564140B1 (ko) 2015-10-28

Similar Documents

Publication Publication Date Title
US10332587B1 (en) Dynamic random access memory device
JP5256512B2 (ja) 半導体記憶装置
JP4422558B2 (ja) メモリ装置
US7321517B2 (en) Semiconductor memory device
US20060262617A1 (en) Page access circuit of semiconductor memory device
US7839704B2 (en) Memory circuit and control method thereof
US20190035456A1 (en) Semiconductor device
KR20080095009A (ko) 컬럼 리던던시 회로
JP2009070480A (ja) 半導体記憶装置
KR20070049266A (ko) 에지 서브 어레이에 완전한 데이터 패턴을 기입할 수 있는오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법
US6885608B2 (en) Multi-port memory circuit
US9679649B2 (en) Reconfigurable cam
US7423900B2 (en) Methods and apparatus for low power SRAM using evaluation circuit
KR101564140B1 (ko) 반도체 기억 장치 및 반도체 기억 장치의 제어 방법
US6631092B2 (en) Semiconductor memory device capable of imposing large stress on transistor
US20070223268A1 (en) Memory
US6704238B2 (en) Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading
US8279692B2 (en) Semiconductor device having hierarchical data line structure and control method thereof
US20120195109A1 (en) Semiconductor storage device
US20080037337A1 (en) Semiconductor memory
JP2011159332A (ja) 半導体記憶装置
JP4771610B2 (ja) メモリ回路及びその試験方法
WO2023106105A1 (ja) 半導体記憶装置及び制御方法
US7359267B2 (en) Method of transferring data
KR101586850B1 (ko) 스태틱 랜덤 액세스 메모리

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee