KR20140022917A - 패턴 형성 방법 - Google Patents

패턴 형성 방법 Download PDF

Info

Publication number
KR20140022917A
KR20140022917A KR1020137033519A KR20137033519A KR20140022917A KR 20140022917 A KR20140022917 A KR 20140022917A KR 1020137033519 A KR1020137033519 A KR 1020137033519A KR 20137033519 A KR20137033519 A KR 20137033519A KR 20140022917 A KR20140022917 A KR 20140022917A
Authority
KR
South Korea
Prior art keywords
gas
etching
film
substrate
hole
Prior art date
Application number
KR1020137033519A
Other languages
English (en)
Inventor
마사히로 기무라
도모노리 우메자키
아키오우 기쿠치
Original Assignee
다이니폰 스크린 세이조우 가부시키가이샤
샌트랄 글래스 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다이니폰 스크린 세이조우 가부시키가이샤, 샌트랄 글래스 컴퍼니 리미티드 filed Critical 다이니폰 스크린 세이조우 가부시키가이샤
Publication of KR20140022917A publication Critical patent/KR20140022917A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B99/00Subject matter not provided for in other groups of this subclass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/6719Apparatus for manufacturing or treating in a plurality of work-stations characterized by the construction of the processing chambers, e.g. modular processing chambers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/792Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

절연막과 도전성막을 적층한 적층막에 형성한 구멍의 내주면으로부터 도전성막을 선택적으로 정밀도 있게 후퇴시킨 패턴을 기판 상에 형성할 수 있는 패턴 형성 방법.
패턴 형성 방법은, 기판 상에, 절연막 및 폴리실리콘막을 번갈아 적층하여, 상기 절연막 및 상기 폴리실리콘막을 각각 적어도 2층 포함하는 적층막을 형성하는 공정과, 적어도 2층의 상기 절연막 및 적어도 2층의 상기 폴리실리콘막을 관통하는 구멍을 상기 적층막에 형성하는 공정과, 불소계 할로겐 가스를 불활성 가스로 희석한 에칭 가스를 상기 구멍 내에 도입하여 행하는 등방적 에칭에 의해, 상기 구멍의 측벽으로부터 상기 폴리실리콘막을 선택적으로 에칭하는 선택 에칭 공정을 포함한다.

Description

패턴 형성 방법{PATTERN FORMING METHOD}
이 발명은, 기판 상에 패턴을 형성하는 방법에 관한 것이다.
특허 문헌 1은, 3차원 메모리셀 어레이의 제조 방법을 개시하고 있다. 구체적으로는, 도전층과 절연층을 번갈아 복수 주기 반복해서 적층한 적층막에, 상기 도전층 및 절연층을 관통하는 구멍(홀)을 형성하는 방법을 개시하고 있다. 상기 구멍의 내주면에는, 한 쌍의 실리콘 산화막 사이에 실리콘 질화막을 끼운 ONO(Oxide-Nitride-Oxide) 구조의 절연막이 형성되고, 그 안쪽으로 실리콘 필러가 매입된다. 실리콘 필러는 채널로서 기능하며, 도전층은 컨트롤 게이트로서 기능한다. 이 구성에 의해, 구멍이 깊이 방향에 관해서 절연층에 의해 분리된 복수의 메모리셀이 형성되어 있다. 각 메모리셀에 있어서, ONO 구조의 절연막에 전하를 축적하여 정보를 기억할 수 있다.
일본국 특허공개 2010-177652호 공보
적층막에 형성된 구멍의 내주면에는, 도전층과 절연층이 번갈아 노출되어 있으며, 절연층에 의해 메모리셀이 분리되어 있다. 구멍의 내주면으로부터의 에칭에 의해, 도전층을 선택적으로 에칭하여 내주면으로부터 후퇴시킬 수 있으면, 구멍 내에 절연층이 돌출되고, 그 돌출된 절연층에 의해 도전층이 분리된 구조를 형성할 수 있다. 이것에 의해, 메모리셀 간의 분리를 할 수 있으므로, 각 층을 얇게 형성하여 고집적화했을 때에, 메모리셀 간의 크로스 토크를 억제할 수 있다.
그러나, 구멍 내의 도전층을, 그 깊이 위치에 상관없이, 균일하게 후퇴시킬 수 있는 기술은, 아직도 확립되어 있지 않다.
그래서, 이 발명의 목적은, 절연막과 도전성막을 적층한 적층막에 형성한 구멍의 내주면으로부터 도전성막을 선택적으로 정밀도 있게 후퇴시킨 패턴을 기판 상에 형성할 수 있는 패턴 형성 방법을 제공하는 것이다.
상기의 목적을 달성하기 위한 청구항 1에 기재된 발명은, 기판 상에, 절연막 및 폴리실리콘막을 번갈아 적층하여, 상기 절연막 및 상기 폴리실리콘막을 각각 적어도 2층 포함하는 적층막을 형성하는 공정과, 적어도 2층의 상기 절연막 및 적어도 2층의 상기 폴리실리콘막을 관통하는 구멍을 상기 적층막에 형성하는 공정과, 불소계 할로겐 가스를 불활성 가스로 희석한 에칭 가스를 상기 구멍 내에 도입하여 행하는 등방적 에칭에 의해, 상기 구멍의 측벽으로부터 상기 폴리실리콘막을 선택적으로 에칭하는 선택 에칭 공정을 포함하는, 패턴 형성 방법이다.
이 방법에 의하면, 기판 상에 절연막(예를 들어 실리콘 산화막) 및 폴리실리콘막을 번갈아 적층한 적층막이 형성되며, 이 적층막을 관통하는 구멍이 형성된다. 그리고, 구멍 내에, 불소계 할로겐 가스를 불활성 가스로 희석한 에칭 가스가 도입된다. 이 에칭 가스에 의해, 구멍의 내주면으로부터 등방적인 에칭이 진행된다. 그리고, 이 에칭 가스는, 절연막(예를 들어 실리콘 산화막)에 대한 폴리실리콘막의 에칭 선택비가 높기 때문에, 폴리실리콘막을 선택적으로 에칭할 수 있다. 이것에 의해, 구멍의 내주면(측벽)으로부터 폴리실리콘막을 선택적으로 후퇴시킬 수 있어, 구멍의 내주면에 절연막이 돌출되고, 이 돌출된 절연막에 의해 폴리실리콘막이 분리된 구조를 형성할 수 있다. 폴리실리콘막은 도전층으로서 이용할 수 있다.
불소계 할로겐 가스를 불활성 가스로 희석한 에칭 가스에 의한 에칭은, 구멍 내에 있어서 균일하게 진행된다. 즉, 구멍 내의 깊이 위치에 관계없이, 균일한 에칭이 가능하다. 에칭액을 이용하는 웨트 에칭에서는, 구멍의 입구부에 있어서는 에칭액이 새로운 액으로 치환되기 쉬운데 반해, 구멍의 안쪽부에서는 에칭액의 치환이 진행되기 어렵다. 그 때문에, 구멍의 입구부와 안쪽부에서 에칭의 진행 속도가 상이하여, 입구부에서 안쪽부를 향해 좁아지는 테이퍼 형상의 에칭 프로파일이 되기 쉽다. 이에 반해, 상기와 같은 에칭 가스를 이용한 에칭에서는, 구멍 내의 도처에서 동일하게 에칭을 진행시킬 수 있다. 따라서, 구멍 내의 위치에 상관없이, 폴리실리콘막을 정밀도 있게 에칭하여 구멍의 내주면으로부터 후퇴시킬 수 있다.
청구항 2에 기재되어 있는 바와 같이, 상기 불소계 할로겐 가스는, ClF3 가스, BrF5 가스, IF3 가스, IF7 가스, ClF 가스, BrF3 가스, IF5 가스, 및 BrF 가스로부터 선택한 1종 또는 2종 이상의 가스를 포함하는 것이 바람직하다.
청구항 3에 기재되어 있는 바와 같이, 상기 선택 에칭 공정이, 대기압 분위기 중에서 행해져도 된다. 상기와 같은 에칭 가스를 이용하면, 대기압에 가까운 분위기 중에서도, 폴리실리콘막의 선택 에칭이 가능하다. 이것에 의해, 에칭을 행하는 처리실 내의 기압을 제어하지 않아도 되기 때문에, 공정을 줄일 수 있어, 그에 따라 생산성을 향상시킬 수 있다.
청구항 4에 기재되어 있는 바와 같이, 상기 선택 에칭 공정이, 감압 분위기 중에서 행해져도 된다. 이것에 의해, 폴리실리콘막의 에칭 레이트 및 에칭 선택비를 높일 수 있다.
청구항 5에 기재되어 있는 바와 같이, 상기 선택 에칭 공정이, 상기 기판을 주면에 수직인 회전축선 둘레로 회전시키는 공정을 포함하는 것이 바람직하다. 이것에 의해, 기판의 면내에 복수의 구멍이 형성되는 경우에, 기판면 내에서의 처리의 편차를 억제할 수 있다.
청구항 6에 기재되어 있는 바와 같이, 상기 선택 에칭 공정이, 상기 기판의 온도를 제어(가열 또는 냉각)하는 공정을 포함하는 것이 바람직하다. 이것에 의해, 폴리실리콘막의 에칭 레이트 및 에칭 선택비를 제어할 수 있다.
청구항 7에 기재되어 있는 바와 같이, 상기 기판의 온도를 제어(가열 또는 냉각)하는 공정에 있어서, 에칭 시의 기판 온도를 -30℃ 이상 30℃ 이하로 제어하는 것이 바람직하다. 이것에 의해, 폴리실리콘막의 에칭 레이트 및 에칭 선택비를 높일 수 있다.
청구항 8에 기재되어 있는 바와 같이, 상기 절연막이, 산화막(예를 들어 실리콘 산화막)을 포함하고 있어도 된다. 불소계 할로겐 가스를 이용한 기상 에칭에서는, 산화막에 대한 폴리실리콘막의 선택비를 크게 취할 수 있다. 따라서, 절연막이 산화막을 포함하는 경우에, 폴리실리콘막을 한층 정밀도 있게 에칭할 수 있다.
본 발명은, 절연막과 도전성막을 적층한 적층막에 형성한 구멍의 내주면으로부터 도전성막을 선택적으로 정밀도 있게 후퇴시킨 패턴을 기판 상에 형성할 수 있는 패턴 형성 방법을 제공할 수 있다.
도 1은, 이 발명의 일실시 형태에 관련된 패턴 형성 방법이 적용되는 반도체 장치의 일부의 구성을 나타내는 단면도이다.
도 2a는, 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2b는, 도 2a의 다음의 공정을 나타내는 단면도이다.
도 2c는, 도 2b의 다음의 공정을 나타내는 단면도이다.
도 3은, 구멍의 내주면(측벽)으로부터 폴리실리콘막을 선택적으로 에칭하여 후퇴시키는 기상 에칭 공정을 실행하기 위한 기상 에칭 장치의 구성예를 나타내는 도해적인 단면도이다.
도 4는, 상기 기상 에칭 장치에 의한 기상 에칭의 상세를 설명하기 위한 플로차트이다.
도 5는, 에칭 시험을 행했을 때의 에칭 형태를 나타내는 모식적인 부분 확대 단면도이다.
이하에서는, 이 발명의 실시의 형태를, 첨부 도면을 참조하여 상세하게 설명한다.
도 1은, 이 발명의 일실시 형태에 관련된 패턴 형성 방법이 적용되는 반도체 장치의 일부의 구성을 나타내는 단면도이다. 이 반도체 장치는, 3차원 배열된 메모리셀 어레이를 포함한다. 이 반도체 장치는, 반도체 기판(1)과, 반도체 기판(1) 상에 형성된 적층막(2)을 포함한다. 적층막(2)은, 절연막으로서의 산화막(3)과, 도체막으로서의 폴리실리콘막(4)을 번갈아 복수 주기 적층하여 구성되어 있다. 적층막(2)은, 산화막(3)을 적어도 2층 포함한다. 또, 적층막(2)은, 적어도 2층의 폴리실리콘막(4)을 포함한다. 적층막(2)에는, 복수층의 산화막(3) 및 복수층의 폴리실리콘막(4)을, 그들의 적층 방향을 따라 관통한 구멍(5)이 형성되어 있다. 구멍(5)은, 기둥 형상으로 형성되어 있다. 구멍(5)은, 원주 형상으로 형성되어 있어도 되고, 각주(예를 들어 사각기둥) 형상으로 형성되어 있어도 된다. 구멍(5)의 내주면(측벽)에서는, 산화막(3)이, 폴리실리콘막(4)보다 안쪽으로 돌출되어 있다. 바꾸어 말하면, 폴리실리콘막(4)의 가장자리부가 산화막(3)의 가장자리부보다 후퇴하고 있다. 이와 같은 구멍(5)이, 반도체 기판(1)의 면내에 분포하도록, 적층막(2)에 복수개 형성되어 있다.
각 구멍(5)의 내주면에는, ONO(Oxide-Nitride-Oxide) 구조의 전하 축적 적층막(6)이 형성되어 있다. 전하 축적 적층막(6)은, 예를 들어, 구멍(5)의 내주면에 접하는 산화막(6a)(예를 들어 실리콘 산화막)과, 산화막(6a)에 접하는 질화막(6b)(예를 들어 실리콘 질화막)과, 질화막(6b)에 접하는 산화막(6c)(예를 들어 실리콘 산화막)을 적층하여 구성되어 있다. 전하 축적 적층막(6)의 내측에는, 구멍(5) 내를 충전하도록 실리콘 필러(7)가 매입되어 있다.
이러한 구성에 의해, 실리콘 필러(7)는 채널로서 기능하며, 폴리실리콘막(4)은 컨트롤 게이트로서 기능한다. 이렇게 하여, 구멍(5)이 깊이 방향에 관해서 산화막(3)에 의해 분리된 복수의 메모리셀이 형성되어 있다. 각 메모리셀에 있어서, 전하 축적 적층막(6)에 전하를 축적하여 정보를 기억할 수 있다. 메모리셀을 분리하는 산화막(3)이 폴리실리콘막(4)보다 구멍(5)의 안쪽으로 돌출되어 있으므로, 메모리셀 간을 확실히 분리할 수 있다. 따라서, 각 층의 산화막(3) 및 폴리실리콘막(4)을 얇게 형성하여 고집적화했을 때에, 메모리셀 간의 크로스 토크를 억제할 수 있다.
도 2a, 도 2b 및 도 2c는, 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
우선, 도 2a에 나타내는 바와 같이, 반도체 기판(1) 상에, 산화막(3)과 폴리실리콘막(4)이 번갈아 적층되어, 적층막(2)이 형성된다. 산화막(3)은, TEOS(테트라에톡시실란)여도 되고, 예를 들어 CVD법(화학적 기상 성장법)으로 형성되어도 된다. 폴리실리콘막(4)은, 예를 들어 플라즈마 CVD법으로 형성되어도 된다. 도전성을 부여하기 위한 불순물을 첨가하면서 폴리실리콘막(4)을 형성함으로써, 폴리실리콘막(4)을 도전성막으로 할 수 있다.
다음에, 도 2b에 나타내는 바와 같이, 복수층의 산화막(3) 및 복수층의 폴리실리콘막(4)을 그들의 적층 방향으로 관통하는 구멍(5)이 형성된다. 구멍(5)의 형성은, 예를 들어, 반응성 이온 에칭에 의해 행할 수 있으며, 보다 구체적으로는, 특허 문헌 1에 기재되어 있는 방법이 적용되어도 된다.
다음에, 도 2c에 나타내는 바와 같이, 구멍(5) 내에 에칭 가스를 도입하여 행하는 등방 에칭에 의해, 구멍(5)의 내주면(측벽)으로부터 각 폴리실리콘막(4)이 선택적으로 에칭된다(기상 에칭 공정). 이것에 의해, 각 폴리실리콘막(4)이 구멍(5)의 내주면으로부터 후퇴한다. 이것에 의해, 구멍(5)의 내주면(측벽)으로부터 각 산화막(3)이 안쪽으로 돌출된 구조가 얻어진다. 에칭 가스로서는, 불소계 할로겐 가스를 불활성 가스로 희석한 가스가 이용된다. 이러한 에칭 가스는, 산화물에 대한 폴리실리콘의 에칭 선택비가 높기 때문에, 폴리실리콘막(4)의 선택적 에칭이 가능해진다.
상기 불소계 할로겐 가스로서는, ClF3 가스, BrF5 가스, IF3 가스, IF7 가스, ClF 가스, BrF3 가스, IF5 가스, 및 BrF 가스로부터 선택한 1종 또는 2종 이상을 이용할 수 있다. 이 불소계 할로겐 가스를 희석하는 불활성 가스로서는, 예를 들어, 질소 가스, 아르곤 가스, 헬륨 가스 등을 이용할 수 있다.
이러한 에칭 가스를 이용한 기상 에칭 공정 후의 기판 표면에는 에칭 잔사가 남지 않기 때문에, 순수 등의 린스액을 이용한 린스 공정을 행할 필요가 없다. 예를 들어, ClF3 가스에 의한 실리콘 에칭의 반응은 다음식으로 나타내는 대로이다. SIF4 및 ClF는 모두 휘발성이므로, 에칭 잔사를 남기지 않고 실리콘을 에칭할 수 있다.
Si+2ClF3→SIF4+2ClF
도 2c의 공정 후는, 전하 축적 적층막(6)의 형성 및 실리콘 필러(7)의 매입을 거쳐, 도 1에 나타내는 구조가 얻어진다. 전하 축적 적층막(6)의 형성은, ALD(Atomic Layer Deposition)법으로 행해도 된다. 또, 실리콘 필러(7)의 매입은, 불순물을 도핑하면서 CVD법에 의해 실리콘막을 퇴적시킴으로써 행해져도 된다.
도 3은, 구멍(5)의 내주면(측벽)으로부터 폴리실리콘막(4)을 선택적으로 에칭하여 후퇴시키는 공정을 실행하기 위한 기상 에칭 장치의 구성예를 나타내는 도해적인 단면도이다.
이 기상 에칭 장치는, 하우징(20)과, 하우징(20) 내에 수용된 처리 가스 도입 용기(21)와, 동일한 하우징(20) 내에 수용된 기판 유지대(22)를 구비하고 있다. 처리 가스 도입 용기(21)에는, 처리 가스 도입로(23)로부터, 처리 가스가 도입되게 되어 있다. 처리 가스 도입로(23)에는, 불소계 할로겐 가스 공급로(24) 및 불활성 가스 공급로(25)가 결합되어 있다. 불소계 할로겐 가스 공급로(24)에는, 밸브(26) 및 유량 컨트롤러(MFC)(46)가 설치되어 있다. 마찬가지로, 불활성 가스 공급로(25)에는, 밸브(27) 및 유량 컨트롤러(MFC)(47)가 설치되어 있다. 불소계 할로겐 가스 공급로(24)는, 불소계 할로겐 가스 공급원(28)에 접속되어 있다. 불활성 가스 공급로(25)는, 불활성 가스 공급원(29)에 접속되어 있다.
처리 가스 도입 용기(21)는, 그 저벽부가 펀칭 플레이트(36)가 되어 있으며, 이 펀칭 플레이트(36)는, 기판 유지대(22)의 윗쪽에 배치되어 있다. 펀칭 플레이트(36)에는, 그 상하의 공간을 연통시키는 복수의 관통 구멍이 면내에 균일하게 분포하여 형성되어 있다. 처리 가스 도입 용기(21)에 도입된 처리 가스는, 펀칭 플레이트(36)를 통과하여, 기판 유지대(22)로 향한다.
기판 유지대(22)는, 기판 W를 수평 자세로 유지할 수 있어, 또한 기판 W를 연직인 회전축선(30) 둘레로 회전시킬 수 있는 스핀 척으로서의 형태를 가지고 있다. 기판 W는, 도 1 등의 반도체 기판(1)에 상당한다. 기판 유지대(22)에 유지된 기판 W에는, 펀칭 플레이트(36)를 통과한 처리 가스가 유도된다. 기판 유지대(22)는, 모터 등을 포함하는 회전 구동 기구(31)에 의해 회전축선(30) 둘레로 회전되는 회전축(32)의 상단에 고정되어 있다. 또한, 기판 유지대(22)에는, 기판 W의 온도를 조절하기 위한 온도 조절기(35)가 장착되어 있다. 온도 조절기(35)는, 기판 유지대(22)에 유지된 기판 W를 가열하거나, 그 기판 W를 냉각하는 장치이다.
기판 유지대(22)를 평면으로부터 보았을 때에 있어서의 바깥쪽측에는, 하우징(20)의 저면에 대해 상하로 수축하는 벨로우즈(38)가 설치되어 있다. 이 벨로우즈(38)는, 상단 가장자리를 펀칭 플레이트(36)의 둘레 가장자리부 하면에 맞닿게 하여, 기판 유지대(22)의 둘레 가장자리의 공간을 밀폐하여 처리실을 형성하는 밀폐 위치(도 3에 있어서 실선으로 나타내는 위치)와, 그 상단 가장자리가 기판 유지대(22)의 상면보다 아래쪽으로 퇴피한 퇴피 위치(도 3에 있어서 파선으로 나타내는 위치) 사이에서, 도시하지 않는 구동 기구에 의해 신장/수축 구동되게 되어 있다.
벨로우즈(38)의 내부 공간은, 하우징(20)의 저면에 접속된 배기 배관(39)을 통하여, 배기 수단(40)에 의해 배기되게 되어 있다. 이 배기 수단(40)은, 배기 블로어 또는 이젝터 등의 강제 배기 기구여도 되고, 당해 기상 에칭 장치가 설치되는 클린 룸에 구비된 배기 설비여도 된다.
기판 유지대(22)의 측방에는, 기판 W를 반입/반출하기 위한 개구(41)가, 하우징(20)의 측벽에 형성되어 있다. 이 개구(41)에는, 셔터(42)가 배치되어 있다. 기판 W의 반입 시에는, 벨로우즈(38)가 퇴피 위치(도 3의 파선의 위치)로 하강됨과 함께, 셔터(42)가 열리고, 기판 반송 로봇(43)에 의해, 기판 유지대(22)에 기판 W가 건네어진다. 또, 기판 W의 반출 시에는, 벨로우즈(38)가 퇴피 위치가 됨과 함께, 셔터(42)가 열리고, 기판 유지대(22) 상의 기판 W가 기판 반송 로봇(43)에 수도되어 반출된다.
이 기상 에칭 장치의 각 부는, 마이크로 컴퓨터 등을 포함하는 제어 장치(50)에 의해 제어되게 되어 있다. 보다 구체적으로는, 제어 장치(50)는, 밸브(26, 27)의 개폐 동작, 회전 구동 기구(31)의 동작, 온도 조절기(35)의 동작, 벨로우즈(38)의 승강, 배기 수단(40)의 동작, 기판 반송 로봇(43)의 동작, 유량 컨트롤러(46, 47)에 의해 조정되는 유량 등을 제어한다.
기판 W에 대해 기상 에칭 처리를 행할 때에는, 벨로우즈(38)는 펀칭 플레이트(36)의 둘레 가장자리에 밀착된 밀착 위치(도 3의 실선의 위치)까지 상승하게 됨과 함께, 밸브(26, 27)가 열린다. 이것에 의해, 불소계 할로겐 가스 공급로(24)로부터 공급되는 불소계 할로겐 가스가 불활성 가스 공급로(25)로부터 공급되는 불활성 가스(예를 들어 질소 가스)에 의해 희석되어, 에칭 가스가 조제된다. 이 에칭 가스는, 처리 가스 도입로(23)로부터 처리 가스 도입 용기(21) 내에 도입되어, 펀칭 플레이트(36)로 옮겨진다. 그리고, 이 펀칭 플레이트(36)에 형성된 관통 구멍을 통하여, 기판 W의 표면으로 에칭 가스가 공급된다.
한편, 상기 서술한 바와 같은 에칭 가스에 의한 에칭 레이트 및 에칭 선택비는, 기판 온도에 의존한다. 그래서, 제어 장치(50)는, 온도 조절기(35)를 제어하여, 기판 W의 온도를 조절한다.
또한, 기판 W의 면내에서의 처리를 균일하게 행하기 위해서, 제어 장치(50)는, 회전 구동 기구(31)를 구동하여, 기판 유지대(22)를 회전축선(30) 둘레로 일정 속도로 회전시킨다.
도 4는, 상기 기상 에칭 장치에 의한 기상 에칭의 상세를 설명하기 위한 플로차트이다.
기판 반송 로봇(43)에 의해 개구(41)로부터 기판 W가 반입되고, 셔터(42)가 닫혀지면, 제어 장치(50)는, 벨로우즈(38)를 상승시켜 펀칭 플레이트(36)에 맞닿게 하여, 밀폐 상태의 처리실을 형성한다(단계 S1). 다음에, 제어 장치(50)는, 배기 수단(40)을 작동시켜 처리실 내의 분위기를 배기함과 함께, 밸브(27)를 열어, 처리실에 불활성 가스를 도입하고, 처리실 내의 분위기를 불활성 가스로 퍼지한다(단계 S2). 제어 장치(50)는, 처리실 내가 대기압 분위기가 되도록 배기 수단(40)을 제어해도 된다. 또, 제어 장치(50)는, 필요에 따라, 처리실 내가 감압 분위기(대기압보다 저압의 분위기)가 되도록 배기 수단(40)을 제어해도 된다. 또한, 제어 장치(50)는, 온도 조절기(35)를 제어함으로써, 기판 W의 온도를 제어하고(단계 S3), 회전 구동 기구(31)를 제어함으로써 기판 유지대(22)를 회전(즉 기판 W를 회전)시킨다(단계 S4). 기판 W의 온도는, 상온~80℃ 정도로 제어되면 된다.
이 상태로, 제어 장치(50)는, 밸브(26)를 열고, 또한, 유량 컨트롤러(46, 47)를 제어한다. 이것에 의해, 불소계 할로겐 가스와 불활성 가스를 소정의 유량비로 혼합한 에칭 가스가 조제되며, 이 에칭 가스가 처리실에 도입된다(단계 S5). 에칭 가스는, 기판 W의 표면에 유도되어, 기판 W의 표면에 형성된 적층막의 구멍(5) 내에 들어가, 구멍(5)의 내주면(측벽)으로부터 폴리실리콘막(4)을 선택적으로 에칭한다. 이 기상 에칭이 소정 시간에 걸쳐 행해진다.
다음에, 제어 장치(50)는, 밸브(26)를 닫아, 불소계 할로겐 가스의 공급을 정지시킨다. 이것에 의해, 에칭 가스의 공급이 정지되어, 처리실에는 불활성 가스 만이 유도되는 상태가 된다(단계 S6). 또한, 제어 장치(50)는, 온도 조절기(35)를 제어하여, 기판 W를 냉각한다(단계 S7). 이것에 의해, 기상 에칭이 정지된다.
그 후, 제어 장치(50)는, 회전 구동 기구(31)를 제어하여 기판 W의 회전을 정지시킨다(단계 S8). 그리고, 처리실 내가 불활성 가스로 퍼지된다(단계 S9). 기상 에칭 처리 중에 처리실 내를 감압 분위기로 제어하고 있던 경우는, 제어 장치(50)는, 배기 수단(40)을 제어하여, 처리실 내를 대기압으로 되돌린다.
그 다음에, 제어 장치(50)는, 벨로우즈(38)를 하강시켜, 셔터(42)를 연다. 이 상태로, 기판 반송 로봇(43)에 의해, 처리가 끝난 기판 W가 반출된다(단계 S10).
이상과 같이, 이 실시 형태에 의하면, 적층막(2)에 형성된 구멍(5) 내에, 불소계 할로겐 가스를 불활성 가스로 희석한 에칭 가스가 도입된다. 이 에칭 가스에 의해, 구멍(5)의 내주면(측벽)으로부터 등방적인 에칭이 진행된다. 이 에칭 가스는, 산화막(3)에 대한 폴리실리콘막(4)의 에칭 선택비가 높기 때문에, 폴리실리콘막(4)을 선택적으로 에칭할 수 있다. 이것에 의해, 구멍(5)의 내주면으로부터 폴리실리콘막(4)을 선택적으로 후퇴시킬 수 있다. 따라서, 구멍(5)의 내주면에 산화막(3)이 돌출되고, 이 돌출된 산화막(3)에 의해 폴리실리콘막(4)(도전층)이 분리된 구조를 형성할 수 있다.
불소계 할로겐 가스를 불활성 가스로 희석한 에칭 가스에 의한 기상 에칭은, 구멍(5) 내에 있어서 균일하게 진행된다. 즉, 구멍(5) 내의 깊이 위치에 관계없이, 균일한 에칭이 가능하다. 예를 들어, 웨트 에칭에서는, 구멍의 입구부에 있어서는 에칭액이 새로운 액으로 치환되기 쉬운데 반해, 구멍의 안쪽부에서는 에칭액의 치환이 진행되기 어렵다. 그 때문에, 구멍의 입구부와 안쪽부에서 에칭의 진행 속도가 상이하여, 입구부에서 안쪽부를 향해 좁아지는 테이퍼 형상의 에칭 프로파일이 되기 쉽다. 이에 반해, 상기와 같은 기상 에칭에서는, 구멍(5) 내의 도처에서, 동일하게 에칭을 진행시킬 수 있다. 따라서, 구멍(5) 내의 위치에 상관없이, 폴리실리콘막(4)을 정밀도 있게 에칭하여 구멍(5)의 내주면으로부터 후퇴시킬 수 있다.
또, 이러한 기상 에칭 공정 후의 기판 W의 표면에는, 에칭 잔사가 남지 않는다. 그 때문에, 기상 에칭 공정 후에, 순수 등의 린스액을 이용한 린스 공정을 실행할 필요가 없다. 따라서, 린스액을 이용한 공정을 생략함으로써, 기판 W 상의 미세 패턴이 린스액의 표면 장력에 의해 도괴하는 문제를 회피할 수 있다.
상기 서술한 대로, 기상 에칭은 대기압 분위기 중에서 행할 수도 있고, 필요에 따라 감압 분위기 중에서 행할 수도 있다. 대기압 분위기 중에서 기상 에칭을 행하면, 처리실 내의 기압을 제어하지 않아도 되기 때문에, 공정을 줄일 수 있어, 그에 따라 생산성을 향상시킬 수 있다. 또, 감압 분위기 중에서 기상 에칭을 행하면, 폴리실리콘막의 에칭 레이트 및 에칭 선택비를 높일 수 있다.
또, 이 실시 형태에서는, 기상 에칭 공정에 있어서, 기판 W가, 그 주면에 수직인 회전축선(30) 둘레로 회전된다. 이것에 의해, 기판 W의 면내에 분포하도록 적층막(2)에 형성된 복수의 구멍(5) 내에 있어서, 균일하게 기상 에칭을 행할 수 있다. 따라서, 그 복수의 구멍(5) 내에 균일성이 높은 구조를 정밀도 있게 형성할 수 있다.
또한, 이 실시 형태에서는, 기상 에칭 공정에 있어서, 기판 W의 온도가 제어된다. 폴리실리콘막의 에칭 레이트 및 에칭 선택비를 높이기 위해서는, 기판 W의 온도는 -30℃ 이상 30℃ 이하로 제어되는 것이 바람직하고, -10℃ 이상 20℃ 이하로 제어되는 것이 특히 바람직하다. 이것에 의해, 폴리실리콘막(4)의 선택적 에칭을 한층 정밀도 있게 실행할 수 있다.
또, 폴리실리콘막(4)의 사이에 형성되는 절연막으로서 산화막(3)을 이용하고 있기 때문에, 기상 에칭에 있어서의 선택비를 크게 취할 수 있다. 이것에 의해, 폴리실리콘막(4)을 한층 정밀도 있게 에칭할 수 있다.
이하, 구체적인 시험의 실시 조건과 그 결과에 대해서 기재한다.
[실시예 1~15]
도 2b에 나타낸 패턴이 형성된 기판을 도 3의 구성의 기상 에칭 장치의 기판 유지대(22)에 설치하여, 에칭 시험을 행했다. 본시험에 있어서의, 실리콘의 에칭 형태를 도 5에 나타낸다. 구멍(5) 내의 벽면의 각 폴리실리콘막(4)의 에칭 깊이 t를 단면 SEM 관찰에 의해 측정했다. 또한, 그 에칭 깊이 t의 평균값 tA 및 표준 편차 σ를 구하고, σ/tA를 구함으로써, 구멍의 깊이 방향에 대한 에칭 깊이의 균일성을 평가했다. 에칭 가스로서 도입한 불화물 가스의 유량은 모두 100sccm이다.
이 발명의 실시예에 있어서의 에칭 조건과, 그 결과를 표 1에 나타낸다.
Figure pct00001
실시예 1에서는, 기판 온도를 15℃로 하고, 불화물 가스로서 IF7, 희석 가스로서 He를 이용하여, IF7 분압 5Pa, He분압 95Pa로 고정한 조건으로, 10분간 에칭 시험을 행했다. 그 결과, 평균 에칭 깊이 tA는 25nm, 표준 편차 σ는 2.8이며, σ/tA는 11%로 균일성은 양호했다.
실시예 2에서는, 불화물 가스로서 ClF3를 이용한 것 이외에는 실시예 1과 동일하다. 그 결과, 평균 에칭 깊이 tA는 21nm, 표준 편차 σ는 2.6이며, σ/tA는 12%로 균일성은 양호했다.
실시예 3, 4에서는, He분압을 1000Pa로 한 것 이외에는 실시예 1, 2와 각각 동일하다. 그 결과, 실시예 3에서는, 평균 에칭 깊이 tA는 23nm, 표준 편차 σ는 2.5이며, σ/tA는 11%, 실시예 4에서는, 평균 에칭 깊이 tA는 20nm, 표준 편차 σ는 2.4이며, σ/tA는 12%로 균일성은 양호했다.
실시예 5, 6에서는, 희석 가스로서 Ar을 이용한 것 이외에는 실시예 1, 2와 각각 동일하다. 실시예 7, 8에서는, 희석 가스로서 N2를 이용한 것 이외에는 실시예 1, 2와 각각 동일하다. 그 결과, 모두 σ/tA는 11~12%로 균일성은 양호했다.
실시예 9, 10에서는, 불화물 가스의 분압을 1Pa, 희석 가스의 분압을 99Pa로 하고, 에칭 시간을 30분으로 한 것 이외에는 실시예 1, 2와 각각 동일하다. 그 결과, 모두 σ/tA는 13%로 균일성은 양호했다.
실시예 11, 12에서는, 불화물 가스의 분압을 50Pa, 희석 가스의 분압을 50Pa로 하고, 에칭 시간을 4분으로 한 것 이외에는 실시예 1, 2와 각각 동일하다. 그 결과, σ/tA는 11~12%로 균일성은 양호했다.
실시예 13에서는, 기판 온도를 30℃로 한 것 이외에는 실시예 1과 동일하다. 그 결과, σ/tA는 12%로 균일성은 양호했다.
실시예 14에서는, 기판 온도를 0℃로 한 것 이외에는 실시예 1과 동일하다. 그 결과, σ/tA는 10%로 균일성은 양호했다.
실시예 15에서는, 기판 온도를 -10℃로 한 것 이외에는 실시예 1과 동일하다. 그 결과, σ/tA는 9%로 균일성은 양호했다.
[비교예 1]
비교예 1에 있어서의 에칭 조건과, 그 결과를 표 2에 나타낸다.
Figure pct00002
비교예 1에서는, 불화물 가스로서 F2를 이용하고, 그 외의 조건은 실시예 1과 동일하게 하여, 에칭 시험을 행했다. 그 결과, 폴리실리콘막의 에칭은 진행하지 않았다.
이상, 이 발명의 일실시 형태에 대해서 설명했지만, 이 발명은, 또한 다른 형태로 실시할 수도 있으며, 특허 청구의 범위에 기재된 사항의 범위에서 다양한 변경을 실시하는 것이 가능하다.
1, W 반도체 기판 2 적층막
3 산화막 4 폴리실리콘막
5 구멍 6 전하 축적 적층막
7 실리콘 필러 20 하우징
21 처리 가스 도입 용기 22 기판 유지대
23 처리 가스 도입로 24 불소계 할로겐 가스 공급로
25 불활성 가스 공급로 26, 27 밸브
28 불소계 할로겐 가스 공급원 29 불활성 가스 공급원
30 회전축선 31 회전 구동 기구
32 회전축 35 온도 조절기
36 펀칭 플레이트 38 벨로우즈
39 배기 배관 40 배기 수단
41 개구 42 셔터
43 기판 반송 로봇 46, 47 유량 컨트롤러
50 제어 장치

Claims (8)

  1. 기판 상에, 절연막 및 폴리실리콘막을 번갈아 적층하여, 상기 절연막 및 상기 폴리실리콘막을 각각 적어도 2층 포함하는 적층막을 형성하는 공정과,
    적어도 2층의 상기 절연막 및 적어도 2층의 상기 폴리실리콘막을 관통하는 구멍을 상기 적층막에 형성하는 공정과,
    불소계 할로겐 가스를 불활성 가스로 희석한 에칭 가스를 상기 구멍 내에 도입하여 행하는 등방적 에칭에 의해, 상기 구멍의 측벽으로부터 상기 폴리실리콘막을 선택적으로 에칭하는 선택 에칭 공정을 포함하는, 패턴 형성 방법.
  2. 청구항 1에 있어서,
    상기 불소계 할로겐 가스가, ClF3 가스, BrF5 가스, IF3 가스, IF7 가스, ClF 가스, BrF3 가스, IF5 가스, 및 BrF 가스로부터 선택한 1종 또는 2종 이상의 가스를 포함하는, 패턴 형성 방법.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 선택 에칭 공정이 대기압 분위기 중에서 행해지는, 패턴 형성 방법.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 선택 에칭 공정이 감압 분위기 중에서 행해지는, 패턴 형성 방법.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 선택 에칭 공정이, 상기 기판을 주면에 수직인 회전축선 둘레로 회전시키는 공정을 포함하는, 패턴 형성 방법.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 선택 에칭 공정이, 상기 기판의 온도를 제어하는 공정을 포함하는, 패턴 형성 방법.
  7. 청구항 6에 있어서,
    상기 기판의 온도를 제어하는 공정에 있어서, 에칭 시의 기판 온도를 -30℃이상 30℃ 이하로 제어하는, 패턴 형성 방법.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 절연막이 산화막을 포함하는, 패턴 형성 방법.
KR1020137033519A 2011-08-25 2012-08-16 패턴 형성 방법 KR20140022917A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2011-183900 2011-08-25
JP2011183900 2011-08-25
PCT/JP2012/070847 WO2013027653A1 (ja) 2011-08-25 2012-08-16 パターン形成方法

Publications (1)

Publication Number Publication Date
KR20140022917A true KR20140022917A (ko) 2014-02-25

Family

ID=47746397

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137033519A KR20140022917A (ko) 2011-08-25 2012-08-16 패턴 형성 방법

Country Status (6)

Country Link
US (1) US9082725B2 (ko)
JP (1) JP6080166B2 (ko)
KR (1) KR20140022917A (ko)
CN (1) CN103748671A (ko)
TW (1) TWI454600B (ko)
WO (1) WO2013027653A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6056136B2 (ja) * 2011-09-07 2017-01-11 セントラル硝子株式会社 ドライエッチング方法
JP6199155B2 (ja) * 2013-10-30 2017-09-20 株式会社Screenホールディングス 犠牲膜除去方法および基板処理装置
TWI501549B (zh) * 2013-12-11 2015-09-21 Kuan Jung Chung Method for forming cavity of surface acoustic wave element
JPWO2015115002A1 (ja) * 2014-01-29 2017-03-23 株式会社日立国際電気 微細パターンの形成方法、半導体装置の製造方法、基板処理装置及び記録媒体
CN105097706B (zh) * 2014-05-19 2018-03-20 旺宏电子股份有限公司 三维叠层半导体结构及其制造方法
US9728422B2 (en) * 2015-01-23 2017-08-08 Central Glass Company, Limited Dry etching method
JP6544215B2 (ja) * 2015-01-23 2019-07-17 セントラル硝子株式会社 ドライエッチング方法
CN108122822B (zh) * 2016-11-29 2021-04-23 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法
US10586710B2 (en) * 2017-09-01 2020-03-10 Tokyo Electron Limited Etching method
JP7209567B2 (ja) * 2018-07-30 2023-01-20 東京エレクトロン株式会社 エッチング方法およびエッチング装置
JPWO2020129725A1 (ja) 2018-12-21 2021-11-04 昭和電工株式会社 ハロゲンフッ化物によるエッチング方法、半導体の製造方法
CN113793819B (zh) * 2021-09-16 2024-06-18 长江存储科技有限责任公司 化学槽及其温度控制方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4310380A (en) 1980-04-07 1982-01-12 Bell Telephone Laboratories, Incorporated Plasma etching of silicon
JPH02174271A (ja) 1988-12-27 1990-07-05 Toshiba Corp 不揮発性半導体メモリ装置の製造方法
US5006223A (en) 1989-09-29 1991-04-09 Exxon Research And Engineering Company Addition of radical initiators to resid conversion processes
JPH0469964A (ja) 1990-07-10 1992-03-05 Fujitsu Ltd 半導体装置の製造方法
JPH04302143A (ja) * 1991-03-29 1992-10-26 Toshiba Corp 表面処理装置
JPH05136117A (ja) * 1991-11-14 1993-06-01 Kawasaki Steel Corp 裏面シリコン膜のエツチング処理方法
US6110838A (en) * 1994-04-29 2000-08-29 Texas Instruments Incorporated Isotropic polysilicon plus nitride stripping
JPH08274072A (ja) * 1995-03-31 1996-10-18 Toshiba Corp 表面処理装置および表面処理方法
KR100327341B1 (ko) 1999-10-27 2002-03-06 윤종용 폴리실리콘 하드 마스크를 사용하는 반도체 소자의 제조방법 및 그 제조장치
DE102004036803A1 (de) 2004-07-29 2006-03-23 Robert Bosch Gmbh Verfahren zum Ätzen einer Schicht auf einem Substrat
JP2008198629A (ja) * 2007-02-08 2008-08-28 Mitsubishi Electric Corp 表面処理方法および太陽電池セル
JP5230274B2 (ja) 2008-06-02 2013-07-10 株式会社東芝 不揮発性半導体記憶装置
JP2010010596A (ja) 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010177652A (ja) 2009-02-02 2010-08-12 Toshiba Corp 半導体装置の製造方法
KR101539699B1 (ko) * 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
JP2011023586A (ja) 2009-07-16 2011-02-03 Toshiba Corp 半導体記憶装置およびその製造方法
JP2011060991A (ja) 2009-09-10 2011-03-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Also Published As

Publication number Publication date
US20140199852A1 (en) 2014-07-17
US9082725B2 (en) 2015-07-14
JP6080166B2 (ja) 2017-02-15
WO2013027653A1 (ja) 2013-02-28
TWI454600B (zh) 2014-10-01
JPWO2013027653A1 (ja) 2015-03-19
CN103748671A (zh) 2014-04-23
TW201323673A (zh) 2013-06-16

Similar Documents

Publication Publication Date Title
KR20140022917A (ko) 패턴 형성 방법
US11088019B2 (en) Method to create air gaps
CN111226316B (zh) 用于3d nand可扩展性的多层堆叠
WO2015115002A1 (ja) 微細パターンの形成方法、半導体装置の製造方法、基板処理装置及び記録媒体
US9397046B1 (en) Fluorine-free word lines for three-dimensional memory devices
US20160218012A1 (en) Method of forming fine pattern, method of manufacturing semiconductor device, substrate processing apparatus and recording medium
US10886140B2 (en) 3D NAND etch
TWI795575B (zh) 半導體結構的形成方法與製程裝置
KR20110016391A (ko) 반도체 장치의 제조 방법
KR20170048171A (ko) 붕소 질화막의 형성 방법 및 반도체 장치의 제조 방법
CN111403396B (zh) 包括具有经调节的氮重量百分比的隧穿层的沟道结构及其形成方法
CN113228279B (zh) 用于形成半导体结构的方法
US20200013632A1 (en) Systems and methods utilizing solid-phase etchants
US11715780B2 (en) High performance and low power semiconductor device
TW202010038A (zh) 晶舟及使用晶舟的爐管機台以及形成膜層的方法
US11380697B2 (en) Raised pad formations for contacts in three-dimensional structures on microelectronic workpieces
TW201903885A (zh) 含矽間隔物的選擇性形成
TWI845979B (zh) 用於閘極堆疊開發的整合濕式清潔
TW202341254A (zh) 在半導體基板的頂部和底部表面上的選擇性碳沉積
WO2024064550A1 (en) In-situ carbon liner for high aspect ratio features
TW201839905A (zh) 選擇性側壁間隔物
US20120282783A1 (en) Method for fabricating high-k dielectric layer

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application