KR20140018985A - 실리콘 기판상에 성장시킨 저 결함 n-형 층을 갖는 LED - Google Patents

실리콘 기판상에 성장시킨 저 결함 n-형 층을 갖는 LED Download PDF

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Abstract

수직형 GaN계 청색 LED는, 차례대로 실리콘 기판 위에 성장시킨 LRL(Low Resistance Layer)의 바로 위에 성장시킨 n-형 GaN 층을 갖는다. 한 실시예에서, LRL은 두께가 300 nm 미만인 주기를 갖는 저 시트저항 GaN/AlGaN 초격자이다. 초격자 상에 n-형 GaN 층을 성장시킴으로써 n-형 층의 격자 결함 밀도가 감소한다. LED의 에피택셜 층이 형성된 후, 도전성 캐리어를 상기 구조에 웨이퍼 접합시킨다. 이어서, 실리콘 기판을 제거한다. 전극을 추가하고 상기 구조를 개별화하여 완성된 LED 디바이스를 형성한다. 일부 실시예에서, LRL이 또한 전류 확산 기능을 수행하도록, 완성된 LED 디바이스에 LRL의 일부 또는 전부가 잔류한다. 다른 실시예에서, 완성된 LED 디바이스에 LRL의 일부도 존재하지 않도록 LRL 전부가 제거된다.

Description

실리콘 기판상에 성장시킨 저 결함 n-형 층을 갖는 LED{LED HAVING A LOW DEFECT N-TYPE LAYER THAT HAS GROWN ON A SILICON SUBSTRATE}
본 발명은 일반적으로, 실리콘 기판상에 제조된 GaN계 청색 LED, 및 관련 방법 및 구조에 관한 것이다.
발광 다이오드(LED)는 전기 에너지를 광으로 변환하는 고상(solid state) 디바이스이다. 도핑 층들을 가로질러 전압을 인가하면, 반대로 도핑된 층들 사이에 개재된 반도체 재료의 활성층으로부터 광이 방출된다. 상이한 재료로 제조되며 상이한 구조를 갖고 상이한 방식으로 수행하는 다수의 상이한 LED 디바이스 구조가 존재한다. 일부는 레이저 광을 방출하며, 다른 일부는 비-단색광(non-monochromatic light) 및 비-간섭성 광(non-coherent light)을 생성한다. 일부는 특정 애플리케이션에서의 수행에 최적화된다. 일부는 고출력 디바이스이고 다른 일부는 그렇지 않다. 일부는 적외선 방사로 발광하는 반면, 다른 일부는 다양한 색의 가시광을 방출하고, 또 다른 일부는 자외선을 방출한다. 일부는 제조비용이 고가인 반면, 다른 일부는 저렴하다. 시판되는 일반적인 조명 애플리케이션에 있어서, 청색 LED 구조가 종종 사용된다. 질화 인듐 갈륨을 포함하는 MQW(Multiple Quantum Well) 활성층을 갖는 상기와 같은 청색 LED는, 예를 들어 파장이 440 nm 내지 490 nm 범위인 비-단색광 및 비-간섭성 광을 방출할 수 있다. 이어서, 방출된 청색 광의 일부를 흡수하는 인광체 코팅이 통상적으로 제공된다. 인광체는 결국 형광을 발하여 다른 파장의 광을 방출하여, LED 디바이스 전부가 방출하는 광은 더 넓은 범위의 파장을 갖는다. 더 넓은 범위의 파장을 방출하는 전부 LED 디바이스는 종종 "백색" LED로 지칭된다.
질화 갈륨 기판 웨이퍼를 사용할 수는 있지만, 이들은 매우 고가이다. 따라서, 시판 청색 LED의 에피택셜 층은 통상적으로, 예를 들어 사파이어 웨이퍼와 같은 다른 종류의 기판의 웨이퍼 상에 성장시킨다. 하지만, 상기 다른 기판도 여전히 바람직하지 않게 고가이다. PC에 사용된 종류의 공통 집적 회로는 일반적으로 실리콘 기판상에 제조된다. 컴퓨터 산업용으로 대량의 실리콘 기판이 생산된 결과, 실리콘 기판은 사파이어 기판에 비해 비교적 저렴하다. 또한, 집적 회로 제조사가 집적 회로 제조 기술의 발전을 따라잡기 위해 제조 설비를 빈번하게 업그레이드하는 사실로 인해, 실리콘 기판 웨이퍼를 가공하기 위한 중고 반도체 가공 장비를 종종 저가에 구할 수 있다. 따라서, 비용 관점에서는, 비교적 저렴한 실리콘 기판 웨이퍼 상에 GaN계 LED를 제조할 수 있고 상기 실리콘 웨이퍼를 가공하기 위해 구할 수 있는 중고 반도체 가공 장비를 사용할 수 있는 것이 바람직할 것이나, 실리콘 기판상에 고품질 GaN 에피택셜 층을 성장시키는 것은 다수의 문제점이 존재한다.
실리콘 기판상에 고품질 GaN 에피택셜 층을 성장시키는 것과 관련된 다수의 문제점들은, 실리콘의 격자 상수가 GaN의 격자 상수와 실질적으로 상이한 사실로부터 파생된다. 실리콘 기판상에 GaN을 에피택셜 성장시킬 경우, 성장시킨 에피택셜 재료는 바람직하지 않게 고밀도의 격자 결함을 나타낼 수 있다. GaN 층이 충분히 두껍게 성장할 경우, GaN 층 내의 응력(stress)이 GaN 재료의 후반 성장 부분에 일종의 균열을 초래할 수 있다. 또한, 실리콘 및 GaN은 열팽창 계수가 상이하다. 예를 들어, 실리콘 기판상에 배치된 GaN을 포함하는 구조의 온도가 증가할 경우, 구조의 실리콘 재료 부분은 GaN 재료가 팽창하는 속도와 상이한 속도로 팽창할 것이다. 이러한 상이한 열팽창 속도는 LED 디바이스의 각종 층들 사이에서 응력을 유발한다. 상기 응력은 균열 및 다른 문제를 야기할 수 있다. 또한, GaN은 화합물 재료이고 Si은 원소 재료이므로 실리콘 기판상에 GaN을 성장시키는 것이 어렵다. 실질적인 격자 불일치와 함께, 비극성에서 극성 구조로의 전이는 결함을 발생시킨다. 상기 및 다른 이유로 인해, 가장 상용화된 백색 LED 디바이스의 에피택셜 LED 구조 부분은 실리콘 기판상에서 성장하지 않는다. 실리콘 기판상에 청색 LED를 제조하기 위한 개선된 공정 및 구조가 요구된다.
실리콘 기판상에 성장시킨 청색 LED의 제조는 또한 통상적으로 웨이퍼 접합(wafer bonding)을 포함한다. 한 종래 기술 공정에서, 에피택셜 청색 LED 구조를 비-GaN 기판상에 성장시켜 디바이스 웨이퍼 구조를 형성한다. 미러(mirror)로서 작용하기 위해 에피택셜 LED 구조상에 은 층이 형성된다. 이어서, 플래티늄 및 티타늄-텅스텐의 다중 주기(multiple periods)를 포함하는 배리어 금속 층이 은 미러 상에 배치된다. 각 주기의 플래티늄 층은 얇은 60 nm 층이다. 각 주기의 티타늄/텅스텐층은 두께가 약 10 nm이며 약 90%의 텅스텐을 포함한다. 이러한 주기가 5개 이상 제공된다. 일단 디바이스 웨이퍼 구조가 상기 방식으로 형성되면, 캐리어 웨이퍼 구조가 디바이스 웨이퍼 구조에 웨이퍼 접합된다. 이어서, 디아비스 웨이퍼 구조의 원래의 비-GaN 기판을 제거하고, 최종 웨이퍼 접합 구조를 개별화(singulated)하여 LED 디바이스를 형성한다. 상기 종래 기술 공정에서, 캐리어 웨이퍼 구조를 디바이스 웨이퍼 구조에 웨이퍼 접합하기 위해 접합 금속 층이 사용된다. 상기 접합 금속 층은 금/주석 서브층(sublayer)을 포함한다. 금/주석 서브층이 웨이퍼 접합 중에 용융될 경우, 다중 주기 배리어 금속 층의 두께 때문에, 그리고 접합 금속을 용융시키기 위해 짧은 고온 사이클이 사용된 것 때문에 상기 금/주석 서브층으로부터의 주석은 은 층으로 침투하지 않는다. 상기 종래 기술 공정은 주효한 것으로 인식된다.
신규한 제1 양태에서, 백색 LED 조립체는 청색 LED 디바이스를 포함한다. 청색 LED 디바이스는 실리콘 기판 위에 LRL(Low Resistance Layer)을 에피택셜 성장시킴으로써 제조된다. 한 실시예에서, 실리콘 웨이퍼 기판 바로 위에 버퍼 층을 성장시킨 다음, 버퍼 층 바로 위에 비도핑 질화 갈륨의 템플릿 층(template layer)을 성장시킨 다음, 템플릿 층 바로 위에 LRL을 성장시킨다.
한 실시예에서, LRL은 다중 주기를 포함하는 초격자(superlattice) 구조이고, 상기에서 각 주기는 얇으며(300 nm 미만 두께), 비교적 두꺼운 질화 갈륨 서브층(예를 들어, 100 nm 두께) 및 비교적 얇은 비도핑 질화 알루미늄 갈륨 서브층(예를 들어, 25 nm 두께)을 포함한다. LRL의 하부 서브층은 GaN 서브층이다. LRL의 상부 서브층도 또한 GaN 서브층이다. LRL에는 4개의 비도핑 질화 알루미늄 갈륨 서브층이 존재한다.
청색 LED 디바이스는 2개의 반대로 도핑된 층들 사이에 개재된 인듐 함유 발광 활성층을 포함한다. 2개의 반대로 도핑된 층들 사이에 개재된 활성층의 상기 구조는 본 발명에서 "PAN 구조"로 지칭된다. PAN 구조의 n-형 층은 n-형 층이 LRL의 GaN 서브층 바로 위에 배치되도록 LRL의 상부 표면 바로 위에 성장시킨다. n-형 층은 질화 갈륨 및 또한 질화 알루미늄 갈륨의 주기들을 포함할 수 있지만, n-형 층의 질화 갈륨 서브층은 LRL의 질화 갈륨 서브층보다 실질적으로 더 두껍다. 또한, n-형 층의 질화 알루미늄 갈륨 서브층은 LRL의 질화 알루미늄 갈륨 서브층보다 실질적으로 더 얇다. n-형 층의 질화 알루미늄 갈륨 서브층은 1x1018 atoms/cm3 초과의 실리콘 농도를 갖도록 실리콘 도핑되는 반면, LRL 층의 질화 알루미늄 갈륨 서브층은 도핑되지 않으며 1x1018 atoms/cm3 미만의 실리콘 농도를 갖는다.
이후의 공정에서, 실리콘 디바이스 웨이퍼 구조의 정면(face side)은 도전성 캐리어를 포함하는 캐리어 웨이퍼 구조에 웨이퍼 접합된다. 도전성 캐리어는, 예를 들어 도전성이 되도록 도핑된 단결정 실리콘 웨이퍼일 수 있다. 상기 웨이퍼 접합후에, 화학적 기계적 연마 및/또는 다른 적절한 방법에 의해 원래의 실리콘 웨이퍼 기판을 제거한다.
제1의 특정 실시예에서, 원래의 실리콘 웨이퍼 기판, 버퍼 층 및 템플릿 층은 제거되지만, LRL 층의 적어도 일부는 잔류한다. 제거 단계 후에, 잔류한 LRL의 노출된 표면은 질화 갈륨 서브층이다. 전극을 추가하고, 웨이퍼 접합 구조를 개별 청색 LED 디바이스로 개별화한다. 각 청색 LED 디바이스 내에서, PAN 구조의 n-형 층은 LRL 층의 적어도 일부와 직접 접한다. LRL/n-형 층 계면에서의 LRL 층의 시트 저항은 LRL/n-형 층 계면에서의 n-형 층의 시트 저항보다 낮다. n-형 층의 시트 저항은 15 Ω/□(ohms per square) 초과이다.
상기와 같은 청색 LED 디바이스에서, LRL은 2가지 기능을 갖는다. 첫 번째 기능은, n-형 질화 갈륨층을 성장시키는 공정에서, LRL이 존재함으로써, 그렇지 않을 경우 존재할 n-형 층 격자 결함의 농도를 감소시키는 것이다. LRL은 하부 템플릿 층으로부터 파생된 전위 쓰레드(dislocation thread)가 n-형 층으로 확장되는 것을 차단하는 기능을 한다. 두 번째 기능은 전류 확산(current spreading) 기능이다. LRL은 고 이동도 전자의 소위 2차원 기체가 LRL의 초격자 층에 존재하도록 형성된다. 상기 2차원 전자 기체의 결과로서, LRL/n-형 층 계면에서 LRL의 시트 저항은 n-형 층의 시트 저항보다 실질적으로 더 낮다. 비교적 낮은 저항율의 LRL은 n-형 층의 한 측 상에서 횡 방향 전류 확산을 용이하게 한다. 따라서, LED 구동 중에 LRL/n-형 층 계면을 통한 전류 흐름은 LRL이 존재하지 않는 경우의 전류 흐름보다 균일하다.
제2의 특정 실시예에서, 원래의 실리콘 웨이퍼 기판, 버퍼 층, 템플릿 층 및 LRL이 모두 제거된다. LRL은 전부가 제거된다. 전극들을 추가하고 웨이퍼 접합 구조를 개별 LED 디바이스로 개별화한다. 각 LED 디바이스에서, LRL이 완전히 제거되었으므로 PAN 구조의 n-형 층은 LRL의 임의의 부분과 접하지 않는다. 본 제2의 특정 실시예에서, LRL은 n-형 층의 격자 결함 농도를 감소시키는 첫 번째 기능을 수행한다.
신규한 제2 양태에서, 웨이퍼 접합 공정은 공융 금속(eutectic metal) 층을 용융시킴으로써 캐리어 웨이퍼 구조를 디바이스 웨이퍼 구조에 웨이퍼 접합하여 웨이퍼 접합 구조를 형성하는 단계를 포함한다. 용융 전에, 디바이스 웨이퍼 구조는 에피택셜 LED 구조를 위에 성장시킨 실리콘 기판과 같은, 기판상에 배치된 에피택셜 LED 구조를 포함한다. 디바이스 웨이퍼 구조는 에피택셜 LED 구조 위에 배치된 미반응 배리어 금속 층을 더 포함한다. 한 실시예에서, 미반응 배리어 금속 층은 두께가 50 nm 보다 두꺼운 티타늄 단일 층이다. 한 실시예에서, 공융 금속 층은 제1 금 서브층, 금/주석 서브층 및 제2 금 서브층을 포함하며, 상기에서 금/주석 서브층은 2개의 금 서브층 사이에 배치된다. 공융 금속 층이 용융할 경우, 미반응 배리어 금속 층은 공융 층으로부터의 주석이 미반응 배리어 층을 통해 확산되는 것을 방지한다. 특정한 한 실시예에서, 에피택셜 LED 구조와 미반응 배리어 금속 층 사이에 배치된 고 반사성 은 층이 존재한다. 상기 은 층은 미러 기능을 제공하며, 또한 에피택셜 LED 구조에 대한 전기적 접촉으로서 작용한다. 미반응 배리어 금속 층은 웨이퍼 접합 공정 중에 공융 접합 금속 층으로부터의 주석이 상기 은 층으로 가는 것을 방지한다. 주석이 은 미러로 확산되는 것이 가능할 경우, 은 미러의 반사율은 감소할 것이며 은 콘택의 콘택 저항이 증가할 것이다.
유리한 제1 양태에서, 공융 금속 층을 용융시키는 고온 사이클은 캐리어 웨이퍼 구조를 280 ℃ 초과의 온도(예를 들어, 310 ℃)까지 가열하는 단계, 및 상기 온도를 1분을 초과하여 유지시키는 단계를 포함한다. 유리한 제2 양태에서, 에피택셜 LED 구조와 캐리어 웨이퍼 구조의 캐리어 사이에 배치된 적어도 하나의 플래티늄 층이 존재하며, 에피택셜 LED 구조와 캐리어 사이의 모든 플래티늄 층의 모든 두께의 합은 200 nm 미만이다. 유리한 제3 양태에서, 에피택셜 LED 구조와 캐리어 사이에 오직 하나의 플래티늄 층이 존재한다. 상기 플래티늄 층은 은의 전기적 이동(electromigration)을 방지하는 은-캡슐화 기능을 수행한다. 플래티늄 캡슐화 층은 두께가 200 nm 미만이다. 웨이퍼 접합은 웨이퍼 접합 구조를 초래한다. 웨이퍼 접합 후에, 디바이스 웨이퍼 구조의 실리콘 기판이 제거되고, 잔류하는 웨이퍼 접합 구조에 전극이 추가되며, 웨이퍼 접합 구조를 개별화하여 청색 LED 디바이스를 형성한다.
플래티늄은 상당히 고가의 금속인 반면, 티타늄은 대체로 저렴하다. 배경 기술 부분에서 상술한 종래의 웨이퍼 접합 공정은 각각의 두께가 100 nm 이상일 수 있는 5개 이상의 플래티늄 층을 포함한다. 종래 공정에서는 500 nm 이상의 플래티늄이 사용된다. 200 nm보다 얇은 단일 층에 사용된 플래티늄의 양을 감소시킴으로써, 본 명세서에 개시된 신규한 미반응 금속 접합 공정은 실리콘 기판상에 청색 LED를 제조하는 비용을 감소시킬 수 있다.
신규한 제3 양태에서, 청색 LED 디바이스는, 전이(transitional) 버퍼 층으로서 황화 아연(ZnS)을 이용하여 실리콘 기판 위에 n-형 질화 갈륨(GaN) 층을 에피택셜 성장시킴으로써 제조된다. 한 실시예에서, ZnS 버퍼 층은 50 nm 두께이며, n-형 GaN 층은 적어도 2000 nm 두께이다. ZnS 버퍼 층 상에 n-형 GaN 층을 성장시킴으로써 n-형 GaN 층의 격자 결함 밀도가 감소한다. 첫째, ZnS 버퍼 층은 실리콘 기판과, 및 이후의 GaN 성장을 위한 화합물 극성 템플릿과 격자 상수가 양호하게 일치한다. 둘째, ZnS는 모든 에피층이 하나의 성장 챔버에서 성장하도록 MOCVD에 의해 용이하게 제조될 수 있다. 세째, ZnS의 융점은 1850 ℃이며, 이는 GaN 증착 도중 ZnS가 불안정해지는 것을 방지 할만큼 충분히 높다. 마지막으로, 버퍼 층의 일부로서 질화 알루미늄(AlN) 층이 또한 사용될 경우, ZnS 층은 AlN 층과 실리콘 기판 사이에서 확산 배리어로서 사용된다. 에피택셜 LED 구조의 에피택셜 층이 형성된 후, 상기 구조에 도전성 캐리어를 포함하는 캐리어 웨이퍼 구조가 웨이퍼 접합된다. 이어서, 원래의 실리콘 기판 및 ZnS 버퍼 층을 웨이퍼 접합 구조에서 제거한다. 전극을 추가하고 웨이퍼 접합 구조를 개별화하여 완성된 LED 디바이스를 형성한다.
신규한 제4 양태에서, 수직형 GaN계 청색 LED 디바이스는 다중 도전성 개재층(intervening layer)을 포함하는 n-형 층을 갖는다. 한 실시예에서, n-형 층은 복수의 주기를 포함하며, n-형 층의 각 주기는 질화 갈륨(GaN) 서브층, 및 실리콘으로 도핑된 질화 알루미늄 갈륨(AlGaN:Si) 개재 서브층을 포함한다. 한 실시예에서, 각 GaN 서브층은 두께가 900 nm이며, 각 AlGaN:Si 개재 서브층은 두께가 25 nm 미만이다. AlGaN의 격자 상수는 GaN보다 작으므로, AlGaN:Si 개재 층은 GaN 서브층에 압축 변형(compressive strain)을 제공하여 균열을 방지한다. 각 개재 층 다음에, 위에 가로놓인 GaN 서브층의 품질은 격자 결함의 밀도가 더 낮다는 점에서 개선된다. 또한, AlGaN:Si 층은 전기 도전성이며(예를 들어, cm3당 1x107 내지 1x109 개의 결함), 실리콘 농도가 1x1018 atoms/cm3 보다 크다. 에피택셜 LED 구조의 에피택셜 층을 형성한 후에, 도전성 캐리어를 포함하는 캐리어 웨이퍼 구조를 디바이스 웨이퍼 구조에 웨이퍼 접합시킨다. 이어서 웨이퍼 접합 구조의 원래의 실리콘 기판을 제거한다. 전극을 추가하고 웨이퍼 접합 구조를 개별화하여 완성된 LED 디바이스를 형성한다. AlGaN:Si 개재 서브층은 도전성(예를 들어, 저항율=1x10-2 Ω·cm)이므로, 이들은 완성된 LED 디바이스에서 제거될 필요가 없다. 또한, n-형 층 전부는 완성된 청색 LED 디바이스에 잔류하며, 강화된 전류 확산을 제공하기 위해서 및 표면 조면화를 수용하도록 더 많은 n-GaN 재료를 제공하기 위해서 두께는 적어도 2000 nm이다.
하기 상세 설명에 추가 상세내용 및 실시형태 및 기술이 설명된다. 본 요약은 본 발명을 정의하고자 하는 것이 아니다. 본 발명은 청구항에 의해 정의된다.
유사한 숫자가 유사한 구성성분을 나타내는 첨부 도면은 본 발명의 실시형태를 예시한다.
도 1은 신규한 한 양태에 따른 백색 LED 조립체의 단면도이다.
도 2는 도 1의 백색 LED 조립체의 상면도(top-down diagram)이다.
도 3은 도 1의 백색 LED 조립체의 단순화한 확대 단면도이다.
도 4는 도 1의 백색 LED 조립체의 청색 LED 디바이스의 상면도이다.
도 5는 도 1의 백색 LED 조립체의 청색 LED 디바이스 일부의 단면도이다.
도 6은 실리콘 기판상에 형성된 도 3의 청색 LED 디바이스의 에피택셜 PAN 구조 층들의 단면도이다.
도 7은 전류 차단 구조가 도 6의 구조에 추가되는 제조 방법의 단계를 예시한 도해이다.
도 8은 고 반사성 층이 도 7의 구조에 추가되는 제조 방법의 단계를 예시한 도해이다.
도 9는 캡슐화 층이 도 8의 구조 위에 형성되고, 미반응 배리어 금속 층이 캡슐화 층 위에 형성되는 제조 방법의 단계를 예시하는 도해이다.
도 10은 접합 금속이 도 9의 구조에 추가되는 제조 방법의 단계를 예시하는 도해이다.
도 11은 캐리어 웨이퍼 구조가 도 10의 구조에 웨이퍼 접합되는 제조 방법의 단계를 예시하는 도해이다.
도 12는 사용된 열 압축 웨이퍼 접합 공정의 온도 사이클을 도시하는 그래프이다.
도 13은 웨이퍼 접합 구조가 뒤집히는 제조 방법의 단계를 예시하는 도해이다.
도 14는 실리콘 기판, 버퍼 층 및 템플릿 층이 도 12의 구조에서 제거되는 제조 방법의 단계를 예시하는 도해이다.
도 15는 도 14의 제거 단계 후 및 메사(mesa)가 형성된 후의 웨이퍼 접합 구조의 상면도이다.
도 16은 선 B-B를 따르는 도 15의 단면도이다.
도 17은 LRL의 표면이 조면화되는 제조 방법의 단계를 예시하는 도해이다.
도 18은 전극이 도 17의 구조에 추가되는 제조 방법의 단계를 예시하는 도해이다.
도 19a 및 19b는 함께 도 6-18의 제조 방법의 각 단계들에 대한 상세사항을 제시한 표이다.
도 20은 도 14에 예시된 제거 단계에서 모든 LRL(4)이 제거된 점을 제외하고는, 도 6-18과 관련하여 상기 제시된 제조 방법에 의해 형성된 청색 LED 디바이스(100)의 단면도이다.
도 21은 도 14에 예시된 제거 단계에서 모든 LRL(4) 및 n-형 층(5)의 일부가 제거된 점을 제외하고는, 도 6-18과 관련하여 상기 제시된 제조 방법에 의해 형성된 청색 LED 디바이스(200)의 단면도이다.
도 22는 신규한 제1 양태에 따른 방법의 흐름도이다.
도 23는 신규한 제2 양태에 따른 방법의 흐름도이다.
도 24는 신규한 제3 양태에 따른 방법의 흐름도이다.
도 25는 신규한 제4 양태에 따른 방법의 흐름도이다.
실시예가 첨부 도면에 예시된, 본 발명의 일부 실시형태에 대해 이제 상세히 언급하고자 한다. 하기 설명 및 청구항에서, 제1층이 제2층 "위에(over)" 배치되는 것으로 지칭될 경우, 이는 제1층이 제2층 바로 위에 존재할 수 있거나, 개재 층 또는 개재 층들이 제1 및 제2층 사이에 존재할 수 있는 것으로 이해된다. 본 명세서에서는 설명된 청색 LED 디바이스의 상이한 부분들 간의 상대적인 방향을 설명하기 위해, "위(over)", 아래(under)", "위쪽(upper)", "아래쪽(lower)", "상부(top)", "하부(bottom)", "상향(upward)", "하향(downward)", "종 방향(vertically)", "횡 방향(laterally)"과 같은 용어가 사용되며, 설명된 전부 청색 LED 디바이스는 3차원 공간에서 사실상 임의의 방식으로 배향될 수 있는 것으로 이해된다.
도 1은 백색 발광 다이오드(LED) 조립체(50)의 단면도이다. 도 2는 백색 LED 조립체(50)의 상면도이다. 백색 LED 조립체(50)는 4개의 수직형 청색 LED 디바이스(51-54)를 포함한다. 수직형 LED 디바이스는 또한, 수평형 또는 횡 방향-접촉 LED 디바이스와 구분하기 위해 때로는 종 방향-접촉 LED 디바이스로 지칭된다. 4개의 수직형 청색 LED 디바이스(51-54)는 금속 코어 인쇄 회로 기판(PCB)(19)에 실장된다. 상면 투시할 경우, 4개의 수직형 청색 LED 디바이스(51-54)는 리테이닝 링(retaining ring)(20)에 의해 둘러싸인다. 리테이닝 링(20)은 청색 LED 디바이스(51-54)를 커버하는 상당량의 인광체(21)를 보유한다. 제1 금속 구조(57)의 일부가 솔더마스크(soldermask) 층(58)의 제1 개구부를 통해 노출된다. 청색 LED 디바이스(51-54)의 애노드 전극은 상당량의 은 에폭시(18)을 통해 상기 제1 개구부의 제1 금속 구조(57)에 표면 실장된다. 솔더마스크 층(58)의 제1 개구부는 또한 제2 금속 구조(59)의 일부를 노출시킨다. 청색 LED 디바이스(51-54)의 상향 캐소드 전극은 제2 금속 구조(59)의 노출된 부분에 와이어 접합된다. 제1 패드(60)는 솔더마스크 층(58)의 다른 개구부에 의해 형성된다. 제2 패드(61)는 솔더마스크 층(58)의 또 다른 개구부에 의해 형성된다. 도 3의 단면도에 예시된 바와 같이, 제1 및 제2 금속 구조(57 및 59)는 유전부 층(62) 상에 배치된 금속 층의 일부이다. 유전부 층(62)은 Al2O3와 같은 무기 필러(inorganic filler)를 포함하는 에폭시 재료의 35 ㎛ 내지 250 ㎛ 두께의 층이다. 상기 유전부 층(62)은 금속 코어 PCB(19)의 알루미늄 또는 구리 기재 부분(63)으로부터 제1 및 제2 금속 구조(57 및 59)를 절연시킨다.
도 3은 백색 LED 조립체(50)의 단순화한 단면도이다. 도면에는 오직 하나의 수직형 청색 LED 디바이스(54)만 예시된다. 수직형 청색 LED 디바이스(54)는 다수의 층들을 포함하며, 그의 일부가 도 3에 예시된다: 제1 금속 전극(17), LRL(4)의 일부, n-형 질화 갈륨 층(5), 활성층(7), p-형 질화 갈륨 층(8), 접합 금속 층(13)을 포함하는 상당량의 금속, 도전성 캐리어(15) 및 제2 금속 전극(16). 참조 부호 64는 청색 LED 디바이스(54)의 제1 금속 전극(17)을 제2 금속 구조(59)에 접속시키는 와이어 접합을 나타낸다. 금속(17) 및 LRL(4)은 도전성이며 n-형 층(5)에 전기적 접촉을 하게 하는 기능을 한다. p-형 층(8) 아래의 모든 층들(층 13,15,16 포함)은 도전성이며 p-형 층(8)에 전기적 접촉을 하게 하는 기능을 한다.
도 4는 수직형 청색 LED 디바이스(54)의 상면도이다. 제1 금속 전극(17)은 그리드 형태를 갖는다.
도 5는 도 3의 단선 A-A를 따라 취한 수직형 청색 LED 디바이스(54)의 좀더 상세한 단면도이다. 도전성 캐리어(15)와 p-형 질화 갈륨(8) 사이는: 배리어 금속 층(14), 접합 금속 층(13), 배리어 금속 층(12), 캡슐화제 금속 층(11), 고 반사성 층(10) 및 전류 차단 층(9)을 포함하는 다중 층 및 구조이다. 전류 차단 층(9)은 전류 차단 구조로 패터닝된다. 활성층(7)과 n-형 질화 갈륨 층(5) 사이는 변형 완화 층(strain release layer)(6)이다. 전류가 제2 전극(16)으로부터, 도전성 캐리어(15), 금속 층(14,13,12,11 및 10), p-형 질화 갈륨 층(8), 활성층(7), 변형 완화 층(6), n-형 질화 갈륨 층(5) 및 LRL(4)을 통해 제1 전극(17)으로 흐를 경우, 활성층(7)으로부터 비-단색광 및 비-간섭성 광이 방출된다. 방출된 광은 파장이 약 440 nm 내지 약 490 nm 범위이다. 본 명세서에서 사용된 용어 "비-단색광"은, 광이, 통상적인 레이저 다이오드에 의해 방출된 광의 스펙트럼 선 폭보다 실질적으로 더 넓은 스펙트럼 선 폭을 가짐을 의미한다. LED의 스펙트럼 선 폭은 통상적으로 약 20 nm 폭인 반면, 레이저 다이오드의 스펙트럼 선 폭은 통상적으로 4.0 nm 폭 미만이다.
도 6-18은 청색 LED 디바이스(54)의 제조 방법의 단계들을 제시하는 도면 세트들이다. 도면들은 크기에 비례하지 않으며, 개념도이다.
도 6은 실리콘 기판(1) 상에 에피택셜 층을 형성하는 몇 개의 초기 단계들의 결과를 도시한 단면도이다. 실리콘 기판(1)은 대용량 CMOS 집적 회로의 제조에 통상적으로 사용되는 종류의 단결정 실리콘 기판 웨이퍼이다. 실리콘 기판상에 버퍼 층(2)을 형성한다. 예시된 실시예에서, 상기 버퍼 층(2) 형성 단계는 먼저, 실리콘 기판(1)상에 100 nm 미만 두께의 황화 아연 층(65)(예를 들어, 50 nm)을 형성하는 단계를 포함한다. 이어서 ZnS 층(65) 상에 200 nm 두께의 질화 알루미늄(AlN) 층(66)을 형성한다. 이어서, AlN 층(66) 상에 250 nm 두께의 질화 알루미늄 갈륨(AlGaN) 층(67)을 형성한다. 비록 황화 아연층을 포함하는 상기 특정 버퍼 층이 도시되었지만, 다른 종류의 버퍼 층을 사용할 수 있다. 예를 들어, AlN 단일 층의 버퍼 층을 사용할 수 있다. ZnS 층(65)이 제공되는 경우, 도 6에 예시된 AlN 층(66) 및 AlGaN 층(67)은 선택적이다.
수직형 LED 디바이스(54)의 제조는 실리콘 기판(1) 위에 질화 갈륨(GaN) 층(예를 들어, n-형 GaN 층(5))을 이후에 에피택셜 성장시키는 단계를 포함한다. GaN 및 Si의 평면 내 격자 상수는 각각 aGaN(0001)=3.189 Å 및 aSi(111)=3.840 Å이다. 그 결과, GaN와 Si 간에 실질적인 20.4%의 평면 내 격자 불일치가 존재한다. GaN와 Si간의 열 팽창 계수의 큰 차이(예를 들어, 56%)와 함께, 상기 격자 불일치는 실리콘 기판상에 고품질의 두껍고 균열이 없는 GaN을 성장시키는 것을 어렵게 한다. 일반적으로, 일치하는 격자 조건을 만족하는 전이 버퍼 층을 이용함으로써 격자 불일치를 경감시킬 수 있다. 예를 들어, GaN 에피층에 압축을 제공하기 위해 버퍼 층으로서 AlN 층(66)(aAlN=3.112 Å)이 종종 사용된다. 하지만, 계면에서의 Al 및 Si의 상호 확산이 심각하여, 의도치 않게 높은 도핑 수준을 초래한다. 또한, AlN와 Si 간의 격자 불일치가 GaN와 Si간의 격자 불일치보다 훨씬 더 크므로, AlN 결정 품질이 낮다.
상기 결점을 극복하기 위해, 새로운 전이 버퍼 층으로서 ZnS 층(65)이 사용된다. 첫째, 우르차이트(wurtzite) ZnS 화합물(aZnS=3.811 Å)은 격자 상수가 0.3811이고, 이는 GaN 및 Si의 격자 상수 사이이며 Si의 격자 상수에 더 가깝다. 따라서, ZnS는 Si와 격자 상수가 양호하게 일치하며 또한 GaN과 같은 화합물 재료이다. 둘째, ZnS는 모든 에피층이 하나의 성장 챔버에서 성장하도록 유기 금속 화학 기상 증착(MOCVD)에 의해 용이하게 제조될 수 있다. MOCVD는, 유기 화합물 또는 유기 금속과, 요구되는 화학물질을 포함하는 금속 하이브리드의 표면 반응으로부터 재료, 특히 화합물 반도체를 에피택셜 성장시키는 화학 기상 증착법이다. 한 실시예에서, ZnS는 350 ℃의 성장 온도 및 100 토르의 성장 압력하에서 디메틸 아연(DMZn)과 함께 황화 수소를 도입함으로써, MOSCVD 챔버에서 실리콘 기판상에 성장시킨다. 세째, ZnS의 융점은 1850 ℃이며, 이는 GaN 증착 중에 ZnS가 불안정하게 되는 것을 방지할 만큼 충분히 높다. 마지막으로, AlN 층이 또한 버퍼 층의 일부로서 사용될 경우, ZnS는 또한 버퍼 층의 AlN과 실리콘 기판 사이에서 확산 배리어로서 작용한다.
이어서, 버퍼 층(2)상에 템플릿 층(3)을 형성한다. 예시된 실시예에서, 템플릿 층(3)은 1000 nm 두께의 비도핑 질화 갈륨 층이다.
템플릿 층 바로 위에 LED의 n-형 층을 성장시키지 않고, LRL(4)을 템플릿 층(3) 바로 위에 성장시킨다. 예시된 실시예에서, LRL(4)은 고 이동도 전자의 2차원 기체가 그의 층들에 형성되도록 구조화된 초격자 구조이다. 초격자 구조는 다중 주기를 포함하며, 각 주기는 300 nm 미만의 두께이다. 특정한 한 실시예에서, 각 주기는 100 nm 두께의 n-형 질화 갈륨 서브층 및 25 nm 두께의 비도핑 질화 알루미늄 갈륨 서브층을 포함한다. 도 6의 예시에 있어서, 100 nm 두께의 n-GaN 서브층은 템플릿 층(3) 바로 위에 배치된다. 또한, LRL(4)의 최상부 서브층은 100 nm 두께의 n-GaN 서브층이다. 예시된 구성에서 5개의 GaN 서브층 및 4개의 AlGaN 서브층이 존재한다. n-GaN 층은 1x1018 atoms/cm3의 농도까지 실리콘으로 도핑된다. 더 얇은 AlGaN 서브층 각각은 더 두꺼운 GaN 서브층 또는 서브층들의 격자로 당겨진다(strained).
이어서, LRL(4)상에 n-형 GaN 층(5)을 성장시킨다. 격자 결함 밀도가 낮고 GaN 층에서의 응력 축적으로 인한 균열 및 다른 문제가 발생하지 않는 고품질 GaN의 두꺼운 층을 성장시키는 것이 어렵다. 예를 들어, GaN와 Si 간에는 열팽창 계수의 차이가 크다(예를 들어, 56%). 상기 열적 불일치는 통상적으로 냉각 중에 GaN 에피층에 인장 응력을 유발한다. GaN 에피층의 두께가 1000 nm보다 두꺼울 경우, 통상적으로 균열이 발생한다. 비록 GaN 층이 더 두껍게 성장할 때 응력이 축적되는 정확한 이유가 완전히 이해되지는 않았지만, GaN 층에서 응력의 축적이 균열을 초래하기 직전에 GaN 층의 성장을 중단시킴으로써 균열을 방지할 수 있음은 실험에 의해 공지되었다. 이 관점에서, 얇은 개재 층을 GaN 층의 상부 상에 성장시킨다. 상기 개재 층은, 예를 들어 5 nm 두께의 AlN 층일 수 있다. 얇은 개재 서브층을 형성한 후에, 개재 층 상에 다른 GaN 서브층을 성장시킨다. 상기 제2 GaN 서브층은 GaN 서브층이 지나치게 많은 내부 응력을 갖지 않도록 가능한 한 두껍게 성장시킬 것이다. 상기 주기성이 복수 회 반복된다. 각 개재 층 다음에, 위에 가로놓인 GaN 서브층은 격자 결함 밀도가 더 낮다는 측면에서 품질이 개선된다. 예를 들어, 통상적인 Si위 GaN은 결함 밀도가 1x1010 defects/cm3이다. 개선된 품질의 Si위 GaN의 결함 밀도는 1x107 내지 1x109 defects/cm3 의 범위이다.
하지만, AlN 개재 서브층의 사용은 하나의 문제점을 초래한다. AlN은 광범위한 밴드갭(예를 들어, 6.2 eV)으로 인해 절연 재료이며, 따라서 종 방향의 전류 수송에 대한 배리어를 생성한다. 그 결과, 수직형 LED가 제조될 경우, 실리콘 기판에서부터 상부 AlN 개재 서브층까지의 모든 서브층들이 제거되어야 한다. 따라서, 상기 층들의 전류 확산 기능은 완성된 LED 디바이스에 존재하지 않는다. 상부 AlN 서브층 위의 GaN 서브층은 통상적으로 2000 nm 미만이며, 이는 LED 디바이스에서 전류 폭주(current crowding) 문제를 유발할 수 있다. 상기 문제를 해결하기 위해, AlN을 사용하는 대신 새로운 개재 서브층으로서 얇은 AlGaN:Si 층이 사용된다. 첫째, AlGaN:Si는, AlGaN의 밴드 에너지가 AlN의 밴드 에너지보다 작아서(예를 들어, Al 농도에 따라 밴드 갭이 3.4 eV 내지 6.2 eV임) AlGaN에서의 Si의 활성화 에너지가 AlN에서의 Si의 활성화 에너지보다 작으므로, 그를 통해 전자 수송을 가능하게 하는 n-형 재료이다. 그 결과, AlGaN:Si 개재 서브층은 전기 도전성이며 완성된 LED 디바이스에서 제거될 필요가 없다. 도전성 AlGaN:Si 층의 저항율의 한 예는 1x10-2 Ω·cm이다. 둘째, AlGaN의 격자 상수는 GaN보다 작고, 따라서 이후의 GaN 서브층에 압축 변형을 제공하여 균열 방지를 돕는다.
도 6의 실시예에서, n-형 GaN 층(5)의 GaN 서브층 각각은 두께가 약 900 nm이며 5x1018 atoms/cm3의 농도로 실리콘으로 도핑된다. AlGaN:Si의 개재 서브층 각각의 두께는 25 nm 미만(예를 들어, 5 nm)이며 실리콘 도펀트 농도는 1x1018 atoms/cm3이다. 상기 AlGaN:Si 개재 서브층은 비교적 도전성이고, n-형 GaN 개재 서브층은 도전성이므로, n-형 GaN 층(5) 전부는 LRL/n-형 층 계면에서 활성층을 향한 방향으로 전류를 효과적으로 전도할 수 있다. LRL(4)과 직접 접하는 n-형 GaN 층(5)의 하부 서브층은 예시된 바와 같이 900 nm 두께의 GaN 서브층이다. n-형 질화 갈륨 층(5)의 상부 서브층도 또한 예시된 바와 같이 900 nm 두께의 GaN 서브층이다.다중 AlGaN:Si 도전성 개재 서브층을 갖는 n-형 GaN 층(5) 전부는 약 5000 nm 두께이며, 상기에서 각 n-GaN 서브층은 LRL(4)의 n-GaN 서브층보다 실질적으로 더 두껍다.
n-형 GaN 층(5)과 아래의 LRL(4) 사이에 계면(74)이 존재한다. 상기 계면에서 n-형 GaN 층(5)은 15 Ω/□ 보다 큰 시트 저항을 갖는다. LRL(4)도 상기 계면에서 시트 저항을 갖지만, LRL(4)의 시트 저항은 n-형 GaN 층(5)의 시트 저항보다 낮다. 한 실시예에서, LRL(4)의 시트 저항은, 제1 LED 디바이스의 상부 층들을 갈아내어 계면(74)에서 LRL(4)의 표면을 노출시킨 다음, 노출된 LRL 표면을 탐색하고 그의 시트 저항을 측정함으로써 파괴적으로 측정될 수 있다. 유사한 방식으로, n-형 층(5)의 시트 저항은 제2 LED 디바이스의 하부 층들을 갈아내어 계면(74)에서 n-형 층(5)의 표면을 노출시킨 다음, 노출된 n-형 층 표면을 탐색하고 그의 시트 저항을 측정함으로써 파괴적으로 측정될 수 있다.
이어서, n-형 GaN 층(5)상에 변형 완화 층(6)을 형성한다. 한 실시예에서, 변형 완화 층(5)은 120 nm 두께이고 30 주기를 포함한다. 각 주기는 InxGa1 -xN(상기에서, 0<x<0.12임)의 제1 서브층 및 InyGa1 -yN(상기에서, 0<y<0.12임)의 제2 서브층을 포함한다.
이어서, 변형 완화 층(6)상에 활성층(7)을 형성한다. 활성층(7)은 청색 LED 디바이스 전부에서 청색 광을 방출하는 방식이다. 한 실시예에서, 활성층(7)은 10개의 주기를 갖는, 130 nm 두께의 MQW 구조이다. 각 주기는 3 nm 두께의 InGaN 서브층(15% In) 및 10 nm 두께의 GaN 서브층을 포함한다. 활성층(7)은 파장이 약 440 nm 내지 약 490 nm 범위인 비-단색광을 방출한다.
이어서, 활성층(7) 상에 p-형 GaN 층(8)을 형성한다. 한 실시예에서, p-형 GaN 층은 300 nm 두께이며 마그네슘 도펀트 농도가 1x1020 atoms/cm3이다. 이 실시예에서, p-형 GaN 층(8)의 상부 표면은, 완성된 LED 디바이스가 비-단색광을 방출하고, 레이저 다이오드에 사용된 종류의 전류 집중 리지(ridge) 구조를 포함하지 않도록 형성된다. n-형 층(5), p-형 층(8), 및 활성층(7)을 포함하여 그 사이의 모든 층들은 함께 에피택셜 LED 구조(80)이다.
도 7은 제조 방법의 이후 단계를 도시하는 단면도이다. p-형 GaN 층(8)의 상부 표면상에 절연 재료의 전류 차단 층을 형성한다. 한 실시예에서, 전류 차단 층은 패터닝된 200 nm 두께의 이산화 규소층이다. 상기 이산화 규소층을 퇴적하고 포토리소그래피 기술을 이용하여 패터닝하여, 다른 장소에서보다 일부 장소에서 전류 흐름을 더 많이 차단하는 구조를 형성한다. 예를 들어, 제조 방법에서 이후에 제1 전극(17)이 형성될 위치 바로 아래에 전류 차단 층의 대형 구조(66)가 배치된다. 전류가 제1 전극(17) 바로 아래의 활성층을 통해 흐르지 않고 따라서 제1 전극(17) 바로 아래에서 광이 생성되지 않도록, 대형 구조(66)가 상기 위치에 배치된다. 제1 전극 바로 아래의 활성 영역에서 광이 생성되면, 다량의 상기 광은 LED 디바이스를 빠져나가지 못하도록 금속 제1 전극(17)에 의해 차단될 수 있다. 차단된 광은 사용가능한 광으로서 LED를 빠져나가지 않고 LED에 재흡수될 수 있다. 따라서, 상기 차단된 광을 생성하기 위해 사용된 전류가 낭비될 것이다. 전류가 제1 전극(17) 바로 아래의 활성층 일부를 통해 흐르는 것을 차단함으로써, 상기 전류는, 생성된 광이 유용한 광으로서 LED 디바이스를 빠져나갈 더 좋은 기회를 갖는 다른 장소의 활성층을 통해 흐르게 된다. p-형 층(8)의 상부 표면 영역의 각 서브-영역의 적절한 비율을 차단하고 p-형 층(8)의 상부 표면 영역 전부에 걸쳐 온 서브-영역에서 서브-영역까지 상기 비율을 적절히 변경함으로서, LED 디바이스 전부를 통한 전류 흐름과 비교하여 LED 디바이스로부터의 광 출력을 최대화하도록 각 개별 서브-영역을 통해 흐르는 전류의 양을 제어한다.
도 8은 제조 방법의 이후 단계를 도시하는 단면도이다. 전류 차단 층(9)위에 고 반사성 층(10)을 퇴적한다. 한 실시예에서, 고 반사성 층(10)은 p-형 GaN 층(8)에 오믹 접촉(ohmic contact)을 하게 하는 200 nm 두께의 은 층이다. 상기 은 층은 LED 디바이스 웨이퍼 전부를 커버하지 않는다. 도 8의 단면은 선 A-A를 따르는 LED 디바이스의 일부만의 단면이므로 고 반사성 층(10)이 도 8의 전부 구조를 커버하는 것으로 도시된다. 고 반사성 층(10)은 광을 반사하는 미러로서 작용하는 제1 기능을 수행하고 p-형 층(8)에 전기적 접촉을 하게 하는 제2 기능을 수행한다.
도 9는 제조 방법의 이후 단계를 도시하는 단면도이다. 캡슐화 층(11)이 은 층(10)을 커버한다. 예시된 실시예에서, 캡슐화 층(11)은 100 nm 두께의 플래티늄 층이다. 상기 플래티늄 층은 은의 전기적 이동을 차단한다. 한 유리한 양태에서, 상기 플래티늄 층은 청색 LED 디바이스에서 유일한 플래티늄 층이다. 청색 LED 디바이스의 모든 플래티늄 층(오직 하나의 플래티늄 층이 존재함)의 모든 두께의 합은 200 nm 미만이다.
캡슐화 층(11)을 형성한 후, 캡슐화 층 위에 두께가 50 nm 보다 두꺼운 미반응 배리어 금속 층(12)을 형성한다. 예시된 실시예에서, 미반응 배리어 금속 층(12)은 200 nm 두께의 티타늄 층이다. 티타늄은 주석의 확산에 대한 배리어라는 점에서 배리어이다. 구조의 상부에 이후에 도포되는 접합 금속 층으로부터의 주석은 배리어 층에 의해 은 층(10)으로의 확산이 차단된다. 가끔 주석에 대한 배리어로서 사용되는, 플래티늄, 티타늄/텅스텐, 금 및 니켈과 같은 일부 다른 금속은 실제로 주석과 다소 반응성을 갖는다. 배리어로서 상기 반응성 금속을 사용하는 다른 접합 공정에서, 주석 침범의 양이 허용가능한 수준 이내로 유지되도록, 제공된 반응성 금속의 두께와 고온 접합 사이클의 제한된 시간이 조합된다. 반대로, 미반응 배리어 금속 층(12)은 상기와 같은 반응성 금속이 아니며, 한 실시예에서 두께가 50 nm 보다 두꺼운 티타늄 층이다.
도 10은 제조 방법의 이후 단계를 도시하는 단면도이다. 미반응 배리어 금속 층(12)의 상부를 커버하도록 500 nm 두께의 금 서브층을 형성한다. 도 10의 참조 부호 13은 금속 층들의 3개의 서브층 Au/AuSn/Au 개재 구조의 한 서브층인 상기 금 서브층을 나타낸다.
도 11은 제조 방법의 이후 단계를 도시하는 단면도이다. 도전성 캐리어(5)는 접합 및 배리어 금속 층(14)으로 커버된다. 예시된 실시예에서, 도전성 캐리어는 단결정 실리콘 웨이퍼이며 접합 및 배리어 금속 층(14)은 200 nm 두께의 티타늄 층이다. 금은 일반적으로 실리콘에 잘 접합하지 않지만 티타늄은 실리콘에 잘 접합하므로, 결국 이후의 금 서브층 (접합 금속 층(13)의 일부)이 티타늄에 접합할 수 있도록, 도전성 실리콘 캐리어(15)에 접합하기 위해 티타늄 층(14)이 제공된다. 상기 접합 기능에 추가하여, 티타늄은 주석 및 금이 실리콘 표면으로 확산되어 접착력을 저하시키는 것을 방지하기 위한 배리어로서 작용할 수도 있다. 다른 실시예에서, 접합/배리어 금속 층(14)은 또한 티타늄 위에 배치된 플래티늄 층을 포함한다.
이어서, 접합 및 배리어 금속 층(14) 상에 500 nm 두께의 금 서브층을 형성하고, 금 서브층 상에 3000 nm 두께의 금/주석 서브층을 형성한다. 3000 nm 두께의 금/주석 서브층은 금이 80 중량%이고 주석이 20 중량%이다. 상기 금 및 금/주석 서브층은 도 9와 관련하여 상술한 3개의 서브층 개재 금속 구조(13)의 다른 2개의 서브층이다.
도전성 캐리어(15), 배리어 금속 층(14) 및 금 및 금/주석 서브층(13)은 함께 캐리어 웨이퍼 구조(68)이다. 실리콘 기판(1) 및 그 위에 형성된 층들은 함께 디바이스 웨이퍼 구조(69)이다. 캐리어 웨이퍼 구조(68)는 디바이스 웨이퍼 구조(69)의 금으로 커버된 상부 표면에 웨이퍼 접합된다.
도 12는 사용된 열 압축 웨이퍼 접합 공정의 온도 사이클을 도시하는 그래프이다. 캐리어 웨이퍼 구조(68)를 약 50 psi(pounds per square inch)의 압력으로 디바이스 웨이퍼 구조(69)에 밀착시키고 함께 밀착된 웨이퍼를 적어도 280 ℃까지 가열한다. 특정 실시예에서, 웨이퍼는 310 ℃까지 가열한다. 웨이퍼 전부에 걸쳐 균일한 용융 온도를 보장하기 위해 웨이퍼는 1분보다 긴 시간 동안 상기 상승 온도에서 유지된다. 특정 실시예에서, 상승 온도는 5분간 유지된다. 공융 금/주석 서브층이 용융되어, 캐리어 웨이퍼 구조(68)를 디바이스 웨이퍼 구조(69)로 웨이퍼 접합한다. 상기 웨이퍼 접합은 도 11에서 화살표(70)로 나타낸다. 주석 농도가 20%일 때, 금/주석 서브층의 융점은 약 282 ℃이다. 하지만, 일단 금/주석 서브층이 용융되면, 주석의 일부는 상기 서브층에서, 금/주석 서브층의 어느 한 측 상의 금 서브층으로 확산된다. 따라서, 금/주석 서브층의 주석 농도가 감소한다. 주석 농도가 더 낮은 금/주석 층은 용융 온도가 더 높다. 금/주석 합금에서 주석 농도가 1% 감소할 때마다, 금/주석 합금의 용융 온도는 약 30 ℃씩 증가한다. 따라서, 웨이퍼 접합 공정을 수행한 후에, 금/주석 서브층의 주석 농도는 20% 미만으로 감소하고, 그 후 전부 웨이퍼 접합 구조는 금/주석 서브층을 용융시키지 않고 온도를 282 ℃까지 상승시킬 수 있다.
도 13은 제조 방법의 이후 단계를 도시한다. 최종 웨이퍼 접합 구조(71)는 화살표(72)로 나타낸 바와 같이 뒤집힌다.
도 14는 제조 방법의 이후 단계를 도시한다. 화살표(73)로 나타낸 바와 같이, 실리콘 기판(1), 버퍼 층(2) 및 템플릿 층(3)을 웨이퍼 접합 구조(71)에서 제거한다. 본 실시예에서, 상기 층들은 LRL(4)의 GaN 서브층 중 하나가 구조의 상부에 존재하고 노출되도록 CMP(Chemical Mechanical Polishing) 및 RIE(Reactive Ion Etching) 기술을 이용하여 제거한다. 전부 n-형 GaN 층(5)이 웨이퍼 접합 구조(71)의 일부로서 잔류한다. 층(5) 내의 AlGaN:Si 개재 서브층의 도전성으로 인해, n-형 GaN 층(5)은 변형 완화 층/n-형 층 계면에서부터, n-형 GaN 층 전부에 일관하여, n-형 층/LRL 계면까지 전기 도전성이다. 개재 서브층으로서 AlN 개재 서브층을 사용하는 것에 반하여 AlGaN:Si를 사용하는 것의 장점은 AlGaN:Si 개재 서브층이 도전성이라는 것이다. n-형 층을 통해 도전성을 제공하기 위해 도 13의 단계에서 제거되어야 하는 비도전성 개재 AlN 서브층이 n-형 GaN 층 내에 존재하지 않는다. 또한, n-형 GaN 층(5) 전부는 완성된 청색 LED 디바이스에 잔류한다.
도 15는 웨이퍼 접합 구조(71)의 상면도이다. 도 14에 예시된 바와 같이 층(1,2 및 3)을 제거하는 단계에 추가하여, 습식 식각을 사용하여 캡슐화 층(11) 까지 수평 및 수직 스트리트(streets)를 하향 식각하여, 메사(mesa) 구조의 열들과 행들의 2차원 어레이를 형성한다. 참조 부호 75,76 및 77은 3개의 상기 스트리트를 나타낸다. 참조 부호 78 및 79는 2개의 메사 구조를 나타낸다.
도 16은 단선 B-B를 따라 취한 도 15의 구조의 단면도이다. 미반응 배리어 티타늄 층(12)을 크로스 해칭(cross-hatching)으로 나타낸다. 미반응 배리어 층(12)은 두께가 50 nm 보다 두꺼운 티타늄 단일 층이며 서브층, 플래티늄 및 텅스텐을 포함하지 않는다. 고 반사성인 은 층(10)은 캡슐화 층(11)에 의해 메사 아래에서부터 횡 방향으로 이동해 나가는 것이 차단된다. 고 반사성인 은 층(10)은 p-형 GaN 층(8)의 하부 표면(메사의 하부)에 의해 상부에서부터 억제된다(contained).
도 17은 제조 방법의 이후 단계를 도시한다. 각 메사 상부의 노출된 LRL(4)의 상부 표면은 조면화(roughened)된다. 상기 조면화는 LED 디바이스에서 광이 빠져나가는 것을 용이하게 하기 위해 통상적으로 수행되는 종류의 조면화이다. 조면화는 도 17에 예시된 것보다 실제로 더 심하다. 조면화된 표면의 가장 높은 피크에서 가장 깊은 계곡(valley)까지의 수직 거리는 약 500 nm이며, 따라서 가장 깊은 계곡은 n-형 층(5)까지 하향 연장된다. LRL은 관통되지 않는 것이 바람직하며, 따라서 다른 실시예에서 제거된 재료의 양은 실리콘 기판 및 버퍼 층의 일부를 제거하는 정도로 제한되는 것이 바람직하다.
도 18은 제조 방법의 이후 단계를 도시한다. 예시된 바와 같이 도전성 캐리어(15) 상에 제2 전극(16)을 형성한다. 한 실시예에서, 제2 전극(16)은 도전성 캐리어(15)와 직접 접하는 20 nm 두께의 제1 니켈 서브층을 포함하며, 또한 니켈 서브층을 커버하는 200 nm 두께의 제2 금 층을 포함한다. 따라서, 제2 전극(16)은 220 nm 두께이다.
또한, 도 18은 예시된 바와 같이 LRL(4)의 상부 표면상에 제1 전극(17)을 형성하는 이후 단계를 도시한다. 한 실시예에서, 제1 전극(17)은 LRL(4) 바로 위에 배치된 20 nm 두께의 티타늄 서브층, 티타늄 서브층 상에 배치된 100 nm 두께의 알루미늄 서브층, 알루미늄 서브층 상에 배치된 20 nm 두께의 니켈 서브층, 및 니켈 서브층 상에 배치된 200 nm 두께의 금 서브층을 포함한다. 따라서, 제1 전극(17)은 약 340 nm 두께이다. LRL(4)의 GaN 서브층의 도펀트 농도는, 금속(17)과 LRL(4) 사이에 양호한 오믹 접촉이 형성되도록 적절히 높다.
도 18에 도시된 바와 같이 제1 및 제2 전극이 추가된 후에, 웨이퍼 접합 구조를 별도의 청색 LED 디바이스로 개별화한다. 개별화는, 각 메사 구조가 별도의 청색 LED 디바이스가 되도록, 웨이퍼 접합 구조를 도 15에 예시된 스트리트 아래로 소잉(sawing)함으로써 수행된다. 예시된 실시예에서, 이어서, 최종 청색 LED 디바이스 중 하나를 도 1-3의 백색 LED 조립체에 통합시킨다. 제2 전극(16)은 은 에폭시 층(18)을 이용하여 도 3에 예시된 바와 같이 금속 코어 PCB(19)에 하향 접착된다. 제1 금속 전극(17)은 예시된 바와 같이, 접합 와이어(64)를 통해 금속 코어 PCB(19)의 제2 금속 구조(59)에 와이어접합된다. 와이어접합 후, 실크 스크리닝에 의해 실리콘 리테이닝 링(20)이 구조상에 형성된다. 이와 달리, 리테이닝 링(20)은 절단되어 정확한 크기로 성형된 다음 적용된다. 링(20)의 높이는 0.5 내지 3.0 mm이고 폭은 0.2 mm 내지 1.5 mm이다. 실리콘을 경화한 후에, 인광체(21)가 링(20)에 의해 보유되도록 소정 량의 인광체(21)를 청색 LED 디바이스(54) 상에 적하한다. 인광체(21)를 경화시켜 완성된 백색 LED 조립체(50)를 형성할 수 있다.
도 19는 제조 방법의 각 단계에 대한 상세 사항을 제시하는 표이다. 표의 좌측 열의 숫자는 백색 LED 조립체(50)의 각종 층들에 대한 참조 부호이다.
도 20은, 도 13에 예시된 제거 단계에서 모든 LRL(4)이 제거된 점을 제외하고는 도 6-18과 관련하여 상기 제시한 제조 방법에 의해 형성된 청색 LED 디바이스(100)의 단면도이다. n-형 층(5)의 전부 또는 실질적으로 전부는 완성된 청색 LED 디바이스(100)에 잔류한다. 도 17은 크기에 비례하지 않으며 개념도이다.
도 21은, 도 13에 예시된 제거 단계에서 모든 LRL(4)이 제거되고 n-형 층(5)의 일부가 제거된 점을 제외하고는 도 6-18과 관련하여 상기 제시한 제조 방법에 의해 형성된 청색 LED 디바이스(200)의 단면도이다. n-형 층의 얇은 개재 서브층 모두는 900 nm 두께의 마지막 GaN 서브층만 남기고 제거된다. 상기 마지막 GaN 서브층은 완성된 청색 LED 디바이스(200)에 잔류한다. 도 18은 크기에 비례하지 않으며 개념도이다.
도 22는 신규한 제1 양태에 따른 방법(300)의 흐름도이다. 실리콘 기판 위에 초격자 구조가 형성된다(단계 301). 초격자 구조는 복수의 주기를 포함한다. 각 주기는 300 nm 미만의 두께이며 GaN 서브층을 포함한다. 한 실시예에서, 실리콘 기판상에 버퍼 층이 형성되며, 버퍼 층 상에 템플릿 층이 형성되고, 템플릿 층 상에 초격자 구조가 형성된다. 이어서, 초격자 구조 바로 위에 n-형 GaN 층이 형성된다(단계 302). n-형 층 위에 인듐을 포함하는 활성층이 형성된다(단계 303). 활성층 위에 p-형 GaN 층이 형성된다(단계 304). 실리콘 기판, 초격자 구조, n-형 층, 활성층 및 p-형 층이 함께 제1 구조이다. 도전성 캐리어를 제1 구조에 접합하여 제2 구조를 형성한다(단계 305). 이어서, 제2 구조에서 실리콘 기판을 제거하여 제3 구조를 형성한다(단계 306). 제3 구조상에 전극을 형성한다(단계 307). 이어서, 제3 구조를 개별화하여 청색 LED 디바이스를 형성한다(단계 308).
비록 설명 목적으로 특정한 실시형태를 상술하였지만, 본 특허 출원의 교시는 보편적인 적용성을 가지며 상술한 특정 실시형태로 한정되지 않는다. LRL(4)은 다수의 상이한 적절한 방식으로 제조될 수 있다. 한 실시예에서, LRL(4)은 주기를 포함하며, 각 주기는 제1 질화 알루미늄 갈륨층 및 제2 질화 알루미늄 갈륨층을 포함하며, 상기에서 두 서브층에서의 알루미늄 농도는 서로 상이하다. 두 서브층의 조성은 AlxGa1 - xN/AlyGa1 - yN(상기에서, x 및 y는 0이 아닌 상이한 수이다)이다. 비록 LRL의 질화 알루미늄 갈륨 및 질화 갈륨 서브층이 두께가 상이한 특정 실시예가 상술되었지만, 다른 실시예에서 서브층은 두께가 실질적으로 동일하다. AlGaN/GaN 또는 AlGaN/AlGaN 초격자에서, 알루미늄을 포함하는 한 서브층의 알루미늄 농도는 등급이 나눠질 수 있다. LRL은 AlInN/GaN 초격자일 수 있다. LRL은 각 주기가 3개의 서브층을 포함하는 AlGaN/AlGaN/GaN 초격자일 수 있다.
비록, 웨이퍼 접합 후에 은 에폭시를 이용하여 금속 코어 PCB에 접착되어 완성된 백색 LED 조립체를 형성하는 LED 디바이스와 관련하여 미반응 배리어 금속 층을 포함하는 웨이퍼 접합 공정이 상술되지만, 웨이퍼 접합 공정은 다이 부착용 금/주석 층이 LED에 제공된 경우에 사용가능하다. 웨이퍼 접합 중에 금속 접합 층(13)의 금/주석 서브층에서의 감소된 주석 농도로 인해, 금속 접합 층(13)의 용융 온도는 웨이퍼 접합 공정이 수행된 후에 280 ℃보다 높다. 따라서, 완성된 LED 디바이스는, LED 디바이스 자체 내의 금속 접합 층(13)을 용융시키지 않고 다이 부착 목적으로 제공된 상당량의 금/주석을 용융시키기에 충분히 높은 온도까지 가열될 수 있다. 비록 웨이퍼 접합 공정은 공융 층이 금/주석 층인 실시예와 관련하여 상술되지만, 웨이퍼 접합 공정은 금/주석 공융 층을 필요로 하는 것으로 한정되지 않는다. 다른 실시예에서, 공융 층은, 예를 들어 금/인듐 금속 층 및 팔라듐/인듐 금속 층과 같은 종류의 금속 층이다. 비록 웨이퍼 접합 공정은 은 캡슐화 층이 플래티늄인 실시예와 관련하여 상술되지만, 니켈 및 로듐과 같은 다른 캡슐화 층이 도입될 수 있다.
도 23은 신규한 제2 양태에 따른 방법(400)의 흐름도이다. 비-GaN 기판 상에 에피택셜 LED 구조를 성장시킨다(단계 401). 한 실시예에서 비-GaN 기판은 실리콘 기판이며, 적절한 개재 버퍼 층 및 템플릿 층이 도입된다. 이어서, 에피택셜 LED 구조 위에 은 층이 제공되어(단계 402) 미러로서 작용하고 에피택셜 LED 구조에 대한 오믹 접촉으로서 작용한다. 은 층 위에 캡슐화 층이 제공된다(단계 403). 한 실시예에서, 캡슐화 층은 두께가 200 nm 미만인 플래티늄 단일 층이다. 캡슐화 층 위에 미반응 배리어 금속 층이 제공되어, 디바이스 웨이퍼 구조를 형성한다(단계 404). 한 실시예에서, 상기 미반응 배리어 금속 층은 두께가 50 nm 초과인 티타늄 단일 층이다. 상기 티타늄 단일 층은 실질적으로 텅스텐을 포함하지 않는다.
캐리어 웨이퍼 구조는 도전성 캐리어를 포함한다. 도전성 캐리어는 도전성 실리콘 웨이퍼일 수 있다. 이어서, 캐리어 웨이퍼 구조는 2개의 웨이퍼 구조 간의 공융 금속 층을 용융시킴으로써 디바이스 웨이퍼 구조에 웨이퍼 접합되어, 웨이퍼 접합 구조를 형성한다(단계 405). 한 실시예에서, 공융 금속 층은 용융 온도가 약 282 ℃인 금/주석 서브층을 포함한다. 상기 용융 금속 층은, 캐리어 웨이퍼 구조의 온도를 280 ℃보다 높게까지(예를 들어, 310 ℃까지) 상승시키고 상기 상승 온도를 1분을 초과하여 유지시킴으로써 용융된다.
한 실시예에서, 캐리어 웨이퍼 구조의 온도는, 완전히 적재된 퍼니스 챔버에 공융 접합 금속 층과 동일한 조성의 금/주석 상당량을 배치하고, 금/주석의 용융이 관찰될 때까지 퍼니스 챔버의 설정 값(set point)을 천천히 증가시킴으로써 간접적으로 결정된다. 상기 설정 값은 282 ℃의 캐리어 디바이스 웨이퍼 온도에 상응하는 것으로 추정된다. 이어서, 30 ℃의 증가된 퍼니스 챔버 온도에 상응하는 것으로 알려진 추가 양만큼 퍼니스 챔버의 설정 값을 증가시킨다. 퍼니스 챔버 내의 웨이퍼 접합 구조의 온도를 실제로 직접 측정하지 않고 적어도 1분 동안 증가된 상기 퍼니스 챔버 설정을 이용함으로써 웨이퍼 접합 공정을 수행한다.
웨이퍼 접합 후에, 최종 웨이퍼 접합 구조의 비-GaN 기판을 제거한다(단계 406). 웨이퍼 접합 구조상에 전극을 형성하고(단계 407), 웨이퍼 접합 구조를 개별화하여 복수의 청색 LED 디바이스를 형성한다(단계 408). 방법(400)의 한 실시예에서, 완성된 청색 LED 디바이스의 임의의 및 모든 플래티늄 층의 총 두께는 200 nm 미만이며, 고온 접합 금속 용융 사이클(캐리어 웨이퍼 구조의 온도가 280 ℃ 보다 높을 경우)은 1분보다 길다.
도 24는 신규한 제3 양태에 따라, 버퍼 층으로서 황화 아연(ZnS)을 이용하여 실리콘 기판상에 LED 디바이스를 제조하는 방법의 흐름도이다. 황화 아연(ZnS) 층은 실리콘 기판 위에 및 바로 위에 형성된다(단계 501). 한 실시형태에서, ZnS 층은 실리콘 기판상에 형성된 버퍼 층이며, 이어서 버퍼 층 상에 템플릿 층이 형성된다. 선택적으로, 황화 아연층 위에 질화 알루미늄(AlN)층이 형성되고, 질화 알루미늄 층 위에 질화 알루미늄 갈륨(AlGaN) 층이 형성된다. ZnS 층, AlN 층 및 AlGaN 층이 버퍼 층을 형성한다. 이어서, 템플릿 층 위에 n-형 GaN 층이 형성된다.(단계 502). n-형 층 위에 인듐을 포함하는 활성층이 형성된다(단계 503). 활성층 위에 p-형 GaN 층이 형성된다(단계 504). n-형 층, 활성층 및 p-형 층은 함께 에피택셜 LED 구조이다. 실리콘 기판, ZnS 층 및 에피택셜 LED 구조는 함께 제1 구조이다. 한 실시예에서, 제1 구조는 도 11의 디바이스 웨이퍼 구조(69)이다. 이어서, 도전성 캐리어를 제1 구조에 접합하여 제2 구조를 형성한다(단계 505). 한 실시예에서, 캐리어는 도 11의 캐리어 웨이퍼 구조(68)와 같은 캐리어 웨이퍼 구조의 일부이다. 이어서, 제2 구조에서 원래의 실리콘 기판 및 ZnS 층을 제거하여 제3 구조를 형성한다(단계 506). 제3 구조상에 전극을 형성한다(단계 507). 이어서, 제3 구조를 개별화하여 청색 LED 디바이스를 형성한다(단계 508).
도 25는 신규한 제4 양태에 따라 실리콘 기판상에 청색 LED 디바이스를 제조하는 방법의 흐름도이다. 청색 LED 디바이스는 다중 도전성 개재 서브층을 갖는 n-형 질화 갈륨층을 갖는다. n-형 층은 실리콘 기판 위에 형성된다(단계 601). n-형 층은 복수의 주기를 포함하며, n-형 층의 각 주기는 질화 갈륨(GaN) 서브층 및 실리콘으로 도핑된 질화 알루미늄 갈륨(AlGaN:Si) 개재 서브층을 포함한다. AlGaN:Si 개재 서브층은 Si으로 도핑되며 전기 도전성이다. 이어서, n-형 층 위에 인듐을 포함하는 활성층을 형성한다(단계 602). 활성층 위에 p-형 GaN 층을 형성한다(단계 603). 실리콘 기판, n-형 층, 활성층 및 p-형 층은 함께 제1 구조를 형성한다. 도전성 캐리어를 제1 구조에 접합하여 제2 구조를 형성한다(단계 604). 이어서, 제2 구조에서 실리콘 기판을 제거하여 제3 구조를 형성한다(단계 605). 제3 구조상에 전극을 형성한다(단계 606). 이어서, 제3 구조를 개별화하여 청색 LED 디바이스를 형성한다(단계 607).
따라서, 청구항에 제시된 바와 같은 본 발명의 범위에서 벗어남이 없이, 설명된 실시형태의 각종 특징들의 다양한 변형, 조정 및 조합을 실시할 수 있다.

Claims (23)

  1. 발광 다이오드(LED) 디바이스의 제조 방법으로서,
    (a) 실리콘 기판 위에 초격자 구조를 형성하는 단계 - 상기 초격자 구조는 복수의 주기를 포함하고, 상기 초격자 구조의 각 주기는 질화 알루미늄 갈륨 서브층 및 질화 갈륨 서브층을 포함함 -;
    (b) 초격자 구조의 위에 및 바로 위에 n-형 층을 형성하는 단계;
    (c) 상기 n-형 층 위에 활성층을 형성하는 단계 - 상기 활성층은 상당량의 인듐을 포함함 -;
    (d) 상기 활성층 위에 p-형 층을 형성하여, 상기 실리콘 기판, 상기 초격자 구조, 상기 n-형 층, 상기 활성층 및 상기 p-형 층이 제1 구조를 형성하는 단계;
    (e) 상기 제1 구조에 도전성 캐리어를 접합하여 제2 구조를 형성하는 단계; 및
    (f) 상기 제2 구조에서 상기 실리콘 기판을 제거하여 제3 구조를 형성하는 단계
    를 포함하는, 발광 다이오드 디바이스의 제조 방법.
  2. 제1항에 있어서,
    (g) 상기 제3 구조상에 전극을 형성하는 단계; 및
    (h) 상기 제3 구조를 개별화하여(singulating) 상기 LED 디바이스를 형성하는 단계
    를 더 포함하는, 발광 다이오드 디바이스의 제조 방법.
  3. 제1항에 있어서, 상기 n-형 층은 복수의 주기를 포함하고, 상기 n-형 층의 각 주기는 질화 갈륨 서브층 및 질화 알루미늄 갈륨을 포함하고, 상기 n-형 층의 질화 갈륨 서브층은 상기 초격자의 질화 갈륨 서브층보다 두껍고, 상기 n-형 층의 질화 알루미늄 갈륨 서브층은 상기 초격자의 질화 알루미늄 갈륨 서브층보다 얇은, 발광 다이오드 디바이스의 제조 방법.
  4. 제1항에 있어서, 상기 초격자의 질화 알루미늄 갈륨 서브층은 실리콘 농도가 1x1018 atoms/cm3 미만이고, 상기 n-형 층의 질화 알루미늄 갈륨 서브층은 실리콘 농도가 1x1018 atoms/cm3 초과인, 발광 다이오드 디바이스의 제조 방법.
  5. 제1항에 있어서, 상기 초격자 구조는 계면에서 n-형 층과 접하고, 상기 초격자 구조는 상기 계면에서 시트 저항을 갖고, 상기 n-형 층은 상기 계면에서 시트 저항을 가지며, 상기 계면에서의 상기 초격자 구조의 상기 시트 저항은 상기 계면에서의 상기 n-형 층의 상기 시트 저항보다 작은, 발광 다이오드 디바이스의 제조 방법.
  6. 제1항에 있어서, 상기 n-형 층은 복수의 주기를 포함하고, 상기 n-형 층의 각 주기는 비교적 두꺼운 질화 갈륨 서브층 및 비교적 얇은 다른 재료 층을 포함하며, 상기 다른 재료는 질화 알루미늄, 및 실리콘 도핑된 질화 알루미늄 갈륨으로 구성된 그룹으로부터 선택된, 발광 다이오드 디바이스의 제조 방법.
  7. 제2항에 있어서, (f) 단계에서 상기 실리콘 기판과 함께 상기 초격자 구조의 전부가 제거되는, 발광 다이오드 디바이스의 제조 방법.
  8. 제2항에 있어서, (f) 단계에서 상기 실리콘 기판과 함께 상기 초격자 구조의 전부가 아닌 일부가 제거되는, 발광 다이오드 디바이스의 제조 방법.
  9. 제2항에 있어서, (f) 단계에서 상기 실리콘 기판을 따라 상기 초격자 구조, 및 상기 n-형 층의 일부가 제거되는, 발광 다이오드 디바이스의 제조 방법.
  10. 제1항에 있어서,
    (g) (a) 단계 전에 상기 실리콘 기판상에 버퍼 층을 형성하는 단계, 및 그 후 상기 버퍼 층상에 템플릿 층을 형성하는 단계
    를 더 포함하며,
    (a) 단계에서 상기 초격자 구조는 상기 템플릿 층 바로 위에 형성되는, 발광 다이오드 디바이스의 제조 방법.
  11. 제1항에 있어서,
    (f) 단계 후에 상기 초격자 구조의 표면을 조면화(roughening)하는 단계
    를 더 포함하는, 발광 다이오드 디바이스의 제조 방법.
  12. 제1항에 있어서, (e) 단계의 접합은, 공융(eutectic) 접합 금속 층을 이용하여 캐리어 웨이퍼 구조를 상기 제1 구조에 웨이퍼 접합하는 단계를 포함하고, 상기 도전성 캐리어는 상기 캐리어 웨이퍼 구조의 일부인, 발광 다이오드 디바이스의 제조 방법.
  13. 비-단색광을 방출하기 위한 발광 다이오드(LED) 디바이스로서,
    복수의 주기를 포함하는 LRL(Low Resistance Layer) - 상기 LRL의 주기들 중 적어도 하나는 질화 알루미늄 갈륨 서브층 및 질화 갈륨 서브층을 포함함 -;
    상기 LRL와 직접 접하도록 배치된 n-형 층;
    p-형 층;
    상기 n-형 층과 상기 p-형 층 사이에 배치되며, 상당량의 인듐을 포함하는 활성층;
    도전성 캐리어;
    제1 전극; 및
    전류를 도통시키도록 구성된 제2 전극 - 상기 전류는, 상기 제2 전극으로부터 상기 도전성 캐리어, 상기 p-형 층, 상기 활성층, 상기 n-형 층 및 상기 LRL을 통해 상기 제1 전극으로 흘러, 비-단색광을 방출시킴 -
    을 포함하는, LED 디바이스.
  14. 제13항에 있어서, 상기 n-형 층은 복수의 주기를 포함하며, 상기 n-형 층의 각 주기는 질화 갈륨 서브층 및 질화 알루미늄 갈륨을 포함하며, 상기 n-형 층의 질화 갈륨 서브층은 상기 LRL의 질화 갈륨 서브층보다 두껍고, 상기 n-형 층의 질화 알루미늄 갈륨 서브층은 상기 LRL의 질화 알루미늄 갈륨 서브층보다 얇은, LED 디바이스.
  15. 제14항에 있어서, 상기 LRL의 질화 알루미늄 갈륨 서브층은 실리콘 농도가 1x1018 atoms/cm3 미만이고, 상기 n-형 층의 질화 알루미늄 갈륨 서브층은 실리콘 농도가 1x1018 atoms/cm3 초과인, LED 디바이스.
  16. 제15항에 있어서, 상기 LRL은 시트 저항을 갖고, 상기 n-형 층은 시트 저항을 가지며, 상기 LRL의 상기 시트 저항은 상기 n-형 층의 상기 시트 저항보다 작은, LED 디바이스.
  17. 제13항에 있어서, 상기 LRL은 조면화된 표면을 갖고, 상기 제1 전극은 상기 LRL과 직접 접하는, LED 디바이스.
  18. 제13항에 있어서,
    상기 도전성 캐리어와 상기 p-형 층 사이에 배치된 공융 접합 금속 층
    을 더 포함하는, LED 디바이스.
  19. (a) 도전성 캐리어를 제1 구조에 접합하여 제2 구조를 형성하는 단계
    를 포함하는 제조 방법으로서,
    상기 제1 구조는,
    실리콘 기판;
    상기 실리콘 기판상에 배치된 초격자 구조 - 상기 초격자 구조는 복수의 주기를 포함하고, 각 주기는 두께가 300 nm 미만이며 질화 갈륨 서브층을 포함함 -;
    상기 초격자 구조 바로 위에 배치된 n-형 질화 갈륨층;
    p-형 질화 갈륨층; 및
    상기 n-형 질화 갈륨층과 상기 p-형 질화 갈륨층 사이에 배치되며, 상당량의 인듐을 포함하는 활성층
    을 포함하는, 제조 방법.
  20. 제19항에 있어서,
    (b) 상기 제2 구조에서 상기 실리콘 기판을 제거하여 제3 구조를 형성하는 단계; 및
    (c) 상기 제3 구조상에 금속 전극을 형성하는 단계
    를 더 포함하는, 제조 방법.
  21. 제19항에 있어서,
    (b) 상기 제2 구조에서 상기 실리콘 기판, 및 상기 초격자 구조의 전부가 아닌 일부를 제거하여, 상기 초격자 구조의 일부를 포함하는 제3 구조를 형성하는 단계; 및
    (c) 상기 제3 구조상에 금속 전극을 형성하는 단계
    를 더 포함하는, 제조 방법.
  22. 제19항에 있어서,
    (b) 상기 제2 구조에서 상기 실리콘 기판, 및 상기 초격자 구조의 전부를 제거하여 제3 구조를 형성하는 단계; 및
    (c) 상기 제3 구조상에 금속 전극을 형성하는 단계
    를 더 포함하는, 제조 방법.
  23. 제19항에 있어서,
    (b) 상기 제2 구조에서 상기 실리콘 기판, 상기 초격자 구조의 전부, 및 상기 n-형 질화 갈륨층의 전부가 아닌 일부를 제거하여, 상기 n-형 층의 일부를 포함하는 제3 구조를 형성하는 단계; 및
    (c) 상기 제3 구조상에 금속 전극을 형성하는 단계
    를 더 포함하는, 제조 방법.
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