KR20140002348A - 반도체 패키지 및 반도체 패키지 제조 방법 - Google Patents

반도체 패키지 및 반도체 패키지 제조 방법 Download PDF

Info

Publication number
KR20140002348A
KR20140002348A KR1020120070786A KR20120070786A KR20140002348A KR 20140002348 A KR20140002348 A KR 20140002348A KR 1020120070786 A KR1020120070786 A KR 1020120070786A KR 20120070786 A KR20120070786 A KR 20120070786A KR 20140002348 A KR20140002348 A KR 20140002348A
Authority
KR
South Korea
Prior art keywords
lead frame
power device
power
semiconductor package
encapsulant
Prior art date
Application number
KR1020120070786A
Other languages
English (en)
Other versions
KR101388857B1 (ko
Inventor
김태현
조은정
임재현
채준석
손영호
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020120070786A priority Critical patent/KR101388857B1/ko
Priority to US13/614,555 priority patent/US20130001759A1/en
Publication of KR20140002348A publication Critical patent/KR20140002348A/ko
Application granted granted Critical
Publication of KR101388857B1 publication Critical patent/KR101388857B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명의 실시 예에 따르면, 하나 이상의 제1 전력 소자, 제1 전력 소자 상부에 형성되는 하나 이상의 제2 전력 소자, 제1 전력 소자 하부에 형성되며, 제1 전력 소자와 전기적으로 연결되는 제1 리드 프레임, 제1 전력 소자 상부와 제2 전력 소자 하부에 형성되며, 제1 전력 소자 및 제2 전력 소자와 전기적으로 연결되는 제2 리드 프레임, 제2 전력 소자 상부에 형성되며, 제2 전력 소자와 전기적으로 연결되는 제3 리드 프레임, 제1 전력 소자 및 제2 전력 소자 중 적어도 하나와 전기적으로 연결되는 제4 리드 프레임 및 제1 리드 프레임 내지 제4 리드 프레임의 일부만 노출시키고 나머지를 밀봉하는 봉지재를 포함하는 반도체 패키지가 제공된다.

Description

반도체 패키지 및 반도체 패키지 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지 제조 방법에 관한 것이다.
일반적으로 반도체 패키지는 하나 혹은 다수 개의 전력 소자 또는 제어 소자를 리드 프레임이나 인쇄회로기판상에 탑재하고 봉합 수지로 밀봉하여 내부를 보호한 후, 마더 보드(mother board) 또는 시스템용 인쇄회로기판에 실장하여 사용한다.
그러나, 최근 들어 전자기기의 고속도화, 대용량화 및 고집적화가 급진전 되면서 자동차, 산업기기 및 가전제품에 적용되는 전력 소자(power device) 역시 저비용으로 소형화 및 경량화를 달성해야 하는 요구에 직면하고 있다. 상기한 요구를 해결하기 위한 한 가지 방법은, 하나의 반도체 패키지에 다수 개의 전력 소자를 탑재하는 방식으로 반도체 패키지를 구성하는 것이다. 반도체 패키지는 전력 소자와 제어 소자를 포함하는데, 특히 전력 소자에서는 다른 제어 소자에 비하여 많은 열이 발생한다. 따라서, 장기간 높은 신뢰도를 유지하기 위해서는 발생한 열을 외부로 효과적으로 방출하는 것이 중요한 이슈로 등장하고 있다. 종래기술에 따른 반도체 패키지는 전력 소자 및 제어 소자가 적층된 구조로 각각의 소자는 리드 프레임과 와이어 본딩(wire bonding)으로 연결되며 봉지재로 몰딩 되었다.(미국등록특허 제 6087722호)
본 발명의 일 측면은 경박 단소화가 가능한 반도체 패키지 및 반도체 패키지 제조 방법을 제공하는 데 있다.
본 발명의 다른 측면은 방영 성능이 향상된 반도체 패키지 및 반도체 패키지 제조 방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따르면, 하나 이상의 제1 전력 소자, 상기 제1 전력 소자 상부에 형성되는 하나 이상의 제2 전력 소자, 상기 제1 전력 소자 하부에 형성되며, 상기 제1 전력 소자와 전기적으로 연결되는 제1 리드 프레임, 상기 제1 전력 소자 상부와 상기 제2 전력 소자 하부에 형성되며, 상기 제1 전력 소자 및 상기 제2 전력 소자와 전기적으로 연결되는 제2 리드 프레임, 상기 제2 전력 소자 상부에 형성되며, 상기 제2 전력 소자와 전기적으로 연결되는 제3 리드 프레임, 상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나와 전기적으로 연결되는 제4 리드 프레임 및 상기 제1 리드 프레임 내지 상기 제4 리드 프레임의 일부만 노출시키고 나머지를 밀봉하는 봉지재를 포함하는 반도체 패키지가 제공된다.
상기 제1 리드 프레임 내지 상기 제3 리드 프레임은 동일 선상에서 상기 봉지재 외부로 노출될 수 있다.
상기 제4 리드 프레임은 상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나와 와이어 본딩으로 연결될 수 있다.
상기 제4 리드 프레임은 상기 제1 전력 소자와 전기적으로 연결되는 제4-1 리드 프레임 및 상기 제2 전력 소자와 전기적으로 연결되는 제4-2 리드 프레임을 포함할 수 있다.
상기 제4 리드 프레임 상부 또는 하부에 형성되며, 상기 제4 리드 프레임과 전기적으로 연결되는 제어 소자를 더 포함할 수 있다.
상기 제어 소자는 상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나와 와이어 본딩으로 연결될 수 있다.
상기 봉지재 상부 및 하부 중 적어도 하나에 형성된 방열 수단을 더 포함할 수 있다.
상기 제1 리드 프레임 내지 상기 제4 리드 프레임은 상기 제1 전력 소자 또는 상기 제2 전력 소자와 직접 접속되는 접속부가 형성된 전도성 기판 및 상기 접속부 이외의 영역을 둘러싸도록 형성된 절연 부재를 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 제1 리드 프레임을 형성하는 단계, 상기 제1 리드 프레임 상부에 하나 이상의 제1 전력 소자를 형성하는 단계, 상기 제1 전력 소자 상부에 제2 리드 프레임을 형성하는 단계, 상기 제2 리드 프레임 상부에 하나 이상의 제2 전력 소자를 형성하는 단계, 상기 제2 전력 소자 상부에 제3 리드 프레임을 형성하는 단계, 상기 제4 리드 프레임을 형성하는 단계, 상기 제4 리드 프레임과 상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나를 전기적으로 연결하는 단계 및 상기 제1 리드 프레임 내지 상기 제4 리드 프레임의 일부만 노출시키고 나머지를 봉지재로 밀봉하는 단계를 포함하는 반도체 패키지 제조 방법이 제공된다.
상기 제1 리드 프레임 내지 상기 제3 리드 프레임은 동일 선상에서 상기 봉지재 외부로 노출되도록 형성될 수 있다.
상기 제4 리드 프레임을 형성하는 단계에서, 상기 제4 리드 프레임은 상기 제1 전력 소자와 전기적으로 연결되는 제4-1 리드 프레임 및 상기 제2 전력 소자와 전기적으로 연결되는 제4-2 리드 프레임을 포함할 수 있다.
상기 제4 리드 프레임과 상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나를 전기적으로 연결하는 단계에서, 상기 제4 리드 프레임은 상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나와 와이어 본딩으로 연결될 수 있다.
상기 제4 리드 프레임을 형성하는 단계 이후에, 상기 제4 리드 프레임 상부 또는 하부에 형성되며, 상기 제4 리드 프레임과 전기적으로 연결되는 제어 소자를 형성하는 단계를 더 포함할 수 있다.
상기 제어 소자를 형성하는 단계 이후에, 상기 제어 소자를 상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나와 전기적으로 연결하는 단계를 더 포함할 수 있다.
상기 제어 소자를 상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나와 전기적으로 연결하는 단계에서, 상기 제어 소자는 상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나와 와이어 본딩으로 연결될 수 있다.
상기 제1 리드 프레임 내지 상기 제4 리드 프레임은 상기 제1 전력 소자 또는 상기 제2 전력 소자와 전기적으로 접속되는 접속부가 형성된 전도성 기판 및 상기 접속부 이외의 영역을 둘러싸도록 형성된 절연 부재를 포함할 수 있다.
상기 봉지재로 밀봉하는 단계 이후에, 상기 봉지재 상부 및 하부 중 적어도 하나에 방열 수단을 형성하는 단계를 더 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 안되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법은 전력 소자를 적층하는 구조를 가짐으로써, 반도체 패키지의 경박 단소화가 가능할 수 있다.
본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법은 양면에 방열 수단을 형성함으로써, 방열 성능이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도 2는 본 발명의 실시 예에 따른 리드 프레임을 나타낸 예시도이다.
도 3 내지 도 8은 본 발명의 실시 예에 따른 반도체 패키징을 위한 적층 방법을 나타낸 예시도이다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도 11 및 도 12는 PBA에 실장된 반도체 패키지를 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도 1을 참조하면, 반도체 패키지(100)는 제1 전력 소자(151), 제2 전력 소자(152), 제1 리드 프레임(110), 제2 리드 프레임(120), 제3 리드 프레임(130), 제4 리드 프레임(140), 봉지재(160) 및 방열 수단(170)을 포함할 수 있다.
제1 전력 소자(151) 및 제2 전력 소자(152)는 전력 모스펫(power MOSFET), 바이폴라 졍션 트랜지스터(bipolar junction transistor, BJT), 절연 게이트 바이폴라 트랜지스터(insulated-gate bipolar transistor; IGBT), 다이오드(diode), 또는 이들의 조합을 포함할 수 있다. 제1 전력 소자(151) 및 제2 전력 소자(152)의 상부 또는 하부에는 제1 리드 프레임(110) 내지 제4 리드 프레임(140)과 전기적으로 연결되기 위한 패드부가 형성될 수 있다.
제1 리드 프레임(110)은 제1 전력 소자(151) 하부에 형성될 수 있다. 제1 리드 프레임(110)은 제1 전력 소자(151) 하부에 형성된 패드부와 직접 접합되어, 상호 전기적으로 연결될 수 있다.
제2 리드 프레임(120)은 제1 전력 소자(151) 상부와 제2 전력 소자(152) 하부 사이에 형성될 수 있다. 제2 리드 프레임(120)은 제1 전력 소자(151) 상부에 형성된 패드부 및 제2 전력 소자(152)의 하부에 형성된 패드부와 직접 접합되어, 상호 전기적으로 연결될 수 있다.
제3 리드 프레임(130)은 제2 전력 소자(152) 상부에 형성될 수 있다. 제3 리드 프레임(130)은 제2 전력 소자(152)의 상부에 형성된 패드부와 직접 접합되어, 상호 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따르면, 제1 리드 프레임(110) 내지 제3 리드 프레임(130)은 제1 전력 소자(151) 또는 제2 전력 소자(152)와 전도성 재료로 직접 접합될 수 있다. 예를 들어, 전도성 재료는 솔더(solder), 솔더 페이스트(solder paste), 은 페이스트(Ag paste), 또는 이들의 조합이 될 수 있다.
또한, 제1 리드 프레임(110) 내지 제3 리드 프레임(130) 중 적어도 하나는 전력 버스 라인이 될 수 있다. 또한, 제1 리드 프레임(110) 및 제3 리드 프레임(130)은 다운셋(Down-set) 구조를 갖도록 형성됨으로써, 반도체 패키지(100) 외부에서 제1 리드 프레임(110) 내지 제3 리드 프레임(130)이 동일 선상에 위치하도록 형성할 수 있다.
제4 리드 프레임(140)은 제1 전력 소자(151) 및 제2 전력 소자(152)와 이격되어 형성될 수 있다. 제4 리드 프레임(140)은 제1 전력 소자(151) 및 제2 전력 소자(152)와 와이어(180)로 전기적으로 연결될 수 있다. 와이어(180)는 전도성 물질로 형성될 수 있다. 예를 들어, 와이어(180)는 알루미늄(Al), 금(Au), 이들 각각의 합금을 포함할 수 있다. 제4 리드 프레임(140)은 신호 라인이 될 수 있다.
본 발명의 실시 예에 따르면, 전력 버스 라인을 포함하는 제1 리드 프레임(110) 내지 제3 리드 프레임(130)과 신호 라인인 제4 리드 프레임(140)이 서로 다른 방향으로 반도체 패키지(100)의 외부로 노출되도록 형성됨으로써, 각 절연성 리드 간의 절연 거리 확보가 용이할 수 있다.
봉지재(160)는 제1 리드 프레임(110) 내지 제4 리드 프레임(140)의 일부를 제외하고 나머지를 모두 덮어 밀봉하도록 형성될 수 있다. 또한, 봉지재(160)는 제1 리드 프레임(110)의 하부 및 제3 리드 프레임(130)의 상부가 노출되도록 형성될 수 있다. 이때, 봉지재(160)는 제1 리드 프레임(110) 및 제3 리드 프레임(130)의 다운셋 구조 부분을 포함하여 덮어 밀봉할 수 있다. 따라서, 봉지재(160) 외부로 돌출된 제1 리드 프레임(110) 내지 제4 리드 프레임(140)은 동일 수평선상에 위치될 수 있다. 여기서, 봉지재(160) 외부로 돌출된 제1 리드 프레임(110) 내지 제4 리드 프레임(140)은 반도체 패키지(100)의 외부와 전기적으로 연결될 수 있다. 봉지재(160)는 절연성 수지로 형성될 수 있다. 예를 들어, 봉지재(160)는 에폭시 몰딩 컴파운드(epoxy molding compound; EMC), 폴리이미드(polyimide), 실리콘(silicone), 실리콘 고무(silicone rubber) 또는 이들의 조합을 포함할 수 있다.
방열 수단(170)은 반도체 패키지(100)의 방열을 위해 형성될 수 있다. 방열 수단(170)은 봉지재(160)의 상부 또는 하부 중 적어도 하나에 형성될 수 있다. 본 발명의 실시 예에 따르면 방열 성능의 향상을 위해서 봉지재(160)의 상부 및 하부에 각각 방열 수단(170)을 형성할 수 있다. 이때, 방열 수단(170)은 봉지재(160)에 의해 외부로 노출된 제1 리드 프레임(110)의 하부 및 제3 리드 프레임(130)의 상부와 직접적으로 접합되도록 형성될 수 있다. 이와 같이, 방열 수단이 제1 리드 프레임(110)과 제3 리드 프레임(130)에 직접 접합됨으로써, 제1 전력 소자(151) 및 제2 전력 소자(152)에서 발생하는 열을 효과적으로 방출할 수 있다. 방열 수단(170)은 히트 싱크(heat sink)를 포함할 수 있다. 히트 싱크는 금속, 금속 질화물, 세라믹, 수지, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 히트 싱크는 알루미늄, 알루미늄 합금, 구리, 구리 합금, Al2O3, BeO, AlN, SiN, 에폭시계 수지, 또는 이들의 조합을 포함할 수 있다. 방열 수단(170)은 보다 효과적인 열 방사를 위하여 다양한 치수와 형상을 가질 수 있다.
본 발명의 실시 예에서는 제1 리드 프레임(110) 내지 제3 리드 프레임(130)이 동일 방향에 형성되며, 제4 리드 프레임(140)이 다른 방향에 형성되는 구조를 도시하였으나, 반도체 패키지(100)의 구조는 이에 한정되지 않는다. 즉, 본 발명의 실시 예에 따른 반도체 패키지(100)는 3단 구조의 제1 리드 프레임(110) 내지 제3 리드 프레임(130)을 포함하면, 제4 리드 프레임(140)은 어느 방향에도 형성될 수 있다.
도 2는 본 발명의 실시 예에 따른 리드 프레임을 나타낸 예시도이다.
도 2를 참조하면 리드 프레임(110)은 전도성 기판(111) 및 절연부재(112)를 포함하여 형성될 수 있다. 전도성 기판(111)은 전력 소자와 직접 접속되어 전기적으로 연결될 수 있다. 전도성 기판(111)은 전도성 물질로 형성될 수 있다. 예를 들어 전도성 기판(111)은 구리(Cu), 니켈(Ni), 금(Au) 등과 같은 전도성 금속으로 형성될 수 있다. 절연부재(112)는 전력 소자와 직접 접속되는 접속부 이외의 전도성 기판(111) 영역을 둘러싸도록 형성될 수 있다. 절연부재(112)는 절연 물질로 형성될 수 있다. 예를 들어, 절연부재(112)는 세라믹이나 에폭시(epoxy) 등으로 형성되어 절연뿐만 아니라, 봉지재(160)와 접합성도 향상될 수 있다.
도 3 내지 도 8은 본 발명의 실시 예에 따른 반도체 패키징을 위한 적층 방법을 나타낸 예시도이다.
도 3을 참조하면, 우선 제1 리드 프레임(110)을 형성할 수 있다. 제1 리드 프레임(110)은 전도성 기판(111) 및 절연부재(112)를 포함할 수 있다. 제1 리드 프레임(110)은 제1 전력 소자(151) 또는 외부와 접합되는 부분의 전도성 기판(111)이 노출되도록 절연부재(112)가 형성될 수 있다. 도 3에는 도시되어 있지 않지만, 제1 리드 프레임(110)은 위로 향하는 다운셋 구조를 포함하여 형성될 수 있다.
도 4를 참조하면, 제1 리드 프레임(110) 상부에 제1 전력 소자(151)를 형성할 수 있다. 즉, 제1 리드 프레임(110) 상부와 제1 전력 소자(151)의 하부가 전기적으로 연결될 수 있다. 제1 리드 프레임(110) 실장되는 제1 전력 소자(151)는 하나 이상이 될 수 있다. 제1 전력 소자(151)는 전력 모스펫(power MOSFET), 바이폴라 졍션 트랜지스터(bipolar junction transistor, BJT), 절연 게이트 바이폴라 트랜지스터(insulated-gate bipolar transistor; IGBT), 다이오드(diode), 또는 이들의 조합을 포함할 수 있다. 제1 전력 소자(151)는 제1 리드 프레임(110)과 전도성 재료로 접합될 수 있다. 예를 들어, 전도성 재료는 솔더(solder), 솔더 페이스트(solder paste), 은 페이스트(Ag paste), 또는 이들의 조합이 될 수 있다.
도 5를 참조하면, 제1 전력 소자(151) 상부에 제2 리드 프레임(120)이 형성될 수 있다. 즉, 제2 리드 프레임(120) 하부와 제1 전력 소자(151) 상부가 전기적으로 연결될 수 있다. 제2 리드 프레임(120)은 제1 리드 프레임(110) 같이 전도성 기판(111) 및 절연부재(112)를 포함할 수 있다. 제2 리드 프레임(120)은 제1 전력 소자(151), 제2 전력 소자(152) 또는 외부와 접합되는 부분의 전도성 기판(111)이 노출되도록 절연부재(112)가 형성될 수 있다. 제2 리드 프레임(120)은 솔더(solder), 솔더 페이스트(solder paste), 은 페이스트(Ag paste), 또는 이들의 조합 등과 같은 전도성 재료에 의해서 제1 전력 소자(151)와 접합될 수 있다.
도 6을 참조하면, 제2 리드 프레임(120) 상부에 제2 전력 소자(152)를 형성할 수 있다. 즉, 제2 리드 프레임(120) 상부와 제2 전력 소자(152) 하부가 전기적으로 연결될 수 있다. 제2 리드 프레임(120) 실장되는 제2 전력 소자(152)는 하나 이상이 될 수 있다. 제2 전력 소자(152)는 전력 모스펫(power MOSFET), 바이폴라 졍션 트랜지스터(bipolar junction transistor, BJT), 절연 게이트 바이폴라 트랜지스터(insulated-gate bipolar transistor; IGBT), 다이오드(diode), 또는 이들의 조합을 포함할 수 있다. 제2 전력 소자(152)는 솔더(solder), 솔더 페이스트(solder paste), 은 페이스트(Ag paste), 또는 이들의 조합 등과 같은 전도성 재료에 의해서 제2 리드 프레임(120)과 접합될 수 있다.
도 7을 참조하면, 제2 전력 소자(152) 상부에 제3 리드 프레임(130)을 형성할 수 있다. 즉, 제3 리드 프레임(130) 하부와 제2 전력 소자(152) 상부가 전기적으로 연결될 수 있다. 제3 리드 프레임(130)은 제1 리드 프레임(110) 같이 전도성 기판(111) 및 절연부재(112)를 포함할 수 있다. 제3 리드 프레임(130)은 제2 전력 소자(152) 또는 외부와 접합되는 부분의 전도성 기판(111)이 노출되도록 절연부재(112)가 형성될 수 있다. 제3 리드 프레임(130)은 솔더(solder), 솔더 페이스트(solder paste), 은 페이스트(Ag paste), 또는 이들의 조합 등과 같은 전도성 재료에 의해서 제2 전력 소자(152)와 접합될 수 있다.
도 8을 참조하면, 제4 리드 프레임(140)을 형성할 수 있다. 제4 리드 프레임(140)은 하나 이상 형성될 수 있다. 본 발명의 실시 예에 따르면, 제1 전력 소자(151) 및 제2 전력 소자(152)가 복수개인 경우, 제4 리드 프레임(140) 역시 복수개가 형성될 수 있다. 복수개의 제4 리드 프레임(140)은 제1 전력 소자(151) 및 제2 전력 소자(152) 각각과 전기적으로 연결될 수 있다. 제4 리드 프레임(140)과 제1 전력 소자(151) 및 제2 전력 소자(152)의 연결은 도 8에 도시된 바와 같이 와이어 본딩에 의해서 이루어질 수 있다. 그러나 제4 리드 프레임(140)과 제1 전력 소자(151) 및 제2 전력 소자(152)의 연결은 와이어 본딩에 한정되지 않는다. 즉, 제4 리드 프레임(140)은 제1 전력 소자(151) 및 제2 전력 소자(152)와 직접 접합될 수 있다.
도 8에는 제4 리드 프레임(140)이 제1 리드 프레임(110) 내지 제3 리드 프레임(130)과 반대 방향에 형성됨이 도시되어 있다. 그러나, 제4 리드 프레임(140)이 형성되는 위치는 이에 한정되지 않으며, 통상의 기술자에 의해서 용이하게 변경될 수 있다.
본 발명의 실시 예에서는 제4 리드 프레임(140)과 제1 전력 소자(151) 및 제2 전력 소자(152)와의 연결을 설명하였다. 그러나, 제4 리드 프레임(140)에 제어 소자(미도시)가 형성된 경우, 제1 전력 소자(151) 및 제2 전력 소자(152)는 제어 소자(미도시)와 연결될 수 있다.
이와 같은 순서에 의해서 제1 리드 프레임 내지 제4 리드 프레임(140), 제1 전력 소자(151) 및 제2 전력 소자(152)가 적층된 이후 순서는 공지된 공정에 의해서 수행될 수 있다. 즉, 적층 공정 후에, 봉지재에 의해 밀봉되며, 방열 수단을 형성하는 공정은 이미 공지된 기술에 의해서 수행될 수 있다.
본 발명의 실시 예에서는 제1 리드 프레임(110) 내지 제3 리드 프레임(130)을 형성한 후, 제4 리드 프레임(140)을 형성하였지만, 제4 리드 프레임(140)이 형성되는 순서는 한정되지 않는다. 즉, 제4 리드 프레임(140)은 적층 공정 어느 순서에서도 형성될 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도 9를 참조하면, 반도체 패키지(100)는 제1 전력 소자(151), 제2 전력 소자(152), 제1 리드 프레임(110), 제2 리드 프레임(120), 제3 리드 프레임(130), 제4 리드 프레임(140), 봉지재(160) 및 방열 수단(170)을 포함할 수 있다.
제1 전력 소자(151) 및 제2 전력 소자(152)는 전력 모스펫(power MOSFET), 바이폴라 졍션 트랜지스터(bipolar junction transistor, BJT), 절연 게이트 바이폴라 트랜지스터(insulated-gate bipolar transistor; IGBT), 다이오드(diode), 또는 이들의 조합을 포함할 수 있다.
제1 리드 프레임(110)은 제1 전력 소자(151) 하부에 형성될 수 있다. 제1 리드 프레임(110)은 제1 전력 소자(151) 하부에 형성된 패드부와 직접 접합되어, 상호 전기적으로 연결될 수 있다.
제2 리드 프레임(120)은 제1 전력 소자(151) 상부와 제2 전력 소자(152) 하부 사이에 형성될 수 있다. 제2 리드 프레임(120)은 제1 전력 소자(151) 상부에 형성된 패드부 및 제2 전력 소자(152)의 하부에 형성된 패드부와 직접 접합되어, 상호 전기적으로 연결될 수 있다.
제3 리드 프레임(130)은 제2 전력 소자(152) 상부에 형성될 수 있다. 제3 리드 프레임(130)은 제2 전력 소자(152)의 상부에 형성된 패드부와 직접 접합되어, 상호 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따르면, 제1 리드 프레임(110) 내지 제3 리드 프레임(130)은 제1 전력 소자(151) 또는 제2 전력 소자(152)와 전도성 재료로 직접 접합될 수 있다. 예를 들어, 전도성 재료는 솔더(solder), 솔더 페이스트(solder paste), 은 페이스트(Ag paste), 또는 이들의 조합이 될 수 있다.
또한, 제1 리드 프레임(110) 내지 제3 리드 프레임(130) 중 적어도 하나는 전력 버스 라인이 될 수 있다. 또한, 제1 리드 프레임(110) 및 제3 리드 프레임(130)은 다운셋(Down-set) 구조를 갖도록 형성됨으로써, 반도체 패키지(100) 외부에서 제1 리드 프레임(110) 내지 제3 리드 프레임(130)이 동일 선상에 위치하도록 형성할 수 있다.
제4 리드 프레임(140)은 제1 전력 소자(151) 및 제2 전력 소자(152)와 이격되어 형성될 수 있다. 또한, 제4 리드 프레임(140)은 제4-1 리드 프레임(141) 및 제4-2 리드 프레임(142)을 포함할 수 있다. 제4-1 리드 프레임(141)은 제1 전력 소자(151)와 직접 접합될 수 있다. 또한, 제4-2 리드 프레임(142)은 제1 전력 소자(151)와 직접 접합될 수 있다. 제4-1 리드 프레임(141) 및 제4-2 리드 프레임(142)은 다운셋 구조를 포함하여 형성될 수 있다. 따라서, 봉지재(160) 외부로 돌출된 제4-1 리드 프레임(141) 및 제4-2 리드 프레임(142)은 동일 수평선상에 위치될 수 있다. 이와 같이 형성된 제4 리드 프레임(140)은 신호 라인이 될 수 있다.
본 발명의 실시 예에 따르면, 전력 버스 라인을 포함하는 제1 리드 프레임(110) 내지 제3 리드 프레임(130)과 신호 라인인 제4 리드 프레임(140)이 서로 다른 방향으로 반도체 패키지(100)의 외부로 노출되도록 형성됨으로써, 각 절연성 리드 간의 절연 거리 확보가 용이할 수 있다.
봉지재(160)는 제1 리드 프레임(110) 내지 제4 리드 프레임(140)의 일부를 제외하고 나머지를 모두 덮어 밀봉하도록 형성될 수 있다. 또한, 봉지재(160)는 제1 리드 프레임(110)의 하부 및 제3 리드 프레임(130)의 상부가 노출되도록 형성될 수 있다. 이때, 봉지재(160)는 제1 리드 프레임(110) 및 제3 리드 프레임(130)의 다운셋 구조 부분을 포함하여 덮어 밀봉할 수 있다. 따라서, 봉지재(160) 외부로 돌출된 제1 리드 프레임(110) 내지 제4 리드 프레임(140)은 동일 수평선상에 위치될 수 있다. 여기서, 봉지재(160) 외부로 돌출된 제1 리드 프레임(110) 내지 제4 리드 프레임(140)은 반도체 패키지(100)의 외부와 전기적으로 연결될 수 있다. 봉지재(160)는 절연성 수지로 형성될 수 있다. 예를 들어, 봉지재(160)는 에폭시 몰딩 컴파운드(epoxy molding compound; EMC), 폴리이미드(polyimide), 실리콘(silicone), 실리콘 고무(silicone rubber) 또는 이들의 조합을 포함할 수 있다.
방열 수단(170)은 반도체 패키지(100)의 방열을 위해 형성될 수 있다. 방열 수단(170)은 봉지재(160)의 상부 또는 하부 중 적어도 하나에 형성될 수 있다. 본 발명의 실시 예에 따르면 방열 성능의 향상을 위해서 봉지재(160)의 상부 및 하부에 각각 방열 수단(170)을 형성할 수 있다. 이때, 방열 수단(170)은 봉지재(160)에 의해 외부로 노출된 제1 리드 프레임(110)의 하부 및 제3 리드 프레임(130)의 상부와 직접적으로 접합되도록 형성될 수 있다. 이와 같이, 방열 수단이 제1 리드 프레임(110)과 제3 리드 프레임(130)에 직접 접합됨으로써, 제1 전력 소자(151) 및 제2 전력 소자(152)에서 발생하는 열을 효과적으로 방출할 수 있다. 방열 수단(170)은 히트 싱크(heat sink)를 포함할 수 있다. 히트 싱크는 금속, 금속 질화물, 세라믹, 수지, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 히트 싱크는 알루미늄, 알루미늄 합금, 구리, 구리 합금, Al2O3, BeO, AlN, SiN, 에폭시계 수지, 또는 이들의 조합을 포함할 수 있다. 방열 수단(170)은 보다 효과적인 열 방사를 위하여 다양한 치수와 형상을 가질 수 있다.
본 발명의 실시 예에서는 제1 리드 프레임(110) 내지 제3 리드 프레임(130)이 동일 방향에 형성되며, 제4 리드 프레임(140)이 다른 방향에 형성되는 구조를 도시하였으나, 반도체 패키지(100)의 구조는 이에 한정되지 않는다. 즉, 본 발명의 실시 예에 따른 반도체 패키지(100)는 3단 구조의 제1 리드 프레임(110) 내지 제3 리드 프레임(130)을 포함하면, 제4 리드 프레임(140)은 어느 방향에도 형성될 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도 10을 참조하면, 반도체 패키지(100)는 제1 전력 소자(151), 제2 전력 소자(152), 제1 리드 프레임(110), 제2 리드 프레임(120), 제3 리드 프레임(130), 제4 리드 프레임(140), 제어 소자(190), 봉지재(160) 및 방열 수단(170)을 포함할 수 있다.
제1 전력 소자(151) 및 제2 전력 소자(152)는 전력 모스펫(power MOSFET), 바이폴라 졍션 트랜지스터(bipolar junction transistor, BJT), 절연 게이트 바이폴라 트랜지스터(insulated-gate bipolar transistor; IGBT), 다이오드(diode), 또는 이들의 조합을 포함할 수 있다. 제1 전력 소자(151) 및 제2 전력 소자(152)의 상부 또는 하부에는 제1 리드 프레임(110) 내지 제4 리드 프레임(140)과 전기적으로 연결되기 위한 패드부가 형성될 수 있다.
제1 리드 프레임(110)은 제1 전력 소자(151) 하부에 형성될 수 있다. 제1 리드 프레임(110)은 제1 전력 소자(151) 하부에 형성된 패드부와 직접 접합되어, 상호 전기적으로 연결될 수 있다.
제2 리드 프레임(120)은 제1 전력 소자(151) 상부와 제2 전력 소자(152) 하부 사이에 형성될 수 있다. 제2 리드 프레임(120)은 제1 전력 소자(151) 상부에 형성된 패드부 및 제2 전력 소자(152)의 하부에 형성된 패드부와 직접 접합되어, 상호 전기적으로 연결될 수 있다.
제3 리드 프레임(130)은 제2 전력 소자(152) 상부에 형성될 수 있다. 제3 리드 프레임(130)은 제2 전력 소자(152)의 상부에 형성된 패드부와 직접 접합되어, 상호 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따르면, 제1 리드 프레임(110) 내지 제3 리드 프레임(130)은 제1 전력 소자(151) 또는 제2 전력 소자(152)와 전도성 재료로 직접 접합될 수 있다. 예를 들어, 전도성 재료는 솔더(solder), 솔더 페이스트(solder paste), 은 페이스트(Ag paste), 또는 이들의 조합이 될 수 있다.
또한, 제1 리드 프레임(110) 내지 제3 리드 프레임(130) 중 적어도 하나는 전력 버스 라인이 될 수 있다. 또한, 제1 리드 프레임(110) 및 제3 리드 프레임(130)은 다운셋(Down-set) 구조를 갖도록 형성됨으로써, 반도체 패키지(100) 외부에서 제1 리드 프레임(110) 내지 제3 리드 프레임(130)이 동일 선상에 위치하도록 형성할 수 있다.
제4 리드 프레임(140)은 제1 전력 소자(151) 및 제2 전력 소자(152)와 이격되어 형성될 수 있다. 제4 리드 프레임(140) 상부에는 제어 소자(190)가 형성될 수 있다. 제어 소자(190)를 실장한 제4 리드 프레임(140)은 신호 라인이 될 수 있다.
제어 소자(190)는 제4 리드 프레임(140)과 전기적으로 연결될 수 있다. 제어 소자(190)는 다수개가 형성될 수 있다. 또한, 다수개의 제어 소자(190)는 적층된 구조로 형성될 수 있다. 다수개의 제어 소자(190)는 각각 제1 전력 소자(151) 및 제2 전력 소자(152)와 전기적으로 연결될 수 있다. 이때, 제어 소자(190)와 제1 전력 소자(151) 및 제2 전력 소자(152)는 와이어(180)로 연결될 수 있다. 와이어(180)는 전도성 물질로 형성될 수 있다. 예를 들어, 와이어(180)는 알루미늄(Al), 금(Au), 이들 각각의 합금을 포함할 수 있다.
본 발명의 실시 예에 따르면, 전력 버스 라인을 포함하는 제1 리드 프레임(110) 내지 제3 리드 프레임(130)과 신호 라인인 제4 리드 프레임(140)이 서로 다른 방향으로 반도체 패키지(100)의 외부로 노출되도록 형성됨으로써, 각 절연성 리드 간의 절연 거리 확보가 용이할 수 있다.
봉지재(160)는 제1 리드 프레임(110) 내지 제4 리드 프레임(140)의 일부를 제외하고 나머지를 모두 덮어 밀봉하도록 형성될 수 있다. 또한, 봉지재(160)는 제1 리드 프레임(110)의 하부 및 제3 리드 프레임(130)의 상부가 노출되도록 형성될 수 있다. 이때, 봉지재(160)는 제1 리드 프레임(110) 및 제3 리드 프레임(130)의 다운셋 구조 부분을 포함하여 덮어 밀봉할 수 있다. 따라서, 봉지재(160) 외부로 돌출된 제1 리드 프레임(110) 내지 제4 리드 프레임(140)은 동일 수평선상에 위치될 수 있다. 여기서, 봉지재(160) 외부로 돌출된 제1 리드 프레임(110) 내지 제4 리드 프레임(140)은 반도체 패키지(100)의 외부와 전기적으로 연결될 수 있다. 봉지재(160)는 절연성 수지로 형성될 수 있다. 예를 들어, 봉지재(160)는 에폭시 몰딩 컴파운드(epoxy molding compound; EMC), 폴리이미드(polyimide), 실리콘(silicone), 실리콘 고무(silicone rubber) 또는 이들의 조합을 포함할 수 있다.
방열 수단(170)은 반도체 패키지(100)의 방열을 위해 형성될 수 있다. 방열 수단(170)은 봉지재(160)의 상부 또는 하부 중 적어도 하나에 형성될 수 있다. 본 발명의 실시 예에 따르면 방열 성능의 향상을 위해서 봉지재(160)의 상부 및 하부에 각각 방열 수단(170)을 형성할 수 있다. 이때, 방열 수단(170)은 봉지재(160)에 의해 외부로 노출된 제1 리드 프레임(110)의 하부 및 제3 리드 프레임(130)의 상부와 직접적으로 접합되도록 형성될 수 있다. 이와 같이, 방열 수단이 제1 리드 프레임(110)과 제3 리드 프레임(130)에 직접 접합됨으로써, 제1 전력 소자(151) 및 제2 전력 소자(152)에서 발생하는 열을 효과적으로 방출할 수 있다. 방열 수단(170)은 히트 싱크(heat sink)를 포함할 수 있다. 히트 싱크는 금속, 금속 질화물, 세라믹, 수지, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 히트 싱크는 알루미늄, 알루미늄 합금, 구리, 구리 합금, Al2O3, BeO, AlN, SiN, 에폭시계 수지, 또는 이들의 조합을 포함할 수 있다. 방열 수단(170)은 보다 효과적인 열 방사를 위하여 다양한 치수와 형상을 가질 수 있다.
본 발명의 실시 예에서는 제1 리드 프레임(110) 내지 제3 리드 프레임(130)이 동일 방향에 형성되며, 제4 리드 프레임(140)이 다른 방향에 형성되는 구조를 도시하였으나, 반도체 패키지(100)의 구조는 이에 한정되지 않는다. 즉, 본 발명의 실시 예에 따른 반도체 패키지(100)는 3단 구조의 제1 리드 프레임(110) 내지 제3 리드 프레임(130)을 포함하면, 제4 리드 프레임(140)은 어느 방향에도 형성될 수 있다.
도 11 및 도 12는 PBA에 실장된 반도체 패키지를 나타낸 예시도이다.
도11을 참조하면, PBA(printed Board Assembly)(200) 상부에 실장된 반도체 패키지(100)의 단면을 확인할 수 있다.
또한, 도 12를 참조하면 PBA(200) 상부에 실장된 반도체 패키지(100)의 측면을 확인할 수 있다.
반도체 패키지(100)는 제1 리드 프레임(110) 내지 제3 리드 프레임(130), 제1 전력 소자(151) 및 제2 전력 소자(152)가 적층된 구조로 형성될 수 있다. 또한 반도체 패키지(100)는 제1 전력 소자(151) 및 제2 전력 소자(152)와 전기적으로 연결되는 제4 리드 프레임(140)을 포함할 수 있다. 반도체 패키지(100)는 제1 리드 프레임(110) 내지 제4 리드 프레임(140)의 외부와 접속되는 부분을 제외한 나머지를 모두 밀봉하도록 형성된 봉지재(160)를 포함할 수 있다. 본 발명의 실시 예에서는 제1 리드 프레임(110) 내지 제3 리드 프레임(130)과 제4 리드 프레임(140)이 서로 반대 방향으로 돌출될 수 있다. 또한, 반도체 패키지(100)는 봉지재(160)의 상부 및 하부에 방열 수단(170, 171)을 포함할 수 있다. 이때, 반도체 패키지(100)의 PBA(200) 실장의 편의를 위해서 봉지재(160) 하부에 형성되는 방열 수단(171)의 모양이 변경될 수 있다.
반도체 패키지(100)의 외부로 노출된 제1 리드 프레임(110) 내지 제4 리드 프레임(140)은 PBA(200)에 삽입 고정될 수 있다.
이와 같이 반도체 패키지(100)가 PBA(200)에 실장된 후, 반도체 패키지(100)와 PBA(200)는 도 12에 도시된 바와 같이 나사(300)로 체결되어 상호 고정될 수 있다.
발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법은 전력 소자를 적층하는 구조를 가짐으로써, 반도체 패키지의 경박 단소화가 가능할 수 있다. 또한, 본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법은 전력 소자와 외부를 전기적으로 연결하는 리드 프레임이 다운셋 구조를 가짐으로써, 모든 리드 프레임이 동일 선상에 위치하도록 형성될 수 있다. 또한, 본 발명의 실시 에에 따른 반도체 패키지 및 반도체 패키지 제조 방법은 전력 버스 라인과 신호 라인을 위한 리드 프레임이 다른 방향으로 형성됨으로써, 리드간 절연거리를 충분하게 확보할 수 있다. 또한 본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법은 양면에 방열 수단을 형성함으로써, 방열 성능이 향상될 수 있다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 반도체 패키지
110: 제1 리드 프레임
111: 전도성 기판
112: 절연부재
120: 제2 리드 프레임
130: 제3 리드 프레임
140: 제4 리드 프레임
141: 제 4-1 리드 프레임
142: 제 4-2 리드 프레임
151: 제1 전력 소자
152: 제2 전력 소자
160: 봉지재
170, 171: 방열 수단
180: 와이어
190: 제어 소자
200: PBA
300: 나사

Claims (17)

  1. 하나 이상의 제1 전력 소자;
    상기 제1 전력 소자 상부에 형성되는 하나 이상의 제2 전력 소자;
    상기 제1 전력 소자 하부에 형성되며, 상기 제1 전력 소자와 전기적으로 연결되는 제1 리드 프레임;
    상기 제1 전력 소자 상부와 상기 제2 전력 소자 하부에 형성되며, 상기 제1 전력 소자 및 상기 제2 전력 소자와 전기적으로 연결되는 제2 리드 프레임;
    상기 제2 전력 소자 상부에 형성되며, 상기 제2 전력 소자와 전기적으로 연결되는 제3 리드 프레임;
    상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나와 전기적으로 연결되는 제4 리드 프레임; 및
    상기 제1 리드 프레임 내지 상기 제4 리드 프레임의 일부만 노출시키고 나머지를 밀봉하는 봉지재;
    를 포함하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 제1 리드 프레임 내지 상기 제3 리드 프레임은 동일 선상에서 상기 봉지재 외부로 노출되는 것을 특징으로 하는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 제4 리드 프레임은 상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나와 와이어 본딩으로 연결되는 것을 특징으로 하는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 제4 리드 프레임은 상기 제1 전력 소자와 전기적으로 연결되는 제4-1 리드 프레임 및 상기 제2 전력 소자와 전기적으로 연결되는 제4-2 리드 프레임을 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 제4 리드 프레임 상부 또는 하부에 형성되며, 상기 제4 리드 프레임과 전기적으로 연결되는 제어 소자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 청구항 5에 있어서,
    상기 제어 소자는 상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나와 와이어 본딩으로 연결되는 것을 특징으로 하는 반도체 패키지.
  7. 청구항 1에 있어서,
    상기 봉지재 상부 및 하부 중 적어도 하나에 형성된 방열 수단을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 청구항 1에 있어서,
    상기 제1 리드 프레임 내지 상기 제4 리드 프레임은
    상기 제1 전력 소자 또는 상기 제2 전력 소자와 직접 접속되는 접속부가 형성된 전도성 기판; 및
    상기 접속부 이외의 영역을 둘러싸도록 형성된 절연 부재;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제1 리드 프레임을 형성하는 단계;
    상기 제1 리드 프레임 상부에 하나 이상의 제1 전력 소자를 형성하는 단계;
    상기 제1 전력 소자 상부에 제2 리드 프레임을 형성하는 단계;
    상기 제2 리드 프레임 상부에 하나 이상의 제2 전력 소자를 형성하는 단계;
    상기 제2 전력 소자 상부에 제3 리드 프레임을 형성하는 단계;
    상기 제4 리드 프레임을 형성하는 단계;
    상기 제4 리드 프레임과 상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나를 전기적으로 연결하는 단계; 및
    상기 제1 리드 프레임 내지 상기 제4 리드 프레임의 일부만 노출시키고 나머지를 봉지재로 밀봉하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  10. 청구항 9에 있어서,
    상기 제1 리드 프레임 내지 상기 제3 리드 프레임은 동일 선상에서 상기 봉지재 외부로 노출되도록 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  11. 청구항 9에 있어서,
    상기 제4 리드 프레임을 형성하는 단계에서,
    상기 제4 리드 프레임은 상기 제1 전력 소자와 전기적으로 연결되는 제4-1 리드 프레임 및 상기 제2 전력 소자와 전기적으로 연결되는 제4-2 리드 프레임을 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  12. 청구항 9에 있어서,
    상기 제4 리드 프레임과 상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나를 전기적으로 연결하는 단계에서,
    상기 제4 리드 프레임은 상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나와 와이어 본딩으로 연결되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  13. 청구항 9에 있어서,
    상기 제4 리드 프레임을 형성하는 단계 이후에,
    상기 제4 리드 프레임 상부 또는 하부에 형성되며, 상기 제4 리드 프레임과 전기적으로 연결되는 제어 소자를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  14. 청구항 9에 있어서,
    상기 제어 소자를 형성하는 단계 이후에,
    상기 제어 소자를 상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나와 전기적으로 연결하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  15. 청구항 9에 있어서,
    상기 제어 소자를 상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나와 전기적으로 연결하는 단계에서,
    상기 제어 소자는 상기 제1 전력 소자 및 상기 제2 전력 소자 중 적어도 하나와 와이어 본딩으로 연결되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  16. 청구항 9에 있어서,
    상기 제1 리드 프레임 내지 상기 제4 리드 프레임은
    상기 제1 전력 소자 또는 상기 제2 전력 소자와 전기적으로 접속되는 접속부가 형성된 전도성 기판; 및
    상기 접속부 이외의 영역을 둘러싸도록 형성된 절연 부재;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  17. 청구항 9에 있어서,
    상기 봉지재로 밀봉하는 단계 이후에,
    상기 봉지재 상부 및 하부 중 적어도 하나에 방열 수단을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
KR1020120070786A 2011-06-29 2012-06-29 반도체 패키지 및 반도체 패키지 제조 방법 KR101388857B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120070786A KR101388857B1 (ko) 2012-06-29 2012-06-29 반도체 패키지 및 반도체 패키지 제조 방법
US13/614,555 US20130001759A1 (en) 2011-06-29 2012-09-13 Semiconductor package and method of manufacturing the semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120070786A KR101388857B1 (ko) 2012-06-29 2012-06-29 반도체 패키지 및 반도체 패키지 제조 방법

Publications (2)

Publication Number Publication Date
KR20140002348A true KR20140002348A (ko) 2014-01-08
KR101388857B1 KR101388857B1 (ko) 2014-04-23

Family

ID=47389756

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120070786A KR101388857B1 (ko) 2011-06-29 2012-06-29 반도체 패키지 및 반도체 패키지 제조 방법

Country Status (2)

Country Link
US (1) US20130001759A1 (ko)
KR (1) KR101388857B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10881014B2 (en) * 2015-09-29 2020-12-29 Hitachi Automotive Systems, Ltd. Electronic control device, and manufacturing method for vehicle-mounted electronic control device
US20170208834A1 (en) * 2016-01-25 2017-07-27 Synthetic Genomics, Inc. Protein containing material from biomass and methods of production
US10090279B2 (en) * 2017-03-03 2018-10-02 Semiconductor Components Industries, Llc Stray inductance reduction in packaged semiconductor devices and modules
US10672691B2 (en) 2017-12-18 2020-06-02 Littelfuse, Inc. Thin profile power semiconductor device package having face-to-face mounted dice and no internal bondwires
US11031379B2 (en) 2019-09-04 2021-06-08 Semiconductor Components Industries, Llc Stray inductance reduction in packaged semiconductor devices

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396403A (en) * 1993-07-06 1995-03-07 Hewlett-Packard Company Heat sink assembly with thermally-conductive plate for a plurality of integrated circuits on a substrate
US5917242A (en) * 1996-05-20 1999-06-29 Micron Technology, Inc. Combination of semiconductor interconnect
KR100324333B1 (ko) * 2000-01-04 2002-02-16 박종섭 적층형 패키지 및 그 제조 방법
WO2004080134A2 (en) * 2003-02-25 2004-09-16 Tessera, Inc. High frequency chip packages with connecting elements
TWI227555B (en) * 2003-11-17 2005-02-01 Advanced Semiconductor Eng Structure of chip package and the process thereof
KR20060127603A (ko) * 2005-06-08 2006-12-13 삼성전자주식회사 접지 프레임을 갖는 리드 프레임 타입 패키지 및 그를이용한 적층 패키지
US8450149B2 (en) * 2009-10-16 2013-05-28 Texas Instruments Incorporated Stacked leadframe implementation for DC/DC convertor power module incorporating a stacked controller and stacked leadframe construction methodology

Also Published As

Publication number Publication date
KR101388857B1 (ko) 2014-04-23
US20130001759A1 (en) 2013-01-03

Similar Documents

Publication Publication Date Title
US10204848B2 (en) Semiconductor chip package having heat dissipating structure
KR100723454B1 (ko) 높은 열 방출 능력을 구비한 전력용 모듈 패키지 및 그제조방법
KR101255946B1 (ko) 전력 모듈 패키지
US9911680B2 (en) Bidirectional semiconductor package
KR101222831B1 (ko) 전력 모듈 패키지
US20100059870A1 (en) Chip package structure
KR101555300B1 (ko) 외부 본딩 영역을 구비하는 반도체 파워 모듈 패키지
CN103703549A (zh) 用于直接表面安装的裸露芯片封装
KR101388857B1 (ko) 반도체 패키지 및 반도체 패키지 제조 방법
KR102172689B1 (ko) 반도체 패키지 및 그 제조방법
KR101343199B1 (ko) 반도체 패키지
US9613941B2 (en) Exposed die power semiconductor device
US9099451B2 (en) Power module package and method of manufacturing the same
JP5172290B2 (ja) 半導体装置
KR20190095998A (ko) 전력용 반도체 모듈
US20140374891A1 (en) Semiconductor device with heat spreader and thermal sheet
WO2013150890A1 (ja) 半導体デバイス
JP2017028174A (ja) 半導体装置
EP2680305A2 (en) Semiconductor package
US20150146382A1 (en) Package substrate, method of manufacturing the same, and power module package using package substrate
JP2017069351A (ja) 半導体装置
KR102484544B1 (ko) 와이어 본딩을 구비한 스페이서 리스 양면냉각 전력 패키지
US20170018487A1 (en) Thermal enhancement for quad flat no lead (qfn) packages
WO2014132897A1 (ja) 半導体装置
KR20160009950A (ko) 리드프레임 및 이를 갖는 전력 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee