KR20140002135A - 메모리 및 메모리의 테스트 방법 - Google Patents

메모리 및 메모리의 테스트 방법 Download PDF

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KR20140002135A KR1020120069690A KR20120069690A KR20140002135A KR 20140002135 A KR20140002135 A KR 20140002135A KR 1020120069690 A KR1020120069690 A KR 1020120069690A KR 20120069690 A KR20120069690 A KR 20120069690A KR 20140002135 A KR20140002135 A KR 20140002135A
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Abstract

본 기술은 메모리의 테스트 시간을 줄이고 다양한 테스트 동작을 수행하기 위한 것으로, 본 발명에 따른 메모리는 다수의 메모리 셀을 포함하는 뱅크; 클럭에 동기하여 동작하며 다수의 커맨드 신호에 응답하여 액티브 커맨드, 캘리브래이션 커맨드 및 MRS 커맨드를 포함하는 다수의 커맨드 중 하나 이상의 커맨드를 활성화하는 커맨드 디코딩부; 상기 MRS 커맨드가 활성화되면 다수의 어드레스 신호에 응답하여 테스트 모드를 설정하는 테스트 디코딩부; 및 상기 테스트 모드로 설정되면 상기 클럭보다 주파수가 높은 테스트 클럭을 카운팅한 카운팅 정보에 의해 결정되는 시점에 상기 뱅크의 액티브를 위한 테스트 액티브 커맨드 및 상기 뱅크의 프리차지를 위한 테스트 프리차지 커맨드를 활성화하는 테스트 제어부를 포함한다.

Description

메모리 및 메모리의 테스트 방법{MEMORY AND METHOD FOR TESTING MEMORY}
본 발명은 메모리 메모리의 테스트 방법에 관한 것으로, 더욱 자세하게는 클럭 주파수가 낮은 테스트 장비를 사용하면서도 메모리의 테스트 시간을 줄일 수 있는 기술에 관한 것이다.
메모리(이하 메모리라 함)는 제조 후 정상적으로 동작하는지 여부를 확인하기 위해 여러가지 테스트를 거치게 된다. 일반적으로 메모리는 클럭 신호를 입력받아 동기화하여 동작을 하기 때문에, 메모리의 테스트도 테스트 장비에서 클럭 신호를 메모리 장치로 입력하고, 테스트 데이터를 입출력하여 진행된다. 메모리 테스트에는 셀의 정상 동작 여부를 가리는 테스트, 인접한 금속 선들 간의 커플링 효과를 확인하는 테스트, 시간적 특성을 가지는 신호들간의 마진을 확인하는 테스트 등이 있다. 참고로 메모리의 테스트를 수행하는데 걸리는 시간은 메모리의 제조비용과 직결되는 요소이다. 메모리의 테스트를 수행하는데 소요되는 시간이 많아질수록 메모리의 제조 비용도 증가한다고 볼 수 있다.
한편, 메모리의 테스트를 수행하기 위한 테스트 장비는 내부적으로 클럭, 커맨드 신호, 테스트를 위한 데이터를 생성하여 메모리에 입력하고 메모리의 동작결과 출력되는 데이터 등을 입력받아 메모리가 정상적으로 동작하고 있는지 분석한다. 동기식 메모리의 경우 외부로부터 입력되는 클럭에 동기하여 모든 동작을 수행하므로 메모리의 동작속도는 외부에서 입력되는 클럭의 주파수에 따라 결정되므로 메모리의 테스트를 수행하는데 소요되는 시간은 테스트 장비에서 메모리로 인가되는 클럭의 주파수에 의존하게 된다.
그런데 메모리가 고속화되면서 메모리는 점점 고주파 클럭을 사용하여 동작하게 되었으나, 일부 테스트 장비는 내부에서 생성하는 클럭의 주파수에 한계가 있다. 이러한 경우 메모리의 테스트를 수행할 때 메모리를 상대적으로 주파수가 낮은 테스트 장비에서 생성된 클럭을 이용하여 동작시켜야 하기 때문에 메모리를 테스트하는데 소요되는 시간이 늘어난다는 문제점이 있다.
본 발명은 메모리를 테스트할 때 테스트 장비를 이용해 테스트를 하더라도 내부적으로 주파수가 높은 클럭을 생성함으로써 테스트 시간을 줄인 메모리 및 메모리의 테스트 방법을 제공한다.
또한 본 발명은 메모리의 내부에서 생성된 클럭을 이용해 다양한 동작을 테스트할 수 있는 메모리 및 메모리의 테스트 방법을 제공한다.
본 발명에 따른 메모리는, 다수의 메모리 셀을 포함하는 뱅크; 클럭에 동기하여 동작하며 다수의 커맨드 신호에 응답하여 액티브 커맨드, 캘리브래이션 커맨드 및 MRS 커맨드를 포함하는 다수의 커맨드 중 하나 이상의 커맨드를 활성화하는 커맨드 디코딩부; 상기 MRS 커맨드가 활성화되면 다수의 어드레스 신호에 응답하여 테스트 모드를 설정하는 테스트 디코딩부; 및 상기 테스트 모드로 설정되면 상기 클럭보다 주파수가 높은 테스트 클럭을 카운팅한 카운팅 정보에 의해 결정되는 시점에 상기 뱅크의 액티브를 위한 테스트 액티브 커맨드 및 상기 뱅크의 프리차지를 위한 테스트 프리차지 커맨드를 활성화하는 테스트 제어부를 포함할 수 있다.
또한 본 발명에 따른 메모리는 다수의 메모리 셀을 포함하는 뱅크; 클럭에 동기하여 동작하며 다수의 커맨드 신호에 응답하여 라이트 커맨드 및 MRS 커맨드를 포함하는 다수의 커맨드 중 하나 이상의 커맨드를 활성화하는 커맨드 디코딩부; 상기 MRS 커맨드가 활성화되면 다수의 어드레스 신호에 응답하여 테스트 모드를 설정하는 테스트 디코딩부; 및 상기 테스트 모드로 설정되면 상기 라이트 커맨드가 활성화된 후 상기 클럭보다 주파수가 높은 테스트 클럭을 카운팅한 카운팅 정보에 의해 결정되는 시점에 상기 뱅크의 프리차지를 위한 테스트 프리차지 커맨드를 활성화하는 테스트 제어부를 포함할 수 있다.
또한 본 발명에 따른 메모리는 다수의 메모리 셀을 포함하는 뱅크; 클럭에 동기하여 동작하며 다수의 커맨드 신호에 응답하여 액티브 커맨드 및 MRS 커맨드를 포함하는 다수의 커맨드 중 하나 이상의 커맨드를 활성화하는 커맨드 디코딩부; 상기 MRS 커맨드가 활성화되면 다수의 어드레스 신호에 응답하여 테스트 모드를 설정하는 테스트 디코딩부; 및 상기 테스트 모드로 설정되면 상기 클럭보다 주파수가 높은 테스트 클럭을 카운팅한 카운팅 정보에 의해 결정되는 시점에 상기 뱅크에 데이터를 라이트 하기 위한 테스트 라이트 커맨드 및 상기 뱅크의 프리차지를 위한 테스트 프리차지 커맨드를 활성화하는 테스트 제어부를 포함할 수 있다.
또한 본 발명에 따른 메모리는 다수의 메모리 셀을 포함하는 뱅크; 클럭에 동기하여 동작하며 다수의 커맨드 신호에 응답하여 액티브 커맨드, 라이트 커맨드, 캘리브래이션 커맨드 및 MRS 커맨드를 포함하는 다수의 커맨드 중 하나 이상의 커맨드를 활성화하는 커맨드 디코딩부; 상기 MRS 커맨드가 활성화되면 다수의 어드레스 신호에 응답하여 제1 내지 제3테스트 모드 중 하나의 테스트 모드를 설정하는 테스트 디코딩부; 및 상기 제1테스트 모드로 설정되면 상기 클럭보다 주파수가 높은 테스트 클럭을 카운팅한 카운팅 정보에 의해 결정되는 시점에 상기 뱅크의 액티브를 위한 테스트 액티브 커맨드 및 상기 뱅크의 프리차지를 위한 테스트 프리차지 커맨드를 활성화하고, 상기 제2테스트 모드로 설정되면 상기 라이트 커맨드가 활성화된 후 상기 카운팅 정보에 의해 결정되는 시점에 상기 테스트 프리차지 커맨드를 활성화하고, 상기 제3테스트 모드로 설정되면 상기 카운팅 정보에 의해 결정되는 시점에 상기 뱅크에 데이터를 라이트하기 위한 테스트 라이트 커맨드 및 상기 테스트 프리차지 커맨드를 활성화하는 테스트 제어부를 포함할 수 있다.
또한 본 발명에 따른 메모리의 테스트 방법은 다수의 커맨드 신호의 조합이 MRS 커맨드에 대응하는 경우 다수의 어드레스 신호에 응답하여 제1 내지 제3테스트 모드 중 하나로 설정하는 단계; 상기 다수의 커맨드 신호를 클럭에 동기하여 디코딩하여 액티브 커맨드, 라이트 커맨드, 캘리브래이션 커맨드를 포함하는 다수의 커맨드 중 하나 이상 커맨드를 활성화하는 단계; 및 상기 제1테스트 모드로 설정된 경우 상기 클럭보다 주파수가 높은 테스트 클럭을 카운팅한 카운팅 정보에 의해 결정되는 시점에 상기 뱅크의 액티브를 위한 테스트 액티브 커맨드 및 상기 뱅크의 프리차지를 위한 테스트 프리차지 커맨드를 활성화하고, 상기 제2테스트 모드로 설정된 경우 상기 라이트 커맨드가 활성화된 후 상기 카운팅 정보에 의해 결정되는 시점에 상기 테스트 프리차지 커맨드를 활성화하고, 상기 제3테스트 모드로 설정로 설정된 경우 상기 카운팅 정보에 의해 결정되는 시점에 상기 뱅크에 데이터를 라이트하기 위한 테스트 라이트 커맨드 및 상기 테스트 프리차지 커맨드를 활성화하는 단계를 포함할 수 있다.
또한 본 발명에 따른 메모리는 다수의 메모리 셀을 포함하는 뱅크; 클럭에 동기하여 동작하며 다수의 커맨드 신호에 응답하여 상기 메모리의 동작을 위한 다수의 커맨드 중 하나 이상의 커맨드를 활성화하는 커맨드 디코딩부; 상기 다수의 커맨드 중 테스트 모드 설정을 위한 커맨드가 활성화되면 다수의 어드레스 신호에 응답하여 테스트 모드를 설정하고, 상기 뱅크의 테스트 동작을 위한 테스트 정보를 생성하는 테스트 디코딩부; 및 상기 테스트 모드로 설정되면 상기 클럭보다 주파수가 높은 테스트 클럭을 카운팅한 카운팅 정보 및 상기 테스트 정보에 응답하여에 상기 뱅크의 테스트 동작을 위한 다수의 테스트 커맨드 중 하나 이상의 테스트 커맨드를 활성화하는 테스트 제어부를 포함한다.
본 기술에 따른 메모리 및 메모리의 테스트 방법은 테스트 장비에서 상대적으로 주파수가 낮은 클럭을 입력받아 테스트를 수행하더라도 내부적으로 주파수가 높은 클럭을 생성해 동작함으로써 테스트 시간을 줄일 수 있다.
또한 본 기술에 따른 메모리 및 메모리의 테스트 방법은 내부적으로 생성된 클럭을 이용해 메모리의 다양한 동작을 테스트할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리의 구성도,
도 2는 본 발명의 일 실시예에 따른 클럭 생성 제어부(133)의 구성도,
도 3은 본 발명의 일 실시예에 따른 테스트 클럭 생성부(131)의 구성도,
도 4A 및 도 4B는 본 발명의 일 실시예에 따른 신호 생성부(132)의 구성도,
도 5는 본 발명의 일 실시예에 따른 메모리의 테스트 방법을 설명하기 위한 순서도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리의 구성도이다.
도 1에 도시된 바와 같이, 메모리는 다수의 메모리 셀을 포함하는 뱅크(BA), 클럭(CK)에 동기하여 동작하며 다수의 커맨드 신호(CSB, ACTB, RASB, CASB, WEB)에 응답하여 액티브 커맨드(ACT), 라이트 커맨드(WR), 캘리브래이션 커맨드(ZQC) 및 MRS 커맨드(MRS)를 포함하는 다수의 커맨드(ACT, WR, ZQC, MRS, RD, PRE) 중 하나 이상의 커맨드를 활성화하는 커맨드 디코딩부(110), MRS 커맨드(MRS)가 활성화되면 다수의 어드레스 신호(ADD<0:A>)에 응답하여 제1 내지 제3테스트 모드 중 하나의 테스트 모드를 설정하는 테스트 디코딩부(120) 및 제1테스트 모드로 설정되면 클럭(CK)보다 주파수가 높은 테스트 클럭(TCK)을 카운팅한 카운팅 정보(CNT<0:4>)에 의해 결정되는 시점에 뱅크(BA)의 액티브를 위한 테스트 액티브 커맨드(TACT) 및 뱅크(BA)의 프리차지를 위한 테스트 프리차지 커맨드(TPRE)를 활성화하고, 제2테스트 모드로 설정되면 라이트 커맨드(WR)가 활성화된 후 카운팅 정보(CNT<0:4>)에 의해 결정되는 시점에 테스트 프리차지 커맨드(TPRE)를 활성화하고, 제3테스트 모드로 설정되면 카운팅 정보(CNT<0:4>)에 의해 결정되는 시점에 뱅크(BA)에 데이터를 라이트하기 위한 테스트 라이트 커맨드(TWR) 및 테스트 프리차지 커맨드(TPRE)를 활성화하는 테스트 제어부(130)를 포함한다.
다수의 커맨드 신호(CSB, ACTB, RASB, CASB, WEB)는 액티브 신호(ACTB), 칩 셀렉트 신호(CSB), 로우 어드레스 스트로브 신호(RASB), 컬럼 어드레스 스트로브 신호(CASB) 및 라이트 인에이블 신호(WEB)를 포함하고, 커맨드 디코딩부(110)에서 생성하는 다수의 커맨드(ACT, WR, ZQC, MRS, RD, PRE)에는 리드 커맨드(RD) 및 프리차지 커맨드(PRE)가 포함된다.
도 1을 참조하여 메모리에 대해 설명한다.
본 발명에 따른 메모리는 테스트 모드에서 동작하거나 테스트 모드가 아닌 동작모드(이하 노멀 모드라고 함)에서 동작하며 노멀 모드에서 동작하는 경우 외부에서 인가된 클럭(CK)에 동기하여 동작하고 테스트 모드에서 동작하는 경우 내부적으로 생성된 테스트 클럭(TCK)에 동기하여 동작한다.
커맨드 디코딩부(110)는 클럭(CK)에 동기하여 다수의 커맨드(ACT, WR, ZQC, MRS, RD, PRE)를 생성하며 다수의 커맨드 신호(CSB, ACTB, RASB, CASB, WEB)를 입력받아 다수의 커맨드(ACT, WR, ZQC, MRS, RD, PRE) 중 입력된 다수의 커맨드 신호(CSB, ACTB, RASB, CASB, WEB)의 조합에 대응하는 커맨드를 활성화한다. 액티브 커맨드(ACT)는 뱅크(BA)를 액티브(활성화에 해당함)하기 위한 커맨드이고, 라이트 커맨드(WR)는 뱅크에 데이터를 라이트하기 위한 커맨드이고, 캘리브래이션 커맨드(ZQC)는 데이터 출력회로에서 터미네이션 임피던스 값을 최적화하기 위해 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 조건에 따라 변하는 임피던스 코드를 생성하기 위한 커맨드이다. 또한 MRS 커맨드(MRS)는 모드 레지스터 셋(MRS; Mode Resistor Set)의 설정을 통해 메모리의 동작환경, 조건 등을 설정하기 위한 커맨드이고, 리드 커맨드(RD)는 뱅크(BA)의 데이터를 리드하기 위한 커맨드이고, 프리차지 커맨드(PRE)는 뱅크를 프리차지(비활성화에 해당함)하기 위한 커맨드이다.
테스트 디코딩부(120)는 메모리가 테스트 모드로 설정되는지 여부 및 메모리가 테스트 모드로 설정되는 경우 테스트 모드에서 동작하는데 필요한 테스트 시간 정보(TCPRE<0:2>, TCTRC<0:4>)를 생성한다. 보다 자세히 살펴보면 테스트 디코딩부(120)는 커맨드 디코딩부(110)가 다수의 커맨드 신호(CSB, ACTB, RASB, CASB, WEB)의 조합에 응답하여 MRS 커맨드(MRS)를 활성화한 경우 MRS 커맨드(MRS) 및 어드레스(ADD<0:A>)에 응답하여 메모리를 제1 내지 제3테스트 모드 중 하나의 테스트 모드로 설정하고 각 테스트 모드에서 필요한 테스트 시간 정보(TCPRE<0:2>, TCTRC<0:4>)를 생성한다. 테스트 디코딩부(120)는 메모리가 제1 내지 제3테스트 모드 중 어떤 테스트 모드로 설정되었는지 나타내는 제1 내지 제3테스트 모드 신호(TCROR, TCAWR, TCADIST)를 생성한다. 메모리가 제1테스트 모드로 설정되는 경우 제1테스트 모드 신호(TCROR)가 활성화되고, 메모리가 제2테스트 모드로 설정되는 경우 제2테스트 모드 신호(TCAWR)가 활성화되고, 메모리가 제3테스트 모드로 설정되는 경우 제3테스트 모드 신호(TCADIST)가 활성화된다.
제1 내지 제3테스트 모드는 각각 메모리의 서로 다른 동작을 수행하기 위한 테스트 모드이다. 제1테스트 모드는 커맨드에 의해 설정되는 구간 동안 뱅크(BA)를 액티브 하는 동작 및 뱅크(BA)를 프리차지 하는 동작을 연속적으로 수행하는 테스트 모드이다. 메모리가 제1테스트 모드에서 동작하도록 설정되는 경우 메모리는 액티브 커맨드(ACT)가 활성화된 시점부터 캘리브래이션 커맨드(ZQC)가 활성화되는 시점까지에 대응하는 구간 동안 일정한 간격으로 뱅크(BA)의 액티브 및 프리차지를 수행한다.
제2테스트 모드는 라이트 명령(WR)이 인가된 후 소정의 시간이 지난 뒤 뱅크(BA)의 프리차지 동작을 수행하는 테스트 모드이다. 메모리가 제2테스트 모드에서 동작하도록 설정되는 경우 라이트 커맨드(WR)가 활성화된 시점부터 소정의 시간이 지난 후에 프리차지 커맨드(PRE) 없이 뱅크(BA)를 프리차지 한다.
제3테스트 모드는 액티브 명령(ACT)이 인가된 후 소정의 시간이 지난 뒤에 뱅크(BA)에 데이터를 라이트하고, 다시 소정의 시간이 지난 뒤에 뱅크(BA)를 프리차지하는 테스트 모드이다. 메모리가 제2테스트 모드에서 동작하도록 설정되는 경우 메모리는 액티브 커맨드(ACT)가 활성화된 시점으로부터 소정의 시간이 지난 뒤에 라이트 커맨드(WR) 없이 뱅크(BA)에 데이터를 라이트하고, 다시 소정의 시간이 지난 뒤에 프리차지 커맨드(PRE) 없이 뱅크(BA)를 프리차지한다.
한편, 메모리가 테스트 모드에서 동작하는 경우 다수의 커맨드(ACT, WR, ZQC, MRS, RD, PRE)가 활성화되지 않아도 뱅크(BA)의 액티브, 뱅크(BA)의 라이트 및 뱅크(BA)의 프리차지 중 하나의 동작을 수행하기 위해 테스트 제어부(130)는 테스트 모드가 설정된 상태에서 테스트 커맨드(TACT, TWR, TPRE)를 생성한다. 여기서 테스트 커맨드(TACT, TWR, TPRE)가 활성화되는 시점을 결정하는 것이 테스트 시간 정보(TCPRE<0:2>, TCTRC<0:4>) 및 테스트 클럭(TCK)을 카운팅한 카운팅 정보(CNT<0:4>)이다. 이때 테스트 시간 정보(TCPRE<0:2>, TCTRC<0:4>)의 값은 어드레스(ADD<0:A>)의 조합에 따라 달라질 수 있다.
테스트 제어부(130)는 메모리가 제1 내지 제3테스트 모드 중 하나의 테스트 모드로 설정된 경우 메모리의 동작을 제어하기 위해 클럭(CK)보다 주파수가 높은 테스트 클럭(TCK)에 동기하여 다수의 테스트 커맨드(TACT, TWR, TPRE)를 생성한다.
이러한 동작을 위해 테스트 제어부(130)는 테스트 클럭(TCK)을 생성하는 테스트 클럭 생성부(131), 제1테스트 모드로 설정된 상태에서 카운팅 정보(CNT<0:4>)에 응답하여 테스트 액티브 커맨드(TACT) 및 테스트 프리차지 커맨드(TPRE)를 교대로 활성화하고, 제2테스트 모드로 설정된 상태에서 라이트 커맨드(WR)가 활성화된 후 카운팅 정보(CNT<0:4>) 및 제1테스트 시간 정보(TCPRE<0:2>)에 의해 결정되는 시점에 테스트 프리차지 커맨드(TPRE)를 활성화하고, 제3테스트 모드로 설정된 상태에서 액티브 커맨드(ACT)가 활성화된 후에 카운팅 정보(CNT<0:4>) 및 제1테스트 시간(TCPRE<0:2>) 정보에 의해 결정되는 시점에 테스트 라이트 커맨드(TWR)를 활성화하고 카운팅 정보(CNT<0:4>) 및 제2테스트 시간 정보(TCTRC<0:4>)에 의해 결정되는 시점에 프리차지 신호(TPRE)를 활성화하는 신호 생성부(132) 및 제1테스트 모드로 설정된 상태에서 액티브 커맨드(ACT)에 응답하여 테스트 클럭 생성부(131)를 활성화하고 캘리브래이션 커맨드(ZQC)에 응답하여 테스트 클럭 생성부(131)를 비활성화하고, 제2테스트 모드로 설정된 상태에서 라이트 커맨드(WR)에 응답하여 테스트 클럭 생성부(131)를 활성화하고 테스트 프리차지 커맨드(TPRE)에 응답하여 테스트 클럭 생성부(131)를 비활성화하고, 제3테스트 모드로 설정된 상태에서 라이트 커맨드(WR)에 응답하여 테스트 클럭 생성부(131)를 활성화하고 테스트 프리차지 커맨드(TPRE)에 응답하여 테스트 클럭 생성부(131)를 비활성화하는 클럭 생성 제어부(133)를 포함한다.
테스트 제어부(130)는 동작을 보다 자세히 살펴보면 테스트 클럭 생성부(131)는 메모리가 테스트 모드로 설정된 경우 활성화된 구간에서 테스트 클럭(TCK)을 생성한다. 테스트 시간을 줄이기 위해 테스트 클럭(TCK)은 테스트 장비에서 생성되어 메모리로 입력되는 클럭(CK)보다 높은 주파수를 가진다.
클럭 생성 제어부(133)는 제1 내지 제3테스트 모드 중 하나의 테스트 모드에서 테스트 클럭 생성부(131)를 활성화하거나 비활성화하기 위해 테스트 클럭 인에이블 신호(TCK_EN)를 생성한다. 클럭 생성 제어부(133)는 제1테스트 모드에서 액티브 커맨드(ACT)에 응답하여 테스트 클럭 인에이블 신호(TCK_EN)를 활성화하고, 캘리브래이션 커맨드(ZQC)에 응답하여 비활성화한다. 또한 제2테스트 모드에서 라이트 커맨드(WR)에 응답하여 테스트 클럭 인에이블 신호(TCK_EN)를 활성화하고, 테스트 프리차지 커맨드(TPRE)에 응답하여 비활성화한다. 제3테스트 모드에서 액티브 커맨드(ACT)에 응답하여 테스트 클럭 인에이블 신호(TCK_EN)를 활성화하고 테스트 프리차지 커맨드(TPRE)에 응답하여 비활성화한다.
참고로 액티브 커맨드(ACT), 캘리브래이션 커맨드(ZQC) 및 라이트 커맨드(WR)는 도 1에 도시된 오어 게이트(OR4) 및 다수의 앤드 게이트(AND1 ~ AND3)에 의해 제1 내지 제3테스트 모드 신호(TCROR, TCAWR, TCABIST) 중 하나 이상의 테스트 모드 신호가 활성화된 경우에만 클럭 생성 제어부(133)로 전달된다.
테스트 클럭 생성부(131)는 테스트 클럭 인에이블 신호(TCK_EN)가 활성화된 구간에서 활성화되며 테스트 클럭(TCK)을 생성한다. 테스트 클럭 생성부(131)는 다수의 단위 지연부(예를 들어 인버터)를 포함하는 오실레이터이고 테스트 클럭(TCK)이 토글하는 구간은 다수의 단위 지연부의 지연값의 합에 대응할 수 있다. 이러한 방법 외에도 입력된 클럭(CK)의 주파수를 분주하는 방법 등을 이용하여 테스트 클럭(TCK)을 생성할 수 있다.
신호 생성부(132)는 테스트 클럭(TCK)을 카운팅한 카운팅 정보(CNT<0:4>) 및 테스트 시간 정보(TCPRE<0:2>, TCTRC<0:4>)를 사용하여 설정된 테스트 모드에 따라 알맞은 시점에 테스트 커맨드(TACT, TWR, TPRE)를 활성화한다. 신호 생성부(132)는 제1테스트 모드로 설정된 경우 카운팅 정보(CNT<0:4>)가 소정의 값을 가지면 테스트 액티브 커맨드(TACT)를 활성화하고, 카운팅 정보(CNT<0:4>)의 일부 비트(CNT<0:2>)가 제1테스트 시간 정보(TCPRE<0:2>)에 대응하면 테스트 프리차지 커맨드(TPRE)를 활성화한다. 또한 제2테스트 모드로 설정된 경우 카운팅 정보(CNT<0:4>)의 일부 비트(CNT<0:2>)가 제1테스트 시간 정보(TCPRE<0:2>)에 대응하면 테스트 프리차지 커맨드(TPRE)를 활성화한다. 제3테스트 모드로 설정된 경우 카운팅 정보(CNT<0:4>)의 일부 비트(CNT<0:2>)가 제1테스트 시간 정보(TCPRE<0:2>)에 대응하면 테스트 라이트 커맨드(TWR)를 활성화하고, 카운팅 정보(CNT<0:4>)가 제2테스트 시간 정보(TCTRC<0:4>)에 대응하면 테스트 프리차지 커맨드(TPRE)를 활성화한다.
여기서 어떤 2개의 정보가 대응한다는 것은 2개의 정보에서 서로 대응하는 비트가 같은 값을 가지는 것을 말할 수 있다. 예를 들어 제3테스트 모드로 설정된 경우 카운팅 정보(CNT<0:4>)의 일부 비트(CNT<0:2>)가 제1테스트 시간 정보(TCPRE<0:2>)에 대응한다는 것은 (CNT<0>, CNT<1>, CNT<2>) = (TCPRE<0>, TCPRE<1>, TCPRE<2>)인 것을 나타낼 수 있다. 또한 카운팅 정보(CNT<0:4>)가 제2테스트 시간 정보(TCTRC<0:4>)에 대응한다는 것은 (CNT<0>, CNT<1>, CNT<2>, CNT<3>, CNT<4>) = (TCPRE<0>, TCPRE<1>, TCPRE<2>, TCPRE<3>, TCPRE<4>)인 것을 나타낼 수 있다.
상술한 사항은 신호 생성부(132)가 테스트 커맨드(TACT, TWR, TPRE)를 활성화하는 조건을 나타내는 하나의 예이며 이는 설계에 따라서 달라질 수 있다. 신호 생성부(132)는 테스트 커맨드(TACT, TWR, TPRE)들 중 하나를 카운팅 정보(CNT<0:4>)가 소정의 값을 가지는 경우 활성화하거나 카운팅 정보(CNT<0:4>)가 테스트 시간 정보(TCPRE<0:2>, TCTRC<0:4>)들 중 하나에 대응하는 경우 활성화할 수 있다. 각 정보(CNT<0:4>, TCPRE<0:2>, TCTRC<0:4>)들의 비트수도 설계에 따라 달라질 수 있다.
테스트 커맨드(TACT, TWR, TPRE) 또는 커맨드(ACT, TWR, TPRE) 중 하나가 활성화되면 뱅크(BA)의 동작을 제어하기 위한 펄스신호(ACTP, WRP, PREP)가 뱅크영역(BAR)으로 전달된다. 이러한 동작을 위해 3개의 다수의 오어 게이트(OR2 ~ OR4)를 이용한다. 액티브 펄스신호(ACTP)는 테스트 액티브 커맨드(TACT) 또는 액티브 커맨드(ACT)에 응답하여 활성화되고, 라이트 펄스신호(WRP)는 테스트 라이트 커맨드(TWR) 또는 라이트 커맨드(WR)에 응답하여 활성화되고, 테스트 프리차지 커맨드(TPRE) 또는 프리차지 커맨드(PRE)에 응답하여 활성화된다. 뱅크영역(BAR)은 뱅크(BA)와 펄스신호(ACTP, WRP, PREP)에 응답하여 뱅크(BA)의 동작을 제어하는 주변회로(peri circuit, 도 1에 미도시 됨)부를 포함한다. 뱅크영역(BAR)의 주변회로는 액티브 펄스신호(ACTP)가 활성화되면 뱅크(BA)를 액티브(뱅크(BA)에 포함된 워드라인(word line)을 활성화 함)하고, 라이트 펄스신호(WRP)가 활성화되면 입력된 데이터를 뱅크(BA)에 포함된 메모리 셀들에 라이트하고, 프리차지 펄스신호(PREP)가 활성화되면 뱅크(BA)를 프리차지(뱅크(BA)의 워드라인 또는 비트라인(bit line)를 프리차지하는 것을 포함할 수 있음)한다.
본 발명에 따른 메모리는 외부의 테스트 장비 혹은 메모리 컨트롤러로부터 커맨드 신호, 클럭(CK), 데이터, 어드레스(ADD<0:A>)를 입력받아 테스트 동작을 수행하되, 내부적으로 외부에서 입력받은 클럭(CK)보다 주파수가 높은 테스트 클럭(TCK)을 생성하여 동작함으로써 테스트 시간을 줄일 수 있다. 상술한 신호들 중 다수의 커맨드(ACT, WR, RD, MRS, ZQC, PRE)는 클럭(CK)에 동기하여 생성된 신호이고, 테스트 커맨드(TACT, TWR, TPRE)는 테스트 클럭(TCK)에 동기하여 생성된 신호이다.
한편, 도 1에서는 메모리가 제1 내지 제3테스트 모드를 모두 지원하는 경우의 예를 도시하였으나 반드시 제1 내지 제3테스트 모드를 모두 지원해야하는 것은 아니며 설계에 따라 제1 내지 제3테스트 모드 중 하나 이상의 테스트 모드를 지원하도록 설계할 수 있다. 예를 들어 메모리가 제1 내지 제3테스트 모드 중 하나의 테스트 모드를 지원하도록 설계하거나 둘 이상의 테스트 모드를 지원하도록 설계할 수 있다. 메모리가 제1 내지 제3테스트 모드 중 일부만 지원하는 경우 상술한 동작 중 메모리가 지원하는 테스트 모드를 제외한 테스트 모드를 위한 동작을 수행하지 않아도 된다.
도 2는 본 발명의 일 실시예에 따른 클럭 생성 제어부(133)의 구성도이다.
도 2에 도시된 바와 같이 클럭 생성 제어부(133)는 제1테스트 모드로 설정된 경우 테스트 클럭 생성부(131)를 제어하기 위한 제1제어부(210), 제2테스트 모드로 설정된 경우 테스트 클럭 생성부(131)를 제어하기 위한 제2제어부(220), 제3테스트 모드로 설정된 경우 테스트 클럭 생성부(131)를 제어하기 위한 제3제어부(230) 및 제1 내지 제3제어부의 출력(A, B, C)를 조합하여 클럭 생성 인에이블 신호(TCK_EN)를 생성하는 오어 게이트(OR5)를 포함한다. 제1제어부(210)는 다수의 낸드 게이트(NAND1 ~ NAND4) 및 앤드 게이트(AND4)를 포함하고 제2제어부(220)는 다수의 낸드 게이트(NAND5 ~ NAND 8)를 포함하고, 제3제어부(230)는 다수의 낸드 게이트(NAND9 ~ NAND12) 및 앤드 게이트(AND5)를 포함한다. 참고로 'ACTT'는 제1테스트 모드 내지 제3테스트 모드 중 하나의 테스트 모드로 설정된 경우 액티브 커맨드(ACT)가 'AND1'을 통과하여 전달된 신호를 나타내고, 참고로 'ZQCT'는 제1테스트 모드 내지 제3테스트 모드 중 하나의 테스트 모드로 설정된 경우 캘리브래이션 커맨드(ZQCT)가 'AND2'을 통과하여 전달된 신호를 나타내고, 참고로 'WRT'는 제1테스트 모드 내지 제3테스트 모드 중 하나의 테스트 모드로 설정된 경우 라이트 커맨드(WR)가 'AND3'을 통과하여 전달된 신호를 나타낸다.
도 2를 참조하여 클럭 생성 제어부(133)의 동작을 설명한다.
테스트 모드로 설정되지 않은 상태에서 제1 내지 제3테스트 모드 신호(TCROR, TCAWR, TCADIST)는 비활성화 상태에 있다. 제1 내지 제3테스트 모드 신호(TCROR, TCAWR, TCADIST)가 모두 '로우'이므로 'NAND1', 'NAND2', 'NAND5', 'NAND6', 'NAND9' 및 'NAND10'의 출력은 모두 '하이'이고 이로 인해 제1 내지 제3제어부의 출력(A, B, C)는 모두 비활성화(로우)된다.
메모리가 제1테스트 모드로 설정되는 경우 제1테스트 모드 신호(TCROR)가 활성화(하이)된 후 액티브 커맨드(ACT)가 활성화(하이)되어 'ACTT'로 전달되면 'NAND1'의 출력이 '로우'가 되고 'NAND3'의 출력이 '하이'가 되고 'NAND4'의 출력은 '로우'가 된다. 제1테스트 모드 신호(TCROR)는 활성화 상태이므로 제1제어부의 출력(A)은 'NAND3'의 출력이 '하이'가 되면 활성화(하이)된다. 제1제어부의 출력(A)이 활성화되므로 클럭 생성 인에이블 신호(TCK_EN)도 활성화된다. 다음으로 캘리브래이선 커맨드(ZQC)가 활성화되어 'ZQCT'로 전달되면 'NAND2'의 출력이 '로우'가 되며 따라서 'NAND4'의 출력이 '하이'가 되고 'NAND3'의 출력은 '로우'가 된다. 이에 따라 제1제어부의 출력(A)은 비활성화(로우)되고 결과적으로 클럭 생성 인에이블 신호(TCK_EN)도 비활성화(로우)된다.
메모리가 제2테스트 모드로 설정되는 경우 제2테스트 모드 신호(TCAWR)가 활성화(하이)된 후 라이트 커맨드(WR)가 활성화(하이)되어 'WRT'로 전달되면 'NAND5'의 출력이 '로우'가 되고 'NAND7'의 출력이 '하이'가 되고 'NAND8'의 출력은 '로우'가 된다. 제2제어부의 출력(B)은 'NAND7'의 출력과 동일하므로 'NAND7'의 출력이 '하이'가 되면 활성화(하이)된다. 제2제어부의 출력(B)이 활성화되므로 클럭 생성 인에이블 신호(TCK_CN)도 활성화된다. 다음으로 테스트 프리차지 커맨드(TPRE)가 활성화되면 'NAND6'의 출력이 '로우'가 되며 따라서 'NAND5'의 출력이 '하이'가 되고 'NAND7'의 출력은 '로우'가 된다. 이에 따라 제2제어부의 출력(B)은 비활성화(로우)되고 결과적으로 클럭 생성 인에이블 신호(TCK_EN)도 비활성화(로우)된다.
메모리가 제3테스트 모드로 설정되는 경우 제3테스트 모드 신호(TCABIST)가 활성화(하이)된 후 액티브 커맨드(ACT)가 활성화(하이)되어 'ACTT'로 전달되면 'NAND9'의 출력이 '로우'가 되고 'NAND11'의 출력이 '하이'가 되고 'NAND12'의 출력은 '로우'가 된다. 제3테스트 모드 신호(TCADIST)는 활성화 상태이므로 제3제어부의 출력(C)은 'NAND11'의 출력이 '하이'가 되면 활성화(하이)된다. 제3제어부의 출력(C)이 활성화되므로 클럭 생성 인에이블 신호(TCK_CN)도 활성화된다. 다음으로 테스트 프리차지 커맨드(TPRE)가 활성화되면 'NAND10'의 출력이 '로우'가 되며 따라서 'NAND12'의 출력이 '하이'가 되고 'NAND11'의 출력은 '로우'가 된다. 이에 따라 제3제어부의 출력(C)은 비활성화(로우)되고 결과적으로 클럭 생성 인에이블 신호(TCK_EN)도 비활성화(로우)된다.
도 2에서는 클럭 생성 제어부(133)가 제1 내지 제3제어부(210, 220, 230)를 모두 포함하는 경우에 대해 도시하였으나 도 1의 설명에서 상술한 바와 같이 메모리는 제1 내지 제3테스트 모드 중 하나 이상의 테스트 모드를 지원하도록 설계될 수 있으며 이 경우 각 테스트 모드에 대응하는 제어부만을 포함할 수 있다. 예를 들어 메모리가 제1테스트 모드만을 지원하는 경우 클럭 생성 제어부(133)는 제1제어부(210)만을 포함할 수 있고 메모리가 제2테스트 모드 및 제3테스트 모드를 지원하는 경우 클럭 생성 제어부(133)는 제2제어부(220) 및 제3제어부(230)만을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 테스트 클럭 생성부(131)의 구성도이다.
도 3에 도시된 바와 같이, 테스트 클럭 생성부(131)는 다수의 단위 지연부(DEL0 ~ DEL6)를 포함한다. 각각의 단위 지연부는 인버터(INV), 저항(R) 및 캐패시터(C)를 포함할 수 있다. 저항(R) 및 캐패시터(C)는 신호를 지연시키기 위한 구성이며 인버터(INV)는 신호를 토글 시키기 위한 것으로 다수의 단위 지연부(DEL0 ~ DEL6)의 개수는 홀수개이다.
클럭 생성 인에이블 신호(TCK_EN)가 비활성화된 경우 앤드 게이트(AND6)의 출력이 '로우'로 고정되므로 테스트 클럭(TCK)은 비활성화된다. 클럭 생성 인에이블 신호(TCK_EN)가 활성화된 경우 앤드 게이트(AND6)의 출력은 클럭 생성 인에이블 신호(TCK_EN)가 아닌 다른 입력에 의해 결정되므로 테스트 클럭 생성부(131)는 오실레이터로 동작하여 테스트 클럭(TCK)을 활성화한다.
도 3에서는 단위 지연부가 7개인 경우에 대해 도시하였으나 이는 설계에 따라 달라질 수 있고 단위 지연부의 개수가 증가하면 단위 지연부의 지연값의 합이 증가하므로 테스트 클럭(TCK)의 주파수가 감소하고, 단위 지연부의 개수가 감소하면 단위 지연부의 지연값의 합이 감소하므로 테스트 클럭(TCK)의 주파수가 증가한다.
도 4A 및 도 4B는 본 발명의 일 실시예에 따른 신호 생성부(132)의 구성도이다.
도 4에 도시된 바와 같이 신호 생성부(132)는 테스트 클럭(TCK)을 카운팅하여 카운팅 정보(CNT<0:4>)를 생성하는 클럭 카운팅부(410, 도 4A) 및 제1테스트 모드로 설정된 상태에서 카운팅 정보(CNT<0:4>)가 소정의 값을 가지면 테스트 액티브 커맨드(TACT)를 활성화하고 카운팅 정보(CNT<0:4>)가 하나 이상의 테스트 시간 정보(TCPRE<0:2>)에 대응하는 값을 가지면 테스트 프리차지 커맨드(TPRE)를 활성화고, 제2테스트 모드로 설정된 상태에서 카운팅 정보(CNT<0:4>)가 하나 이상의 테스트 시간 정보(TCPRE<0:2>)에 대응하는 값을 가지면 테스트 프리차지 커맨드(TPRE)를 활성화하고, 제3테스트 모드로 설정된 상태에서 카운팅 정보(CNT<0:4>)가 상기 제1테스트 시간 정보(TCPRE<0:2>)에 대응하는 값을 가지면 테스트 라이트 커맨드(TWR)를 활성화하고, 카운팅 정보(CNT<0:4>)가 제2테스트 시간 정보(TCTRC<0:4>)에 대응하는 값을 가지면 테스트 프리차지 커맨드(TPRE)를 활성화하는 카운팅 정보 판단부(420, 도 4B)를 포함한다.
먼저 도 4A를 참조하여 클럭 카운팅부(410)의 동작에 대해 설명한다.
클럭 카운팅부(410)는 테스트 클럭(TCK)을 카운팅하여 예비 카운팅 정보(PCNT<0:4>)를 생성하는 클럭 카운터(411) 및 예비 카운팅 정보(PCNT<0:4>)를 정렬하여 카운팅 정보(CNT<0:4>)로 전달하기 위한 정보 전달부(412)를 포함한다.
클럭 카운터(411)는 다수의 쉬프팅부(FF0 ~ FF4)를 포함하며 각 쉬프팅부(FF0 ~ FF4)의 출력이 예비 카운팅 정보(PCNT<0:4>)의 각 비트가 된다. 다수의 쉬프팅부(FF0 ~ FF4)는 각각 입력단자(I), 활성화단자(EN), 출력단자(D), 반전단자(DB) 및 리셋단자(RST)를 포함한다. 각 쉬프팅부는 활성화단자(EN)로 입력되는 신호가 활성화되었을 때 입력단자(I)로 입력된 신호를 입력받아 내부에 저장하고 활성화단자(EN)가 비활성화되었을 때 내부에 저장된 신호를 출력단자(D)로 출력한다. 반전단자(DB)로는 내부에 저장된 신호를 반전한 신호가 출력되며 리셋단자(RST)로 입력되는 신호가 활성화되면 내부에 저장된 값이 초기화(초기화 값은 '하이' 또는 '로우'일 수 있음, 도 4에서는 초기화 값이 '로우'인 경우를 도시함)된다. 각 쉬프팅부는 디플립플롭(D-Flip Flop)일 수 있다. 리셋단자(RST)로는 쉬프팅부 리셋신호(SRST)가 입력된다. 쉬프팅부 리셋신호(SRST)는 테스트 클럭(TCK)의 활성화 구간이 끝나고 카운팅 정보(CNT<0:4>)를 이용해 테스트 커맨드(TACT, TWR, TPRE)를 활성화하는 동작이 완료된 후에 활성화될 수 있다.
제1쉬프팅부(FF0)는 테스트 클럭(TCK)을 활성화단자(EN)로 입력받고 나머지 쉬프팅부들(FF1 ~ FF4)은 자신의 이전 단에 연결된 쉬프팅부의 출력을 활성화단자(EN)로 입력받는다. 따라서 제1쉬프팅부(FF0)는 테스트 클럭(TCK)이 활성화될 때마다 토글하며 나머지 쉬프팅부들(FF1 ~ FF4)은 자신의 이전 단에 연결된 쉬프팅부의 출력이 활성화될 때마다 토글한다. 따라서 쉬프팅부의 출력은 당해 쉬프팅부 이전 단에 연결된 쉬프팅부가 2회 토글할 때마다 1회씩 토글하게 되므로 예비 카운팅 정보(PCNT<0:4>)는 테스트 클럭(TCK)을 카운팅한 값에 대응하는 2진수 값을 가진다. 이때 쉬프팅부를 통과하는 신호는 소정의 지연값을 가지므로 테스트 클럭(TCK)의 토클로 인해 예비 카운팅 정보(PCNT<0:4>)의 각 비트가 업데이트 되는 시점에 차이가 발생한다.
정보 전달부(420)는 예비 카운팅 정보(PCNT<0:4>)의 각 비트가 업데이트되는 시점의 차이로 인해 발생하는 스큐(skew)를 제거하기 위해 예비 카운팅 정보(PCNT<0:4>)를 정렬하여 카운팅 정보(CNT<0:4>)로 전달한다. 이러한 동작을 위해 정보 전달부(420)는 다수의 앤드 게이트(AND7 ~ AND15) 및 다수의 지연부(DEL7 ~ DEL9)를 포함한다. 쉬프팅부가 디플립플롭인 경우 신호가 디플립플롭을 통과할 때 일반적으로 인버터 2개의 지연값에 해당하는 지연값을 가지기 때문에 각 지연부(DEL7 ~ DEL10)의 지연값은 인버터 2개의 지연값에 해당하는 지연값의 차이를 가진다. 예비 카운팅 정보(PCNT<0:4>) 중 가장 나중에 업데이트되는 'PCNT<4>'를 기준으로 할 때 'PCNT<0>', 'PCNT<1>', 'PCNT<2>', 'PCNT<3>'가 업데이트되는 시점은 'PCNT<4>'가 업데이트 되는 시점보다 각각 인버터 8개의 지연값, 6개의 지연값, 4개의 지연값, 2개의 지연값만큼 늦다. 따라서 'AND12' ~ 'AND15'가 인버터 2개의 지연값과 동일한 지연값을 가진다는 가정하에 'DEL7' ~ 'DEL9'은 각각 인버터 6개의 지연값, 4개의 지연값, 2개의 지연값에 대응하는 지연값을 가진다.
또한 테스트 클럭(TCK)이 '로우'인 구간에서 예비 카운팅 정보(PCNT<0:4>)의 각 비트를 카운팅 정보(CNT<0:4>)의 각 비트로 전달하기 위해 'AND7' ~ 'AND11'에는 테스트 클럭(TCK)을 반전한 신호를 각각 인버터 2개의 지연값, 4개의 지연값, 6개의 지연값, 8개의 지연값, 10개의 지연값만큼 지연시킨 신호가 인가된다. 이로 인해 예비 카운팅 정보(PCNT<0:4>)의 각 비트는 업데이트 후 테스트 클럭(TCK)의 '로우'구간에서 자신에게 대응하는 앤드 게이트를 통과하며 모두 비트가 동시에 카운팅 정보(CNT<0:4>)의 각 비트로 전달된다. 쉬프팅 리셋신호(SRST)가 활성화되면 예비 카운팅 정보(PCNT<0:4>)는 카운팅 정보(CNT<0:4>)로 전달되지 않는다.
참고로 도 4에 도시된 클럭 카운터(411)는 하나의 예시이며 테스트 클럭(TCK)의 활성화 횟수를 카운팅하는 카운터는 어떤 것이든 클럭 카운터(411)가 될 수 있다.
다음으로 도 4B를 참조하여 카운팅 정보 판단부(420)의 동작에 대해 설명한다.
카운팅 정보 판단부(420)는 제1테스트 시간 정보(TCPRE<0:2>)와 카운팅 정보의 일부 비트들(CNT<0:2>)를 비교한 결과를 출력(X)하는 제1비교부(411), 제2테스트 시간 정보(TCTRC<0:4>)와 카운팅 정보(CNT<0:4>)를 비교한 결과를 출력(Y)하는 제2비교부(412), 테스트 액티브 커맨드(TACT)를 생성하는 제1신호 생성부(413), 테스트 프리차지 커맨드(TPRE)를 생성하는 제2신호 생성부(414) 및 테스트 라이트 커맨드(TWR)를 생성하는 제3신호 생성부(415)를 포함한다.
제1비교부(411)는 제1테스트 시간 정보의 각 비트(TCPRE<0> ~ TCPRE<2>) 및 제1테스트 시간 정보의 각 비트(TCPRE<0> ~ TCPRE<2>)에 대응하는 카운팅 정보의 각 비트(CNT<0> ~ CNT<2>)를 비교하여 양자가 동일한 경우 출력(X)을 활성화(하이)한다. 이러한 동작을 위해 제1비교부(411)는 다수의 익스클루시브 노어 게이트(XNOR1 ~ XNOR3) 및 앤드 게이트(AND16)을 포함할 수 있다.
제2비교부(412)는 제2테스트 시간 정보의 각 비트(TCTRC<0> ~ TCTRC<4>) 및 제2테스트 시간 정보의 각 비트(TCTRC<0> ~ TCPRE<4>)에 대응하는 카운팅 정보의 각 비트(CNT<0> ~ CNT<4>)를 비교하여 양자가 동일한 경우 출력(Y)을 활성화(하이)한다. 이러한 동작을 위해 제2비교부(412)는 다수의 익스클루시브 노어 게이트(XNOR4 ~ XNOR8) 및 앤드 게이트(AND17)를 포함할 수 있다.
제1신호 생성부(413)는 제1테스트 모드 신호(TCROR)가 활성화된 상태에서 카운팅 정보(CNT<0:4>)가 특정한 값을 가지는 경우 테스트 액티브 커맨드(TACT)를 활성화한다. 도 4에서는 카운팅 정보(CNT<0:4>)가 (CNT<0>, CNT<1>, CNT<2>, CNT<3>, CNT<4>) = (1, 0, 0, 0, 0)인 경우 테스트 액티브 커맨드(TACT)가 활성화되는 경우를 도시한다. 이러한 동작을 위해 제1신호 생성부(413)는 노어 게이트(NOR1) 및 다수의 앤드 게이트(AND18, AND19)를 포함할 수 있다.
제2신호 생성부(414)는 제1테스트 모드 신호(TCROR) 또는 제2테스트 모드 신호(TCAWR)가 활성화된 경우 제1테스트 시간 정보(TCPRE<0:2>)와 카운팅 정보의 일부 비트들(CNT<0:2>)을 비교한 결과(X)에 응답(양자가 동일한 경우)하여 테스트 프리차지 커맨드(TPRE)를 활성화(하이)하고, 제3테스트 모드 신호(TCADIST)가 활성화된 경우 제2테스트 시간 정보(TCTRC<0:4>)와 카운팅 정보(CNT<0:4>)를 비교한 결과(Y)에 응답(양자가 동일한 경우)하여 테스트 프리차지 커맨드(TPRE)를 활성화(하이)한다. 이러한 동작을 위해 제2신호 생성부(414)는 오어 게이트(OR6) 및 다수의 낸드 게이트(NAND13 ~ NAND15)를 포함할 수 있다.
제3신호 생성부(415)는 제3테스트 모드 신호(TCADIST)가 활성화된 경우 제1테스트 시간 정보(TCPRE<0:2>)와 카운팅 정보의 일부 비트들(CNT<0:2>)을 비교한 결과(X)에 응답(양자가 동일한 경우)하여 테스트 라이트 커맨드(TWR)를 활성화한다. 이러한 동작을 위해 제3신호 생성부(415)는 앤드 게이트(AND20)를 포함할 수 있다.
도 4B에는 메모리가 제1 내지 제3테스트 모드를 모두 지원하는 경우의 카운팅 정보 판단부(420)에 대해서 도시하였으나, 도 1의 설명에서 상술한 바와 같이 메모리는 제1 내지 제3테스트 모드 중 하나 이상의 테스트 모드를 지원하도록 설계될 수 있다. 이러한 경우 카운팅 정보 판단부(420)는 메모리가 지원하는 테스트 모드에서 테스트 커맨드(TACT, TAWR, TPRE)를 활성화하는 구성만을 포함하면 된다. 예를 들어 메모리가 제1테스트 모드만을 지원하는 경우 카운팅 정보 판단부(420)는 제1비교부(411), 제1신호 생성부(413) 및 제3신호 생성부(414)만을 포함할 수 있다.
또한 도 4B에는 테스트 커맨드(TACT, TWR, TPRE)는 설계에 따라서 활성화 조건을 달리할 수 있다. 예를 들어 테스트 액티브 커맨드(TACT)는 카운팅 정보(CNT<0:4>)가 (CNT<0>, CNT<1>, CNT<2>, CNT<3>, CNT<4>) = (1, 0, 0, 0, 0)이 아닌 다른 값을 가질 때 활성화되도록 설계할 수 있으며 어떤 특정 값이 아니라 테스트 시간 정보(TCPRE<0:2>, TCTRC<0:4>)에 대응하는 값을 가질 때 활성화되도록 설계할 수 있다. 이는 테스트 라이트 커맨드(TWR)나 테스트 프리차지 커맨드(TPRE)의 경우도 마찬가지이다.
도 5는 본 발명의 일 실시예에 따른 메모리의 테스트 방법을 설명하기 위한 순서도이다.
도 5에 도시된 바와 같이, 메모리의 테스트 방법은 다수의 커맨드 신호(CSB, ACTB, RASB, CASB, WEB)의 조합이 MRS 커맨드(MRS)에 대응하는 경우 다수의 어드레스 신호(ADD<0:A>)에 응답하여 제1 내지 제3테스트 모드 중 하나로 설정하는 단계(S510, 이하 테스트 모드 설정단계(S510)라 함), 다수의 커맨드 신호(CSB, ACTB, RASB, CASB, WEB)를 클럭(CK)에 동기하여 디코딩하여 액티브 커맨드(ACT), 라이트 커맨드(WR), 캘리브래이션 커맨드(ZQC)를 포함하는 다수의 커맨드(ACT, WR, RD, MRS, PRE) 중 하나 이상 커맨드를 활성화하는 단계(S520, 이하 커맨드 활성화 단계(S520)라 함), 제1테스트 모드로 설정된 경우 클럭(CK)보다 주파수가 높은 테스트 클럭(TCK)을 카운팅한 카운팅 정보(CNT<0:4>)에 의해 결정되는 시점에 뱅크(BA)의 액티브를 위한 테스트 액티브 커맨드(TACT) 및 뱅크(BA)의 프리차지를 위한 테스트 프리차지 커맨드(TPRE)를 활성화하고, 제2테스트 모드로 설정된 경우 라이트 커맨드(WR)가 활성화된 후 카운팅 정보(CNT<0:4>)에 의해 결정되는 시점에 테스트 프리차지 커맨드(TPRE)를 활성화하고, 제3테스트 모드로 설정로 설정된 경우 카운팅 정보(CNT<0:4>)에 의해 결정되는 시점에 뱅크(BA)에 데이터를 라이트하기 위한 테스트 라이트 커맨드(TWR) 및 테스트 프리차지 커맨드(TPRE)를 활성화하는 단계(S530, 이하 테스트 커맨드 활성화 단계(S530)라 함) 및 테스트 액티브 커맨드가 활성화된 경우 상기 뱅크를 액티브하고, 상기 테스트 프리차지 커맨드가 활성화된 경우 상기 뱅크를 프리차지하고, 상기 테스트 라이트 커맨드가 활성화된 경우 상기 뱅크에 데이터를 라이트하는 단계(S540, 이하 테스트 수행 단계(S540)라 함)를 포함한다.
도 1 내지 도 5를 참조하여 메모리의 테스트 방법에 대해 설명한다.
테스트가 시작되면 커맨드 디코딩부(110)가 다수의 커맨드 신호(CSB, ACTB, RASB, CASB, WEB)에 응답하여 MRS 커맨드(MRS)를 활성화하고 테스트 모드 설정단계(S510)로 진입한다. 테스트 모드를 설정하는 방법은 도 1의 설명에서 상술한 바와 동일하다.
테스트 모드가 설정되면 커맨드 활성화 단계(S520)에서 디코딩부(110)는 다수의 커맨드 신호(CSB, ACTB, RASB, CASB, WEB)에 응답하여 다수의 커맨드(ACT, WR, RD, MRS, PRE) 하나 이상의 커맨드를 활성화한다.
테스트 커맨드 활성화 단계(S530)에서는 커맨드가 인가되면 설정된 테스트 모드에 따라 다수의 테스트 커맨드(TACT, TWR, TPRE) 중 하나 이상의 테스트 커맨드를 활성화한다. 테스트 커맨드(TACT, TWR, TPRE)의 활성화 방법은 도 1 내지 도 4 및 그 설명에서 상술한 바와 동일하다.
테스트 커맨트(TACT, TWR, TPRE)가 활성화되면 뱅크영역(BAR)에서는 테스트 커맨드(TACT, TWR, TPRE)가 전달된 펄스신호(ACTP, WRP, PREP)에 응답하여 뱅크(BA)를 액티브하거나, 뱅크(BA)에 데이터를 라이트하거나, 뱅크(BA)를 프리차지한다.
본 발명에 따른 메모리의 테스트 방법은 테스트 장비에서 입력되는 클럭의 주파수가 낮더라고 메모리의 테스트 시간을 줄일 수 있다.
도 1 내지 도 4B를 참조하여 본 발명에 따른 메모리에 대해 설명한다.
도 1에 도시된 바와 같이, 메모리는 다수의 메모리 셀을 포함하는 뱅크(BA), 클럭(CK)에 동기하여 동작하며 다수의 커맨드 신호(CSB, ACTB, RASB, CASB, WEB)에 응답하여 뱅크(BA)의 동작을 위한 다수의 커맨드(ACT, WR, RD, MRS, ZQC, PRE) 중 하나 이상의 커맨드를 활성화하는 커맨드 디코딩부(110), 다수의 커맨드(ACT, WR, RD, MRS, ZQC, PRE) 중 테스트 모드 설정을 위한 커맨드(MRS)가 활성화되면 다수의 어드레스 신호(ADD<0:A>)에 응답하여 테스트 모드를 설정하고, 뱅크(BA)의 테스트 동작을 위한 테스트 정보(TCPRE<0:2>, TCTRC<0:4>)를 생성하는 테스트 디코딩부(120) 및 테스트 모드로 설정되면 클럭(CK)보다 주파수가 높은 테스트 클럭(TCK)을 카운팅한 카운팅 정보(CNT<0:4>) 및 테스트 정보(TCPRE<0:2>, TCTRC<0:4>)에 응답하여 뱅크의 테스트 동작을 위한 다수의 테스트 커맨드(TACT, TWR, TPRE) 중 하나 이상의 테스트 커맨드를 활성화하는 테스트 제어부(130)를 포함한다.
메모리의 동작은 도 1 내지 도 4B의 설명에서 상술한 바와 동일하다.
테스트 디코딩부(120)에 의해 테스트 모드로 설정된다는 것은 메모리가 노멀 동작이 아닌 테스트를 위한 뱅크(BA)의 액티브, 데이터 라이트 및 뱅크(BA)의 프리차지 중 하나 이상의 동작을 수행하는 모드로 설정됨을 의미한다. 메모리는 테스트 모드로 설정된 경우 커맨드 디코딩부(110)는 클럭(CK)에 동기하여 다수의 커맨드(ACT, WR, RD, MRS, ZQC, PRE) 중 하나 이상의 커맨드를 활성화하지만 테스트 모드에서 실제로 뱅크(BA)를 동작시키는 테스트 커맨드(TACT, TWR, TPRE)는 테스트 클럭(TCK)에 동기하여 활성화되므로 테스트 속도를 줄일 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (24)

  1. 다수의 메모리 셀을 포함하는 뱅크;
    클럭에 동기하여 동작하며 다수의 커맨드 신호에 응답하여 액티브 커맨드, 캘리브래이션 커맨드 및 MRS 커맨드를 포함하는 다수의 커맨드 중 하나 이상의 커맨드를 활성화하는 커맨드 디코딩부;
    상기 MRS 커맨드가 활성화되면 다수의 어드레스 신호에 응답하여 테스트 모드를 설정하는 테스트 디코딩부; 및
    상기 테스트 모드로 설정되면 상기 클럭보다 주파수가 높은 테스트 클럭을 카운팅한 카운팅 정보에 의해 결정되는 시점에 상기 뱅크의 액티브를 위한 테스트 액티브 커맨드 및 상기 뱅크의 프리차지를 위한 테스트 프리차지 커맨드를 활성화하는 테스트 제어부
    를 포함하는 메모리.
  2. 제 1항에 있어서,
    상기 테스트 디코딩부는
    상기 테스트 액티브 커맨드 및 상기 테스트 프리차지 커맨드 중 하나 이상의 신호가 활성화되는 시점을 결정하기 위한 하나 이상의 테스트 시간 정보를 생성하는 메모리.
  3. 제 2항에 있어서,
    상기 테스트 제어부는
    상기 테스트 클럭을 생성하는 테스트 클럭 생성부;
    상기 테스트 모드로 설정된 상태에서 상기 카운팅 정보에 응답하여 상기 테스트 액티브 커맨드 및 상기 테스트 프리차지 커맨드를 교대로 활성화하는 신호 생성부; 및
    상기 테스트 모드로 설정된 상태에서 상기 액티브 커맨드에 응답하여 상기 테스트 클럭 생성부를 활성화하고, 상기 캘리브래이션 커맨드에 응답하여 상기 테스트 클럭 생성부를 비활성화하는 클럭 생성 제어부
    를 포함하는 메모리.
  4. 제 3항에 있어서,
    상기 신호 생성부는
    상기 테스트 클럭을 카운팅하여 상기 카운팅 정보를 생성하는 클럭 카운팅부; 및
    상기 테스트 모드로 설정된 상태에서 상기 카운팅 정보가 소정의 값을 가지면 상기 테스트 액티브 커맨드를 활성화하고, 상기 카운팅 정보가 상기 하나 이상의 테스트 시간 정보에 대응하는 값을 가지면 상기 테스트 프리차지 커맨드를 활성화하는 카운팅 정보 판단부
    를 포함하는 메모리.
  5. 제 1항에 있어서,
    상기 테스트 클럭 생성부는
    다수의 단위 지연부를 포함하는 오실레이터이고, 상기 테스트 클럭이 토글하는 구간은 상기 다수의 단위 지연부의 지연값의 합에 대응하는 메모리.
  6. 제 1항에 있어서,
    상기 다수의 커맨드는 라이트 커맨드, 리드 커맨드 및 프리차지 커맨드를 포함하는 메모리.
  7. 제 1항에 있어서,
    상기 다수의 커맨드 신호는 액티브 신호, 칩 셀렉트 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호 및 라이트 인에이블 신호를 포함하는 메모리.
  8. 다수의 메모리 셀을 포함하는 뱅크;
    클럭에 동기하여 동작하며 다수의 커맨드 신호에 응답하여 라이트 커맨드 및 MRS 커맨드를 포함하는 다수의 커맨드 중 하나 이상의 커맨드를 활성화하는 커맨드 디코딩부;
    상기 MRS 커맨드가 활성화되면 다수의 어드레스 신호에 응답하여 테스트 모드를 설정하는 테스트 디코딩부; 및
    상기 테스트 모드로 설정되면 상기 라이트 커맨드가 활성화된 후 상기 클럭보다 주파수가 높은 테스트 클럭을 카운팅한 카운팅 정보에 의해 결정되는 시점에 상기 뱅크의 프리차지를 위한 테스트 프리차지 커맨드를 활성화하는 테스트 제어부
    를 포함하는 메모리.
  9. 제 8항에 있어서,
    상기 테스트 디코딩부는
    상기 테스트 프리차지가 활성화되는 시점을 결정하기 위한 하나 이상의 테스트 시간 정보를 생성하는 메모리.
  10. 제 9항에 있어서,
    상기 테스트 제어부는
    상기 테스트 클럭을 생성하는 테스트 클럭 생성부;
    상기 테스트 모드로 설정된 상태에서 상기 라이트 커맨드가 활성화된 후 상기 카운팅 정보 및 상기 하나 이상의 테스트 시간 정보에 의해 결정되는 시점에 상기 테스트 프리차지 커맨드를 활성화하는 신호 생성부; 및
    상기 테스트 모드로 설정된 상태에서 상기 라이트 커맨드에 응답하여 상기 테스트 클럭 생성부를 활성화하고, 상기 테스트 프리차지 커맨드에 응답하여 상기 테스트 클럭 생성부를 비활성화하는 클럭 생성 제어부
    를 포함하는 메모리.
  11. 제 10항에 있어서,
    상기 신호 생성부는
    상기 테스트 클럭을 카운팅하여 상기 카운팅 정보를 생성하는 클럭 카운팅부; 및
    상기 테스트 모드로 설정된 상태에서 상기 카운팅 정보가 상기 하나 이상의 테스트 시간 정보에 대응하는 값을 가지면 상기 테스트 프리차지 커맨드를 활성화하는 카운팅 정보 판단부
    를 포함하는 메모리.
  12. 다수의 메모리 셀을 포함하는 뱅크;
    클럭에 동기하여 동작하며 다수의 커맨드 신호에 응답하여 액티브 커맨드 및 MRS 커맨드를 포함하는 다수의 커맨드 중 하나 이상의 커맨드를 활성화하는 커맨드 디코딩부;
    상기 MRS 커맨드가 활성화되면 다수의 어드레스 신호에 응답하여 테스트 모드를 설정하는 테스트 디코딩부; 및
    상기 테스트 모드로 설정되면 상기 클럭보다 주파수가 높은 테스트 클럭을 카운팅한 카운팅 정보에 의해 결정되는 시점에 상기 뱅크에 데이터를 라이트 하기 위한 테스트 라이트 커맨드 및 상기 뱅크의 프리차지를 위한 테스트 프리차지 커맨드를 활성화하는 테스트 제어부
    를 포함하는 메모리.
  13. 제 12항에 있어서,
    상기 테스트 디코딩부는
    상기 테스트 라이트 커맨드가 활성화되는 시점을 결정하기 위한 제1테스트 시간 정보 및 상기 테스트 프리차지 커맨드가 활성화되는 시점을 결정하기 위한 제2테스트 시간 정보를 생성하는 메모리.
  14. 제 13항에 있어서,
    상기 테스트 제어부는
    상기 테스트 클럭을 생성하는 테스트 클럭 생성부;
    상기 테스트 모드로 설정된 상태에서 상기 액티브 커맨드가 활성화된 후에 상기 카운팅 정보 및 상기 제1테스트 시간 정보에 의해 결정되는 시점에 상기 테스트 라이트 커맨드를 활성화하고, 상기 카운팅 정보 및 상기 제2테스트 시간 정보에 의해 결정되는 시점에 상기 프리차지 신호를 활성화하는 신호 생성부; 및
    상기 테스트 모드로 설정된 상태에서 상기 라이트 커맨드에 응답하여 상기 테스트 클럭 생성부를 활성화하고, 상기 테스트 프리차지 커맨드에 응답하여 상기 테스트 클럭 생성부를 비활성화하는 클럭 생성 제어부
    를 포함하는 메모리.
  15. 제 14항에 있어서,
    상기 신호 생성부는
    상기 테스트 클럭을 카운팅하여 상기 카운팅 정보를 생성하는 클럭 카운팅부; 및
    상기 테스트 모드로 설정된 상태에서 상기 카운팅 정보가 상기 제1테스트 시간 정보에 대응하는 값을 가지면 상기 테스트 라이트 커맨드를 활성화하고, 상기 카운팅 정보가 상기 제2테스트 시간 정보에 대응하는 값을 가지면 상기 테스트 프리차지 커맨드를 활성화하는 카운팅 정보 판단부
    를 포함하는 메모리.
  16. 제 15항에 있어서,
    상기 테스트 라이트 커맨드에 응답하여 상기 뱅크에 라이트되는 데이터는 상기 테스트 모드가 설정되기 전에 입력된 것이며, 상기 데이터는 상기 테스트 모드가 설정되기 전에 입력된 다수의 어드레스 신호에 결정되는 메모리 셀에 라이트되는 메모리.
  17. 다수의 메모리 셀을 포함하는 뱅크;
    클럭에 동기하여 동작하며 다수의 커맨드 신호에 응답하여 액티브 커맨드, 라이트 커맨드, 캘리브래이션 커맨드 및 MRS 커맨드를 포함하는 다수의 커맨드 중 하나 이상의 커맨드를 활성화하는 커맨드 디코딩부;
    상기 MRS 커맨드가 활성화되면 다수의 어드레스 신호에 응답하여 제1 내지 제3테스트 모드 중 하나의 테스트 모드를 설정하는 테스트 디코딩부; 및
    상기 제1테스트 모드로 설정되면 상기 클럭보다 주파수가 높은 테스트 클럭을 카운팅한 카운팅 정보에 의해 결정되는 시점에 상기 뱅크의 액티브를 위한 테스트 액티브 커맨드 및 상기 뱅크의 프리차지를 위한 테스트 프리차지 커맨드를 활성화하고, 상기 제2테스트 모드로 설정되면 상기 라이트 커맨드가 활성화된 후 상기 카운팅 정보에 의해 결정되는 시점에 상기 테스트 프리차지 커맨드를 활성화하고, 상기 제3테스트 모드로 설정되면 상기 카운팅 정보에 의해 결정되는 시점에 상기 뱅크에 데이터를 라이트하기 위한 테스트 라이트 커맨드 및 상기 테스트 프리차지 커맨드를 활성화하는 테스트 제어부
    를 포함하는 메모리.
  18. 제 17항에 있어서,
    상기 테스트 디코딩부는
    제1테스트 시간 정보 및 제2테스트 시간 정보를 생성하는 메모리.
  19. 제 18항에 있어서,
    상기 테스트 제어부는
    상기 테스트 클럭을 생성하는 테스트 클럭 생성부;
    상기 제1테스트 모드로 설정된 상태에서 상기 카운팅 정보에 응답하여 상기 테스트 액티브 커맨드 및 상기 테스트 프리차지 커맨드를 교대로 활성화하고, 상기 제2테스트 모드로 설정된 상태에서 상기 라이트 커맨드가 활성화된 후 상기 카운팅 정보 및 상기 제1테스트 시간 정보에 의해 결정되는 시점에 상기 테스트 프리차지 커맨드를 활성화하고, 상기 제3테스트 모드로 설정된 상태에서 상기 액티브 커맨드가 활성화된 후에 상기 카운팅 정보 및 상기 제1테스트 시간 정보에 의해 결정되는 시점에 상기 테스트 라이트 커맨드를 활성화하고 상기 카운팅 정보 및 상기 제2테스트 시간 정보에 의해 결정되는 시점에 상기 프리차지 신호를 활성화하는 신호 생성부; 및
    상기 제1테스트 모드로 설정된 상태에서 상기 액티브 커맨드에 응답하여 상기 테스트 클럭 생성부를 활성화하고 상기 캘리브래이션 커맨드에 응답하여 상기 테스트 클럭 생성부를 비활성화하고, 상기 제2테스트 모드로 설정된 상태에서 상기 라이트 커맨드에 응답하여 상기 테스트 클럭 생성부를 활성화하고 상기 테스트 프리차지 커맨드에 응답하여 상기 테스트 클럭 생성부를 비활성화하고, 상기 제3테스트 모드로 설정된 상태에서 상기 라이트 커맨드에 응답하여 상기 테스트 클럭 생성부를 활성화하고 상기 테스트 프리차지 커맨드에 응답하여 상기 테스트 클럭 생성부를 비활성화하는 클럭 생성 제어부
    를 포함하는 메모리.
  20. 제 19항에 있어서,
    상기 신호 생성부는
    상기 테스트 클럭을 카운팅하여 상기 카운팅 정보를 생성하는 클럭 카운팅부; 및
    상기 제1테스트 모드로 설정된 상태에서 상기 카운팅 정보가 소정의 값을 가지면 상기 테스트 액티브 커맨드를 활성화하고 상기 카운팅 정보가 상기 하나 이상의 테스트 시간 정보에 대응하는 값을 가지면 상기 테스트 프리차지 커맨드를 활성화고, 상기 제2테스트 모드로 설정된 상태에서 상기 카운팅 정보가 상기 하나 이상의 테스트 시간 정보에 대응하는 값을 가지면 상기 테스트 프리차지 커맨드를 활성화하고, 상기 제3테스트 모드로 설정된 상태에서 상기 카운팅 정보가 상기 제1테스트 시간 정보에 대응하는 값을 가지면 상기 테스트 라이트 커맨드를 활성화하고, 상기 카운팅 정보가 상기 제2테스트 시간 정보에 대응하는 값을 가지면 상기 테스트 프리차지 커맨드를 활성화하는 카운팅 정보 판단부
    를 포함하는 메모리.
  21. 제 20항에 있어서,
    상기 제3테스트 모드로 설정된 경우 상기 테스트 라이트 커맨드에 응답하여 상기 뱅크에 라이트되는 데이터는 상기 테스트 모드가 설정되기 전에 입력된 것이며, 상기 데이터는 상기 테스트 모드가 설정되기 전에 입력된 다수의 어드레스 신호에 결정되는 메모리 셀에 라이트되는 메모리.
  22. 다수의 메모리 셀을 포함하는 뱅크를 포함하는 메모리의 테스트 방법에 있어서,
    다수의 커맨드 신호의 조합이 MRS 커맨드에 대응하는 경우 다수의 어드레스 신호에 응답하여 제1 내지 제3테스트 모드 중 하나로 설정하는 단계;
    상기 다수의 커맨드 신호를 클럭에 동기하여 디코딩하여 액티브 커맨드, 라이트 커맨드, 캘리브래이션 커맨드를 포함하는 다수의 커맨드 중 하나 이상 커맨드를 활성화하는 단계; 및
    상기 제1테스트 모드로 설정된 경우 상기 클럭보다 주파수가 높은 테스트 클럭을 카운팅한 카운팅 정보에 의해 결정되는 시점에 상기 뱅크의 액티브를 위한 테스트 액티브 커맨드 및 상기 뱅크의 프리차지를 위한 테스트 프리차지 커맨드를 활성화하고, 상기 제2테스트 모드로 설정된 경우 상기 라이트 커맨드가 활성화된 후 상기 카운팅 정보에 의해 결정되는 시점에 상기 테스트 프리차지 커맨드를 활성화하고, 상기 제3테스트 모드로 설정로 설정된 경우 상기 카운팅 정보에 의해 결정되는 시점에 상기 뱅크에 데이터를 라이트하기 위한 테스트 라이트 커맨드 및 상기 테스트 프리차지 커맨드를 활성화하는 단계
    를 포함하는 메모리의 테스트 방법.
  23. 제 22항에 있어서,
    상기 테스트 액티브 커맨드가 활성화된 경우 상기 뱅크를 액티브하고, 상기 테스트 프리차지 커맨드가 활성화된 경우 상기 뱅크를 프리차지하고, 상기 테스트 라이트 커맨드가 활성화된 경우 상기 뱅크에 데이터를 라이트하는 단계
    를 더 포함하는 메모리의 테스트 방법.
  24. 다수의 메모리 셀을 포함하는 뱅크;
    클럭에 동기하여 동작하며 다수의 커맨드 신호에 응답하여 상기 메모리의 동작을 위한 다수의 커맨드 중 하나 이상의 커맨드를 활성화하는 커맨드 디코딩부;
    상기 다수의 커맨드 중 테스트 모드 설정을 위한 커맨드가 활성화되면 다수의 어드레스 신호에 응답하여 테스트 모드를 설정하고, 상기 뱅크의 테스트 동작을 위한 테스트 정보를 생성하는 테스트 디코딩부; 및
    상기 테스트 모드로 설정되면 상기 클럭보다 주파수가 높은 테스트 클럭을 카운팅한 카운팅 정보 및 상기 테스트 정보에 응답하여에 상기 뱅크의 테스트 동작을 위한 다수의 테스트 커맨드 중 하나 이상의 테스트 커맨드를 활성화하는 테스트 제어부
    를 포함하는 메모리.
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