JP4307894B2 - 同期式半導体メモリ装置のカラムデコーダ・イネーブルタイミングの制御方法及びその装置 - Google Patents
同期式半導体メモリ装置のカラムデコーダ・イネーブルタイミングの制御方法及びその装置 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は半導体装置に係り、さらに詳細にはデータ書込み命令信号とデータ読出し命令信号との間にギャップのある場合に、最大動作周波数を高められる方法及び装置に関する。
【0002】
【従来の技術】
図1は従来のDRAMの概略的なデータ入出力回路10を示す図である。図1の入出力回路10は各ビットラインBL0、/BL0、BL2、/BL2と各ワードラインWL_A、WL_Bとの交点に接続される多数のメモリセルMC、感知増幅器S/A、データ入出力ライン対IO、/IO、データ入出力ライン対IO、/IOを等化させるための等化回路IOEQ、データ入力バッファ1及びデータ出力バッファ3を備える。等化回路IOEQは制御信号pEQに応じて活性化される。
【0003】
図2は従来のカラム選択回路のブロック図を示す図である。カラム選択回路20は命令レジスタ21、論理和ゲート23、遅延回路25及びカラムデコーダ27を備える。
【0004】
命令レジスタ21はクロック信号CK、チップ選択信号/CS(Chip Select signal)、ロウアドレスストローブ/RAS(Row Address Strobe)、カラムアドレスストローブ/CAS(Column Address Strobe)及び書込みイネーブル/WE(Write Enable)に応じて書込み命令信号WRITEまたは読出し命令信号READを発し、この信号WRITE、READを論理和ゲート23に出力する。「/」はアクティブロウを示す。
【0005】
論理和ゲート23は書込み命令信号WRITE及び読出し命令信号READを論理和演算してその結果を遅延回路25に出力する。
【0006】
遅延回路25は論理和ゲート23の出力信号に応じ、クロック信号CKを所定時間tDほど遅延させたタイミング制御信号pCDをカラムデコーダ27に出力する。
【0007】
カラムデコーダ27はn個のカラムアドレスA0〜A(n−1)を受信してデコーディングし、2n個のカラム選択信号線CSL0〜CSL2n−1のうちから一本のカラム選択信号線を選択する。カラムデコーダ27はタイミング制御信号pCDに応じてカラム選択信号線の活性化タイミングを制御する。
【0008】
図1及び図2を参照してデータがメモリセルに書き込まれる場合を説明すると次の通りである。命令レジスタ21が命令信号CK、/CS、/RAS、/CAS、/WEに応じてデータ書込み命令信号WRITEを出力すれば、遅延回路25は論理和ゲート23の出力信号に応じ、クロック信号CKを所定時間tDほど遅延させたタイミング制御信号pCDをカラムデコーダ27に出力する。
【0009】
カラムデコーダ27がタイミング制御信号pCDに応じてカラム選択信号線CSL0を選択して活性化させると、入力データData−inは入力バッファ1、データ入出力対IO、/IO及びビットライン対BL0、/BL0を通じてメモリセルMCに書き込まれる。
【0010】
一方、命令レジスタ21が命令信号CK、/CS、/RAS、/CAS、/WEに応じてデータ読出し命令信号READを出力し、遅延回路25は論理和ゲート23の出力信号に応じてクロック信号CKを所定時間tDほど遅延させたタイミング制御信号pCDをカラムデコーダ27に出力する。
【0011】
カラムデコーダ27がタイミング制御信号pCDに応じてカラム選択信号線CSL0を選択して活性化させると、メモリセルMCに保存されたデータはビットライン対BL、/BLを通じて感知増幅器S/Aに出力され、感知増幅器S/Aは受信されたデータを増幅してデータ入出力対IO、/IO及び出力バッファ3を通じてデータData−outを出力する。
【0012】
図3はデータ書込み命令信号とデータ読出し命令信号との間にギャップのない場合のデータ入出力タイミング図である。ギャップのない場合とは、データ書込み命令信号WRITEが非活性化され、クロック信号の1周期tCKが経過しないうちにデータ読出し命令READが活性化される場合を意味する。
【0013】
なお、ギャップのない場合は、データ書込み命令信号WRITEがデータ読出し命令信号READによりインタラプトされる場合を含む。
【0014】
図1〜3を参照すると、データD23をメモリセルMCsに書き込んだ後、データ入出力対IO、/IOを等化せずにメモリセルMCsに保存されたデータQ01を読み出す場合では、データ入出力対IO、/IOに残っていたデータD23がデータQ01を出力するビットラインに書き込まれるので、読み出そうとするデータQ01が消失する問題点がある。
【0015】
従って、かかる問題点を防ぐために、遅延回路25の遅延時間tDはデータ入出力対IO、/IOを等化させるために必要な等化時間tEQ以上に設定される。かかる等化時間tEQは図3のようにギャップのない書込み−読出し連続動作の場合に必要である。
【0016】
図4はデータ書込み命令信号とデータ読出し命令信号との間に1クロック信号周期のギャップがある場合のデータ入出力タイミング図である。図4を参照すると、ギャップのある場合とは、データ書込み命令信号WRITEが非活性化され、クロック信号の1周期時間tCKが経過した後でデータ読出し命令信号READが活性化される場合を意味する。従って、ギャップのある書込み−読出し連続動作は等化時間tEQを必要としない。
【0017】
図1、図2及び図4を参照すると、クロック信号CKがカラム選択回路20に入力された後でカラム選択信号線CSLが活性化されるまでにかかる遅延時間をtD及びカラム選択信号線CSLが活性化された時間からデータが出力されるまでにかかる遅延時間をtCAとすると、CL(CAS Latency)が2クロック周期(2×tCK)であるSDRAMの最大動作周波数は数式1のように表される。
【0018】
1/CK=2/(tD+tCA) … (数式1)
CLが2であるSDRAMの最大動作周波数を高めるためには、tCA及び/またはtDを減少させなければならない。この時、tCAが一定ならば、CLが2であるSDRAMの最大動作周波数を高めるためには、tDは減少させなければならない。しかし、tDは等化時間tEQ以上となるように制限される。
【0019】
従って、図2の遅延回路25の遅延時間tDは一定なので、連続的なデータ書込み命令信号WRITEとデータ読出し命令信号READとの間のギャップの有無に関係なくCLが2であるSDRAMの最大動作周波数は数式1によって制限される。
【0020】
従って、ギャップのある書込み−読出し連続動作を使用するユーザはCLが2であるSDRAMの最大動作周波数を数式1により増やせないという問題点がある。
【0021】
【発明が解決しようとする課題】
よって、本発明がなそうとする技術的な課題は、ギャップのある書込み−読出し連続動作を使用する場合に、半導体装置の最大動作周波数を高められる方法及び装置を提供することである。
【0022】
【課題を解決するための手段】
従って、前記技術的課題を達成するためのカラムデコーダ・イネーブルタイミングの制御方法は、連続的に発せられるデータ書込み命令信号とデータ読出し命令信号との間に存在するギャップの有無を判断する段階と、受信された前記判断結果に基づいてクロック信号を相異なる時間遅延させたタイミング制御信号を発する段階と、前記タイミング制御信号に応じてカラムデコーダが活性化される段階とを含むことを特徴とする。
【0023】
前記タイミング制御信号を発する段階は、前記ギャップのある場合では、第1遅延時間を有する前記タイミング制御信号を発し、前記ギャップのない場合では、第2遅延時間を有する前記タイミング制御信号を発するのが望ましい。また、前記第1遅延時間は前記第2遅延時間より短いのが望ましい。
【0024】
カラムデコーダ・イネーブルタイミングの制御方法は、前記カラムデコーダが前記タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発する段階と、前記カラム選択信号に応じて前記アドレスに対応するビットライン対のデータをデータ入出力ライン対に出力する段階とをさらに備えるのが望ましい。
【0025】
そして、カラムデコーダ・イネーブルタイミングの制御方法は、クロック信号に応じて入力されるデータ書込み命令信号を前記クロック信号の1周期分遅延させる段階と、遅延されたデータ書込み命令信号と現在入力されるデータ読出し命令信号とが同時に活性化されるか否かを判断する段階と、前記判断結果に基づいて、同時に活性化されない場合では、前記クロック信号を第1時間遅延させたタイミング制御信号を発し、同時に活性化される場合では、前記クロック信号を第2時間遅延させた前記タイミング制御信号を発する段階と、前記タイミング制御信号に応じてカラムデコーダが活性化される段階とを含むことを特徴とする。前記第1時間は前記第2時間より短いのが望ましい。
【0026】
前記カラムデコーダ・イネーブルタイミングの制御方法は、前記カラムデコーダが前記タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発する段階と、前記カラム選択信号に応じて前記アドレスに対応するビットライン対のデータをデータ入出力ライン対に出力する段階とをさらに含むのが望ましい。
【0027】
また、カラムデコーダ・イネーブルタイミングの制御方法は、データ書込み命令が非活性化された後でクロック信号の1周期経過後にデータ読出し命令が活性化される場合では、前記クロック信号を第1時間遅延させたタイミング制御信号を発し、前記データ書込み命令が非活性化された後で前記クロック信号の1周期経過前にデータ読出し命令が活性化される場合では、前記クロック信号を第2時間遅延させた前記タイミング制御信号を発する段階と、前記タイミング制御信号に応じてカラムデコーダが活性化される段階とを含むことを特徴とする。
【0028】
前記第1時間は前記第2時間より短く、前記カラムデコーダ・イネーブルタイミングの制御方法は、前記カラムデコーダが前記タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発する段階と、前記カラム選択信号に応じて前記アドレスに対応するビットライン対のデータをデータ入出力ライン対に出力する段階とをさらに含む。前記第2時間は前記データ入出力対を等化させるための時間より長いのが望ましい。
【0029】
前記技術的課題を達成するためのカラムデコーダは、第1モードと、第2モードとを有し、前記第1モードでは、前記カラムデコーダは受信されたクロック信号を第1時間遅延させて発せられたタイミング制御信号に応じて活性化され、前記第2モードでは、前記カラムデコーダは前記クロック信号を第2時間遅延させて発せられた前記タイミング制御信号に応じて活性化されることを特徴とする。
【0030】
前記第1モードは連続的に発せられるデータ書込み命令信号とデータ読出し命令信号との間にギャップのあるモードであり、前記第2モードは前記データ書込み命令信号と前記データ読出し命令信号との間にギャップのないモードであり、前記第1時間は前記第2時間より短いのが望ましい。
【0031】
また、前記第1モードはデータ書込み命令が非活性化された後でクロック信号の1周期経過後にデータ読出し命令が活性化されるモードであり、前記第2モードは前記データ書込み命令が非活性化された後で前記クロック信号の1周期経過前にデータ読出し命令が活性化されるモードであるのが望ましい。
【0032】
前記カラムデコーダは前記タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発するのが望ましい。
【0033】
前記技術的課題を達成するための半導体メモリ装置は、タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発するカラムデコーダと、前記タイミング制御信号を発するタイミング制御信号発生回路とを備え、前記タイミング制御信号発生回路は連続的に発せられるデータ書込み命令信号とデータ読出し命令信号との間に存在するギャップの有無により受信されたクロック信号を相異なる時間遅延させた前記タイミング制御信号を発することを特徴とする。
【0034】
前記ギャップのある場合では、前記タイミング制御信号発生回路は前記クロック信号を第1遅延時間遅延させた前記タイミング制御信号を発し、前記ギャップのない場合では、前記タイミング制御信号発生回路は前記第1遅延時間より長い第2遅延時間を有する前記タイミング制御信号を発するのが望ましい。
【0035】
そして、本発明の好適な実施の形態による半導体メモリ装置はタイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発するカラムデコーダと、前記タイミング制御信号を発するタイミング制御信号発生回路とを備え、前記タイミング制御信号発生回路はデータ書込み命令が非活性化された後でクロック信号のN周期経過後にデータ読出し命令が活性化される場合では、前記クロック信号を第1時間遅延させた前記タイミング制御信号を発し、前記データ書込み命令が非活性化された後で前記クロック信号のN周期経過前にデータ読出し命令が活性化される場合では、前記クロック信号を第2時間遅延させた前記タイミング制御信号を発することを特徴とする。また、前記第1時間は前記第2時間より短く、前記Nは1であるのが望ましい。
【0036】
前記半導体メモリ装置はメモリセルのデータを入出力するためのビットライン対と、データ入出力ライン対とをさらに備え、前記ビットライン対のデータは前記カラム選択信号に応じて前記データ入出力ライン対に伝送されるのが望ましい。
【0037】
さらに他の半導体メモリ装置はタイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発するカラムデコーダと、クロック信号に応じてデータ書込み命令信号を前記クロック信号の1周期分遅延させるための遅延回路と、データ読出し命令信号と前記遅延回路の出力信号とを受信して制御信号を出力する第1制御回路と、前記制御信号が活性化される場合では、受信された前記クロック信号を第1時間遅延させた前記タイミング制御信号を発し、前記制御信号が非活性化される場合では、前記クロック信号を第2時間遅延させた前記タイミング制御信号を発する第2制御回路とを備えることを特徴とする。
【0038】
【発明の実施の形態】
本発明と本発明の動作上のメリット及び本発明の実施により達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【0039】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
【0040】
図5は本発明の好適な実施の形態によるカラム選択回路のブロック図を示す。図5を参照すると、カラム選択回路50はタイミング制御信号発生回路51及びカラムデコーダ53を備える。カラム選択回路50は半導体メモリ装置またはその他の名称に使われうる。
【0041】
タイミング制御信号発生回路51はクロック信号CK、ロウアドレスストローブ/RAS、カラムアドレスストローブ/CAS、書込みイネーブル信号/WEに応じてクロック信号CKを所定時間遅延させたタイミング制御信号pCDをカラムデコーダ53に出力する。
【0042】
カラムデコーダ53はタイミング制御信号pCDに応じ、入力されるアドレスをデコーディングし、カラム選択信号CSL0〜CSL2n−1のうちからデコーディング結果に対応するカラム選択信号を活性化(例えば、「ハイ」)させる。
【0043】
カラム選択信号はカラム選択信号線上の信号であるので、カラム選択信号はカラム選択信号線と同じ意味に使われうる。
【0044】
タイミング制御信号発生回路51は命令レジスタ501、第1論理ゲート503、第1遅延回路505、第2遅延回路507、第3遅延回路509、感知回路511、第2論理ゲート513、第3論理ゲート515、第4論理ゲート517及び第5論理ゲート519を備える。
【0045】
本発明の好適な実施の形態では、感知回路511、第3論理ゲート515及び第4論理ゲート517をANDゲートで具現し、第1論理ゲート503及び第5論理ゲート519をORゲートで具現したが、多様な変更が可能である。
【0046】
命令レジスタ501はクロック信号CK、ロウアドレスストローブ/RAS、カラムアドレスストローブ/CAS、書込みイネーブル信号/WEを受信し、各信号/CS、/RAS、/CAS、/WEの論理状態に応じてデータ書込み命令信号WRITEまたはデータ読出し命令信号READを出力する。
【0047】
第1論理ゲート503は命令レジスタ501から出力されるデータ書込み命令信号WRITE及びデータ読出し命令信号READを受信して論理和演算してその結果を第1遅延回路505に出力する。
【0048】
第1遅延回路505は第1論理ゲート503の出力信号及びクロック信号CKを受信してクロック信号CKを所定時間tD1遅延させた第1遅延信号d1CKを第2遅延回路507及び第4論理ゲート517に出力する。
【0049】
第2遅延回路507は第1遅延信号d1CKを受信して第1遅延信号d1CKを所定時間tD2遅延させた第2遅延信号d2CKを第3論理ゲート515に出力する。
【0050】
第3遅延回路509はクロック信号CKにクロックされ、データ書込み命令信号WRITEをクロック信号CKのN(Nは自然数)周期分遅延させた遅延データ書込み命令信号D_WRITEを感知回路511に出力する。本実施形態ではNが1である場合を例に取って説明する。
【0051】
第3遅延回路509がDフリップフロップとして具現される場合では、データ書込み命令信号WRITEはDフリップフロップの入力端Dに入力され、入力されたデータ書込み命令信号WRITEはクロック信号CKに応じてDフリップフロップの出力端Qを通じて感知回路511に伝送される。
【0052】
遅延データ書込み命令信号D_WRITEはデータ書込み命令信号WRITEより1周期分遅延された信号である。
【0053】
感知回路511は遅延データ書込み命令信号D_WRITEとデータ読出し命令信号READとを受信して論理積演算し、その結果である感知信号WIRを第2論理ゲート513及び第3論理ゲート515に出力する。
【0054】
すなわち、遅延データ書込み命令信号D_WRITEとデータ読出し命令信号READとが同時に活性化(例えば、論理「ハイ」)される場合では、感知回路511は活性化された感知信号WIRを第2論理ゲート513及び第3論理ゲート515に出力する。
【0055】
すなわち、感知回路511は連続的に発せられるデータ書込み命令信号WRITEとデータ読出し命令信号READとの間に存在するギャップの有無を判断する機能を果たす。
【0056】
第2論理ゲート513はインバータより具現され、第2論理ゲート513は感知回路511の出力信号WIRを受信して反転させ、反転された感知信号/WIRを第4論理ゲート517に出力する。
【0057】
第3論理ゲート515は第2遅延回路507の出力信号d2CK及び感知回路511の出力信号WIRを受信して論理積演算し、その結果を第5論理ゲート519に出力する。
【0058】
第4論理ゲート517は第1遅延回路505の出力信号d1CK及び第2論理ゲート513の出力信号/WIRを受信し、論理積演算してその結果を第5論理ゲート519に出力する。
【0059】
第5論理ゲート519は第3論理ゲート515の出力信号と第4論理ゲート517の出力信号とを受信して論理積演算し、その結果であるタイミング制御信号pCDをカラムデコーダ53に出力する。
【0060】
すなわち、第5論理ゲート519は感知信号WIRが活性化しているか否かにより第1遅延回路505の出力信号d1CKを出力するか、あるいは第2遅延回路507の出力信号d2CKを出力する。
【0061】
従って、データ書込み命令信号WRITEとデータ読出し命令信号READとの間に存在するギャップの有無により、第5論理ゲート519は受信されたクロック信号CKを第1遅延時間tD1または第2遅延時間tD1+tD2遅延させたタイミング制御信号pCDを発する。
【0062】
回路素子505、507、513、515、517、519はタイミング制御信号pCDを発するタイミング制御信号発生回路を備える。
【0063】
従って、タイミング制御信号発生回路51はデータ書込み命令信号WRITEが非活性化された後でクロック信号CKのN(Nは自然数であり、本実施形態では、例えばNは1である。)周期経過後にデータ読出し命令信号READが活性化される場合では、クロック信号CKを第1時間tD1遅延させたタイミング制御信号pCDを発する。
【0064】
また、前記データ書込み命令信号WRITEが非活性化された後でクロック信号CKのN周期経過前にデータ読出し命令信号READが活性化される場合では、クロック信号CKを第2時間tD1+tD2遅延させたタイミング制御信号pCDを発する。
【0065】
カラムデコーダ53はタイミング制御信号pCDに応じてn(nは自然数)のカラムアドレスA0〜An−1を受信してデコーディングし、2nのカラム選択線CSL0〜CSL2n−1のうちからデコーディング結果に対応する一本のカラム選択線を選択する。
【0066】
すなわち、カラムデコーダ53は連続的に発せられるデータ書込み命令信号WRITEとデータ読出し命令信号READとの間にギャップのある場合(これを「第1モード」という)では、カラムデコーダ50は受信されたクロック信号CKを第1時間tD1遅延させて発せられたタイミング制御信号pCDに応じて活性化される。
【0067】
また、カラムデコーダ53は連続的に発せられるデータ書込み命令信号WRITEとデータ読出し命令信号READとの間にギャップのない場合(これを「第2モード」という)では、カラムデコーダ53は受信されたクロック信号CKを第2時間tD1+tD2遅延させて発せられたタイミング制御信号pCDに応じて活性化される。
【0068】
本実施形態では、各回路素子501、503、511、513、515、517、及び519により生じる遅延は無視する。
【0069】
図1及び図5を参照して本発明の好適な実施の形態によるカラム選択回路50を備える半導体メモリ装置を説明すると次の通りである。
【0070】
前記半導体メモリ装置はメモリセルMCのデータを入出力するためのビットライン対及びデータ入出力ライン対をさらに備え、前記ビットライン対のデータはカラムデコーダ53の出力信号のカラム選択信号に応じて前記データ入出力ライン対に伝送される。
【0071】
本発明の好適な実施の形態によるカラム選択回路50を備える半導体メモリ装置のデータ入出力回路は図1のデータ入出力回路10と同一なので、本発明の好適な実施の形態によるカラム選択回路50を備える半導体メモリ装置のデータ入出力回路は図1のデータ入出力回路10を引用して説明する。
【0072】
よって、本発明の好適な実施の形態によるカラム選択回路50を備える半導体メモリ装置は制限されるものではない。
【0073】
カラム選択信号(またはカラム選択信号線)CSL0がカラムデコーダにより選択されて活性化される場合を説明すると次の通りである。
【0074】
選択されたカラム選択信号CSL0は所定のスイッチをターンオンさせ、ビットライン対BL0、/BL0とデータ入出力線対IO、/IOを電気的に接続させる。
【0075】
従って、メモリセルMCに保存されたデータはビットライン対BL0、/BL0、感知増幅器S/A、データ入出力線対IO、/IO及び出力バッファ3を通じて外部に出力される。
【0076】
また、外部から入力されるデータは入力バッファ1、データ入出力線対IO、/IO及びビットライン対BL0、/BL0を通じてメモリセルMCに保存される。
【0077】
図6は本実施形態によるデータ書込み命令信号とデータ読出し命令信号との間にギャップがない場合のデータ入出力タイミング図である。データD0〜D3は入力データを示し、データQ0〜Q3は出力データを示す。
【0078】
データD01はデータ入出力ライン上IOのデータD0、D1、またはデータ入出力ライン上IOのデータD0、D1をメモリセルに書き込むためのカラム選択信号を示す。
【0079】
データQ01はデータ入出力ライン上IOのデータQ0、Q1、またはデータ入出力ライン上IOのデータQ0、Q1を読み出すためのカラム選択信号を示す。
【0080】
図5及び図6を参照すると、命令レジスタ501はハイからローに遷移する各信号/CS、/RAS、/CAS及び/WEに応じてデータ書込み命令信号WRITEを発して出力する。
【0081】
遅延回路509はクロック信号CKに応じてデータ書込み命令WRITEを受信して1クロック周期tCK分遅延させて遅延データ書込み命令D_WRITEを出力する。
【0082】
この場合、感知回路511は活性化された遅延データ書込み命令D_WRITEと活性化されたデータ読出し命令READとを論理積演算して活性化された感知信号WIRを出力する。
【0083】
活性化された感知信号WIRは遅延データ書込み命令D_WRITEとデータ読出し命令READとが同時にイネーブルされていることを示す。
【0084】
すなわち、データ書込み命令WRITEが非活性化された後、クロック信号の1周期tCK経過前にデータ読出し命令信号READが活性化されるので、書込み−読出し動作はギャップなしに連続的に行われる。
【0085】
従って、第3論理ゲート515は第1遅延回路505と第2遅延回路507とにより所定時間tD1+tD2遅延されたクロック信号を第5論理ゲート519に出力するので、タイミング制御信号pCDはクロック信号CKより所定時間tD1+tD2遅延される。
【0086】
そして、第2論理ゲート513は非活性化された反転感知信号/WIRを出力するので、第4論理ゲート517は非活性化される。
【0087】
感知信号WIRが活性化される場合では、等化時間tEQが必要である。遅延時間tD1とtD2との関係は数式2のように表現される。
【0088】
tD=tEq=(tD1+tD2) … (数式2)
図7はデータ書込み命令信号とデータ読出し命令信号との間に1クロック信号周期のギャップがある場合のデータ入出力タイミング図である。
【0089】
図5及び図7を参照すると、命令レジスタ501は各信号/CS、/RAS、/CAS及び/WEに応じてデータ書込み命令信号WRITEを出力する。
【0090】
遅延回路509はクロック信号CKに応じてデータ書込み命令WRITEを受信して1クロック周期tCK分遅延させて遅延データ書込み命令D_WRITEを出力する。
【0091】
この場合、感知回路511は活性化された遅延データ書込み命令D_WRITEと非活性化されたデータ読出し命令READとを論理積演算して非活性化された感知信号WIRを出力する。
【0092】
この場合、第3論理ゲート515は非活性化される。しかし、第2論理回路513は活性化された反転感知信号/WIRを出力する。
【0093】
非活性化された感知信号WIRは遅延データ書込み命令D_WRITEとデータ読出し命令READとの間に1クロック信号周期tCK以上のギャップがあることを意味する。
【0094】
すなわち、データ書込み命令WRITEが非活性化された後、クロック信号の1周期tCK経過後にデータ読出し命令信号READが活性化されるので、書込み−読出し動作は1クロック信号周期tCKのギャップを有して連続的に行われる。
【0095】
従って、第4論理ゲート515は第1遅延回路505により所定時間tD遅延された第1遅延信号d1CKと第2論理ゲート513の出力信号とを論理積演算し、その結果を第5論理ゲート519に出力する。従って、第5論理ゲート519はクロック信号CKより所定時間tD1遅延されたタイミング制御信号pCDをカラムデコーダに出力する。
【0096】
この場合、遅延時間tD1とtD2との関係は数式3のように表現される。
【0097】
tD2=tD−tD1 … (数式3)
よって、CLが2クロック周期(2×tCK)であるSDRAMの最大動作周波数は数式4のように表現される。
【0098】
1/CK=2/(tD1+tCA) … (数式4)
よって、本発明の好適な実施の形態によるタイミング制御信号発生回路51を備えるカラム選択回路53、半導体メモリ装置または半導体メモリ装置の最大動作周波数は数式1にて表現される従来のカラム選択回路20を備える半導体メモリ装置の最大動作周波数より高くなる。
【0099】
図2及び図6を参照すると、本発明の好適な実施の形態によるカラム選択回路50を備える半導体メモリ装置の最大動作周波数は従来のカラム選択回路20を備える半導体メモリ装置の最大動作周波数と同じである。
【0100】
図4及び図7を参照すると、本発明の好適な実施の形態によるカラム選択回路50を備える半導体メモリ装置の最大動作周波数は数式1にて表現される従来のカラム選択回路20を備える半導体メモリ装置の最大動作周波数より高い。
【0101】
本発明は図面に示された一実施形態を参考に説明されたが、それは例示的なものに過ぎず、当業者であればこれらによって多様な変形及び均等な他の実施形態が可能であるという点を理解できよう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まるものである。
【0102】
【発明の効果】
前述の如く、本発明によるカラムデコーダ・イネーブルタイミングの制御方法は半導体メモリ装置の最大動作周波数を高める効果がある。
【0103】
本発明によるカラムデコーダ・イネーブルタイミング制御装置は最大動作周波数を高められる効果がある。
【図面の簡単な説明】
【図1】従来のDRAMの概略的なデータ入出力回路を示す。
【図2】従来のカラム選択回路のブロック図を示す。
【図3】データ書込み命令信号とデータ読出し命令信号との間にギャップがない場合のデータ入出力タイミング図である。
【図4】データ書込み命令信号とデータ読出し命令信号との間に1クロック信号周期のギャップがある場合のデータ入出力タイミング図である。
【図5】本発明の好適な実施の形態によるカラム選択回路のブロック図を示す。
【図6】本発明の好適な実施の形態によるデータ書込み命令信号とデータ読出し命令信号との間にギャップがない場合のデータ入出力タイミング図である。
【図7】データ書込み命令信号とデータ読出し命令信号との間に1クロック信号周期のギャップがある場合のデータ入出力タイミング図である。
【符号の説明】
50 カラム選択回路
51 タイミング制御信号発生回路
503 第1論理ゲート
509 第3遅延回路
511 感知回路
513 第2論理ゲート
515 第3論理ゲート
517 第4論理ゲート
519 第5論理ゲート
Claims (17)
- カラムデコーダ・イネーブルタイミングの制御方法において、
クロック信号に同期して活性化するデータ書込み信号とそれに続けてクロック信号に同期して活性化するデータ読出し信号との間における所定クロック数のギャップの有無を判断する段階と、
前記ギャップがある場合には、クロック信号をそのクロック信号の周期とは異なる第1時間遅延させたタイミング制御信号を発し、前記ギャップがない場合には、前記データ書込み信号が非活性化された直後に、前記クロック信号をそのクロック信号の周期とは異なる第2時間遅延させたタイミング制御信号を発する段階と、
前記タイミング制御信号に応じてカラムデコーダが活性化される段階と、
を含み、
前記第1時間は、前記第2時間よりも短いことを特徴とするカラムデコーダ・イネーブルタイミングの制御方法。 - 前記カラムデコーダが前記タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発する段階と、
前記カラム選択信号に応じて前記アドレスに対応するビットライン対のデータをデータ入出力ライン対に出力する段階と、
をさらに含むことを特徴とする請求項1に記載のカラムデコーダ・イネーブルタイミングの制御方法。 - カラムデコーダ・イネーブルタイミングの制御方法において、
クロック信号に同期して活性化するデータ書込み信号を前記クロック信号の1周期分遅延させる段階と、
遅延されたデータ書込み信号とクロック信号に同期して活性化するデータ読出し信号とが同時に活性化されるか否かを判断する段階と、
前記判断結果に基づいて、同時に活性化されない場合では、前記クロック信号をそのクロック信号の周期とは異なる第1時間遅延させたタイミング制御信号を発し、同時に活性化される場合では、前記データ書込み信号が非活性化された直後に、前記クロック信号をそのクロック信号の周期とは異なる第2時間遅延させた前記タイミング制御信号を発する段階と、
前記タイミング制御信号に応じてカラムデコーダが活性化される段階と、
を含み、
前記第1時間は、前記第2時間よりも短いことを特徴とするカラムデコーダ・イネーブルタイミングの制御方法。 - 前記カラムデコーダが前記タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発する段階と、
前記カラム選択信号に応じて前記アドレスに対応するビットライン対のデータをデータ入出力ライン対に出力する段階と、
をさらに含むことを特徴とする請求項3に記載のカラムデコーダ・イネーブルタイミングの制御方法。 - カラムデコーダ・イネーブルタイミングの制御方法において、
データ書込み信号がクロック信号に同期して非活性化された後でクロック信号の1周期経過後にデータ読出し信号がクロック信号に同期して活性化される場合では、前記クロック信号をそのクロック信号の周期とは異なる第1時間遅延させたタイミング制御信号を発し、前記データ書込み信号がクロック信号に同期して非活性化された後で前記クロック信号の1周期経過前にデータ読出し信号がクロック信号に同期して活性化される場合では、前記データ書込み信号が非活性化された直後に、前記クロック信号をそのクロック信号の周期とは異なる第2時間遅延させた前記タイミング制御信号を発する段階と、
前記タイミング制御信号に応じてカラムデコーダが活性化される段階と、
を含み、
前記第1時間は、前記第2時間よりも短いことを特徴とするカラムデコーダ・イネーブルタイミングの制御方法。 - 前記カラムデコーダが前記タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発する段階と、
前記カラム選択信号に応じて前記アドレスに対応するビットライン対のデータをデータ入出力ライン対に出力する段階と、
をさらに含むことを特徴とする請求項5に記載のカラムデコーダ・イネーブルタイミングの制御方法。 - 前記第2時間は前記データ入出力対を等化させるための時間より長いことを特徴とする請求項6に記載のカラムデコーダ・イネーブルタイミングの制御方法。
- カラムデコーダにおいて、
クロック信号に同期して活性化するデータ書込み信号とそれに続けてクロック信号に同期して活性化するデータ読出し信号との間に所定クロック数のギャップがある第1モードと、
前記データ書込み信号と前記データ読出し信号との間に所定クロック数のギャップのない第2モードと、
を有し、
前記第1モードでは、前記カラムデコーダは、受信されたクロック信号をそのクロック信号の周期とは異なる第1時間遅延させて発せられたタイミング制御信号に応じて活性化され、
前記第2モードでは、前記カラムデコーダは、前記データ書込み信号がクロック信号に同期して非活性化された直後に、前記クロック信号をそのクロック信号の周期とは異なる第2時間遅延させて発せられた前記タイミング制御信号に応じて活性化され、
前記第1時間は、前記第2時間よりも短いことを特徴とするカラムデコーダ。 - 前記所定クロック数のギャップの長さは、クロック信号の1周期であることを特徴とする請求項8に記載のカラムデコーダ。
- 前記カラムデコーダは前記タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発することを特徴とする請求項8に記載のカラムデコーダ。
- 請求項8乃至請求項10の何れか1項に記載のカラムデコーダと、
前記タイミング制御信号を発するタイミング制御信号発生回路と、
を備え、
前記タイミング制御信号発生回路は、クロック信号に同期して活性化するデータ書込み信号とそれに続けてクロック信号に同期して活性化するデータ読出し信号との間におけるギャップの有無により受信されたクロック信号を相異なる時間遅延させた前記タイミング制御信号を発することを特徴とする半導体メモリ装置。 - 前記ギャップのある場合では、前記タイミング制御信号発生回路は、前記クロック信号をそのクロック信号の周期とは異なる第1遅延時間遅延させた前記タイミング制御信号を発し、
前記ギャップのない場合では、前記タイミング制御信号発生回路は、前記データ書込み信号がクロック信号に同期して非活性化された直後に、前記クロック信号をそのクロック信号の周期とは異なる第2遅延時間させた前記タイミング制御信号を発し、
前記第1時間は、前記第2時間よりも短いことを特徴とする請求項11に記載の半導体メモリ装置。 - クロック信号及びデータ書込みイネーブル信号に応じて前記データ読出し信号または前記データ書込み信号を出力する命令レジスタをさらに備えることを特徴とする請求項11に記載の半導体メモリ装置。
- 請求項8乃至請求項10の何れか1項に記載のカラムデコーダと、
クロック信号に応じてデータ書込み信号を前記クロック信号の1周期分遅延させるための遅延回路と、
データ読出し信号と前記遅延回路の出力信号とを受信して制御信号を出力する第1制御回路と、
前記制御信号が活性化される場合では、受信された前記クロック信号をそのクロック信号の周期とは異なる第1時間遅延させた前記タイミング制御信号を発し、前記制御信号が非活性化される場合では、前記データ書込み信号が非活性化された直後に、前記クロック信号をそのクロック信号の周期とは異なる第2時間遅延させた前記タイミング制御信号を発する第2制御回路と、
を備え、
前記第1時間は、前記第2時間よりも短いことを特徴とする半導体メモリ装置。 - 前記遅延回路は前記クロック信号をクロック端子に入力して前記データ書込み信号を前記クロック信号の1周期分遅延させるためのDフリップフロップであることを特徴とする請求項14に記載の半導体メモリ装置。
- クロック信号及びデータ書込みイネーブル信号に応じて前記データ読出し信号または前記データ書込み信号を出力する命令レジスタをさらに備えることを特徴とする請求項14に記載の半導体メモリ装置。
- 請求項8乃至請求項10の何れか1項に記載のカラムデコーダと、
命令信号に応じてデータ読出し信号またはデータ書込み信号を出力する命令レジスタと、
前記データ読出し信号またはデータ書込み信号に応じて前記クロック信号を第1時間または第2時間遅延させた前記タイミング制御信号を出力する遅延回路と、
クロック信号をクロック端子に入力して前記データ書込み信号を前記クロック信号の1周期分遅延させるDフリップフロップと、
前記データ読出し信号と前記Dフリップフロップの出力信号とを受信して感知信号を出力する感知回路と、
前記感知信号が活性化されない場合では、前記クロック信号をそのクロック信号の周期とは異なる第1時間遅延させた前記タイミング制御信号を出力し、前記感知信号が活性化される場合では、前記データ書込み信号がクロック信号に同期して非活性化された直後に、前記クロック信号をそのクロック信号の周期とは異なる第2時間遅延させた前記タイミング制御信号を出力する出力回路と、
を備え、
前記第1時間は、前記第2時間よりも短いことを特徴とする半導体メモリ装置。
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