KR20130143029A - 박막 트랜지스터 기판 및 그 제조방법, 표시장치 - Google Patents

박막 트랜지스터 기판 및 그 제조방법, 표시장치 Download PDF

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KR20130143029A
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다다요시 미야모토
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샤프 가부시키가이샤
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Abstract

액티브 매트릭스 기판(20a)은, 절연기판(10a)과, 절연기판(10a) 상에 형성된 제 1 게이트 전극(11b)과, 제 1 채널영역(Ca)을 갖는 제 1 산화물 반도체층(13a)을 구비하는 제 1 박막 트랜지스터(5a)와, 절연기판(10a) 상에 형성되어 제 2 게이트 전극(11c)과, 제 2 채널영역(Cb)을 갖는 제 2 산화물 반도체층(13b)을 구비하는 제 2 박막 트랜지스터(5b)와, 제 1 산화물 반도체층(13a) 및 제 2 반도체층(13b)을 피복하는 제 2 게이트 절연막(17)을 구비한다. 그리고, 제 2 게이트 절연막(17) 상에, 제 2 게이트 절연막(17)을 개재하고, 제 1 채널영역(Ca) 및 제 2 채널영역(Cb)에 대향하여 배치된 제 3 게이트 전극(25)이 형성된다.

Description

박막 트랜지스터 기판 및 그 제조방법, 표시장치{THIN-FILM TRANSISTOR SUBSTRATE, METHOD FOR PRODUCING SAME, AND DISPLAY DEVICE}
본 발명은, 박막 트랜지스터 기판에 관하며, 특히, 산화물 반도체의 반도체층을 이용한 박막 트랜지스터 기판 및 그 제조방법, 표시장치에 관한 것이다.
액티브 매트릭스 기판에서는, 화상의 최소 단위인 각 화소마다, 스위칭 소자로서, 예를 들어, 박막 트랜지스터(Thin Film Transistor, 이하, "TFT"라고도 칭함)가 형성되어 있다.
또한, 최근, 액티브 매트릭스 기판에서는, 화상의 최소 단위인 각 화소의 스위칭 소자로서, 비정질 실리콘(amorphous silicon)의 반도체층을 이용한 종래의 박막 트랜지스터 대신에, 고속이동이 가능한 IGZO(In-Ga-Zn-O)계의 산화물 반도체막에 의해 형성된 산화물 반도체의 반도체층(이하, "산화물 반도체층"이라고도 칭함)을 이용한 TFT가 제안되고 있다.
보다 구체적으로는, 예를 들어, 절연기판 상에 형성된 제 1 게이트 전극과, 제 1 게이트 전극을 피복하도록 형성된 제 1 게이트 절연막과, 제 1 게이트 절연막 상에 제 1 게이트 전극에 겹쳐지도록 형성된 산화물 반도체층과, 산화물 반도체층 상에 접속된 소스전극 및 드레인 전극과, 산화물 반도체층을 피복하도록 형성된 제 2 게이트 절연막과, 제 2 게이트 절연막 상에 형성된 제 2 게이트 전극을 구비한 더블 게이트 구조를 갖는 TFT가 개시되어 있다(예를 들어, 특허문헌 1 참조).
특허문헌 1 : 일본 특허공개 2009-176865호 공보
여기서, 일반적인 주변회로 일체형 표시장치에 있어서는, 예를 들어, 화소의 스위칭 소자에 이용되는 리크전류가 낮은 박막 트랜지스터와, 주변회로에 이용되는 임계값 전압이 낮고, 고속구동이 가능한 박막 트랜지스터가 요구된다.
또한, 복수의 박막 트랜지스터를 사용하여 주변회로를 제작하는 경우, 고속구동의 관점에서, n형 채널과 p형 채널의 양쪽이 필요한 CMOS 인버터나, 인버터를 구성하는 2개의 박막 트랜지스터의 임계값 전압의 차가 큰 인핸스먼트 디플리션(enhancement depletion, E/D) 인버터가 널리 사용되고 있으나, 비정질 IGZO 등의 고속이동 산화물 반도체는, 그 대부분이 n형(전자(電子)) 전도(傳導)이며, 도핑(doping)에 의해서도 p형(홀) 전도화하지 않으므로, CMOS 회로구성을 사용할 수 없다.
따라서, 고속이동 산화물 반도체를 사용한 회로에 있어서는, CMOS 인버터 회로를 이용할 수 없다는 과제가 있고, 각 박막 트랜지스터의 임계값 전압을 독립하여 제어하며, 또한 고속동작이 가능한 E/D 인버터 회로의 제작이 필요하게 된다.
그러나, 상기 특허문헌 1에 기재한 TFT에 있어서는, 더블 게이트 구동(제 1 게이트 전극 및 제 2 게이트 전극에 동일 전위를 인가하여 구동)을 행하고 있어, 험프(hump)억제는 실현할 수 있으나, 상기 더블 게이트 구조를 갖는 박막 트랜지스터를 2개 사용하여 인버터를 제작한 경우라도, 인버터를 구성하는 2개의 박막 트랜지스터 각각의 임계값 전압을 독립하여 제어하는 것이 곤란하다. 따라서, 2개의 박막 트랜지스터의 임계값 전압을 다르게 할 수 없고, 2개의 박막 트랜지스터의 임계값 전압의 차를 충분히 크게 할 수 없다는 문제가 있었다.
그래서, 본 발명은, 상술한 문제를 감안하여 이루어진 것이며, 간단한 구성으로, 임계값 전압이 다른 복수의 박막 트랜지스터를 형성할 수 있는 박막 트랜지스터 기판 및 그 제조방법, 표시장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 박막 트랜지스터 기판은, 절연기판과, 절연기판 상에 형성된 제 1 게이트 전극과, 제 1 게이트 전극 상에 형성되어, 제 1 채널영역을 갖는 제 1 반도체층을 구비하는 제 1 박막 트랜지스터와, 절연기판 상에 형성된 제 2 게이트 전극과, 제 2 게이트 전극 상에 형성되어, 제 2 채널영역을 갖는 제 2 반도체층을 구비하는 제 2 박막 트랜지스터와, 제 1 반도체층 및 제 2 반도체층을 피복하는 절연막을 구비하고, 절연막 상에 형성되어, 절연막을 개재하고, 제 1 채널영역 및 제 2 채널영역 중의 적어도 한쪽에 대향하여 배치된 제 3 게이트 전극을 구비하는 것을 특징으로 한다.
동 구성에 의하면, 제 3 게이트 전극에 접속하는 배선(전원용 배선)의 전위량을 제어함으로써, 제 1 박막 트랜지스터와 제 2 박막 트랜지스터의 임계값 전압을 제어할 수 있으므로, 제 1 박막 트랜지스터와 제 2 박막 트랜지스터의 임계값 전압을 다르게 하는 것이 가능해진다. 따라서, 2개의 박막 트랜지스터의 임계값 전압의 차를 충분히 크게 하는 것이 가능해지므로, 간단한 구성으로, 임계값 전압이 다른 제 1 박막 트랜지스터와 제 2 박막 트랜지스터로 이루어진 박막 트랜지스터(즉, E/D 인버터)를 구비하는 박막 트랜지스터 기판을 용이하게 제작하는 것이 가능해진다.
또한, 제 3 게이트 전극이 노이즈 실드(noise shield)용 전극으로서 작용하므로, 제 1 및 제 2 박막 트랜지스터에 있어서, 노이즈를 효과적으로 억제할 수 있다. 따라서, 예를 들어, 제 1 및 제 2 박막 트랜지스터 각각에 형성된 소스전극 및 드레인 전극의 전압을 안정되게 하는 것이 가능해진다.
또, 본 발명의 박막 트랜지스터 기판에 있어서는, 제 3 게이트 전극이, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 함유하는 인듐주석산화물(ITSO), 산화인듐(In2O3), 산화주석(SnO2), 및 산화아연(ZnO)으로 이루어진 군으로부터 선택되는 적어도 1종의 금속산화물에 의해 형성되는 것이 바람직하다.
동 구성에 의하면, 인듐주석산화물(ITO) 등의 투명한 금속 산화물을 사용하므로, 설계 레이아웃을 행할 시, 제 3 게이트 전극의 배선 배치에 의한 화소의 개구율(開口率) 저하가 발생하는 일 없이, 자유도 높은 설계를 행할 수 있다.
또한, 본 발명의 박막 트랜지스터 기판에 있어서는, 제 1 반도체층과 제 2 반도체층이, 산화물 반도체층인 것이 바람직하다.
동 구성에 의하면, 비정질 실리콘을 반도체층에 사용한 박막 트랜지스터에 비해, 전자 이동도가 크고, 또한 저온 프로세스가 가능한 박막 트랜지스터를 형성할 수 있다.
또, 본 발명의 박막 트랜지스터 기판에 있어서는, 산화물 반도체층이, 인듐(In), 갈륨(Ga), 알루미늄(Al), 구리(Cu) 및 아연(Zn)으로 이루어진 군으로부터 선택되는 적어도 1종을 함유하는 금속 산화물로 이루어지는 것이 바람직하다.
동 구성에 의하면, 이들의 재료로 이루어진 산화물 반도체층은, 비정질이라도 이동도가 높으므로, 스위칭 소자의 온(ON) 저항을 크게 할 수 있다.
또한, 본 발명의 박막 트랜지스터 기판에 있어서는, 산화물 반도체층이, 산화인듐갈륨아연(IGZO)으로 이루어지는 것이 바람직하다.
동 구성에 의하면, 박막 트랜지스터에 있어서, 고이동도, 저오프(OFF) 전류의 양호한 특성을 얻을 수 있다.
또, 본 발명의 박막 트랜지스터 기판에 있어서는, 제 1 반도체층과 제 2 반도체층이, 실리콘계 반도체층인 것이 바람직하다.
또한, 본 발명의 박막 트랜지스터 기판에 있어서는, 절연기판 상에 형성된 제 3 박막 트랜지스터와, 절연막 상에 형성되어, 제 3 박막 트랜지스터의 보조용량을 구성하는 투명전극을 추가로 구비하고, 제 3 게이트 전극과 투명전극이 동일 재료에 의해 형성되어도 된다.
동 구성에 의하면, 제 3 게이트 전극과 투명전극이 동일 재료에 의해 형성되므로, 제 3 게이트 전극과 투명전극을 동일 재료에 의해 동시에 형성하는 것이 가능해진다. 따라서, 박막 트랜지스터 기판의 제조공정이 간소화되고, 코스트 다운을 도모할 수 있다.
또, 본 발명의 박막 트랜지스터 기판은, 간단한 구성으로, 임계값 전압이 다른 제 1 박막 트랜지스터와 제 2 박막 트랜지스터로 이루어진 박막 트랜지스터(즉, E/D 인버터)를 구비하는 박막 트랜지스터 기판을, 용이하게 제작할 수 있는 우수한 특성을 구비한다. 따라서, 본 발명의 박막 트랜지스터 기판은, 박막 트랜지스터 기판과, 박막 트랜지스터 기판에 대향하여 배치된 대향기판과, 박막 트랜지스터 기판 및 대향기판 사이에 형성된 표시 매체층을 구비하는 표시장치에 적합하게 사용할 수 있다. 또한, 본 발명의 표시장치는, 표시 매체층이 액정층인 표시장치에 적합하게 사용할 수 있다.
본 발명의 박막 트랜지스터 기판의 제조방법은, 절연기판과, 절연기판 상에 형성된 제 1 게이트 전극과, 제 1 게이트 전극 상에 형성되어, 제 1 채널영역을 갖는 제 1 반도체층을 구비하는 제 1 박막 트랜지스터와, 절연기판 상에 형성된 제 2 게이트 전극과, 제 2 게이트 전극 상에 형성되어, 제 2 채널영역을 갖는 제 2 반도체층을 구비하는 제 2 박막 트랜지스터와, 제 1 반도체층, 및 제 2 반도체층을 피복하는 절연막을 구비한 박막 트랜지스터 기판의 제조방법에 있어서, 절연기판 상에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 제 1 및 제 2 게이트 전극 형성공정과, 제 1 게이트 전극 상에 제 1 반도체층을 형성하고, 제 2 게이트 전극 상에 제 2 반도체층을 형성하는 반도체층 형성공정과, 제 1 반도체층, 및 제 2 반도체층을 피복하도록, 절연막을 형성하는 절연막 형성공정과, 절연막 상에, 제 1 채널영역 및 제 2 채널영역 중의 적어도 한쪽에 대향하여 배치되도록, 제 3 게이트 전극을 형성하는 제 3 게이트 전극 형성공정을 적어도 구비하는 것을 특징으로 한다.
동 구성에 의하면, 제 3 게이트 전극에 접속하는 배선(전원용 배선)의 전위량을 제어함으로써, 제 1 박막 트랜지스터와 제 2 박막 트랜지스터의 임계값 전압을 제어할 수 있으므로, 제 1 박막 트랜지스터와 제 2 박막 트랜지스터의 임계값 전압을 다르게 하는 것이 가능해지는 박막 트랜지스터 기판을 제작할 수 있다. 따라서, 2개의 박막 트랜지스터의 임계값 전압의 차를 충분히 크게 하는 것이 가능해지므로, 간단한 구성으로, 임계값 전압이 다른 제 1 박막 트랜지스터와 제 2 박막 트랜지스터로 이루어지는 박막 트랜지스터(즉, E/D 인버터)를 구비하는 박막 트랜지스터 기판을 용이하게 제작하는 것이 가능해진다.
또, 제 3 게이트 전극이 노이즈 실드용 전극으로서 작용하므로, 제 1 및 제 2 박막 트랜지스터에 있어서, 노이즈를 효과적으로 억제할 수 있다. 따라서, 예를 들어, 제 1 및 제 2 박막 트랜지스터 각각에 형성된 소스전극 및 드레인 전극의 전압을 안정되게 하는 것이 가능한 박막 트랜지스터 기판을 제작할 수 있다.
또한, 본 발명의 박막 트랜지스터 기판의 제조방법에 있어서, 박막 트랜지스터 기판은, 절연기판 상에 형성된 제 3 박막 트랜지스터 기판을 추가로 구비하고, 제 3 게이트 전극 형성공정에 있어서, 제 3 게이트 전극과 제 3 박막 트랜지스터의 보조용량을 구성하는 투명전극을 동일 재료에 의해 동시에 형성하여도 된다.
동 구성에 의하면, 제 3 게이트 전극과 투명전극을 동일 재료에 의해 동시에 형성할 수 있으므로, 제조공정이 간소화되고, 코스트 다운을 도모할 수 있다.
본 발명에 의하면, 간단한 구성으로 임계값 전압이 다른 복수의 박막 트랜지스터를 구비하는 박막 트랜지스터를 용이하게 제작하는 것이 가능해진다.
도 1은, 본 발명의 실시형태에 관한 박막 트랜지스터를 구비하는 액티브 매트릭스 기판(박막 트랜지스터 기판)을 갖는 액정표시장치의 단면도이다
도 2는, 본 발명의 실시형태에 관한 박막 트랜지스터를 구비하는 액티브 매트릭스 기판의 평면도이다.
도 3은, 본 발명의 실시형태에 관한 박막 트랜지스터를 구비하는 액티브 매트릭스 기판의 평면도이다.
도 4는, 본 발명의 실시형태에 관한 액티브 매트릭스 기판의 단면도이다.
도 5는, 본 발명의 실시형태에 관한 박막 트랜지스터를 설명하기 위한 회로도이다.
도 6은, 본 발명의 실시형태에 관한 박막 트랜지스터, 및 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 설명도이다.
도 7은, 본 발명의 실시형태에 관한 박막 트랜지스터, 및 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 설명도이다.
도 8은, 본 발명의 실시형태에 관한 박막 트랜지스터, 및 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 설명도이다.
도 9는, 본 발명의 실시형태에 관한 박막 트랜지스터, 및 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 설명도이다.
도 10은, 본 발명의 실시형태에 관한 박막 트랜지스터, 및 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 설명도이다.
도 11은, 본 발명의 실시형태에 관한 박막 트랜지스터, 및 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 설명도이다.
도 12는, 본 발명의 실시형태에 관한 박막 트랜지스터, 및 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 설명도이다.
도 13은, 본 발명의 실시형태에 관한 박막 트랜지스터, 및 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 설명도이다.
도 14는, 대향기판의 제조공정을 단면으로 나타내는 설명도이다.
도 15는, 본 발명의 실시형태에 관한 박막 트랜지스터의 변형예를 나타내는 단면도이다.
도 16은, 도 15에 나타내는 박막 트랜지스터를 설명하기 위한 회로도이다.
이하, 본 발명의 실시형태에 대해, 도면을 참조하면서 상세히 설명한다. 그리고, 본 발명은 이하의 실시형태에 한정되는 것은 아니다.
도 1은, 본 발명의 실시형태에 관한 박막 트랜지스터를 구비하는 액티브 매트릭스 기판(박막 트랜지스터 기판)을 갖는 액정표시장치의 단면도이고, 도 2는, 본 발명의 실시형태에 관한 박막 트랜지스터를 구비하는 액티브 매트릭스 기판의 평면도이다. 또, 도 3은, 본 발명의 실시형태에 관한 박막 트랜지스터를 구비하는 액티브 매트릭스 기판의 평면도이고, 도 4는, 본 발명의 실시형태에 관한 액티브 매트릭스 기판의 단면도이다.
액정표시장치(50)는, 도 1에 나타내듯이, 서로 대향하도록 형성된 액티브 매트릭스 기판(20a) 및 대향기판(30)과, 액티브 매트릭스 기판(20a) 및 대향기판(30) 사이에 형성된 표시 매체층인 액정층(40)을 구비한다. 또, 액정표시장치(50)는, 액티브 매트릭스 기판(20a) 및 대향기판(30)을 서로 접착시킴과 동시에, 액티브 매트릭스 기판(20a) 및 대향기판(30) 사이에 액정층(40)을 봉입(封入)하기 위해 틀형상으로 형성된 씰재(35)를 구비한다.
또, 액정표시장치(50)에서는, 도 1∼도 3에 나타내듯이, 복수의 화소 등으로 구성되고, 씰재(35) 내측 부분에 화상표시를 행하는 표시영역(D)이 규정되며, 또한, 액티브 매트릭스 기판(20a)의 대향기판(30)으로부터 돌출하는 부분에 구동회로 영역(단자영역)(T)이 규정된다. 이 구동회로 영역(T)은, 도 2, 도 3에 나타내듯이 표시영역(D)의 주변에 형성된다.
또한, 구동회로 영역(T)에는, 게이트 드라이버 영역(Tg)과 소스 드라이버 영역(Ts)이 형성된다. 그리고, 게이트 드라이버 영역(Tg)에는, 표시영역(D)의 주사배선(11a)을 구동하는 게이트 드라이버(26)가 형성되고, 소스 드라이버 영역(Ts)에는, 표시영역(D)의 신호배선(소스배선)(16a)을 구동하는 소스 드라이버(27)가 형성된다.
액티브 매트릭스 기판(20a)은, 도 3, 도 4에 나타내듯이, 절연기판(10a)과 표시영역(D)에 있어서, 절연기판(10a) 상에 서로 평행으로 연장되도록 형성된 복수의 주사배선(11a)과, 절연기판(10a) 상에 서로 평행으로 연장되도록 형성된 복수의 신호배선(16a)을 구비한다.
또, 액티브 매트릭스 기판(20a)은, 박막 트랜지스터(5)를 구비하고, 이 박막 트랜지스터(5)는, 도 4에 나타내듯이, 구동회로(즉, 게이트 드라이버(26))의 능동소자이며, 절연기판(10a) 상에 형성된 제 1 박막 트랜지스터(5a) 및 제 2 박막 트랜지스터(5b)와, 화소의 스위칭 소자이고, 절연기판(10a) 상에 형성된 제 3 박막 트랜지스터(5c)에 의해 구성된다.
또한, 액티브 매트릭스 기판(20a)은, 도 4에 나타내듯이, 제 1 박막 트랜지스터(5a), 제 2 박막 트랜지스터(5b), 및 제 3 박막 트랜지스터(5c)를 피복하도록 형성된 제 2 게이트 절연막(17)과, 제 2 게이트 절연막(17)을 피복하도록 형성된 평탄화막(18)을 구비한다. 또, 액티브 매트릭스 기판(20a)은, 평탄화막(18) 표면 상에 형성되고, 인듐주석산화물(ITO) 등에 의해 형성된 투명전극(28)과, 투명전극(28)의 표면 상에 형성된 층간 절연막(42)과, 층간 절연막(42) 상에 매트릭스형으로 형성되고, 제 3 박막 트랜지스터(5c)에 접속된 복수의 화소전극(19a)과, 각 화소전극(19a)을 피복하도록 형성된 배향막(配向膜)(도시 않음)을 구비한다.
그리고, 본 실시형태에 있어서는, 제 3 박막 트랜지스터(5c)에서, 상술한 투명전극(28)과 화소전극(19a)에 의해 보조용량이 형성되는 구조(스택(stack) 구조)가 채용된다.
주사배선(11a)은, 도 3에 나타내듯이, 구동회로 영역(T)의 게이트 드라이버 영역(Tg)으로 인출되고, 이 게이트 드라이버 영역(Tg)에서, 게이트 단자(19b)에 접속된다.
또, 신호배선(16a)은, 도 3에 나타내듯이, 구동회로 영역(T)의 소스 드라이버 영역(Ts)에 중계용 배선으로서 인출되고, 이 소스 드라이버 영역(Ts)에서, 소스단자(19c)에 접속된다.
제 1 박막 트랜지스터(5a)는, 도 4에 나타내듯이, 절연기판(10a) 상에 형성된 제 1 게이트 전극(11b)과, 제 1 게이트 전극(11b)을 피복하도록 형성된 제 1 게이트 절연막(12)과, 제 1 게이트 절연막(12) 상에서 제 1 게이트 전극(11b)에 겹쳐지도록 섬형상으로 형성된 제 1 채널영역(Ca)을 갖는 제 1 산화물 반도체층(13a)을 구비한다. 또, 제 1 박막 트랜지스터(5a)는, 제 1 산화물 반도체층(13a) 상에서 제 1 게이트 전극(11b)에 겹쳐짐과 동시에 제 1 채널영역(Ca)을 사이에 두고 서로 대치(對峙)하도록 형성된 소스전극(16aa) 및 드레인 전극(16b)을 구비한다.
또한, 마찬가지로, 제 2 박막 트랜지스터(5b)는, 도 4에 나타내듯이, 절연기판(10a) 상에 형성된 제 2 게이트 전극(11c)과, 제 2 게이트 전극(11c)을 피복하도록 형성된 제 1 게이트 절연막(12)과, 제 1 게이트 절연막(12) 상에서 제 2 게이트 전극(11c)에 겹쳐지도록 섬형상으로 형성된 제 2 채널(Cb)을 갖는 제 2 산화물 반도체층(13b)을 구비한다. 또, 제 2 박막 트랜지스터(5b)는, 제 2 산화물 반도체층(13b) 상에서 제 2 게이트 전극(11c)에 겹쳐짐과 동시에 제 2 채널영역(Cb)을 사이에 두고 서로 대치하도록 형성된 소스전극(16aa) 및 드레인 전극(16b)을 구비한다.
또, 제 3 박막 트랜지스터(5c)는, 보텀 게이트 구조를 가지며, 도 4에 나타내듯이, 절연기판(10a) 상에 형성된 제 4 게이트 전극(11d)과, 제 4 게이트 전극(11d)을 피복하도록 형성된 제 1 게이트 절연막(12)과, 제 1 게이트 절연막(12) 상에서 제 4 게이트 전극(11d)에 겹쳐지도록 섬형상으로 형성된 제 3 채널영역(Cc)을 갖는 제 3 산화물 반도체층(13c)을 구비한다. 또한, 제 3 박막 트랜지스터(5c)는, 제 3 산화물 반도체층(13c) 상에서 제 4 게이트 전극(11d)에 겹쳐짐과 동시에 제 3 채널영역(Cc)을 사이에 두고 서로 대치하도록 형성된 소스전극(16aa) 및 드레인 전극(16b)을 구비한다.
제 1∼제 3 산화물 반도체층(13a, 13b, 13c)은, 예를 들어, 산화인듐갈륨아연(IGZO) 등으로 이루어진 산화물 반도체막에 의해 형성된다.
그리고, 소스전극(16aa)은, 신호배선(16a)이 측방으로 돌출한 부분이며, 도 4에 나타내듯이, 제 1 도전층(14a) 및 제 2 도전층(15a)의 적층막에 의해 구성된다. 또, 드레인 전극(16b)은, 도 4에 나타내듯이, 제 1 도전층(14b) 및 제 2 도전층(15b)의 적층막에 의해 구성된다.
그리고, 제 3 박막 트랜지스터(5c)를 구성하는 드레인 전극(16b)은, 제 2 게이트 절연막(17), 평탄화막(18), 및 층간 절연막(42)의 적층막에 형성된 콘택트 홀(Cd)을 통해 화소전극(19a)에 접속된다.
대향기판은, 후술하는 도 14(c)에 나타내듯이, 절연기판(10b)과, 절연기판(10b) 상에 격자상으로 형성된 블랙 매트릭스(21) 그리고 블랙 매트릭스(21)의 각 격자 사이에 각각 형성된 적색층, 녹색층 및 청색층 등의 착색층(22)을 갖는 컬러필터층을 구비한다. 또, 대향기판(30)은, 이 컬러필터층을 피복하도록 형성된 공통전극(23)과, 공통전극(23) 상에 형성된 포토 스페이서(photo spacer)(24)와, 공통전극(23)을 피복하도록 형성된 배향막(도시 않음)을 구비한다.
액정층(40)은, 예를 들어, 전기광학 특성을 갖는 네마틱(nematic) 액정재료 등에 의해 구성된다.
상기 구성의 액정표시장치(50)는, 각 화소에 있어서, 게이트 드라이버(26)로부터 게이트 신호가 주사배선(11a)을 통해 제 4 게이트 전극(11d)에 보내져, 제 3 박막 트랜지스터(5c)가 온(ON) 상태가 된 때에, 소스 드라이버(27)로부터 소스신호가 신호배선(16a)을 통해 소스전극(16aa)에 보내져, 제 3 산화물 반도체층(13c) 및 드레인 전극(16b)을 개재하고, 화소전극(19a)에 소정의 전하가 기록된다.
이 때, 액티브 매트릭스 기판(20a)의 각 화소전극(19a)과 대향기판(30)의 공통전극(23)과의 사이에 전위차가 발생하고, 액정층(40), 즉, 각 화소의 액정용량, 및 그 액정용량에 병렬로 접속된 보조용량에 소정의 전압이 인가된다.
그리고, 액정표시장치(50)에서는, 각 화소에 있어서, 액정층(40)에 인가하는 전압의 크기에 따라 액정층(40)의 배향상태를 바꿈으로써, 액정층(40)의 광투과율을 조정하여 화상이 표시된다.
여기서, 본 실시형태에 있어서는, 도 4에 나타내듯이, 구동회로(즉, 게이트 드라이버(26), 또는 소스 드라이버(27))의 능동소자로서 기능하는 제 1 박막 트랜지스터(5a)에 있어서, 제 1 산화물 반도체층(13a)의 제 1 채널영역(Ca)의 상방에, 투명전극에 의해 구성된 제 3 게이트 전극(25)이 형성되는 점에 특징이 있다. 또, 구동회로(즉, 게이트 드라이버(26), 또는 소스 드라이버(27))의 능동소자로서 기능하는 제 2 박막 트랜지스터(5b)에 있어서, 제 2 산화물 반도체층(13b)의 제 2 채널영역(Cb) 상방에, 투명전극에 의해 구성된 제 3 게이트 전극(25)이 형성되는 점에 특징이 있다.
보다 구체적으로는, 도 4에 나타내듯이, 제 1 및 제 2 박막 트랜지스터(5a, 5b)의 각각에 있어서, 제 3 게이트 전극(25)은, 제 2 게이트 절연막(17)을 개재하고, 제 1 및 제 2 산화물 반도체층(13a, 13b)의 채널영역(Ca, Cb)에 대향하여 배치된다.
이와 같은 구성에 의해, 접지(接地)하는 배선(전원용 배선)의 전위량을 제어함으로써, 제 1 박막 트랜지스터(5a)와 제 2 박막 트랜지스터(5b)의 임계값 전압을 제어하고, 제 1 박막 트랜지스터(5a)와 제 2 박막 트랜지스터(5b)의 임계값 전압을 다르게 하는 것이 가능해진다. 그 결과, 제 1 박막 트랜지스터(5a)와 제 2 박막 트랜지스터(5b) 사이의 임계값 전압의 차를 충분히 크게 하는 것이 가능해진다.
보다 구체적으로는, 예를 들어, 도 5에 나타내듯이, 제 1 박막 트랜지스터(5a)의 제 3 게이트 전극(25)을 전위(Vss)의 배선(31)에 접속함과 동시에, 제 2 박막 트랜지스터(5b)의 제 3 게이트 전극(25)을, 배선(31)의 전위와는 다른 전위(Vdd)를 갖는 배선(32)에 접속함으로써, 제 1 박막 트랜지스터(5a)와 제 2 박막 트랜지스터(5b)의 임계값 전압을 제어하는 것이 가능해지고, 제 1 박막 트랜지스터(5a)와 제 2 박막 트랜지스터(5b)의 임계값 전압을 다르게 하는 것이 가능해진다.
그 결과, 간단한 구성으로, 임계값 전압이 다른 제 1 박막 트랜지스터(5a)와 제 2 박막 트랜지스터(5b)로 이루어진 박막 트랜지스터(즉, E/D 인버터)를 구비하는 액티브 매트릭스 기판(20a)을 용이하게 제작할 수 있다.
또한, 제 3 게이트 전극(25)이, 노이스 실드용 전극으로서 작용하므로, 제 1 및 제 2 박막 트랜지스터(5a, 5b)에 있어서, 노이즈를 효과적으로 억제할 수 있고, 소스전극(16aa) 및 드레인 전극(16b)의 전압을 안정되게 하는 것이 가능해진다.
또, 상기 종래 기술에 있어서는, 제 2 게이트 전극이 몰리부덴(Mo)에 의해 형성되며, 투명전극을 형성하는 인듐주석산화물(ITO)과는 다른 재료에 의해 형성되므로, 상술한 스택 구조를 채용할 때에, 제 2 게이트 전극과 투명전극을 동일 재료에 의해 동시에 형성할 수 없다.
한편, 본 실시형태에 있어서는, 제 3 게이트 전극(25)과, 보조용량을 구성하는 투명전극(28)을 동일 재료에 의해 동시에 형성하는 것이 가능해지므로, 제조공정이 간소화되어, 코스트 다운을 도모할 수 있다.
여기서, 제 3 게이트 전극(25) 및 상술한 투명전극(28)을 형성하는 재료로는, 상술한 인듐주석산화물(ITO) 외에, 예를 들어, 인듐아연산화물(IZO), 산화규소를 함유하는 인듐주석산화물(ITSO), 산화인듐(In2O3), 산화주석(SnO2), 및 산화아연(ZnO) 등의 투광성을 갖는 금속 산화물을 사용할 수 있다.
그리고, 본 실시형태에 있어서는, 제 1 박막 트랜지스터(5a)가, 임계값 전압이 높은 인핸스먼트(enhancement)형의 박막 트랜지스터로서 사용되고, 또, 제 2 박막 트랜지스터(5b)가, 임계값 전압이 낮은 디플리션(depletion)형의 박막 트랜지스터로서 사용된다. 그리고 이들 제 1 및 제 2 박막 트랜지스터(5a, 5b)에 의해, 임계값 전압의 차가 큰 인핸스먼트 디플리션(E/D) 인버터가 구성된다.
또, 제 3 박막 트랜지스터(5c)가, 임계값 전압이 높고, 리크전류가 낮은 인핸스먼트형 박막 트랜지스터로서 화소의 스위칭 소자에 사용된다.
다음에, 본 실시형태의 액정표시장치(50)의 제조방법의 일례에 대해 도 6∼도 14를 이용하여 설명한다. 도 6∼도 13은, 박막 트랜지스터, 및 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 설명도이고, 도 14는, 대향기판의 제조공정을 단면으로 나타내는 설명도이다. 그리고, 본 실시형태의 제조방법은, 박막 트랜지스터 및 액티브 매트릭스 기판 제작공정, 대향기판 제작공정 및 액정 주입공정을 구비한다.
먼저, 박막 트랜지스터 및 액티브 매트릭스 기판 제작공정에 대해 설명한다.
<제 1 및 제 2 게이트 전극 형성공정>
먼저, 유리기판, 실리콘 기판, 내열성을 갖는 플라스틱 기판 등의 절연기판(10a)의 기판 전체에, 스퍼터링법에 의해, 예를 들어, 몰리부덴막(두께 150㎚ 정도) 등을 성막(成膜)한다. 그 후, 이 몰리부덴막에 대해, 포토리소 그래피(photolithography), ? 에칭(wet etching) 및 레지스트(resist) 박리 세척을 행함으로써, 도 6에 나타내듯이, 절연기판(10a) 상에 제 1 게이트 전극(11b)과 제 2 게이트 전극(11c)을 형성한다. 그리고, 제 1 게이트 전극(11b) 및 제 2 게이트 전극(11c)의 형성과 동시에, 제 4 게이트 전극(11d), 주사(走査)배선(11a) 및 신호배선(16a)을 형성한다.
또, 본 실시형태에서는, 제 1 게이트 전극(11b), 제 2 게이트 전극(11c), 및 제 4 게이트 전극(11d)을 구성하는 금속막으로서, 단층(單層)구조의 몰리부덴막을 예시했으나, 예를 들어, 알루미늄막, 텅스텐막, 탄탈막, 크롬막, 티타늄막, 구리막 등의 금속막, 또는, 이들의 합금막이나 금속 질화물에 의한 막에 의해, 이들의 게이트 전극(11)을, 50㎚∼300㎚의 두께로 형성하는 구성으로 하여도 된다.
또, 상기 플라스틱 기판을 형성하는 재료로는, 예를 들어, 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate) 수지, 폴리에틸렌 나프탈레이트(polyethylenenaphthalate) 수지, 폴리에테르설폰(polyethersulfone) 수지, 아크릴 수지, 및 폴리이미드 수지를 사용할 수 있다.
<제 1 게이트 절연막 형성공정>
계속해서, 제 1 게이트 전극(11b), 제 2 게이트 전극(11c), 및 제 4 게이트 전극(11d)이 형성된 기판 전체에, CVD법에 의해, 예를 들어, 질화 실리콘막(두께 200㎚~500㎚ 정도)을 성막하고, 도 7에 나타내듯이, 제 1 게이트 전극(11b), 제 2 게이트 전극(11c), 및 제 4 게이트 전극(11d)을 피복하도록 제 1 게이트 절연막(12)을 형성한다.
그리고, 제 1 게이트 절연막(12)을 2층의 적층구조로 형성하는 구성으로 하여도 된다. 이 경우, 상술한 질화 실리콘막(SiNx) 이외에, 예를 들어, 산화 실리콘막(SiOx), 산화질화 실리콘막(SiOxNy, x＞y), 질화산화 실리콘막(SiNxOy, x＞y) 등을 사용할 수 있다.
또, 절연기판(10a)으로부터의 불순물 등의 확산방지 관점에서, 하층측의 게이트 절연막에, 질화 실리콘막, 또는 질화산화 실리콘막을 사용함과 동시에, 상층측의 게이트 절연막에, 산화 실리콘막, 또는 산화질화 실리콘막을 사용하는 구성으로 하는 것이 바람직하다.
예를 들어, 하층측의 게이트 절연막에, SiH4와 NH3을 반응가스로써 막 두께 100㎚∼200㎚의 질화 실리콘막을 형성함과 동시에, 상층측의 게이트 절연막에, N2O, SiH4를 반응가스로써 막 두께 50㎚~100㎚의 산화 실리콘막을 형성할 수 있다.
또한, 낮은 성막온도에 의해, 게이트 리크 전류가 적은 치밀한 제 1 게이트 절연막(12)을 형성하는 관점에서, 아르곤 가스 등의 희(希)가스를 반응가스 중에 함유시켜 절연막 중에 혼입시키는 것이 바람직하다.
<산화물 반도체층 형성공정>
그 후, 스퍼터링법에 의해, 예를 들어, IGZO계의 산화물 반도체막(두께 30㎚~100㎚ 정도)을 성막하고, 그 후, 이 산화물 반도체막에 대해, 포토리소 그래피, ? 에칭 및 레지스트의 박리 세척을 행함으로써, 도 7에 나타내듯이, 제 1 게이트 전극(11b), 제 2 게이트 전극(11c), 및 제 4 게이트 전극(11d) 상에, 제 1∼제 3 산화물 반도체층(13a, 13b, 13c)을 형성한다.
<소스 드레인 형성공정>
또한, 제 1∼제 3 산화물 반도체층(13a, 13b, 13c)이 형성된 기판 전체에, 스퍼터링법에 의해, 예를 들어, 티타늄막(두께 30㎚~150㎚) 및 구리막(두께 50㎚~400㎚ 정도) 등을 차례로 성막한다. 그 후, 이 구리막에 대해 포토리소 그래피 및 ? 에칭을 행함과 동시에, 이 티타늄막에 대해 드라이 에칭(dry etching), 그리고 레지스트 박리 세척을 행함으로써, 도 8에 나타내듯이, 신호배선(16a)(도 3 참조), 소스전극(16aa), 및 드레인 전극(16b)을 형성한다.
이 때, 제 1 산화물 반도체층(13a)의 제 1 채널영역(Ca), 제 2 산화물 반도체층(13b)의 제 2 채널영역(Cb), 및 제 3 산화물 반도체층(13c)의 제 3 채널영역(Cc)을 노출시킨다.
또, 도 8에 나타내듯이, 제 1 박막 트랜지스터(5a)에 있어서, 소스전극(16aa) 및 드레인 전극(16b)은, 제 1 채널영역(Ca)을 사이에 두고 서로 대치하도록 형성된다.
또한, 마찬가지로, 도 8에 나타내듯이, 제 2 박막 트랜지스터(5b)에 있어서, 소스전극(16aa) 및 드레인 전극(16b)은, 제 2 채널영역(Cb)을 사이에 두고 서로 대치하도록 형성된다.
또, 마찬가지로, 도 8에 나타내듯이, 제 3 박막 트랜지스터(5c)에 있어서, 소스전극(16aa) 및 드레인 전극(16b)은, 제 3 채널영역(Cc)을 사이에 두고 서로 대치하도록 형성된다.
그리고, 본 실시형태에서는, 소스전극(16aa) 및 드레인 전극(16b)을 구성하는 금속막으로서, 적층구조의 티타늄막 및 구리막을 예시했으나, 예를 들어, 알루미늄막, 텅스텐막, 탄탈막, 크롬막 등의 금속막, 또는, 이들의 합금막이나 금속 질화물에 의한 막에 의해 소스전극(16aa) 및 드레인 전극(16b)을 형성하는 구성으로 하여도 된다.
또, 도전성 재료로서, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 함유하는 인듐주석산화물(ITSO), 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO) 등의 투광성을 갖는 재료를 사용하는 구성으로 하여도 된다.
또한, 에칭가공으로는, 상술한 드라이 에칭 또는 ? 에칭 중 어느 쪽을 사용하여도 되나, 대면적 기판을 처리하는 경우는, 드라이 에칭을 사용하는 것이 바람직하다. 에칭가스로는, CF4, NF3, SF6, CHF3 등의 불소계 가스, Cl2, BCl3, SiCl4, CCl4 등의 염소계 가스, 산소가스 등을 사용할 수 있고, 헬륨이나 아르곤 등의 불활성 가스를 첨가하는 구성으로 하여도 된다.
<제 2 게이트 절연막 형성공정>
이어서, 소스전극(16aa) 및 드레인 전극(16b)이 형성된(즉, 제 1∼제 3 박막 트랜지스터(5a, 5b, 5c)가 형성된) 기판 전체에, 플라즈마 CVD법에 의해, 예를 들어, 질화 실리콘막, 산화 실리콘막, 질화산화 실리콘막 등을 성막하고, 도 9에 나타내듯이, 제 1∼제 3 산화물 반도체층(13a, 13b, 13c), 소스전극(16aa), 및 드레인 전극(16b)을 피복하는 제 2 게이트 절연막(17)을 두께 200㎚~300㎚ 정도로 형성한다.
그리고, 본 실시형태에 있어서는, 제 2 게이트 절연막(17)에, 예를 들어, TEOS(Tetra Ethyl Ortho Silicate)를 원료가스로써 사용하고, 예를 들어, 플라즈마 CVD법에 의해, 막 두께 200㎚~300㎚의 질화 실리콘막을 형성할 수 있다.
<평탄화막 형성공정>
이어서, 제 2 게이트 절연막(17)이 형성된 기판 전체에, 스핀 코팅(spin coating)법 또는 슬릿 코팅(slit coating)법에 의해, 감광성 아크릴 수지 등으로 이루어진 감광성 유기 절연막을 두께 1.0㎛∼3.0㎛ 정도로 도포함으로써, 도 10에 나타내듯이, 제 2 게이트 절연막(17)의 표면 상에, 제 1 산화물 반도체층(13a), 제 2 산화물 반도체층(13b), 및 제 3 산화물 반도체층(13c)을 피복하도록 평탄화막(18)을 형성한다.
<개구부 형성공정>
계속해서, 평탄화막(18)에 대해, 노광 및 현상을 행함으로써, 도 11에 나타내듯이, 평탄화막(18)에, 제 1∼제 3 박막 트랜지스터(5a, 5b, 5c)의 상방에 위치하는 개구부(Ce, Cf, Cg)가 형성된다. 그리고, 이 때, 도 11에 나타내듯이, 평탄화막(18)에, 콘택트 홀(Cd)용의 개구부(Ch)가 형성된다.
<제 3 게이트 전극 형성공정>
이어서, 제 2 게이트 절연막(17) 및 평탄화막(18)이 형성된 기판 전체에, 스퍼터링법에 의해, 예를 들어, 인듐주석산화물로 이루어진 ITO막(두께 50㎚~200㎚ 정도) 등의 투명 도전막을 성막한다. 그 후, 이 투명 도전막에 대해, 포토리소 그래피, ? 에칭 및 레지스트 박리 세척을 행함으로써, 도 12에 나타내듯이, 개구부(Cf, Cg)의 바닥면이며 제 2 게이트 절연막(17) 표면 상에, 투명전극으로 이루어진 제 3 게이트 전극(25)을 형성함과 동시에, 개구부(Ce) 표면 상에, 제 3 박막 트랜지스터(5c)의 보조용량을 구성하는 투명전극(28)을 형성한다.
여기서, 도 12에 나타내듯이, 제 1 및 제 2 박막 트랜지스터(5a, 5b)에 있어서, 제 3 게이트 전극(25)은, 제 2 게이트 절연막(17)을 개재하고, 제 1 및 제 2 산화물 반도체층(13a, 13b)의 채널영역(Ca, Cb)에 대향하여 배치된다. 따라서, 제 3 게이트 전극(25)이 노이즈 실드용 전극으로서 작용하므로, 제 1 및 제 2 박막 트랜지스터(5a, 5b)에 있어서, 노이즈를 효과적으로 억제할 수 있어, 소스전극(16aa) 및 드레인 전극(16b)의 전압을 안정되게 할 수 있다.
또, 제 3 게이트 전극(25)과 보조용량을 구성하는 투명전극(28)을 동일 재료에 의해 동시에 형성할 수 있으므로, 제조공정이 간소화되고, 코스트 다운을 도모할 수 있다.
또한, 상술과 같이, 접지하는 배선(전원용 배선)의 전위량을 제어함으로써, 제 1 박막 트랜지스터(5a)와 제 2 박막 트랜지스터(5b)의 임계값 전압을 제어하고, 제 1 박막 트랜지스터(5a)와 제 2 박막 트랜지스터(5b)의 임계값 전압을 다르게 하는 것이 가능해지며, 2개 박막 트랜지스터의 임계값 전압의 차를 충분히 크게 하는 것이 가능해진다.
<층간 절연막 형성공정>
이어서, 제 3 게이트 전극(25) 및 투명전극(28)이 형성된 기판 전체에, 플라즈마 CVD법에 의해, 예를 들어, 질화 실리콘막, 산화 실리콘막, 질화산화 실리콘막 등을 성막하고, 도 13에 나타내듯이, 제 1∼제 3 박막 트랜지스터(5a, 5b, 5c)를 피복하는(즉, 제 1∼제 3 산화물 반도체층(13a, 13b, 13c), 소스전극(16aa), 드레인 전극(16b), 및 제 3 게이트 전극(25)을 피복하는) 층간 절연막(42)을 두께 200㎚~300㎚ 정도로 형성한다.
<콘택트 홀 형성공정>
계속해서, 제 2 게이트 절연막(17), 평탄화막(18) 및 층간 절연막(42)에 대해, 노광 및 현상을 행함으로써, 도 13에 나타내듯이, 제 2 게이트 절연막(17), 평탄화막(18) 및 층간 절연막(42)에, 드레인 전극(16b)에 도달하는 콘택트 홀(Cd)이 형성된다.
<화소전극?보조용량 형성공정>
이어서, 층간 절연막(42)이 형성된 기판 전체에, 스퍼터링법에 의해, 예를 들어, 인듐주석산화물로 이루어진 ITO막(두께 50㎚~200㎚ 정도) 등의 투명 도전막을 성막한다. 그 후, 이 투명 도전막에 대해, 포토리소 그래피, ? 에칭 및 레지스트 박리 세척을 행함으로써, 도 4에 나타내듯이, 화소전극(19a), 게이트 단자(19b)(도 3을 참조), 소스단자(19c)(도 3을 참조)를 형성한다.
이 때, 도 4에 나타내듯이, 화소전극(19a)은, 콘택트 홀(Cd)의 표면을 피복하도록, 제 2 게이트 절연막(17), 평탄화막(18) 및 층간 절연막(42)의 표면 상에 형성된다.
또한, 화소전극(19a)을 형성함으로써, 제 3 박막 트랜지스터(5c)에 있어서, 상술한 투명전극(28)과 화소전극(19a)에 의해 보조용량을 형성할 수 있다. 따라서, 제 3 박막 트랜지스터(5c)와 동일 층에 보조용량 배선을 형성할 필요가 없어지므로, 액티브 매트릭스 기판(20a)의 화소부 개구율을 향상시키는 것이 가능해진다.
그리고, 화소전극(19a)의 재료로는, 투과형 액정표시장치(50)를 형성하는 경우는, 산화텅스텐을 함유하는 인듐산화물이나 인듐아연산화물(IZO), 산화티타늄을 함유하는 인듐산화물이나 인듐주석산화물(ITO) 등을 사용할 수 있다. 또한, 상술한 인듐아연산화물, 인듐주석산화물 이외에, 산화규소를 함유하는 인듐주석산화물(ITSO) 등을 사용할 수도 있다.
또, 반사형 액정표시장치(50)를 형성하는 경우는, 반사성을 갖는 금속 박막으로써, 티타늄, 텅스텐, 니켈, 금, 백금, 은, 알루미늄, 마그네슘, 칼슘, 리튬, 및 이들의 합금으로 이루어진 도전막을 사용하고, 이 금속 박막을 화소전극(19a)으로서 사용하는 구성으로 할 수 있다.
이상과 같이 하여, 도 4에 나타내는 액티브 매트릭스 기판(20a)을 제작할 수 있다.
<대향기판 제작공정>
먼저, 유리기판 등의 절연기판(10b)의 기판 전체에, 스핀 코팅법 또는 슬릿 코팅법에 의해, 예를 들어, 검정색으로 착색된 감광성 수지를 도포한 후에, 이 도포막을 노광 및 현상함으로써, 도 14(a)에 나타내듯이, 블랙 매트릭스(21)를 두께 1.0㎛ 정도로 형성한다.
이어서, 블랙 매트릭스(21)가 형성된 기판 전체에, 스핀 코팅법 또는 슬릿 코팅법에 의해, 예를 들어, 적색, 녹색 또는 청색으로 착색된 감광성 수지를 도포한 후에, 이 도포막을 노광 및 현상함으로써, 도 14(a)에 나타내듯이, 선택한 색의 착색층(22)(예를 들어, 적색층)을 두께 2.0㎛ 정도로 형성한다. 그리고, 다른 2색에 대해서도 마찬가지 공정을 반복하여, 다른 2색의 착색층(22)(예를 들어, 녹색층 및 청색층)을 두께 2.0㎛ 정도로 형성한다.
또한, 각 색의 착색층(22)이 형성된 기판 상에, 스퍼터링(sputtering)법에 의해, 예를 들어, ITO막 등의 투명 도전막을 퇴적함으로써, 도 14(b)에 나타내듯이, 공통전극(23)을 두께 50㎚~200㎚ 정도로 형성한다.
마지막으로, 공통전극(23)이 형성된 기판 전체에, 스핀 코팅법 또는 슬릿 코팅법에 의해, 감광성 수지를 도포한 후에, 이 도포막을 노광 및 현상함으로써, 도 14(c)에 나타내듯이, 포토 스페이서(24)를 두께 4㎛ 정도로 형성한다.
이상과 같이 하여, 대향기판(30)을 제작할 수 있다.
＜액정주입공정＞
먼저, 상기 액티브 매트릭스 기판 제작공정에서 제작된 액티브 매트릭스 기판(20a), 및 상기 대향기판 제작공정에서 제작된 대향기판(30)의 각 표면에, 인쇄법에 의해 폴리이미드 수지막을 도포한 후에, 이 도포막에 대해, 소성(燒成) 및 러빙(rubbing)처리를 행함으로써, 배향막을 형성한다.
이어서, 예를 들어, 상기 배향막이 형성된 대향기판(30)의 표면에 UV(ultraviolet) 경화(硬化) 및 열경화 병용형 수지 등으로 이루어진 씰재(35)를 틀형상으로 인쇄한 후에, 씰재의 내측에 액정재료를 적하(滴下)한다.
또한, 상기 액정재료가 적하된 대향기판(30)과, 상기 배향막이 형성된 액티브 매트릭스(20a)를, 감압 하에서 맞붙인 후에, 이 맞붙인 접합체를 대기압에 개방함으로써, 이 접합체의 표면 및 이면을 가압한다.
그리고, 상기 접합체에 협지(挾持)된 씰재(35)에 UV광을 조사한 후에, 이 접합체를 가열함으로써 씰재(35)를 경화시킨다.
마지막으로, 상기 씰재(35)를 경화시킨 접합체를, 예를 들어, 다이싱(Dicing)에 의해 절단함으로써, 불필요한 부분을 제거한다.
이상과 같이 하여, 본 실시형태의 액정표시장치(50)를 제조할 수 있다.
이상에 설명한 본 실시형태에 의하면, 이하의 효과를 얻을 수 있다.
(1)본 실시형태에 있어서는, 제 2 게이트 절연막(17) 상에, 제 2 게이트 절연막(17)을 개재하고, 제 1 채널영역(Ca) 및 제 2 채널영역(Cb)에 대향하여 배치된 제 3 게이트 전극(25)을 형성하는 구성으로 한다. 따라서, 제 1 박막 트랜지스터(5a)의 제 3 게이트 전극(25)과 제 2 박막 트랜지스터(5b)의 제 3 게이트 전극(25)을, 전위가 다른 배선(31, 32)에 접속함으로써, 제 1 박막 트랜지스터(5a)와 제 2 박막 트랜지스터(5b)의 임계값 전압을 제어하여, 제 1 박막 트랜지스터(5a)와 제 2 박막 트랜지스터(5b)의 임계갑 전압을 다르게 하는 것이 가능해진다. 그 결과, 간단한 구성으로, 임계값 전압이 다른 제 1 박막 트랜지스터(5a)와 제 2 박막 트랜지스터(5b)로 이루어진 박막 트랜지스터(즉, E/D 인버터)를 구비하는 액티브 매트릭스 기판(20a)을 용이하게 제작할 수 있다.
(2)또, 제 3 게이트 전극(25)이 노이즈 실드용 전극으로서 작용하므로, 제 1 및 제 2 박막 트랜지스터(5a, 5b)에 있어서, 노이즈를 효과적으로 억제할 수 있어, 소스전극(16aa) 및 드레인 전극(16b)의 전압을 안정되게 하는 것이 가능해진다.
(3)본 실시형태에 있어서는, 제 3 게이트 전극(25)을, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 함유하는 인듐주석산화물(ITSO), 산화인듐(In2O3), 산화주석(SnO2), 및 산화아연(ZnO) 등의 투광성을 갖는 금속산화물에 의해 형성되는 구성으로 한다. 따라서, 인듐주석산화물(ITO) 등의 투명한 금속 산화물을 사용하므로, 설계 레이아웃을 행할 때, 제 3 게이트 전극(25)의 배선 배치에 의해 화소의 개구율 저하가 발생하는 일 없이, 자유도 높은 설계를 행할 수 있다.
(4)본 실시형태에 있어서는, 반도체층으로서, 제 1 산화물 반도체층(13a) 및 제 2 산화물 반도체층(13b)을 사용하는 구성으로 한다. 따라서, 비정질 실리콘을 반도체층에 사용한 박막 트랜지스터에 비해, 전자이동도가 크며, 또한 저온 프로세스가 가능한 제 1 박막 트랜지스터(5a) 및 제 2 박막 트랜지스터(5b)를 형성할 수 있다.
(5)본 실시형태에 있어서는, 제 1 산화물 반도체층(13a) 및 제 2 산화물 반도체층(13b)을, 산화인듐갈륨아연(IGZO)에 의해 형성하는 구성으로 한다. 따라서, 제 1 박막 트랜지스터(5a) 및 제 2 박막 트랜지스터(5b)에 있어서, 고이동도, 저오프 전류의 양호한 특성을 얻을 수 있다.
(6)본 실시형태에 있어서는, 제 3 게이트 전극(25)과 투명전극(28)을 동일 재료에 의해 형성하는 구성으로 한다. 따라서, 제 3 게이트 전극(25)과 투명전극(28)을 동일 재료에 의해 동시에 형성하는 것이 가능해지므로, 액티브 매트릭스 기판(20a)의 제조공정이 간소화되어, 코스트 다운을 도모할 수 있다.
그리고, 상기 실시형태는 이하와 같이 변경하여도 된다.
상기 실시형태에 있어서는, 제 1 및 제 2 박막 트랜지스터(5a, 5b)의 각각에 제 3 게이트 전극(25)을 형성하는 더블 게이트 구조를 채용했으나, 제 3 게이트 전극(25)은, 제 1 및 제 2 박막 트랜지스터(5a, 5b) 중의 적어도 한쪽에 형성되면 되고, 제 1 박막 트랜지스터(5a), 또는 제 2 박막 트랜지스터(5b) 중의 어느 한쪽에, 제 3 게이트 전극(25)을 형성하는 구성으로 하여도 된다.
예를 들어, 도 15에 나타내듯이, 제 1 박막 트랜지스터(5a)에만 제 3 게이트 전극(25)을 형성하고, 제 1 박막 트랜지스터(5a)에 있어서, 제 3 게이트 전극(25)을, 제 2 게이트 절연막(17)을 개재하고, 제 1 산화물 반도체층(13a)의 채널영역(Ca)에 대향하여 배치하는 구성으로 하여도 된다.
이 경우, 도 16에 나타내듯이, 제 1 박막 트랜지스터(5a)의 제 3 게이트 전극(25)을 전위(Vss)의 배선(31)에 접속하고, 제 2 박막 트랜지스터(5b)의 드레인 전극(16b)을, 배선(31)의 전위와는 다른 전위(Vdd)를 갖는 배선(32)에 접속함으로써, 상술한 제 1 실시형태와 마찬가지로, 제 1 박막 트랜지스터(5a)와 제 2 박막 트랜지스터(5b)의 임계값 전압을 제어하는 것이 가능해지며, 제 1 박막 트랜지스터(5a)와 제 2 박막 트랜지스터(5b)의 임계값 전압을 다르게 하는 것이 가능해진다. 따라서, 상술한 (1)∼(6)의 효과와 마찬가지 효과를 얻을 수 있다.
또, 본 실시형태에 있어서는, 반도체층으로서 산화물 반도체층을 사용했으나, 반도체층은 이에 한정되지 않으며, 산화물 반도체층 대신에, 예를 들어, 비정질 실리콘이나 폴리 실리콘으로 이루어진 실리콘계 반도체층을 박막 트랜지스터의 반도체층으로서 사용하는 구성으로 하여도 된다.
또한, 상기 실시형태에 있어서는, 산화물 반도체층으로서, 산화인듐갈륨아연(IGZO)으로 이루어진 산화물 반도체층을 사용했으나, 산화물 반도체층은 이에 한정되지 않으며, 인듐(In), 갈륨(Ga), 알루미늄(Al), 구리(Cu), 아연(Zn), 마그네슘(Mg), 카드뮴(Cd) 중의 적어도 1종을 함유하는 금속 산화물로 이루어진 재료를 이용하여도 된다.
이들의 재료로 이루어진 산화물 반도체층은, 비정질이라도 이동도가 높으므로, 스위칭 소자의 온(ON) 저항을 크게 할 수 있다. 따라서, 데이터 판독 시 출력전압의 차가 크게 되며, S/N 비(比)를 향상시킬 수 있다.
예를 들어, IGZO(In-Ga-Zn-O) 외에, InGaO3(ZnO)5, MgxZn1 - xO, CdxZn1 - xO, CdO 등의 산화물 반도체막을 들 수 있다.
또, 1족 원소, 13족 원소, 14족 원소, 15족 원소, 또는 17족 원소 중 1종, 또는 복수 종의 불순물 원소가 첨가된 ZnO의 비정질 상태, 다결정 상태, 또는 비정질 상태와 다결정 상태가 혼재하는 미세결정 상태인 것, 또는 상기 불순물이 첨가되지 않은 것을 사용할 수도 있다.
[산업상 이용 가능성]
본 발명의 활용예로는, 산화물 반도체의 반도체층을 이용한 박막 트랜지스터 기판 및 그 제조방법, 표시장치를 들 수 있다.
5 : 박막 트랜지스터 5a : 제 1 박막 트랜지스터
5b : 제 2 박막 트랜지스터 5c : 제 3 박막 트랜지스터
10a : 절연기판 11b : 제 1 게이트 전극
11c : 제 2 게이트 전극 11d : 제 4 게이트 전극
12 : 제 1 게이트 절연막
13a :제 1 산화물 반도체층(제 1 반도체층)
13b : 제 2 산화물 반도체층(제 2 반도체층)
13c : 제 3 산화물 반도체층 16aa : 소스전극
16b : 드레인 전극 17 : 제 2 게이트 절연막(절연막)
18 : 평탄화막 19a : 화소전극
20a : 액티브 매트릭스 기판(박막 트랜지스터 기판)
25 : 제 3 게이트 전극 28 : 투명전극
30 : 대향기판 40 : 액정층(표시 매체층)
50 : 액정표시장치 Ca : 제 1 채널영역
Cb : 제 2 채널영역

Claims (11)

  1. 절연기판과,
    상기 절연기판 상에 형성된 제 1 게이트 전극과, 상기 제 1 게이트 전극 상에 형성되어, 제 1 채널영역을 갖는 제 1 반도체층을 구비하는 제 1 박막 트랜지스터와,
    상기 절연기판 상에 형성된 제 2 게이트 전극과, 상기 제 2 게이트 전극 상에 형성되어, 제 2 채널영역을 갖는 제 2 반도체층을 구비하는 제 2 박막 트랜지스터와,
    상기 제 1 반도체층 및 상기 제 2 반도체층을 피복하는 절연막
    을 구비한 박막 트랜지스터 기판에 있어서,
    상기 절연막 상에 형성되어, 이 절연막을 개재하고, 상기 제 1 채널영역 및 상기 제 2 채널영역 중의 적어도 한쪽에 대향하여 배치된 제 3 게이트 전극을 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 청구항 1에 있어서,
    상기 제 3 게이트 전극이, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 함유하는 인듐주석산화물(ITSO), 산화인듐(In2O3), 산화주석(SnO2), 및 산화아연(ZnO)으로 이루어진 군으로부터 선택되는 적어도 1종의 금속산화물에 의해 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 청구항 1 또는 2에 있어서,
    상기 제 1 반도체층과 상기 제 2 반도체층이, 산화물 반도체층인 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 청구항 3에 있어서,
    상기 산화물 반도체층이, 인듐(In), 갈륨(Ga), 알루미늄(Al), 구리(Cu) 및 아연(Zn)으로 이루어진 군으로부터 선택되는 적어도 1종을 함유하는 금속 산화물로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 청구항 4에 있어서,
    상기 산화물 반도체층이, 산화인듐갈륨아연(IGZO)으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 청구항 1 또는 2에 있어서,
    상기 제 1 반도체층과 상기 제 2 반도체층이, 실리콘계 반도체층인 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 청구항 1 내지 6 중 어느 한 항에 있어서,
    상기 절연기판 상에 형성된 제 3 박막 트랜지스터와,
    상기 절연막 상에 형성되어, 상기 제 3 박막 트랜지스터의 보조용량을 구성하는 투명전극
    을 추가로 구비하고,
    상기 제 3 게이트 전극과 상기 투명전극이 동일 재료에 의해 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 청구항 1∼6 중 어느 한 항에 기재한 상기 박막 트랜지스터 기판과,
    상기 박막 트랜지스터 기판에 대향하여 배치된 대향기판과,
    상기 박막 트랜지스터 기판 및 상기 대향기판 사이에 형성된 표시 매체층
    을 구비하는 것을 특징으로 하는 표시장치.
  9. 청구항 8에 있어서,
    상기 표시 매체층이 액정층인 것을 특징으로 하는 표시장치.
  10. 절연기판과, 상기 절연기판 상에 형성된 제 1 게이트 전극과, 상기 제 1 게이트 전극 상에 형성되어, 제 1 채널영역을 갖는 제 1 반도체층을 구비하는 제 1 박막 트랜지스터와, 상기 절연기판 상에 형성된 제 2 게이트 전극과, 상기 제 2 게이트 전극 상에 형성되어, 제 2 채널영역을 갖는 제 2 반도체층을 구비하는 제 2 박막 트랜지스터와, 상기 제 1 반도체층, 및 상기 제 2 반도체층을 피복하는 절연막을 구비한 박막 트랜지스터 기판의 제조방법에 있어서,
    상기 절연기판 상에 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 형성하는 제 1 및 제 2 게이트 전극 형성공정과,
    상기 제 1 게이트 전극 상에 상기 제 1 반도체층을 형성하고, 상기 제 2 게이트 전극 상에 상기 제 2 반도체층을 형성하는 반도체층 형성공정과,
    상기 제 1 반도체층, 및 상기 제 2 반도체층을 피복하도록, 상기 절연막을 형성하는 절연막 형성공정과,
    상기 절연막 상에, 상기 제 1 채널영역 및 상기 제 2 채널영역 중의 적어도 한쪽에 대향하여 배치되도록, 제 3 게이트 전극을 형성하는 제 3 게이트 전극 형성공정
    을 적어도 구비하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  11. 청구항 10에 있어서,
    상기 박막 트랜지스터 기판은, 상기 절연기판 상에 형성된 제 3 박막 트랜지스터 기판을 추가로 구비하고,
    상기 제 3 게이트 전극 형성공정에 있어서, 상기 제 3 게이트 전극과 상기 제 3 박막 트랜지스터의 보조용량을 구성하는 투명전극을 동일 재료에 의해 동시에 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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