KR20130130841A - 버랙터없는 튜닝 가능한 발진기 - Google Patents

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Abstract

튜닝 가능한 발진기 회로가 기재된다. 튜닝 가능한 발진기 회로는 제 1 커패시터 뱅크와 병렬로 결합된 주 인덕터를 포함하는 인덕터/커패시터(LC) 탱크 회로를 포함한다. LC 탱크는 주파수의 발진 전압을 생성하도록 공진(resonate)한다. 튜닝 가능한 발진기 회로는 또한 LC 탱크 및 트랜스컨덕터(transconductor)에 결합된 90도 위상 시프트 버퍼를 포함한다. 트랜스컨덕터는 90도 위상 시프트 버퍼 및 보조 인덕터에 결합된다. 튜닝 가능한 발진기 회로는 또한 주 인덕터에 유도성으로 결합되고 상기 트랜스컨덕터로부터 이득-스케링일링된 발진 전류를 수신하는 보조 인덕터를 포함한다. 트랜스컨덕턴스를 변경함으로써, 보조 인덕터의 이득-스케일링된 전류는 변경될 것이고, 이에 따라 유효 주 인덕턴스 및 발진 주파수는 튜닝될 수 있다.

Description

버랙터없는 튜닝 가능한 발진기{VARACTORLESS TUNABLE OSCILLATOR}
[0001] 본 개시는 일반적으로 통신 시스템들에 관한 것이다. 보다 구체적으로는, 본 개시는 버랙터없는 튜닝 가능한 발진기에 관한 것이다.
[0002] 전자 디바이스들(셀룰러 전화기들, 무선 모뎀들, 컴퓨터들, 디지털 음악 재생기들, 글로벌 포지셔닝 시스템 유닛들, 개인 휴대 정보 단말들, 게임 디바이스들 등)은 일상 생활의 일부가 되고 있다. 소형 컴퓨팅 디바이스들은 이제 자동차로부터 주택 자물쇠까지 모든것들에 배치된다. 전자 디바이스들의 복잡도는 최근 몇년 내에 극적으로 증가하였다. 예를 들어, 다수의 전자 디바이스들은 디바이스의 제어를 돕는 하나 이상의 프로세서들은 물론 프로세서 및 디바이스의 다른 부분들을 지원하기 위한 다수의 디지털 회로를 갖는다.
[0003] 무선 통신 시스템들은 음성, 비디오, 데이터 등과 같은 다양한 타입들의 통신 콘텐츠를 제공하기 위해 널리 전개된다. 이들 시스템들은 하나 이상의 기지국들과 다수의 무선 통신 디바이스들의 동시성 통신을 지원할 수 있는 다중-액세스 시스템들일 수 있다.
[0004] 모바일 디바이스들은 동작 동안 이용되는 다양한 회로들을 포함할 수 있다. 예를 들어, 발진기는 모바일 디바이스 내의 집적 회로 또는 보드에 걸쳐서 다양한 회로들을 동기화하는데 이용될 수 있다. 또한, 모바일 디바이스 내의 상이한 회로들은 상이한 주파수들을 이용하여 동작할 수 있다. 그러므로 모바일 디바이스들은 상이한 목적들을 위해 다수의 기준 신호들을 생성할 수 있다.
[0005] 그러나 다른 휴대용 전자 디바이스들과 같이, 모바일 디바이스들은 제한된 배터리 수명을 가질 수 있다. 다른 타입들의 회로들과 함께, 발진기들은 동작 동안 전류를 소비하여 배터리 수명을 단축시킨다. 또한, 발진기의 튜닝 범위를 최대화화고, 발진기에서 노이즈의 양을 최소화하고 신호 품질에 대한 튜닝 선형성(tuning linearity)을 개선하는 것이 바람직할 수 있다. 그러므로 버랙터없는 튜닝 가능한 발진기에 의한 이익들이 실현될 수 있다.
[0006] 튜닝 가능한 발진기 회로가 기재된다. 튜닝 가능한 발진기 회로는 제 1 커패시터 뱅크와 병렬로 결합된 주 인덕터를 포함하는 인덕터/커패시터(LC) 탱크 회로를 포함한다. LC 탱크는 주파수의 발진 전압을 생성하도록 공진(resonate)한다. 튜닝 가능한 발진기 회로는 또한 LC 탱크 및 트랜스컨덕터(transconductor)에 결합된 90도 위상 시프트 버퍼를 포함한다. 트랜스컨덕터는 90도 위상 시프트 버퍼 및 보조 인덕터에 결합된다. 튜닝 가능한 발진기 회로는 또한 주 인덕터에 유도성으로 결합되고 상기 트랜스컨덕터로부터 이득-스케링일링된 발진 전류를 수신하는 보조 인덕터를 포함한다. 트랜스컨덕턴스를 변경함으로써, 보조 인덕터의 이득-스케일링된 전류는 변경될 것이고, 이에 따라 유효 주 인덕턴스 및 발진 주파수는 튜닝될 수 있다.
[0007] 일 구성에서, 90도 위상 시프트 버퍼는 90도 만큼 상기 발진 전압을 위상-시프트한다. 트랜스컨덕터는 시프트된 발진 전압을 이득-스케일링된 발진 전류로 변환할 수 있다. 트랜스컨덕터는 MOSFET(metal-oxide-semiconductor field effect transistor)일 수 있다. MOSFET는 소스 노드 또는 드레인 노드에서 상기 보조 인덕터에 전달되는 이득-스케일링된 발진 전류를 변경하는 튜닝 전류, 상기 주 인덕터의 유효 인덕턴스 및 상기 발진 전압의 주파수를 수신할 수 있다. 대안적으로, MOSFET는 게이트 노드에서 상기 보조 인덕터에 전달되는 이득-스케일링된 발진 전류를 변경하는 튜닝 전압, 상기 주 인덕터의 유효 인덕턴스 및 상기 발진 전압의 주파수를 수신할 수 있다.
90도 위상 시프트 버퍼는 제 1 노드가 상기 인덕터/커패시터(LC) 탱크에 결합되고 제 2 노드는 레지스터의 제 1 노드에 결합되는 커패시터를 포함할 수 있다. 90도 위상 시프트 버퍼는 또한 접지에 결합되는 소스 노드를 갖는 NMOSFET(n-type metal-oxide-semiconductor field effect transistor)를 포함할 수 있다. 90도 위상 시프트 버퍼는 또한 기준 전압(Vdd)에 결합되는 소스 노드를 갖는 PMOSFET(p-type metal-oxide-semiconductor field effect transistor)를 포함할 수 있으며 여기서 상기 NMOSFET 및 PMOSFET의 게이트들은 상기 커패시터의 제 2 노드 및 상기 레지스터의 제 1 노드에 결합된다. 90도 위상 시프트 버퍼는 또한 상기 레지스터의 제 2 노드, 상기 트랜스컨덕터 및 상기 NMOSFET 및 상기 PMOSFET의 드레인들에 결합되는 제 1 노드를 갖는 분로 커패시터 뱅크를 포함할 수 있으며, 여기서 상기 분로 커패시터 뱅크의 제 2 노드는 스위칭된 접지에 결합된다. 분로 커패시터 뱅크는 상기 튜닝 가능한 발진기 회로의 동작 동안 프로세스 또는 온도에 기초하여 상이한 커패시턴스를 생성하도록 프로그래밍될 수 있다.
발진기를 유도성으로 튜닝하기 위한 집적 회로가 또한 기재된다. 집적 회로는 제 1 커패시터 뱅크와 병렬로 결합된 주 인덕터를 포함하는 인덕터/커패시터(LC) 탱크 회로를 포함하고, 여기서 상기 LC 탱크는 주파수의 발진 전압을 생성하도록 공진(resonate)한다. 집적 회로는 또한 상기 LC 탱크 및 트랜스컨덕터(transconductor)에 결합된 90도 위상 시프트 버퍼를 포함한다. 트랜스컨덕터는 90도 위상 시프트 버퍼 및 보조 인덕터에 결합된다. 집적 회로는 또한 주 인덕터에 유도성으로 결합되고 상기 트랜스컨덕터로부터 이득-스케링일링된 발진 전류를 수신하는 보조 인덕터를 포함한다.
튜닝 가능한 발진기 회로가 또한 기재된다. 튜닝 가능한 발진기 회로는 제 1 커패시터 뱅크 및 주 인덕터를 이용하여 발진 전압을 생성하기 위한 수단을 포함한다. 튜닝 가능한 발진기 회로는 또한 상기 발진 전압을 버퍼링 및 위상-시프트하기 위한 수단을 포함한다. 튜닝 가능한 발진기 회로는 또한 시프트된 발진 전압을 이득-스케일링된 발진 전류로 변환하기 위한 수단을 포함한다. 튜닝 가능한 발진기 회로는 또한 상기 발진 전류를 이용하여 상기 주 인덕터의 유효 인덕턴스를 변경함으로써 상기 발진 전압의 주파수를 변경하기 위한 수단을 포함한다.
발진기를 유도성으로 튜닝하기 위한 방법이 또한 기재된다. 발진 전압은 제 1 커패시터 뱅크 및 주 인덕터를 이용하여 발진 전압을 생성된다. 발진 전압은 90도 위상 시프트 버퍼를 이용하여 상기 발진 전압을 버퍼링 및 위상-시프트된다. 시프트된 발진 전압은 트랜스컨덕터를 이용하여 이득-스케일링된 발진 전류로 변환된다. 발진 전류를 이용하여 주 인덕터의 유효 인덕턴스를 변경함으로써 발진 전압의 주파수가 변경된다.
도 1은 수신기를 예시하는 블록도.
도 2는 전송기를 예시하는 블록도.
도 3은 커패시터 뱅크를 예시하는 회로도.
도 4는 튜닝 가능한 발진기를 예시하는 블록도.
도 5는 발진기를 유도성으로 튜닝하기 위한 방법을 예시하는 흐름도.
도 6은 튜닝 가능한 발진기를 예시하는 회로도.
도 7은 다른 튜닝 가능한 발진기를 예시하는 회로도.
도 8은 유도성 주파수 튜닝 매커니즘을 예시하는 회로도.
도 9는 유도성 주파수 튜닝 매커니즘을 예시하는 회로도.
도 10은 튜닝 가능한 발진기의 다른 구성을 예시하는 회로도.
도 11은 튜닝 가능한 발진기에서 신호들에 대한 90도 위상 시프터들의 효과를 예시하는 다이어그램.
도 12는 전자 디바이스/무선 디바이스 내에 포함될 수 있는 특정한 컴포넌트들을 예시하는 도면.
[0024] 본 시스템 및 방법들은 주파수 합성기에서 이용될 수 있는 라디오 주파수(RF) 발진기를 기술할 수 있다. 보다 구체적으로는, 버랙터없는, 매우 선형의 유동성 튜닝 전류 제어 발진기(ICO)를 기술할 수 있다. 여기서 이용된 바와 같이, 용어 "버랙터없는(varactorless)"는 미세 주파수 튜닝 또는 온도 보상의 목적을 위한 버랙터 어레이들을 갖지 않는 특성을 지칭한다. 본 시스템들 및 방법들은 거친(coarse)-튜닝 커패시터 뱅크를 이용할 수 있지만, 유도성 튜닝(버랙터들이 아님)은 미세 튜닝 및 온도 보상을 위해 이용될 수 있다. 여기서 기술된 발진기의 발진 주파수는 튜닝 전류를 이용하여 유도성 결합(inductive coupling)을 통해 튜닝될 수 있고, 이는 또한 전압 제어 발진기(VCO)로서 구성될 수 있다. 이점들 중 하나는 광대역 위상/주파수 변조 기법들에 의해 이용되는 비교적 선형 이득(KICO)일 수 있다. 튜닝 회로는 발진기 탱크에 비교적 작은 용량성 로드를 부과할 수 있고, 이는 비교적 큰 최대 튜닝 가능한 주파수를 달성할 수 있다.
[0025] 도 1은 수신기(100)를 예시하는 블록도이다. 수신기(100)는 무선 통신을 위해 설계된 모바일 디바이스 또는 기지국의 부분일 수 있다. 수신기(100)는 다른 것들 중에서도, 저 노이즈 증폭기(LNA)(102), 주파수 합성기(108) 및 믹서(112)를 포함할 수 있다. LNA(102)는 안테나(104)로부터 무선 통신 신호를 수신할 수 있다. LNA(102)는 수신된 신호를 유용한 레벨들로 증폭하고 라디오 주파수(RF) 신호(106), 즉 송신된 원래 신호의 표현을 생성할 수 있다. 주파수 합성기(108)는 특정한 애플리케이션에 지향된 주파수를 갖는 기준 신호(110)를 출력할 수 있다. 주파수 합성기(108)는 상이한 주파수들을 생성할 수 있을 수 있다. 특히, 주파수 합성기(108)는 기준 신호(110)를 생성하기 위해 입력 전류 또는 입력 전압에 의해 제어되는 튜닝 가능한 발진기(120)를 이용할 수 있다. 예를 들어, 튜닝 가능한 발진기(120)는 비교적 선형 이득 및 저 잡음 및 전력 소비를 갖는 버랙터없는 튜닝 가능한 발진기일 수 있다. 수신기(100)에서 예시되는 바와 같이, 주파수 합성기(108)는 무선 통신을 위해 설계된 모바일 디바이스 또는 기지국에서 다양한 애플리케이션들에서 이용될 수 있다. 믹서(112)는 LNA(102)로부터 RF 신호(106)를 그리고 주파수 합성기(108)로부터 기준 신호(110)를 수신하고 기저대역 신호(114)를 생성할 수 있다. 기저대역 신호(114)는 전송 디바이스상에서 마이크로폰에 의해 수신된 실제 재구성된 오디오, 예를 들어, 발성된 음성 또는 다른 종류의 데이터일 수 있다. 따라서 수신기(100)는 기저대역 신호(114)를 재구성하도록 믹서(112)를 이용할 수 있다.
[0026] 도 2는 전송기(200)를 예시하는 블록도이다. 전송기(200)는 도 1에서 예시된 수신기(100)를 또한 포함할 수 있는 무선 디바이스의 부분일 수 있다. 전송기(200)는 다른 것들 중에서도, 주파수 합성기(208), 믹서(212), 드라이브 증폭기(216) 및 전력 증폭기(218)를 포함할 수 있다. 앞서와 유사하게, 주파수 합성기(208)는 기준 신호(210)를 생성하기 위해 튜닝 가능한 발진기(220), 예를 들어, 버랙터없는 튜닝 가능한 발진기를 이용할 수 있다. 믹서(212)는 기준 신호(210) 및 기저대역 신호(214)(예를 들어, 발성된 음성)를 수신하고 RF 신호(206)를 생성할 수 있다. 즉, 전송기(200)는 전송될 변조된 고주파수 RF 신호(206)를 생성하기 위해 믹서(212)를 이용할 수 있다. RF 신호(206)가 안테나(204)를 통해 전송되기 이전에, RF 신호(206)는 드라이브 증폭기(216), 전력 증폭기(218) 또는 둘 다에 의해 증폭될 수 있다. 따라서 전송기(200)는 전송을 위한 RF 신호(206)를 구성하도록 믹서(212)를 이용할 수 있다.
[0027] 도 3은 버랙터 뱅크(365)를 예시하는 회로도이다. 위상 변조 전송기들에서, 매우 선형의 전압 제어 발진기(VCO)는 예를 들어, 에러 백터 크기(EVM)에 의해 측정된 바와 같이 수용 가능한 성능을 위해 이용될 수 있다. 보상 없이, 주파수 튜닝 디바이스들로서 버랙터들을 이용하는 VCO들은 튜닝 전압(Vtune)(317a-c) 및 주파수에 걸쳐서 +/-100% VCO 이득(Kvco) 변동에 따라 본래 비선형적일 수 있다. 비선형성들을 보상하는 하나의 가능한 방식은 커패시터 뱅크(365)에서 버랙터들을 이용하는 것일 수 있다.
[0028] 버랙터 뱅크(365)는 주파수 보상(322)을 위한 버랙터 어레이 및 온도 보상(326)을 위한 버랙터 어레이를 포함할 수 있다. 주파수 보상(322)을 위한 버랙터 어레이는 상이한 바이어스 전압들을 갖는 다수의 버랙터들(X0-X5)(325a-f)을 이용하여 VCO 이득(Kvco)에서의 비선형성들을 보상할 수 있다. 더 낮은 주파수들(예를 들어, 더 낮은 주파수 대역들에서)에서, 더 높은 주파수들에서보다 더 많은 버랙터들(X0 내지 X5)(325a-f)이 VCO 이득(Kvco) 보상을 위해 이용될 수 있다. 버랙터들(X0 내지 X5)(325a-f) 외에, 주파수 보상(322)을 위한 버랙터 어레이는 다수의 커패시터들(C0-C5)(323a-f), 레지스터들(R0-R5)(321a-f), 및 선형화 제어 신호들(V0-V2)(311a-b, 313a-b, 315a-b)을 포함할 수 있다. 예를 들어, 제 1 선형화 제어 신호(V0)(311a-b)는 커패시터 뱅크(365)에서 각각 C0(323a) 및 C1(323b)의 유효 커패시턴스를 선택적으로 포함하도록 레지스터 R0(312a) 및 레지스터 R1(321b)에서 수신될 수 있다. 유사하게, 제 2 선형화 제어 신호(V1)(313a-b)는 커패시터 뱅크(365)에서 각각 C2(323c) 및 C3(323d)의 유효 커패시턴스를 선택적으로 포함하도록 레지스터 R2(321c) 및 레지스터 R3(321d)에서 수신될 수 있다. 유사하게, 제 3 선형화 제어 신호(V2)(315a-b)는 커패시턴스 뱅크(365)에서 각각 C4(323e) 및 C5(323f)의 유효 커패시턴스를 유효하게 포함하도록 레지스터 R4(321e) 및 레지스터 R5(321f)에서 수신될 수 있다.
[0029] 동작에서, 버랙터들(X0-X5)(325a-f)은 그의 2개의 단자들의 전압 차이에 의존하여 변할 수 있다. 예를 들어, X0(325a)의 커패시턴스는 V0(311a) 및 Vtune(317a)에 의해 결정될 수 있다. 유사하게, X2(325c)의 커패시턴스는 V1(313a) 및 Vtune(317b)에 의해 결정될 수 있다. 버랙터들(X0-X5)(325a-f)의 커패시턴스가 이러한 전압 차이들을 통해 비선형적으로 변하기 때문에, 이는 KVCO를 비선형이 되게 한다. 상이한 V0, V1 및 V2를 가짐으로써, 버랙터들(X0-X5)(325a-f)의 동작 지점을 시프트될 수 있고, 이에 따라 그의 KVCO 특성을 부분적으로 선형이 되게 한다.
[0030] 온도 보상(326)을 위한 버랙터 어레이는 상이한 바이어스 전압들을 갖는 다수의 버랙터들(X6-X7)(325g-h)을 이용하여 VCO 이득(KVCO)에서의 온도 변동들을 보상할 수 있다. 예를 들어, 제 1 선형 제어 신호(V0)(311c-d)는 각각 커패시터 뱅크(365)에 C6(323g) 및 C7(323h)의 유효 커패시턴스를 포함하도록 레지스터(R6)(321g) 및 레지스터(R7)(321h)에서 수신될 수 있다. 그러나 온도 버랙터들 버랙터들(X6-X7)(325g-h)은 Vtune(317a-c) 대신 PTAT(proportional to absolute temperature) 온도 계수(즉, Vtemp(319))를 이용하여 바이어싱될 수 있다.
[0031] 이러한 타입의 KVCO 보상(즉, 주파수 보상(322)을 위해 버랙터 어레이를 이용하여 및/또는 온도 보상(326)을 위해 버랙터 어레이를 이용하여)은 단점을 가질 수 있다. 특히 버랙터-튜닝 발진기의 KVCO는 수학식(1)에 따라 정해질 수 있다:
Figure pct00001
[0032]
Figure pct00002
는 발진기의 공진 주파수이고,
Figure pct00003
는 Vtune(317a 내지 c)의 변화의 함수로서 버랙터들(325a 내지 h)의 커패시턴스의 변화이다. 그러므로, KVCO는
Figure pct00004
에 비례하고,
Figure pct00005
의 비선형성으로 인해 Vtune(317a-c)에 걸쳐서 비선형이다. 예를 들어, 버랙터 어레이들에 있어서 조차, 선형화(예를 들어, 8MHz와 같이 Vtune에 걸쳐서 15%) 이후에 Vtune(317a-c)에 걸쳐서 VCO 이득(Kvco)의 큰 변동이 여전히 있을 수 있으며, 이는 몇몇 무선 통신 프로토콜, 예를 들어, 제 3 세대 파트너쉽 트로젝트의 GSM EDGE 라디오 액세스 네트워크 에볼루션-데이터 옵티마이즈드(GERAN-EV) 또는 광대역 코드 분할 다중 액세스(WCDMA)에 대한 대역폭 요건을 충족할 서 없을 수 있다. 또한, 보상 버랙터 어레이들(322, 326)은 최대 튜닝 가능한 주파수를 제한하는 비교적 큰 기생 커패시턴스를 부과(impose)하고 많은 양의 실리콘 영역(바이어스 생성 회로와 함께)을 이용할 수 있다.
[0033] 하나의 가능한 버랙터없는 튜닝 가능한 발진기 구성은 2개의 직교 발진기들을 이용할 수 있다. 그러나 직교 발진기들은 집적 회로 상의 큰 영역을 이용하고 많은 양의 전력을 소비할 수 있다. 또한, 2개의 직교 발진기들 간의 오정합들은 KICO 선형성에 중요할 수 있으며, KICO 교정이 이용 가능하지 않을 수 있다. 마지막으로, 직교 발진기들의 보조 루프들 및 코더들 사이에 버퍼들 없이, 위상 성능이 저하될 수 있다.
[0034] 도 4는 튜닝 가능한 발진기(430)를 예시하는 블록도이다. 튜닝 가능한 발진기(430)는 인덕터/커패시터(LC) 탱크(432), 90도 위상 시프트 버퍼(440), 트랜스컨덕터(442) 및 보조 인덕터(446)를 포함할 수 있다. 발진기(430)는 변압기(435)를 이용하여, 즉 인덕터 결합(437)을 이용하여 보조 인덕터(446)에 결합된 LC 탱크(432)의 주 인덕터(434)의 조합을 이용하여 유도성 튜닝을 수행할 수 있다. 즉, 튜닝 가능한 발진기(430)는 주파수를 튜닝하는데 버랙터를 이용하지 않을 수 있다. 대신, 변압기(435)는 보조 코일(즉, 보조 인덕터(446) 전류는 주 코일(즉, 주 인덕터(434))에 유도성으로 결합하고, 이는 주 인덕터(434)의 유효 인덕턴스를 변화시킨다. 주 인덕터(434) 및 커패시터 뱅크(465)는 이어서 새로운 주파수를 통해 발진 전압(438)을 생성하도록 공명(resonate)할 수 있다.
[0035] 보조 인덕터(446) 전류는 시프트된 발진 전압(441)을 생성하기 위해 90도 위상 시프트 버퍼(440)를 통해 발진 전압(438)으로부터 생성될 수 있다. 트랜스컨덕터(Gm)(442)는 시프트된 발진 전압(441)을 수신하고 보조 인덕터(446)에 공급되는 이득-스케일링된 발진 전류(444)를 생성할 수 있다. 즉, 트랜스컨덕터(442)는 입력 시프트된 발진 전압(441)에 기초하여 그의 출력 전압에 이득을 인가할 수 있다. 트랜스컨덕터(442)는 인가된 이득에 영향을 미치도록 튜닝 전류(439)에 의해 제어될 수 있다. 위에서 논의된 바와 같이, 이득-스케일링된 발진 전류(444)는 이어서 주 인덕터(434)의 유효 인덕턴스를 변경할 수 있다. 그러므로 튜닝 가능한 발진기(430)는 튜닝 전류(439) 또는 튜닝 전압(도시되지 않음)을 이용하여 버랙터들 없이 발진 전압(438)의 주파수를 튜닝할 수 있다.
[0036] 도 5는 발진기를 유도성으로 튜닝하기 위한 방법(500)을 예시하는 흐름도이다. 예를 들어, 방법(500)은 도 4에서 예시되는 튜닝 가능한 발진기(430)에 의해 수행될 수 있다. 튜닝 가능한 발진기(430)는 커패시터 뱅크(465) 및 주 인덕터(434)를 이용하여 발진 전압(438), 즉 LC 탱크(432)를 이용하여 공진을 생성한다(548). 튜닝 가능한 발진기(430)는 또한 발진 전압(438)을 버퍼링하고 90도 위상 시프트 버퍼(440)를 이용하여 90도만큼 위상 시프트시킬 수 있다(550). 튜닝 가능한 발진기(430)는 또한 트랜스컨덕터(442), 즉 튜닝 전류(439)에 의해 제어되는 트랜지스터를 이용하여 시프트된 발진 전압(441)을 이득-스케일링된 전류(444)로 변환할 수 있다(552). 이득 스케일링된 전류(444)는 보조 인덕터(446)에 공급될 수 있다. 튜닝 가능한 발진기(430)는 또한 보조 인덕터(446)에서 발진 전류(444)를 이용하여 주 인덕터의 유효 인덕턴스를 변경함으로써 발진 전압(438)의 주파수를 또한 변경할 수 있다(554). 즉, 이득-스케일링된 발진 전류(444)는 주 인덕터(434)를 유도성으로 결합하고 주 인덕터(434)의 유효 인덕턴스를 변경할 수 있으며, 이에 따라 발진 주파수를 변경한다.
[0037] 도 6은 튜닝 가능한 발진기(630)를 예시하는 회로도이다. 발진기(630) 코어는 제 1 n-타입 금속-산화물 반도체(NMOS) 전계 효과 트랜지스터(NMOSFET) N1(670a)를 포함하고, N1(670a)의 소스는 접지에 결합되고 N1(670a)의 드레인은 발진기(630) 코어의 Vtank- 출력(671)에 결합된다. N1(670)의 게이트는 Vtank+ 출력(673)에 결합될 수 있다. 발진기(630) 코어는 또한 제 2 NMOSFET N2(670b)를 포함할 수 있으며, N2(670b)의 소스는 접지에 결합되고 N2(670b)의 드레인은 Vtank+ 출력(673)에 결합된다. N2(670b)의 게이트는 Vtank- 출력(671)에 결합될 수 있다.
[0038] 발진기(630) 코어는 또한 인덕터/커패시터(LC) 탱크, 즉 주 인덕터(L1)(664) 및 발진 신호를 생성하도록 설계된 공진 회로에 결합된 스위칭된 커패시터들(C1(665)으로서 모델링됨)의 뱅크의 조합을 포함할 수 있다. 인덕터/커패시터(LC) 탱크는 Vtank+(673) 및 Vtank-(671)를 연결할 수 있다. 커패시터 뱅크(C1)(665)는 거친(coarse) 주파수 튜닝을 위해 이용될 수 있다. 보조 인덕터(L2)(662) 양단의 전류는 주 인덕터(L1)(664) 양단의 전류에 유도성으로 결합할 수 있다. 이는 주 인덕터(L1)(664)의 유효 인덕턴스를 변경하고, 그에 따라 발진 주파수를 변경한다. 즉, 주 인덕터(L1)(664)는 M(660)의 상호 인덕턴스를 통해 보조 인덕터(L2)(662)에 유도성으로 결합될 수 있다. Vdd(668)에 결합된 주 인덕터(L1)(664)로부터의 중앙 탭(center tap) 및 Vdd(668) 예를 들어, 레귤레이팅된 전압 공급기(regulated voltage supply)에 결합된 보조 인덕터(L2)(662)로부터의 중앙 탭이 존재할 수 있다.
[0039] 발진기(630)의 출력들(즉, Vtank-(671) 및 Vtank+(673))은 위상 시프트 버퍼(677)에 입력될 수 있다. 위상 시프트 버퍼(677)는 90도 만큼 코어 출력들 시프트할 수 있어서, 주 인덕터 전류(I1)(688) 및 보조 인덕터 전류(I2)(690)는 동위상으로 또는 180도 이위상(out-of-phase)으로 정렬된다. 90도 위상 시프터(677) 없이, 주 인덕터 전류(I1)(688) 및 보조 인덕터 전류(I2)(690)는 동위상이 아닐 수 있고, 이에 따라 주파수 튜닝은 선형이 아닐 수 있고 튜닝 범위는 제한될 수 있다. 위상 시프트 버퍼(677)는 아래에서 기술되는 레지스터/커패시터(RC) 필터로 구현될 수 있다. 레지스터(도시되지 않음)는 또한 인버터 버퍼 자가 바이어스에 대해 이용될 수 있다. 위상 시프트 버퍼(677)의 분로 커패시터(shunt capacitor)(도시되지 않음)는 프로세스 및 온도를 보상하도록 프로그래밍 가능할 수 있다. 또한, 코어 및 보조 루프 간의 위상 시프트 버퍼(677)의 버퍼링 없이, 위상 노이즈 및 성능이 저하될 수 있다.
[0040] 트랜스컨덕터(Gm)(682)는 튜닝 전류(Itune)(678) 또는 튜닝 전압(도시되지 않음)에 의해 제어될 수 있으며, 예를 들어, 위상 동기 루프에 의해 생성될 수 있다. 트랜스컨덕턴스(gm)를 튜닝함으로써, 보조 인덕터 전류(I2)(690)는 변경될 수 있고, 이에 따라 유효 주 인덕턴스 및 발진 주파수를 튜닝한다. 그러므로 트랜스컨덕터(Gm)(682)는 주 인덕터(L1)(664)와 보조 인덕터(L2)(662) 간의 직류 결합이 존재하지 않는 경우 조차도, 주 인덕터(L1)(664)와 보조 인덕터(L2)(662) 간의 유도성 결합을 이용하여 출력 신호(V11")(658)의 주파수를 튜닝한다. 즉, 트랜스컨덕터(Gm)(682)는 보조 인덕터(L2)(662)를 통해 전류(I2)(690)의 양을 변경한다.
[0041] 도 6의 발진기(630)의 선형성을 예시하기 위해, 공진 탱크의 임피던스 전달 함수가 이용될 수 있다. V1"(658)(즉, 주 인덕터(L1)(664) 양단에 측정된 전압)은 수학식(2)에 따라 정해질 수 있다:
Figure pct00006
[0042] 여기서, s는 발진기(630)의 복소 주파수이고, L1은 주 인덕터(L1)(664)의 인덕터스이고, M은 주 인덕터(L1)(664)와 보조 인덕터(L2)(662) 간의 상호 인덕턴스이고, R1은 주 인덕터(L1)(664)의 기생 저항이고, i1(688)은 주 인덕터(L1)(664) 양단의 전류이고, i2는 보조 인덕터(L2)(662) 양단의 전류이다. 주 인덕터 전류(I1)(688)는 수학식(3)에 따라 정해질 수 있다:
Figure pct00007
[0043] 여기서 C1은 커패시터 뱅크(665)의 커패시턴스이고, is(674)는 NMOSFET들(N1-N2)(670a-b)(전류 소스로서 모델링됨)로부터의 소스 전류이다. 보조 인덕터 전류(I2)(690)는 수학식(4)에 따라 정해질 수 있다:
Figure pct00008
[0044] ωps << 동작 주파수 대역이기 때문에(여기서 ωps는 위상 시프트 버퍼(677)로부터의 극(pole), A1은 위상 시프트 버퍼(677)의 이득이고, Gm은 트랜스컨덕터(682)의 트랜스컨덕턴스이다. 그러므로, 공진 탱크의 유효 인피던스는 수학식(5)에 의해 정해질 수 있다:
Figure pct00009
[0045] 정상-상태 사인곡선 교류(AC) 신호에 대해, s = jω이다. 그러므로 수학식(5)은 수학식(6)으로 재작성될 수 있다:
Figure pct00010
[0046] 발진을 위해, 분모의 허수부는 수학식(7)에 따라 0이 되어야 한다:
Figure pct00011
[0047] 발진 주파수(ωosc) 는 수학식(8)에 따라 정해질 수 있다:
Figure pct00012
[0048] 여기서 ω0는 라디안(radian)들로 LC 탱크의 이상적인 공진 주파수이고, Q0은 주 인덕터(L1)(664)의 로딩되지 않은 품질 팩터이다. 발진기(630)의 이득(kICO)은 수학식(9)에 따라 정해질 수 있다:
Figure pct00013
[0049] 여기서 f0는 LC 탱크의 이상적인 공진 주파수이다. 수학식(9)의 제 2 항(term)이 제 1 항보다 훨씬 적기 대문에, ω0는 수학식(10)에 따라 재작성될 수 있다:
Figure pct00014
[0050] 여기서 상호 인덕턴스(M)(860)는 수학식(11)에 따라 정해질 수 있다:
Figure pct00015
[0051] 여기서 k는 결합 계수(0 k 1)이다. 튜닝 발진기(630)는 수학식(12)에 따라 정해질 수 있다:
Figure pct00016
[0052] 큰 신호 동작에서,
Figure pct00017
이다. 그러므로 버랙터없는 튜닝 가능한 발진기(630) 이득(kICO)은 f0의 1차 함수이고 Itune(678)에 걸쳐서 일정할 수 있다. 대조적으로, 버랙터 어레이들로 튜닝된 VCO는 수학식(13)에 따른 이득을 가질 수 있다:
[수학식 12]
Figure pct00018

[0053] 그러므로, 버랙터 어레이-튜닝된 VCO는 Vtune에 걸쳐서 비선형 이득을 갖는 f0의 3-차 함수이다.
[0054] 도 7은 다른 튜닝 가능한 발진기(730)를 예시하는 회로도이다. 튜닝 가능한 발진기(730)는 도 6에서 예시된 튜닝 가능한 발진기(630)와 유사한 엘리먼트들을 포함할 수 있다. 특히, 도 7에서 예시되는 제 1 NMOSFET(N1)(770a), 제 2 NMOSFET(N2)(770b), 커패시터 뱅크(C1)(765), Vdd(767a-c) 공급기, 주 인덕터(L1)(764), 및 보조 인덕터(L2)(762)는 각각 도 6에서 예시되는 제 1 NMOSFET(N1)(670a), NMOSFET(N2)(670b), 커패시터 뱅크(C1)(665), Vdd(668) 공급기, 주 인덕터(L1)(664) 및 보조 인덕터(L2)(662)에 대응하며 이와 유사한 기능을 포함할 수 있다.
[0055] 앞서와 같이, 변압기(즉, 주 인덕터(L1)(764) 및 보조 인덕터(L2)(762)의 조합)는 발진기(730)의 유도성 튜닝을 수행할 수 있다. 즉, 보조 인덕터(L2)(762)를 통한 전류는 주 인덕터(L1)(764)의 유효 인덕턴스를 변경시키고, 이에 따라 발진기(730)의 출력 주파수를 변경시킬 수 있다.
[0056] 입력 전류(IIN)(784)는 제 1 노드(741), 예를 들어, 제 3 NMOSFET(N3)(770c)의 드레인 또는 소스에서 수신될 수 있다. 입력 전류(IIN)(784)는 전류-모드 디지털-아날로그 변환기(IDAC)로부터, 예를 들어, 위상 동기 로프에서 수신될 수 있다. 입력 전류(IIN)(784)는 트랜스컨덕터(Gm1-Gm2)(782a-b)에 대한 튜닝 전류(Itune)(778)를 생성하기 위해 제 4 NMOSFET(N4)(770d)에서 미러링(mirror)될 수 있다.
[0057] 이 구성에서, 제 1 90도 위상 시프트 버퍼(777a)는 발진기(730) 코어의 일 출력, 예를 들어, Vtank-(671)를 수신한다. 유사하게, 제 2 90도 위상 시프트 버퍼(777b)는 발진기(730) 코어의 다른 출력, 예를 들어, Vtank+(673)를 수신할 수 있다. 90도 위상 시프트 버퍼들(777a-b)은 주 인덕터(L1)(764) 및 보조 인덕터(L2)(762) 정렬을 위해 90도만큼 그들의 입력들을 시프트할 수 있다. 90도 위상 시프트 버퍼들(777a-b)은 또한 프로그래밍 가능한 분로 커패시터 뱅크들(C4-C5)(786a-b)을 통한 KICO 보상 및 노이즈 리버스 격리(noise reverse isolation)을 수행할 수 있다. 프로그래밍 가능한 분로 커패시터 뱅크들(C4-C5)(786a-b)은 예를 들어, 3비트 제어 신호들(도시되지 않음)을 이용하여 스위칭될 수 있다.
[0058] 90도 위상 시프트 버퍼들(777a-b)에서, 제 1 직렬 커패시터(C2)(767a) 및 제 2 직렬 커패시터(C3)(767b)는 제 1 직렬 레지스터(R1)(787a) 및 제 2 직렬 레지스터(R2)(787b)와 각각 조합하여 발진기(730) 탱크 출력들을 위상 시프트할 수 있다. 제 1 p-타입 금속-산화물-반도체(PMOS) 전계 효과 트랜지스터(PMOSFET)(P1)(771a) 및 제 2 PMOSFET(P2)(771b)는 각각 제 5 NMOSFET(N5)(770e) 및 제 6 NMOSFET(N6)(770f)와 조합하여 위상-시프트된 탱크 출력을 인버팅 및 버퍼링하고, 발진기(730) 코어 및 트랜스컨덕터(Gm1-Gm2)(782a-b)을 격리한다.
[0059] 일 구성에서, 제 1 90도 위상 시프터(777a)에서, 제 1 PMOSFET(P1)(771a) 및 제 5 NMOSFET(N5)(770e)의 게이트들은 제 1 직렬 커패시터(C2)(767a)의 출력에 함께 결합될 수 있다. 제 1 PMOSFET(P1)(771a)의 소스는 Vdd(768b)에 결합될 수 있고, 제 2 NMOSFET(N5)(770e)의 소스는 접지에 결합될 수 있다. 제 1 PMOSFET(P1)(771a) 및 제 5 NMOSFET(N5)(770e)의 드레인들은 제 1 프로그래밍 가능한 분로 커패시커(C4)(786a)의 입력에 함께 결합될 수 있다.
[0060] 유사하게, 제 2 90도 위상 시프터(777b)에서, 제 2 PMOSFET(P2)(771b) 및 제 6 NMOSFET(N6)(770f)의 게이트들은 제 2 직렬 커패시터(C3)(767b)의 출력에 함께 결합될 수 있다. 제 2 PMOSFET(P2)(771b)의 소스는 Vdd(768b)에 결합될 수 있고, 제 6 NMOSFET(N6)(770f)의 소스는 접지에 결합될 수 있다. 제 2 PMOSFET(P2)(771b) 및 제 6 NMOSFET(N6)(770f)의 드레인들은 제 2 프로그래밍 가능한 분로 커패시터(C5)(786b)의 입력에 함께 결합될 수 있다.
[0061] 트랜스컨덕터들(Gm1-Gm2)(782a-b)은 튜닝 전류(Itune)(778) 또는 튜닝 전압에 의해 제어될 수 있다. Itune(778)는 제 4 NMOSFET(N4)(770d)의 드레인 바이어스 전류일 수 있고 Gm1(782a) 및 Gm2(782b)의 소스 전류의 합일 수 있다. 그러므로 Itune(778)은 Gm1(782a) 및 Gm2(782b)의 바이어스 전류일 수 있고 그들의 트랜스컨덕턴스를 정의할 수 있다. 입력 전류(IIN)(784)를 통해 튜닝 전류(Itune)(778)를 변경하는 것은 보조 인덕터(L2)(762)를 통해 전류를 변경키실 수 있고, 이에 따라 유효 주 인덕턴스 및 발진 주파수를 튜닝한다. 주 인덕터(L1)(764) 및 보조 인덕터(L2)(762) 간의 유도성, 또는 간접적인 결합은, 주 인덕터(L1)(764)와 보조 인덕터(L2)(762) 간의 직류 결합이 존재하지 않는 경우 조차도 출력 신호의 주파수를 튜닝할 수 있다.
[0062] 이 구성은 몇 개의 이점들을 포함할 수 있다. 우선, 튜닝 전류(Itune)(778) 양단의 발진 주파수는 비교적 선형, 예를 들어, 18MHz 상에서 +/-2%, 40MHz 상에서 +/-6%의 튜닝 이득 변동일 수 있다. 둘째로, 최대 튜닝 가능한 주파수는 버랙터 어레이들의 것에 비해 90도 위상 시프터 버퍼들(777a-b)로부터 더 작은 기생 용량성 로딩으로 인해 비교적 높을 수 있다. 셋째로, 튜닝 가능한 발진기(730)는 버랙터 어레이들을 이용하는 발진기들에 비견 가능한 또는 더 양호한 위상 노이즈 성능, 전류 소비 및 더 작은 다이 영역을 가질 수 있다.
[0063] 도 8은 유도성 주파수 튜닝 매커티즘(831)을 예시하는 회로도이다. 유도성 주파수 튜닝 매커니즘(831)은 도 7에서 예시된 튜닝 가능한 발진기(730)에서 엘리먼트들의 서브셋을 포함할 수 있다. 특히, 도 8에서 예시된 커패시터 뱅크(C1)(865), 주 인덕터(L1)(864) 및 보조 인덕터(L2)(862)는 각각 도 7에서 예시된 커패시터 뱅크(C1)(765), 주 인덕터(L1)(764), 및 보조 인덕터(L2)(762)에 대응하고 이와 유사한 기능을 포함한다. 또한, 제 1 레지스터(R1)(892a)는 주 인덕터(L1)(864)의 기생 커패시턴스이고, 제 2 레지스터(R2)(892b)는 주 인덕터(L2)(862)의 기생 커패시턴스이다.
[0064] 일 구성에서, 주 인덕터(L1)(864) 양단의 전압(V1)(858)은 위의 수학식(2)에 따라 정해질 수 있다. 상호 인턱턴스(M)(860)는 위의 수학식(11)에 따라 정해질 수 있다. 그러므로, 계수(α)는 수학식(13)에 따라 i2(890)에 관하여 i1(888)에 대한 증배 팩터(multiplicative factor)로서 도입될 수 있다:
Figure pct00019
[0065] 여기서 양의 는 i1(888) 및 i2(890)이 동위상(즉, 양의 결합)임을 표시하고 음의 는 i1(888) 및 i2(890)가 이위상(즉, 음의 결합)임을 표시한다. M(860) 및 i2(890)을 수학식들(11 및 13)로 각각 대체하여, LC 탱크(832) 양단의 전압(V1)(858)은 수학식(14)에 따라 정해질 수 있다:
Figure pct00020
[0066] 여기서
Figure pct00021
는 주 인덕터(L1)(864)의 유효 인덕턴스이다. 그러므로 튜닝 매커티즘(831)의 공진 주파수(fO)는 수학식(15)에 따라 정해질 수 있다:
Figure pct00022
[0067] 그러므로, 공진 주파수(fO)는 트랜스컨덕터(도시되지 않음)를 이용하여 i2(890)를 변경함으로써 제어될 수 있다. 예를 들어, 도 7에서 예시된 입력 전류(IIN)는 튜닝 전류(Itune)(778)를 생성하도록 미러링될 수 있으며, 이는 트랜스컨덕터(782a-b)에 의해 생성되는 i2(890)를 제어할 수 있다.
[0068] 도 9는 유도성 주파수 튜닝 매커니즘(931)을 예시하는 회로도이다. 유도성 주파수 튜닝 매커니즘(931)은 도 8에서 예시된 튜닝 매커니즘(831)과 유사한 엘리먼트를 포함할 수 있다. 특히, 도 9에서 예시된 커패시터 뱅크(C1)(965), 상호 인덕턴스(M)(960), 제 1 레지스터(R1)(992a), 제 2 레지스터(R2)(992b), 주 인덕터 전류(I1)(988), 보조 인덕터 전류(I2)(990), 주 인덕터(L1)(964) 및 보조 인덕터(L2)(962)는 각각 도 8에서 예시된 커패시터 뱅크(C1)(865), 상호 인덕턴스(M)(860), 제 1 레지스터(R1)(892a), 제 2 레지스터(R2)(892b), 주 인덕터 전류(I1)(888), 보조 인덕터 전류(I2)(890), 주 인덕터(L1)(864) 및 보조 인덕터(L2)(862)에 대응하고 이와 유사한 기능을 포함할 수 있다. 튜닝 매커니즘(931)은 i1(996)의 전류 소스를 갖는 것으로 도시되지만 이 전류는 실제로 트랜스컨덕터, 예를 들어, Gm1-Gm2(782a-b)로부터 수신될 수 있다. 또한, 튜닝 매커니즘(931)은 보조 스테이지(도시되지 않음)의 기생 커패시턴스를 모델링하도록 커패시터(Cp)(998)을 갖는 것으로 도시된다.
[0069] 이 구성에서, LC 탱크 양단의 전압(V1)(958)은 위의 수학식(16)에 따라 정해질 수 있다.
Figure pct00023
[0070] 부가적으로, 보조 인덕터 전류(I2)(990)는 수학식(17)에 따라 정해질 수 있다:
Figure pct00024
[0071] 여기서 r0(994)는 보조 인덕터(L2)(962)의 병렬 유효 저항이다. 그러므로 주 인덕터의 임피던스(Z1)는 수학식(18)에 따라 정해질 수 있다:
Figure pct00025
[0072] 튜닝 매커니즘(931)의 품질 팩터(Qeff)는 수학식(19)에 따라 정해질 수 있다:
Figure pct00026
[0073] 이어서 r0 >> R2인 경우, 튜닝 매커니즘(931)의 품질 팩터(Qeff)는 수학식(20)에 따라 정해질 수 있다:
Figure pct00027
[0074] 그러므로 보조 인덕터(L2)(962)의 품질 팩터는 튜닝 매커니즘(931)의 전체 품질 팩터(Qeff)에 비교적 작은 충격을 줄 수 있다. 이는 튜닝 매커니즘(931)의 단순한 구현을 허용할 수 있다. 즉, 보조 인덕터(L2)(962)의 품질 팩터가 희생될 수 있고, 대신, 주 인덕터(L1)(964)의 품질 팩터는 최적화될 수 있고, 이에 따라 인덕터들 중 단지 하나의 품질 팩터가 최적화되기 때문에 복잡도를 감소시킨다.
[0075] 도 10은 튜닝 가능한 발진기(1030)의 다른 구성을 예시하는 회로도이다. 튜닝 가능한 발진기(1030)는 도 7에서 예시된 튜닝 가능한 발진기와 유사한 엘리먼트들을 포함할 수 있다. 특히, 도 10에서 예시된 커패시턴스 뱅크(C1)(1065), 직렬 레지스터들(R1-R2)(1087a-b), 주 인덕터(L1)(1064) 및 보조 인덕터(L2)(1062), 직렬 커패시터들(C2-C3)(1067a-b), 분로 커패시터 뱅크들(C4-C5)(1086a-b), NMOSFET들(N1-N6)(1070a-f), PMOSFET들(P1-P2)(1071a-b), Vdd(1068a-c), 트랜스컨덕터들(Gm1-Gm2)(1082a-b), 및 90도 위상 시프터들(1077a-b)는 각각 도 7에서 예시된 커패시터 뱅크(C1)(765), 직렬 레지스터들(R1-R2)(787a-b), 주 인덕터(L1)(764) 및 보조 인덕터(L2)(762), 직렬 커패시터들(C2-C3)(767a-b), 분로 커패시터 뱅크들(C4-C5)(786a-b), NMOSFET들(N1-N6)(770a-f), PMOSFET들(P1-P2)(771a-b), Vdd(768a-c), 트랜스컨덕터(Gm1-Gm2)(782a-b) 및 90도 위상 시프터들(777a-b)에 대응하고 이와 유사한 기능을 포함할 수 있다. 또한, 튜닝 가능한 발진기(1030)는 레지스터들(R3-R4)(1093a-b) 및 바이어싱 커패시터들(C6-C7)(1095a-b)를 포함할 수 있다.
[0076] 그러나 이 구성에서, 튜닝 전압(Vtune)(1099)은 튜닝 전류(Itune)(778) 내로 미러링되는 입력 전류(IIN)(784) 대신 트랜스컨덕터들(Gm1-Gm2)(1082a-b)의 유효 Gm을 제어하는데 이용될 수 있다. 이는 도 7에서 예시된 전류 제어 발진기(ICO) 대신 전압 제어 발진기(VCO)를 생성할 수 있다. 제 3 NMOSFET(N3)(1070c)로 입력되고 제 4 NMOSFET(N4)(1070d)에서 미러링되는 전류는 대신 바이어싱 전류(Ibias)(1091)이다. 트랜스컨덕터들(Gm1-Gm2)(1082a-b)를 바이어싱함으로써, 바이어싱 전류(Ibias)(1091)는 kVCO 특성들을 조정할 수 있다. 트랜스컨덕터들(Gm1-Gm2)(1082a-b)의 크기를 조정하는 것은 또한 kVCO 특성들에 영향을 줄 수 있다.
[0077] VCO 구성(1030)은 단일 발진기로 도 7의 ICO 구성(730)과 조합될 수 있다. 이 조합된 발진기는 튜닝 전류(Itune)(778)를 제공하는 디지털 위상 동기 루프 및 튜닝 전압(Vtune)(1099)을 제공하는 아날로그 위상 동기 루프와 호환 가능할 수 있다. 그러나 VCO 구성(1030)의 kVCO는 KICO 구성(730)보다 덜 선형일 수 있다.
[0078] 도 11은 튜닝 가능한 발진기(1030)에서 신호들에 대한 90도 위상 시프터(1077a-b)의 효과를 예시하는 다이어그램이다. 90도 위상 시프터(1077a-b) 없이, 주 인덕터 전류(I1)(1188a)는 보조 인덕터 전류(I2)(1190a)와 90도 이위상이 될 수 있다. 대조적으로, 90도 위상 시프터(1077a-b)는 보조 이덕터 전류(I2)(1190b)와 동위상으로(도시되지 않음) 또는 180도 이위상으로 주 인덕터 전류(I1)(1188b)를 정렬할 수 있다.
[0079] 90도 위상 시프터(1077a-b) 없이, V1(1181a), V1(1183a) 및 V1(1185a)는 서로 이위상일 수 있다. 대조적으로, V1(1181b), V1(1183b) 및 V1" (1185b)는 90도 위상 시프터(1077a-b)가 이용되는 경우 서로 동위상일 수 있다. V1(1181a-b)은 제 1 스테이지로부터 발진 시호의 진폭일 수 있고, V1(1183a-b)는 제 2 스테이지로부터 발진 신호일 수 있고, V1(1185a-b)는 V1(1181a-b) 및 V1(1183a-b)의 벡터 합일 수 있다.
[0080] 도 12는 전자 디바이스/무선 디바이스(1204) 내에 포함될 수 있는 특정한 컴포넌트들을 예시한다. 전자 디바이스/무선 디바이스(1204)는 액세스 단말, 모바일국, 사용자 장비(UE), 기지국, 액세스 포인트, 브로드캐스트 전송기, 노드-B, 이볼브드 노드-B 등일 수 있다. 예를 들어, 전자 디바이스/무선 디바이스(1204)는 도 1 및 2에서 각각 예시되는 수신기(100) 또는 전송기(200)를 포함할 수 있다. 전자 디바이스/무선 디바이스(1204)는 프로세서(1203)를 포함한다. 프로세서(1203)는 범용 단일- 또는 다중-칩 마이크로프로세서(예를 들어, ARM), 특수 목적 마이크로프로세서(예를 들어, 디지털 신호 프로세서(DSP)), 마이크로제어기, 프로그래밍 가능한 게이트 어레이 등일 수 있다. 프로세서(1203)는 중앙 처리 장치(CPU)로서 지칭될 수 있다. 단지 단일의 프로세서(1203)가 도 12의 전자 디바이스/무선 디바이스(1204)에서 도시되지만, 대안적인 구성에서, 프로세서들(예를 들어, ARM 및 DSP)의 조합이 이용될 수 있다.
[0081] 전자 디바이스/무선 디바이스(1204)는 또한 메모리(1205)를 포함한다. 메모리(1205)는 전자 정보를 저장할 수 있는 임의의 전자 컴포넌트일 수 있다. 메모리(1205)는 RAM(random access memory), ROM(read-only memory) 자기 디스크 저장 매체들, 광학 저장 매체들, RAM 내의 플래시 메모리 디바이스들, 프로세서와 함께 포함되는 온-보드 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들로서 구현될 수 있고, 이들의 조합을 포함한다.
[0082] 데이터(1207a) 및 명령들(1209a)은 메모리(1205)에 저장될 수 있다. 명령들(1209a)은 여기서 기재된 방법들을 구현하기 위해 프로세서(1203)에 의해 실행될 수 있다. 명령들(1209a)의 실행은 메모리(1205)에 저장된 데이터(1207a)의 이용을 수반할 수 있다. 프로세서(1203)가 명령들(1209a)을 실행할 때, 명령들(1209b)의 다양한 부분들은 프로세서(1203) 상에 로딩될 수 있고 데이터(1207)의 다양한 조각들이 프로세서(1203) 상에 로딩될 수 있다.
[0083] 전자 디바이스/무선 디바이스(1204)는 또한 전자 디바이스/무선 디바이스(1204)로 그리고 이들로부터 신호들의 전송 및 수신을 허용하기 위해 전송기(1211) 및 수신기(1213)를 포함할 수 있다. 전송기(1211) 및 수신기(1213)는 트랜시버(1215)로서 집합적으로 지칭될 수 있다. 다수의 안테나들(1217a-b)은 트랜시버(1215)에 전기적으로 결합될 수 있다. 전자 디바이스/무선 디바이스(1204)는 또한 다수의 전송기들, 다수의 수신기들, 다수의 트랜시버들 및/또는 부가적인 안테나들을 포함할 수 있다(도시되지 않음).
[0084] 전자 디바이스/무선 디바이스(1204)는 디지털 신호 프로세서(DSP)(1221)를 포함할 수 있다. 전자 디바이스/무선 디바이스(1204)는 통신 인터페이스(1223)를 또한 포함할 수 있다. 통신 인터페이스(1223)는 사용자가 전자 디바이스/무선 디바이스(1204)와 상호작용하도록 허용할 수 있다.
[0085] 전자 디바이스/무선 디바이스(1204)의 다양한 컴포넌트들은 하나 이상의 버스들에 의해 함께 결합될 수 있으며, 하나 이상의 버스들은 전력 버스, 제어 신호 버스, 상태 신호 버스, 데이터 버스 등을 포함할 수 있다. 명료함을 위해, 다양한 버스들은 도 12에서 버스 시스템(1219)으로서 예시된다.
[0086] 용어 "결합된"은 매우 다양한 연결들을 포함한다. 예를 들어, 용어 "결합된"은 서로 직접 연결된 회로 엘리먼트들 및 다른 회로 엘리먼트들을 통해 간접적으로 연결된 회로 엘리먼트들을 포함하도록 넓게 해석되어야 한다.
[0087] 용어 "결정하는"은 매우 다양한 동작들을 포함하며, 이에 따라 "결정하는"은 계산하는, 컴퓨팅하는, 프로세싱하는, 유도하는, 조사하는, 룩업하는(예를 들어, 표, 데이터베이스 또는 다른 데이터 구조를 룩업), 확인하는(ascertaining) 등을 포함할 수 있다. 또한, "결정하는"은 수신하는(예를 들어, 정보를 수신하는), 액세스하는(예를 들어, 메모리 내의 데이터에 액세스하는) 등을 포함할 수 있다. 또한, "결정하는"은 해결하는, 선택하는, 택하는, 설정하는 등을 포함할 수 있다.
[0088] 구문"~에 기초하는"은 달리 명확히 특정되지 않으면 "~에만 기초하는"을 의미하지 않는다. 즉, 구문 "~에 기초하는"은 "~에만 기초하는" 및 "적어도 ~에 기초하는" 둘 다를 기술한다.
[0089] 용어 "프로세서"는 범용 프로세서, 중앙 처리 장치(CPU), 마이크로프로세서, 디지털 시호 프로세서(DSP), 제어기, 마이크로제어기, 상태 머신 등을 포함하도록 넓게 해석되어야 한다. 몇몇 상황들에 하에서, "프로세서"는 ASIC(application specific integrated circuit), PLD(programmable logic device), FPGA(field programmable gate array) 등을 참조할 수 있다. 용어 "프로세서"는 프로세싱 디바이스들의 조합, 예를 들어, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어에 결합된 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성을 지칭할 수 있다.
[0090] 용어 "메모리"는 전자 정보를 저장할 수 있는 임의의 전자 컴포넌트를 포함하도록 넓게 해석되어야 한다. 용어 메모리는 RAM(random access memory), ROM(read-only memory), NVRAM(non-volatile random access memory), PROM(programmable read-only memory), EPROM(erasable programmable read only memory), EEPROM(electrically erasable PROM), 플래시 메모리, 자기 또는 광학 데이터 저장소, 레지스터 등과 같이 다양한 타입들의 프로세서-판독 가능한 매체들을 지칭할 수 있다. 프로세서가 메모리로부터 정보를 판독하고 및/또는 메모리에 정보를 기록할 수 있는 경우 프로세서와 전자통신 하는 것으로 간주된다. 프로세서에 통합된 메모리는 프로세서와 전자 통신한다.
[0091] 용어 "명령들" 및 "코드"는 임의의 타입의 컴퓨터-판독 가능한 스테이트먼트(들)를 포함하도록 넓게 해석되어야 한다. 예를 들어, 용어 "명령들" 및 "코드"는 하나 이상의 프로그램들, 루틴들, 서브-루틴들, 함수들, 프로시저들 등을 지칭할 수 있다. "명령들" 및 "코드"는 단일의 컴퓨터-판독 가능한 스테이트먼트 또는 다수의 컴퓨터-판독 가능한 스테이트먼트들을 포함할 수 있다.
[0092] 여기서 기술된 기능들은 하드웨어에 의해 실행되는 소프트웨어 또는 펌웨어로 구현될 수 있다. 함수들은 또는 컴퓨터-판독 가능한 매체 상의 하나 이상의 명령들로서 저장될 수 있다. 용어들 "컴퓨터-판독 가능한 매체" 또는 "컴퓨터-프로그램 물건"은 컴퓨터 또는 프로세서에 의해 액세스될 수 있는 임의의 유형의 저장 매체를 지칭한다. 제한이 아닌 예로서, 컴퓨터-판독 가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 컴퓨터에 의해 액세스될 수 있는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 전달 또는 저장하는데 이용될 수 있는 임의의 다른 저장 매체를 포함할 수 있다. 여기서 이용된 바와 같은 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(laser disc), 광학 디스크(optical disc) 디지털 다용도 디스크(digital versatile disc)(DVD), 플로피 디스크(floppy disk) 및 블루레이® 디스크(Blu-ray® disc)를 포함하며, 여기서 disk들은 보통 데이터를 자기적으로 재생하는 반면에, disc들은 레이저들로 광학적으로 데이터를 재생한다.
[0093] 여기서 기재된 방법들은 기술된 방법을 달성하기 위한 하나 이상의 단계들 또는 동작들을 포함한다. 방법 단계들 및/또는 동작들은 청구항들의 범위로부터 벗어남 없이 서로 교환 가능하게 될 수 있다. 즉, 단계들 또는 동작들의 특정한 순서가 기술되고 있는 방법의 적절한 동작을 위해 요구되지 않으면, 특정한 단계들 및/또는 동작들의 순서 및/또는 이용은 청구항들의 범위로부터 벗어남 없이 수정될 수 있다.
[0094] 또한, 도 5에 의해 예시된 것들과 같이, 여기서 기술된 방법들 및 기법들을 수행하기 위한 모듈들 및/또는 다른 적절한 수단은 다운로드되고 및/또는 디바이스에 의해 다른 방식으로 획득될 수 있다는 것이 인지되어야 한다. 예를 들어, 디바이스는 여기서 기술된 방법들을 수행하기 위한 수단의 이전을 용이하게 하기 위해 서버에 결합될 수 있다. 대안적으로, 여기서 기술된 다양한 방법들은 저장 수단(랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 컴팩트 디스크(CD) 또는 플로피 디스크 등과 같은 물리적 저장 매체)을 통해 제공될 수 있어서, 디바이스는 저장 수단을 디바이스에 제공하거나 결합하면 다양한 방법들을 획득할 수 있다.
[0095] 청구항들은 위에서 예시된 바로 그 구성 및 컴포넌트들로 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들, 변경들 및 변동물들은 청구항들의 범위로부터 벗어남 없이 여기서 기술된 시스템들, 방법들 및 장치의 어레인지먼트(arrangement), 동작 및 상세들에서 이루어질 수 있다.

Claims (28)

  1. 튜닝 가능한 발진기 회로로서,
    제 1 커패시터 뱅크와 병렬로 결합된 주 인덕터를 포함하는 인덕터/커패시터(LC) 탱크 회로 - 상기 LC 탱크는 주파수의 발진 전압을 생성하도록 공진(resonate)함 - ;
    상기 LC 탱크 및 트랜스컨덕터(transconductor)에 결합된 90도 위상 시프트 버퍼;
    상기 90도 위상 시프트 버퍼 및 보조 인덕터에 결합된 트랜스컨덕터;
    상기 주 인덕터에 유도성으로 결합되고 상기 트랜스컨덕터로부터 이득-스케링일링된 발진 전류를 수신하는 보조 인덕터
    를 포함하는,
    튜닝 가능한 발진기 회로.
  2. 제 1 항에 있어서,
    상기 90도 위상 시프트 버퍼는,
    90도 만큼 상기 발진 전압을 위상-시프트하는,
    튜닝 가능한 발진기 회로.
  3. 제 2 항에 있어서,
    상기 트랜스컨덕터는,
    시프트된 발진 전압을 이득-스케일링된 발진 전류로 변환하는,
    튜닝 가능한 발진기 회로.
  4. 제 1 항에 있어서,
    상기 트랜스컨덕터는,
    MOSFET(metal-oxide-semiconductor field effect transistor)인,
    튜닝 가능한 발진기 회로.
  5. 제 4 항에 있어서,
    상기 MOSFET(metal-oxide-semiconductor field effect transistor)는,
    소스 노드 또는 드레인 노드에서 상기 보조 인덕터에 전달되는 이득-스케일링된 발진 전류를 변경하는 튜닝 전류, 상기 주 인덕터의 유효 인덕턴스 및 상기 발진 전압의 주파수를 수신하는,
    튜닝 가능한 발진기 회로.
  6. 제 4 항에 이어서,
    상기 MOSFET(metal-oxide-semiconductor field effect transistor)는,
    게이트 노드에서 상기 보조 인덕터에 전달되는 이득-스케일링된 발진 전류를 변경하는 튜닝 전압, 상기 주 인덕터의 유효 인덕턴스 및 상기 발진 전압의 주파수를 수신하는,
    튜닝 가능한 발진기 회로.
  7. 제 2 항에 있어서,
    상기 90도 위상 시프트 버퍼는,
    커패시터 - 상기 커패시터의 제 1 노드는 상기 인덕터/커패시터(LC) 탱크에 결합되고 상기 커패시터의 제 2 노드는 레지스터의 제 1 노드에 결합됨 - ;
    접지에 결합되는 소스 노드를 갖는 NMOSFET(n-type metal-oxide-semiconductor field effect transistor);
    기준 전압(Vdd)에 결합되는 소스 노드를 갖는 PMOSFET(p-type metal-oxide-semiconductor field effect transistor) - 상기 NMOSFET 및 PMOSFET의 게이트들은 상기 커패시터의 제 2 노드 및 상기 레지스터의 제 1 노드에 결합됨 - ; 및
    상기 레지스터의 제 2 노드, 상기 트랜스컨덕터 및 상기 NMOSFET 및 상기 PMOSFET의 드레인들에 결합되는 제 1 노드를 갖는 분로 커패시터 뱅크
    를 포함하고,
    상기 분로 커패시터 뱅크의 제 2 노드는 스위칭된 접지에 결합되는,
    튜닝 가능한 발진기 회로.
  8. 제 7 항에 있어서,
    상기 분로 커패시터 뱅크는,
    상기 튜닝 가능한 발진기 회로의 동작 동안 프로세스 또는 온도에 기초하여 상이한 커패시턴스를 생성하도록 프로그래밍되는,
    튜닝 가능한 발진기 회로.
  9. 발진기를 유도성으로 튜닝하기 위한 집적 회로로서,
    제 1 커패시터 뱅크와 병렬로 결합된 주 인덕터를 포함하는 인덕터/커패시터(LC) 탱크 회로 - 상기 LC 탱크는 주파수의 발진 전압을 생성하도록 공진(resonate)함 - ;
    상기 LC 탱크 및 트랜스컨덕터(transconductor)에 결합된 90도 위상 시프트 버퍼;
    상기 90도 위상 시프트 버퍼 및 보조 인덕터에 결합된 트랜스컨덕터; 및
    상기 주 인덕터에 유도성으로 결합되고 상기 트랜스컨덕터로부터 이득-스케링일링된 발진 전류를 수신하는 보조 인덕터
    를 포함하는,
    발진기를 유도성으로 튜닝하기 위한 집적 회로.
  10. 제 9 항에 있어서,
    상기 90도 위상 시프트 버퍼는,
    90도 만큼 상기 발진 전압을 위상-시프트하는,
    발진기를 유도성으로 튜닝하기 위한 집적 회로.
  11. 제 10 항에 있어서,
    상기 트랜스컨덕터는,
    시프트된 발진 전압을 이득-스케일링된 발진 전류로 변환하는,
    발진기를 유도성으로 튜닝하기 위한 집적 회로.
  12. 제 9 항에 있어서,
    상기 트랜스컨덕터는,
    MOSFET(metal-oxide-semiconductor field effect transistor)인,
    발진기를 유도성으로 튜닝하기 위한 집적 회로.
  13. 제 12 항에 있어서,
    상기 MOSFET(metal-oxide-semiconductor field effect transistor)는,
    소스 노드 또는 드레인 노드에서 상기 보조 인덕터에 전달되는 이득-스케일링된 발진 전류를 변경하는 튜닝 전류, 상기 주 인덕터의 유효 인덕턴스 및 상기 발진 전압의 주파수를 수신하는,
    발진기를 유도성으로 튜닝하기 위한 집적 회로.
  14. 제 12 항에 이어서,
    상기 MOSFET(metal-oxide-semiconductor field effect transistor)는,
    게이트 노드에서 상기 보조 인덕터에 전달되는 이득-스케일링된 발진 전류를 변경하는 튜닝 전압, 상기 주 인덕터의 유효 인덕턴스 및 상기 발진 전압의 주파수를 수신하는,
    발진기를 유도성으로 튜닝하기 위한 집적 회로.
  15. 제 10 항에 있어서,
    상기 90도 위상 시프트 버퍼는,
    커패시터 - 상기 커패시터의 제 1 노드는 상기 인덕터/커패시터(LC) 탱크에 결합되고 상기 커패시터의 제 2 노드는 레지스터의 제 1 노드에 결합됨 - ;
    접지에 결합되는 소스 노드를 갖는 NMOSFET(n-type metal-oxide-semiconductor field effect transistor);
    기준 전압(Vdd)에 결합되는 소스 노드를 갖는 PMOSFET(p-type metal-oxide-semiconductor field effect transistor) - 상기 NMOSFET 및 PMOSFET의 게이트들은 상기 커패시터의 제 2 노드 및 상기 레지스터의 제 1 노드에 결합됨 - ; 및
    상기 레지스터의 제 2 노드, 상기 트랜스컨덕터 및 상기 NMOSFET 및 상기 PMOSFET의 드레인들에 결합되는 제 1 노드를 갖는 분로 커패시터 뱅크
    를 포함하고,
    상기 분로 커패시터 뱅크의 제 2 노드는 스위칭된 접지에 결합되는,
    발진기를 유도성으로 튜닝하기 위한 집적 회로.
  16. 제 15 항에 있어서,
    상기 분로 커패시터 뱅크는,
    상기 발진기의 동작 동안 프로세스 또는 온도에 기초하여 상이한 커패시턴스를 생성하도록 프로그래밍되는,
    발진기를 유도성으로 튜닝하기 위한 집적 회로.
  17. 튜닝 가능한 발진기 회로로서,
    제 1 커패시터 뱅크 및 주 인덕터를 이용하여 발진 전압을 생성하기 위한 수단;
    상기 발진 전압을 버퍼링 및 위상-시프트하기 위한 수단;
    시프트된 발진 전압을 이득-스케일링된 발진 전류로 변환하기 위한 수단; 및
    상기 발진 전류를 이용하여 상기 주 인덕터의 유효 인덕턴스를 변경함으로써 상기 발진 전압의 주파수를 변경하기 위한 수단
    을 포함하는,
    튜닝 가능한 발진기 회로.
  18. 제 18 항에 있어서,
    상기 변환하기 위한 수단은,
    MOSFET(metal-oxide-semiconductor field effect transistor)인,
    튜닝 가능한 발진기 회로.
  19. 제 18 항에 있어서,
    상기 MOSFET(metal-oxide-semiconductor field effect transistor)는,
    소스 노드 또는 드레인 노드에서 상기 보조 인덕터에 전달되는 이득-스케일링된 발진 전류를 변경하는 튜닝 전류, 상기 주 인덕터의 유효 인덕턴스 및 상기 발진 전압의 주파수를 수신하는,
    튜닝 가능한 발진기 회로.
  20. 제 18 항에 이어서,
    상기 MOSFET(metal-oxide-semiconductor field effect transistor)는,
    게이트 노드에서 상기 보조 인덕터에 전달되는 이득-스케일링된 발진 전류를 변경하는 튜닝 전압, 상기 주 인덕터의 유효 인덕턴스 및 상기 발진 전압의 주파수를 수신하는,
    튜닝 가능한 발진기 회로.
  21. 제 17 항에 있어서,
    상기 버퍼링하고 위상 시프트하기 위한 수단은,
    커패시터 - 상기 커패시터의 제 1 노드는 상기 인덕터/커패시터(LC) 탱크에 결합되고 상기 커패시터의 제 2 노드는 레지스터의 제 1 노드에 결합됨 - ;
    접지에 결합되는 소스 노드를 갖는 NMOSFET(n-type metal-oxide-semiconductor field effect transistor);
    기준 전압(Vdd)에 결합되는 소스 노드를 갖는 PMOSFET(p-type metal-oxide-semiconductor field effect transistor) - 상기 NMOSFET 및 PMOSFET의 게이트들은 상기 커패시터의 제 2 노드 및 상기 레지스터의 제 1 노드에 결합됨 - ; 및
    상기 레지스터의 제 2 노드, 상기 트랜스컨덕터 및 상기 NMOSFET 및 상기 PMOSFET의 드레인들에 결합되는 제 1 노드를 갖는 분로 커패시터 뱅크
    를 포함하고,
    상기 분로 커패시터 뱅크의 제 2 노드는 스위칭된 접지에 결합되는,
    튜닝 가능한 발진기 회로.
  22. 제 21 항에 있어서,
    상기 튜닝 가능한 발진기 회로의 동작 동안 프로세스 또는 온도에 기초하여 상이한 커패시턴스를 생성하도록 분로 커패시터 뱅크를 프로그래밍하기 위한 수단
    을 더 포함하는,
    튜닝 가능한 발진기 회로.
  23. 발진기를 유도성으로 튜닝하기 위한 방법으로서,
    제 1 커패시터 뱅크 및 주 인덕터를 이용하여 발진 전압을 생성하는 단계;
    90도 위상 시프트 버퍼를 이용하여 상기 발진 전압을 버퍼링 및 위상-시프트하는 단계;
    트랜스컨덕터를 이용하여 시프트된 발진 전압을 이득-스케일링된 발진 전류로 변환하는 단계; 및
    상기 발진 전류를 이용하여 상기 주 인덕터의 유효 인덕턴스를 변경함으로써 상기 발진 전압의 주파수를 변경하는 단계
    를 포함하는,
    발진기를 유도성으로 튜닝하기 위한 방법.
  24. 제 23 항에 있어서,
    상기 트랜스컨덕터는,
    MOSFET(metal-oxide-semiconductor field effect transistor)인,
    발진기를 유도성으로 튜닝하기 위한 방법.
  25. 제 24 항에 있어서,
    상기 MOSFET(metal-oxide-semiconductor field effect transistor)는,
    소스 노드 또는 드레인 노드에서 상기 보조 인덕터에 전달되는 이득-스케일링된 발진 전류를 변경하는 튜닝 전류, 상기 주 인덕터의 유효 인덕턴스 및 상기 발진 전압의 주파수를 수신하는,
    발진기를 유도성으로 튜닝하기 위한 방법.
  26. 제 24 항에 이어서,
    상기 MOSFET(metal-oxide-semiconductor field effect transistor)는,
    게이트 노드에서 상기 보조 인덕터에 전달되는 이득-스케일링된 발진 전류를 변경하는 튜닝 전압, 상기 주 인덕터의 유효 인덕턴스 및 상기 발진 전압의 주파수를 수신하는,
    발진기를 유도성으로 튜닝하기 위한 방법.
  27. 제 23 항에 있어서,
    상기 90도 위상 시프트 버퍼는,
    커패시터 - 상기 커패시터의 제 1 노드는 상기 인덕터/커패시터(LC) 탱크에 결합되고 상기 커패시터의 제 2 노드는 레지스터의 제 1 노드에 결합됨 - ;
    접지에 결합되는 소스 노드를 갖는 NMOSFET(n-type metal-oxide-semiconductor field effect transistor);
    기준 전압(Vdd)에 결합되는 소스 노드를 갖는 PMOSFET(p-type metal-oxide-semiconductor field effect transistor) - 상기 NMOSFET 및 PMOSFET의 게이트들은 상기 커패시터의 제 2 노드 및 상기 레지스터의 제 1 노드에 결합됨 - ; 및
    상기 레지스터의 제 2 노드, 상기 트랜스컨덕터 및 상기 NMOSFET 및 상기 PMOSFET의 드레인들에 결합되는 제 1 노드를 갖는 분로 커패시터 뱅크
    를 포함하고,
    상기 분로 커패시터 뱅크의 제 2 노드는 스위칭된 접지에 결합되는,
    발진기를 유도성으로 튜닝하기 위한 방법.
  28. 제 27 항에 있어서,
    상기 발진기의 동작 동안 프로세스 또는 온도에 기초하여 상이한 커패시턴스를 생성하도록 분로 커패시터 뱅크를 프로그래밍하는 단계
    를 더 포함하는,
    발진기를 유도성으로 튜닝하기 위한 방법.
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