KR100972555B1

KR100972555B1 - 데이터 출력회로 및 데이터 출력방법

Info

Publication number: KR100972555B1
Application number: KR1020080109002A
Authority: KR
Inventors: 이강열
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-11-04
Filing date: 2008-11-04
Publication date: 2010-07-28
Also published as: CN101740104A; KR20100049949A; US20100110800A1; US8559242B2; US20120026803A1; US8036046B2

Abstract

본 발명은 데이터신호의 지연으로 인한 잘못된 데이터신호가 출력되는 오동작을 방지하고 tAA를 개선할 수 있는 데이터 출력회로 및 데이터 출력방법에 관한 것으로서 본 발명에 따른 데이터 출력회로는 스트로브신호를 소정량 지연시켜 지연 스트로브신호를 생성하는 스트로브신호 제어부; 상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 제1병렬 데이터신호를 증폭하여 상기 제1병렬 데이터신호와 동일한 비트의 제2병렬 데이터신호를 출력하는 입출력 센스엠프부; 상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 상기 제2병렬 데이터신호를 래치하는 저장부; 및 상기 저장부에서 래치된 제2병렬 데이터신호를 순차적으로 출력하되, 상기 스트로브신호에 대응하는 데이터신호를 가장 먼저 출력하는 병직렬 변환부를 포함한다.

동시 스위칭 잡음, tAA

Description

데이터 출력회로 및 데이터 출력방법{CIRCUIT AND METHOD FOR OUTPUTING DATA}

본 발명은 데이터 출력회로 및 데이터 출력방법에 관한 것으로, 보다 상세하게는 보다 고속으로 데이터를 출력할 수 있는 데이터 출력회로 및 데이터 출력방법에 관한 것이다.

동기식 반도체 메모리 장치(SDRAM)의 동작속도를 향상시키기 위해, 메모리코어에 저장된 데이터는 읽기(read) 명령에 응답하여 N비트(bit)씩 병렬로 한번에 독출되고, 각 출력 핀(DQ)에서 직렬로 출력되기 전에 미리 저장(prefetch)된다. 이러한 프리페치 방식은 각 출력 핀(DQ)당 2비트의 데이터를 미리 저장해 놓는 2비트 프리패치 방식뿐만 아니라, 4비트 또는 8비트의 데이터를 미리 저장해 놓는 4비트 프리페치 방식 또는 8비트 프리페치 방식으로 확장될 수 있다.

도 1은 종래의 데이터 출력회로의 구성도로서, 특히 하나의 출력 핀(DQ)에 대하여 4비트 프리페치 방식으로 데이터를 독출하는 동기식 반도체 메모리 장치의 데이터 출력회로의 구성도이다.

종래의 데이터 출력회로는 입출력 센스엠프부(101), 저장부(111), 병직렬 변환부(129)로 구성된다.

비트라인 센스엠프(미도시)에서 감지 증폭된 제1병렬 데이터신호(DATA1/B, 내지 DATA4/B)는 4쌍의 정/부 로컬 입출력 라인(LIO_1/B, 내지 LIO_4/B)을 통해 다수의 입출력 센스엠프(103, 105, 107, 109)로 구성된 입출력 센스엠프부(101)로 입력된다. 입출력 센스엠프부(101)는 컬럼 선택신호(YI)로부터 소정량 지연되어 생성되는 제1스트로브 신호(STRB_1)에 응답해 제1병렬 데이터신호(DATA1/B, 내지 DATA4/B)를 증폭하고 제2병렬 데이터신호(D1 내지 D4)를 글로벌 입출력 라인(GIO_1 내지 GIO_4)으로 출력한다. 한 쌍의 정/부 로컬 입출력라인으로 전송되는 데이터 신호는 하나의 글로벌 입출력 라인으로 전송되는 데이터 신호에 대응되므로 제1병렬 데이터신호(DATA1/B, 내지 DATA4/B) 및 제2병렬 데이터신호(D1 내지 D4)는 모두 4비트라고 볼 수 있다.

저장부(111)는 다수의 패스게이트(113, 115, 117, 119) 및 래치수단(121, 123, 125, 127)으로 구성된다. 다수의 패스게이트(113, 115, 117, 119)는 제2스트로브 신호(STRB_2)에 응답해 온/오프되며 글로벌 입출력 라인(GIO_1 내지 GIO_4)을 통해 전송되는 제2병렬 데이터신호(D1 내지 D4)를 다수의 래치수단(121, 123, 125, 127)으로 전달한다. 저장부(111)는 저장부(111)를 인에이블하는 신호와 제2병렬 데이터신호(D1 내지 D4)간의 타이밍 마진을 확보하기 위해 제2스트로브 신호(STRB_2) 를 이용한다. 제2스트로브 신호(STRB_2)는 제1스트로브 신호(STRB_1)가 지연소자(미도시)에 의해 지연되어 생성될 수 있으며 상기 지연소자는 제1스트로브 신호(STRB_1)를 제2병렬 데이터신호(D1 내지 D4)의 전송과정에서 발생하는 지연량만큼 지연시킨다.

다수의 래치수단(121, 123, 125, 127)은 다수의 패스게이트(113, 115, 117, 119)가 오프되더라도 제2병렬 데이터신호(D1 내지 D4)를 저장함으로써 후술되는 병직렬 변환부(129)가 제2병렬 데이터신호(D1 내지 D4)를 순차적으로 출력할 수 있도록 한다.

병직렬 변환부(129)는 출력 제어신호(ORDER_CTRL)에 응답해 결정되는 출력순서에 따라 제2병렬 데이터신호(D1 내지 D4)를 순차적으로 출력한다. 예를 들어 제2병렬 데이터신호(D1 내지 D4)는 출력 제어신호(ORDER_CTRL)가 '00'인 경우 D1, D2, D3, D4 순서로, 출력 제어신호(ORDER_CTRL)가 '01'인 경우 D4, D1, D2, D3 순서로, 출력 제어신호(ORDER_CTRL)가 '10'인 경우 D3, D4, D1, D2 순서로, 출력 제어신호(ORDER_CTRL)가 '11'인 경우 D2, D3, D4, D1 순서로 병직렬 변환부(129)에서 출력될 수 있다.

그리고 병직렬 변환부(129)는 카스 레이턴시(CAS Latency, CL)의 정보를 포함하는 카스 레이턴시신호(CL_CTRL)에 응답해 동기식 반도체 메모리 장치의 외부에서 읽기 명령이 입력된 때로부터 tAA이후 제2병렬 데이터신호(D1 내지 D4)를 순차적으로 출력한다. 카스 레이턴시(CL)는 읽기 명령 입력후 데이터신호가 동기식 반도체 메모리 장치 외부로 출력될 때까지 클럭(CLK)의 사이클(cycle) 수를 나타내며 모드 레지스터 셋(MRS:Mode Register Set)에서 설정될 수 있다. 그리고 tAA(Address Access Time)는 읽기 명령 입력후 첫번째 데이터신호가 동기식 반도체 메모리 장치 외부로 출력될 때까지의 시간을 의미한다. 따라서 tAA가 16ns이고 1클럭(CLK) 사이클이 3ns라면 카스 레이턴시(CL)는 6이상이 될 수 있다.

도 2는 도 1의 데이터 출력회로의 타이밍도로서 카스 레이턴시(CL)가 6이고 병직렬 변환부(129)에서 제2병렬 데이터신호(D1 내지 D4)가 D1, D2, D3, D4 순서로 출력되는 경우를 도시한다.

읽기 명령 입력후 컬럼 선택신호(YI)가 '하이'로 인에이블되면 비트라인 센스엠프에서 감지 증폭된 제1병렬 데이터신호(DATA1/B 내지 DATA4/B)가 4쌍의 정/부 로컬 입출력 라인(LIO_1/B 내지 LIO_4/B)에 실리면서 '하이'로 프리차지된 정/부 로컬 입출력 라인(LIO_1/B, 내지 LIO_4/B)간에 전위차가 발생한다. 입출력 센스엠프부(101)는 제1스트로브 신호(STRB_1)에 응답해 정/부 로컬 입출력 라인(LIO_1/B, 내지 LIO_4/B)간의 전위차를 감지 증폭하고 글로벌 입출력 라인(GIO_1 내지 GIO_4)에 제2병렬 데이터신호(D1 내지 D4)를 출력한다. 예를 들어 제1정 로컬 입출력 라인(LIO_1)의 전위가 '로우'로 천이하면 제1글로벌 입출력 라인(GIO_1)의 제2병렬 데이터(D1)는 '하이'이고 제1부 로컬 입출력라인(LIO_1B)의 전위가 '로우'로 천이하면 제1글로벌 입출력 라인(GIO_1)의 제2병렬 데이터(D1)는 '로우'이다.

저장부(111)는 제2스트로브 신호(STRB_2)에 응답해 제2병렬 데이터신호(D1 내지 D4)를 래치한다. 그리고 병직렬 변환부(129)는 출력 제어신호(ORDER_CTRL)에 응답해 카스 레이턴시(CL=6)에 대응하는 클럭(CLK)의 사이클(cycle) 이후 제2병렬 데이터신호(D1 내지 D4)를 D1, D2, D3, D4 순서로 순차적으로 출력한다.

도 3은 도 1의 글로벌 입출력 라인으로 전송되는 데이터신호의 파형을 도시한 도면이다.

도 1에서는 4회선의 글로벌 입출력 라인(GIO_1 내지 GIO_4)만이 도시되어 있으나 예를 들어 16개의 출력 핀(DQ)을 갖고 4비트 프리페치 방식으로 데이터를 처리하는 동기식 반도체 메모리 장치의 경우 16*4 회선의 글로벌 입출력 라인으로 구성된다. 도면에 도시된 바와 같이 글로벌 입출력라인(GIO_1)을 통해 전송되는 데이터신호만이 '하이'에서 '로우'로 천이하는 경우, 글로벌 입출력라인(GIO_1)을 통해 전송되는 데이터신호와 인접한 글로벌 입출력라인(GIO_2, GIO_5)을 통해 전송되며 '로우'에서 '하이'로 천이하는 데이터신호간에 커플링이 발생하여, 즉 동시 스위칭 노이즈(SSN : Simultaneous Switching Noise)로 인해 글로벌 입출력라인(GIO_1)을 통해 전송되는 데이터신호는 다른 데이터신호보다 제1지연량(DD_1)만큼 지연될 수 있다.

따라서 제2병렬 데이터신호(D1)가 병직렬 변환부(129)에서 가장 먼저 출력되는 경우, 종래의 데이터 출력회로는 동기식 반도체 메모리 장치의 중요한 동작 특성을 나타내는 tAA를 증가시켜 동기식 반도체 메모리 장치의 고속동작 특성을 저하시키고 데이터신호의 지연으로 잘못된 데이터신호를 출력할 수 있는 문제가 있다.

본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 데이터신호의 지연으로 인한 오동작을 방지하고 tAA를 개선할 수 있는 데이터 출력회로 및 데이터 출력방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 스트로브신호를 소정량 지연시켜 지연 스트로브신호를 생성하는 스트로브신호 제어부; 상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 제1병렬 데이터신호를 증폭하여 상기 제1병렬 데이터신호와 동일한 비트의 제2병렬 데이터신호를 출력하는 입출력 센스엠프부; 상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 상기 제2병렬 데이터신호를 래치하는 저장부; 및 상기 저장부에서 래치된 제2병렬 데이터신호를 순차적으로 출력하되, 상기 스트로브신호에 대응하는 데이터신호를 가장 먼저 출력하는 병직렬 변환부를 포함하는 데이터 출력회로를 제공한다.

또한 상기 목적을 달성하기 위한 본 발명은, 스트로브신호를 소정량 지연시켜 순차적으로 인에이블되는 적어도 하나 이상의 지연 스트로브신호를 생성하는 스트로브신호 제어부; 상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 제1병렬 데이터신호를 증폭하여 상기 제1병렬 데이터신호와 동일한 비트의 제2병렬 데이터신호를 출력하는 입출력 센스엠프부; 상기 스트로브신호 및 상기 지연 스트로브 신호에 응답하여 상기 제2병렬 데이터신호를 래치하는 저장부; 및 상기 저장부에서 래치된 제2병렬 데이터신호를 래치된 순서대로 순차적으로 출력하는 병직렬 변환부를 포함하는 데이터 출력회로를 제공한다.

또한 상기 목적을 달성하기 위한 본 발명은, 출력 제어신호에 응답해 결정되는 데이터신호의 출력순서에 따라 스트로브신호를 소정량 지연시켜 지연 스트로브신호를 생성하는 스트로브신호 제어부; 상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 제1병렬 데이터신호를 증폭하여 상기 제1병렬 데이터신호와 동일한 비트의 제2병렬 데이터신호를 생성하는 입출력 센스엠프부; 상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 상기 다수의 제2병렬 데이터신호를 래치하는 저장부; 및 상기 출력 제어신호에 응답해 래치된 제2병렬 데이터신호를 순차적으로 출력하는 병직렬 변환부를 포함하는 데이터 출력회로를 제공한다.

또한 상기 목적을 달성하기 위한 본 발명은, 출력 제어신호에 응답해 결정되는 데이터신호의 출력순서에 따라 스트로브신호를 소정량 지연시켜 순차적으로 인에이블되는 적어도 하나 이상의 지연 스트로브신호를 생성하는 스트로브신호 제어부; 상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 제1병렬 데이터신호를 증폭하여 상기 제1병렬 데이터신호와 동일한 비트의 제2병렬 데이터신호를 생성하는 입출력 센스엠프부; 상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 상기 제2병렬 데이터신호를 래치하는 저장부; 및 상기 출력 제어신호에 응답해 상기 저장부에서 래치된 제2병렬 데이터신호를 순차적으로 출력하는 병직렬 변환부를 포함하는 데이터 출력회로를 제공한다.

또한 상기 목적을 달성하기 위한 본 발명은 출력 제어신호에 응답해 결정되는 데이터신호의 출력순서에 따라 스트로브신호를 소정량 지연시켜 지연 스트로브신호를 생성하는 단계; 상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 제1병렬 데이터신호를 증폭하여 상기 제1병렬 데이터신호와 동일한 비트의 제2병렬 데이터신호를 생성하는 단계; 상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 상기 다수의 제2병렬 데이터신호를 래치하는 단계; 및 상기 출력 제어신호에 응답해 래치된 제2병렬 데이터신호를 순차적으로 출력하는 단계를 포함하는 데이터 출력방법을 제공한다.

본 발명에 따른 데이터 출력회로 및 데이터 출력방법은 데이터신호를 데이터신호 출력순서에 따라 다른 전송 타이밍으로 데이터신호 전송라인에서 전송되도록 한다. 따라서 본 발명에 따른 데이터 출력회로 및 데이터 출력방법은 데이터신호간 동시 스위칭 잡음을 방지하여 데이터신호의 지연으로 인한 오동작이 감소되고 tAA를 개선할 수 있는 효과가 있다.

이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 일실시예에 따른 데이터 출력회로의 구성도이다.

도면에 도시된 바와 같이 본 발명에 따른 데이터 출력회로는 입출력 센스엠프부(401), 저장부(411), 병직렬 변환부(429) 및 스트로브신호 제어부(431)를 포함한다. 이하에서는 4비트 프리페치 방식으로 데이터신호를 처리하는 동기식 반도체 메모리 장치의 데이터 출력회로가 일실시예로서 설명된다. 다른 비트의 프리페치 방식으로 데이터신호를 처리하는 데이터 출력회로에 대해서도 본 발명이 적용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하다.

비트라인 센스엠프(도면에 미도시)에서 감지 증폭된 제1병렬 데이터신호(DATA1/B 내지 DATA4/B)는 4쌍의 정/부 로컬 입출력 라인(LIO_1/B 내지 LIO_4/B)을 통해 다수의 입출력 센스엠프(403, 405, 407, 409)를 포함하는 입출력 센스엠프부(401)로 입력된다.

스트로브신호 제어부(431)는 출력 제어신호(ORDER_CTRL)에 응답해 결정되는 병직렬 변환부(429)에서의 데이터신호 출력순서에 따라, 제1스트로브 신호(STRB_1)와 인에이블 타이밍이 동일한 제1스트로브 제어신호(ST_1<1:4>) 및 제1스트로브 신호(STRB_1)를 제2지연량(DD_2)만큼 지연시킨 제1지연 스트로브 신호(STRBDD_1<1:4>)를 출력한다. 제1스트로브 신호(STRB_1)는 컬럼 선택신호(YI)로부터 소정량 지연되어 생성된다.

입출력 센스엠프부(401)는 제1스트로브 제어신호(ST_1<1:4>) 및 제1지연 스트로브 신호(STRBDD_1<1:4>)에 응답해 제1병렬 데이터신호(DATA1/B 내지 DATA4/B)를 증폭하고 제2병렬 데이터신호(D1 내지 D4)를 글로벌 입출력 라인(GIO_1 내지 GIO_4)으로 출력한다. 제1스트로브 제어신호(ST_1<1:4>)는 후술되는 병직렬 변환부(429)에서 가장 먼저 출력되는 데이터신호에 대응하며 제1지연 스트로브신호(STRBDD_1<1:4>)는 병직렬 변환부(429)에서 가장 먼저 출력되는 데이터신호를 제외한 데이터신호에 대응한다. 병직렬 변환부(429)에서 가장 먼저 출력되는 데이터신호를 제외한 데이터신호는 병직렬 변환부(429)에서 가장 먼저 출력되는 데이터신호보다 출력되기까지 마진이 충분하므로 제2지연량(DD_2)만큼 지연되어 전송될 수 있다.

예를 들어 병직렬 변환부(429)에서 출력 제어신호(ORDER_CTRL)에 응답해 결정되는 출력순서에 따라 제2병렬 데이터신호(D1 내지 D4)가 D1, D2, D3, D4 순서로 출력되는 경우 입출력 센스엠프부(401)에서 제1입출력 센스엠프(403)는 제1스트로브 제어신호(ST_1<1>)에 응답해 제2병렬 데이터신호(D1)를 출력하며, 제2 내지 제4입출력 센스엠프(405, 407, 409)는 제1지연 스트로브 신호(STRBDD_1<2:4>)에 응답해 제1입출력 센스엠프(403)보다 제2지연량(DD_2)만큼 지연되어 제2병렬 데이터신호(D2 내지 D4)를 출력한다.

병직렬 변환부(429)에서 제2병렬 데이터신호(D1 내지 D4)가 D4, D1, D2, D3 순서로 출력되는 경우에는 제4입출력 센스엠프(409)가 제1스트로브 제어신호(ST_1<4>)에 응답해 제2병렬 데이터신호(D4)를 출력하며 제1 내지 제3입출력 센스엠프(403, 405, 407)는 제1지연 스트로브 신호(STRBDD_1<1:3>)에 응답해 제4입출력 센스엠프(409)보다 제2지연량(DD_2)만큼 지연되어 제2병렬 데이터신호(D1 내지 D3)를 출력한다.

따라서 본 발명에 따른 데이터 출력회로는 제2병렬 데이터신호(D1 내지 D4)가 글로벌 입출력라인(GIO_1 내지 GIO_4)으로 전송되어 병직렬 변환부(429)에서 출력되기까지 제2병렬 데이터신호(D1)가 동시 스위칭 잡음(SSN)에 의해 지연되는 것을 방지해 동기식 반도체 메모리 장치의 tAA를 개선하며, 정확한 데이터신호를 클럭(CLK)에 동기시켜 출력할 수 있다. 이 때 제2지연량(DD_2)은 동시 스위칭 잡음(SSN)을 최소화하기 위해 제2병렬 데이터신호(D1 내지 D4)의 에지(edge) 구간 폭 이상인 것이 바람직하다.

한편, 스트로브신호 제어부(431)의 자세한 동작과정은 도 5에서 자세히 설명된다.

저장부(411)는 다수의 패스게이트(413, 415, 417, 419) 및 래치수단(421, 423, 425, 427)을 포함한다. 다수의 패스게이트(413, 415, 417, 419)는 스트로브신호 제어부(431)가 출력하는 제2스트로브 제어신호(ST_2<1:4>) 및 제2지연 스트로브 신호(STRBDD_2<1:4>)에 응답해 온/오프되며, 제2지연량(DD_2)만큼 전송 타이밍이 다른 제2병렬 데이터신호(D1 내지 D4)를 다수의 래치수단(421, 423, 425, 427)으로 전달한다. 저장부(411)는 저장부(411)를 인에이블하는 신호와 제2병렬 데이터신호(D1 내지 D4)간의 타이밍 마진을 확보하기 위해 제2스트로브 신호(STRB_2)로부터 생성되는 제2스트로브 제어신호(ST_2<1:4>) 및 제2지연 스트로브 신호(STRBDD_2<1:4>)를 이용한다. 제2스트로브 신호(STRB_2)는 제1스트로브 신호(STRB_1)가 지연소자(미도시)에 의해 지연되어 생성될 수 있으며 상기 지연소자는 제1스트로브 신호(STRB_1)를 제2병렬 데이터신호(D1 내지 D4)의 전송과정에서 발생하는 지연량만큼 지연시킨다.

스트로브신호 제어부(431)는 제2스트로브 신호(STRB_2)를 입력받아 제2스트로브 제어신호(ST_2<1:4>) 및 제2지연 스트로브 신호(STRBDD_2<1:4>) 역시 출력한다. 제2스트로브 제어신호(ST_2<1:4>)는 제2스트로브 신호(STRB_2)와 인에이블 타이밍이 동일하며 제2지연 스트로브 신호(STRBDD_2<1:4>)는 제2스트로브 신호(STRB_2)보다 제2지연량만큼 지연된 신호이다. 그리고 제2스트로브 제어신호(ST_2)는 병직렬 변환부(429)에서 가장 먼저 출력되는 데이터신호에 대응하며 제2지연 스트로브 신호(STRBDD_2)는 병직렬 변환부(429)에서 가장 먼저 출력되는 데이터신호를 제외한 데이터신호에 대응한다.

예를 들어 병직렬 변환부(429)에서 출력 제어신호(ORDER_CTRL)에 응답해 결정되는 출력순서에 따라 제2병렬 데이터신호(D1 내지 D4)가 D1, D2, D3, D4 순서로 출력되는 경우 제1패스게이트(413)는 제2스트로브 제어신호(ST_2<1>)에 응답해 턴온되며 제2 내지 제4패스게이트(415, 417, 419)는 제2지연 스트로브신호(STRBDD_2<2:4>)에 응답해 턴온된다.

다수의 래치수단(421, 423, 425, 427)은 다수의 패스게이트(413, 415, 417, 419)가 오프되더라도 제2병렬 데이터신호(D1 내지 D4)를 저장함으로써 병직렬 변환부(429)가 제2병렬 데이터신호(D1 내지 D4)를 순차적으로 출력할 수 있도록 한다.

병직렬 변환부(429)는 출력 제어신호(ORDER_CTRL)에 응답해 결정되는 출력순서에 따라 제2병렬 데이터신호(D1 내지 D4)를 순차적으로 출력한다. 예를 들어 도 1에 상기된 바와 같이 출력 제어신호(ORDER_CTRL)가 '00'인 경우 제2병렬 데이 터신호(D1 내지 D4)는 병직렬 변환부(429)에서 D1, D2, D3, D4 순서로 출력되며 출력 제어신호(ORDER_CTRL)가 '01'인 경우 제2병렬 데이터신호(D1 내지 D4)는 병직렬 변환부(429)에서 D4, D1, D2, D3 순서로 출력된다.

그리고 병직렬 변환부(429)는 카스 레이턴시(CL) 정보를 포함하는 카스 레이턴시신호(CL_CTRL)에 응답해 동기식 반도체 메모리 장치의 외부로부터 읽기 명령이 입력된 때로부터 카스 레이턴시(CL)에 대응하는 클럭(CLK)의 사이클(cycle) 이후 제2병렬 데이터신호(D1 내지 D4)를 순차적으로 출력한다.

한편, 도 4의 데이터 출력회로는 반도체 메모리 장치에 이용되는 경우를 일실시예로서 설명하고 있으나, 프리페치 방식과 유사한 방식을 사용하는 데이터 전송시스템에 모두 적용될 수 있다.

또한 도 4의 데이터 출력회로는 외부의 출력 제어신호에 의해 데이터 출력순서가 결정되는 경우를 일실시예로서 설명하고 있으나 미리 설정된 데이터 출력순서에 따라 데이터를 출력하는 데이터 출력회로에도 적용될 수 있다. 이 경우 스트로브신호 제어부(431)는 출력 제어신호(ORDER_CTRL)에 응답하지 않으며 병직렬 변환부(429)에서 가장 먼저 출력될 데이터신호를 제외한 데이터신호를 출력하는 스트로브신호를 지연시킨다. 예를 들어, 병직렬 변환부(429)에서 미리 설정된 데이터 출력순서가 D4, D1, D2, D3 인 경우 제4입출력 센스엠프(409)는 항상 제1스트로브 제어신호(ST_1)를 입력받고 제1 내지 제3입출력 센스엠프(403, 405, 407)는 항상 제1지연 스트로브 제어신호(STRBDD_1)를 입력받는다. 저장부(411)도 상기된 바와 같이 결정된 제2스트로브 제어신호(ST_2) 및 제2지연 스트로브 제어신호(STRBDD_2) 를 입력받는다.

도 5는 도 4의 스트로브신호 제어부(431)의 상세 구성도이다.

도면에 도시된 바와 같이 스트로브신호 제어부(431)는 디코딩 수단(501) 및 지연수단(503)을 포함한다. 도 5에서는 제1스트로브 신호(STRB_1)를 지연시키는 지연수단(503)만을 도시하고 있다. 스트로브신호 제어부(431)는 제2스트로브 신호(STRB_2)를 지연시켜 제2지연 스트로브신호(STRBDD_2<1:4>)를 생성하는 지연수단도 포함하며, 제2스트로브 신호(STRB_2)를 지연시키는 지연수단의 구성은 제1스트로브 신호(SRRB_1)를 지연시키는 지연수단(503)의 구성과 유사하므로 도 5에서는 제1스트로브 신호(SRRB_1)를 지연시키는 지연수단(503)을 중심으로 설명한다.

디코딩 수단(501)은 2비트의 출력 제어신호(ORDER_CTRL<1:2>)를 제2병렬 데이터 신호(D1 내지 D4)의 비트수, 4비트로 디코딩한다. 이하에서는 출력 제어신호(ORDER_CTRL<1:2>)가 '00'으로 병직렬 변환부(429)에서 제2병렬 데이터신호(D1 내지 D4)가 D1, D2, D3, D4 순서로 출력되고 디코딩 수단(501)에 의한 디코딩 결과(DCD<1:4>)가 '0001'이 되는 경우를 설명한다.

지연수단(503)은 디코딩 결과(DCD<1:4>)에 응답해 온/오프되며 제1스트로브 신호(STRB_1)를 제2지연량(DD_2)만큼 지연시키는 다수의 지연소자(505, 507, 509, 511)를 포함한다. 여기시 지연소자가 온/오프된다는 것은 제1스트로브 신호(STRB_1)를 지연소자로 전달하는 트랜지스터의 온/오프를 의미한다. 지연소자(505, 507, 509, 511)가 오프된 경우 지연수단(503)은 제1스트로브 신호(STRB_1) 와 인에이블 타이밍이 동일한 제1스트로브 제어신호(ST_1<1:4>)를 출력한다. 디코딩 결과(DCD<1:4>) 각각에 응답해 생성되는 제1스트로브 제어신호(ST_1<1:4>) 및 제1지연 스트로브 신호(STRBDD_1<1:4>)는 입출력 센스엠프부(401)의 입출력 센스엠프로 각각 입력된다.

상기의 경우 제1엔모스 트랜지스터(513)는 디코딩 결과(DCD<1>)에 응답해 턴온되며 제1내지 제3피모스 트랜지스터(515, 517, 519)는 디코딩 결과(DCD<2:4>)에 응답해 턴온된다. 따라서 제1스트로브 제어신호(ST_1<1>)는 제1입출력 센스엠프(403)로 입력되며 제1입출력 센스엠프(403)는 제1스트로브 제어신호(ST_1<1>)에 응답해 제2병렬 데이터신호(D1)를 출력한다. 제1지연 스트로브 신호(STRBDD_1<2:4>)는 제2 내지 제4입출력 센스엠프(405, 407, 409)로 입력되며 제2 내지 제4입출력 센스엠프(405, 407, 409)는 제1지연 스트로브 신호(STRBDD_1<2:4>)에 응답해 제2병렬 데이터신호(D2 내지 D4)를 출력한다.

제2스트로브 신호(STRB_2)를 지연시키는 지연수단 역시 디코딩 결과(DCD<1:4>)에 응답해 제2스트로브 제어신호(ST_2<1:4>) 및 제2지연 스트로브 신호(STRBDD_2<1:4>)를 생성하며 저장부(411)는 제2스트로브 제어신호(ST_2<1:4>) 및 제2지연 스트로브 신호(STRBDD_2<1:4>)에 응답해 제2병렬 데이터신호(D1 내지 D4)를 저장한다.

도 6은 본 발명의 다른 일실시예에 따른 데이터 출력회로의 구성도이다.

도 4의 데이터 출력회로와 같이 도 6의 데이터 출력회로는 입출력 센스엠프 부(601), 저장부(611), 병직렬 변환부(629), 및 스트로브신호 제어부(631)를 포함한다. 도 6에서는 4비트 프리페치 방식으로 데이터신호를 처리하는 동기식 반도체 메모리 장치의 데이터 출력회로가 일실시예로서 설명된다.

다만 도 6의 스트로브신호 제어부(631)는 도 4의 스트로브신호 제어부(431)와 달리 제1 및 제2스트로브신호(STRB_1, STRB_2)에 응답해 제1 및 제2스트로브 제어신호(ST_1<1:4>, ST_2<1:4>) 및 다수의 제1 및 제2지연 스트로브신호(STRBDD_1A<1:3>, STRBDD_1B<1:3>, STRBDD_1C<1:3>, STRBDD_2A<1:3>, STRBDD_2B<1:3>, STRBDD_2C<1:3>)를 생성한다.

제1스트로브 신호(STRB_1)와 제1스트로브 제어신호(ST_1<1:4>)의 인에이블 타이밍은 같다. 그러나 다수의 제1 및 제2지연 스트로브신호(STRBDD_1A<1:4>, STRBDD_1B<1:4>, STRBDD_1C<1:4>, STRBDD_2A<1:4>, STRBDD_2B<1:4>, STRBDD_2C<1:4>)는 제1스트로브 신호(STRB_1)로부터 제2지연량(DD_2)만큼씩 지연되어 순차적으로 인에이블된다. 자세히 설명하면 제1지연 스트로브신호(STRBDD_1A<1:4>)는 제1스트로브 신호(STRB_1)보다 제2지연량(DD_2)만큼 지연되어 인에이블된다. 그리고 제1지연 스트로브신호(STRBDD_1B<1:4>는 제1지연 스트로브신호(STRBDD_1A<1:4>)보다 제2지연량(DD_2)만큼 지연되어 인에이블된다. 그리고 제1지연스트로브 신호(STRBDD_1C<1:4>)는 제1지연 스트로브신호(STRBDD_1A<1:4>)보다 제2지연량(DD_2)만큼 지연되어 인에이블된다. 제2지연스트로브 신호(STRBDD_2A<1:4>, STRBDD_2B<1:4>, STRBDD_2C<1:4>) 역시 제1지연 스트로브신호(STRBDD_1A<1:4>, STRBDD_1B<1:4>, STRBDD_1C<1:4>)와 같이 순차적으로 인에이블 된다.

그리고 제1입출력 센스엠프(603)는 제1스트로브 제어신호(ST_1<1>) 및 제1지연 스트로브신호(STRBDD_1A<1>, STRBDD_1B<1>, STRBDD_1C<1>)에 응답한다. 제2입출력 센스엠프(605)는 제1스트로브 제어신호(ST_1<2>) 및 제1지연 스트로브신호(STRBDD_1A<2>, STRBDD_1B<2>, STRBDD_1C<2>)에 응답한다. 제3입출력 센스엠프(605)는 제1스트로브 제어신호(ST_1<3>) 및 제1지연 스트로브신호(STRBDD_1A<3>, STRBDD_1B<3>, STRBDD_1C<3>)에 응답한다. 제4입출력 센스엠프(609)는 제1스트로브 제어신호(ST_1<4>) 및 제1지연 스트로브신호(STRBDD_1A<4>, STRBDD_1B<4>, STRBDD_1C<4>)에 응답한다.

그리고 제1내지 제4패스게이트(613, 615, 617, 619) 역시 제1 내지 제4입출력 센스엠프(603, 605, 607, 609)가 제1스트로브 제어신호(ST_1<1:4>) 및 제1지연 스트로브 신호(STRBDD_1A<1:3>, STRBDD_1B<1:3>, STRBDD_1C<1:3>)를 입력받는 순서로 제2스트로브 제어신호(ST_2<1:4>) 및 제2지연 스트로브 신호(STRBDD_2A<1:4>, STRBDD_2B<1:4>, STRBDD_2C<1:4>)를 입력받는다.

따라서 입출력 센스엠프부(601)에서 제2병렬 데이터신호(D1 내지 D2)는 데이터신호의 출력순서에 따라 순차적으로 출력되며 저장부(611)에서 제2병렬 데이터신호(D1 내지 D2)는 데이터신호의 출력순서에 따라 순차적으로 저장된다.

결국, 본 발명에 따른 데이터 출력회로는 제2병렬 데이터신호(D1 내지 D4)가 글로벌 입출력라인(GIO_1 내지 GIO_4)으로 전송되어 병직렬 변환부(629)에서 출력되기까지 동시 스위칭 잡음(SSN)에 의해 지연되는 것이 방지되어 동기식 반도체 메모리 장치의 tAA를 개선하며, 정확한 데이터신호를 클럭(CLK)에 동기시켜 출력할 수 있다.

한편, 도 6의 데이터 출력회로 역시 도 4의 데이터 출력회로와 같이 프리페치 방식을 사용하는 데이터 전송시스템에 모두 적용될 수 있으며 미리 설정된 데이터 출력순서에 따라 데이터를 출력하는 데이터 출력회로에도 적용될 수 있다.

도 7은 도 6의 스트로브신호 제어부(631)의 구성도이다.

도면에 도시된 바와 같이 스트로브신호 제어부(631)는 디코딩 수단(701) 및 지연수단(703)을 포함한다. 도 7에서는 제1스트로브 신호(STRB_1)를 지연시키는 지연수단(703)만을 도시하고 있다. 스트로브신호 제어부(631)는 제2스트로브 신호(STRB_2)를 지연시켜 제2지연 스트로브신호(STRBDD_2A<1:4>, STRBDD_2B<1:4>, STRBDD_2C<1:4>)를 지연키는 지연수단도 포함하며 제2스트로브 신호(STRB_2)를 지연시키는 지연수단의 구성은 제1스트로브 신호(SRRB_1)를 지연시키는 지연수단(703)의 구성과 유사하므로 도 7에서는 제1스트로브 신호(SRRB_1)를 지연시키는 지연수단(703)을 중심으로 설명한다.

디코딩 수단(701)은 도 5의 디코딩 수단(501)과 같이 2비트의 출력 제어신호(ORDER_CTRL<1:2>)를 제2병렬 데이터신호(D1 내지 D4)의 비트수, 4비트로 디코딩한다. 이하에서는 출력 제어신호(ORDER_CTRL<1:2>)가 '00'으로 병직렬 변환부(629)에서 제2병렬 데이터신호(D1 내지 D4)가 D1, D2, D3, D4 순서로 출력되고 디코딩 수단(701)에 의한 디코딩 결과(DCD<1:4>)가 '0001'이 되는 경우와, 출력 제어신 호(ORDER_CTRL)가 '01'으로 제2병렬 데이터신호(D1 내지 D4)가 병직렬 변환부(629)에서 D4, D1, D2, D3 순서로 출력되고 디코딩 결과(DCD<1:4>)가 '0010'이 되는 경우를 설명한다.

지연수단(703)은 디코딩 결과(DCD<1:4>)에 응답해 온/오프되며 제2스트로브 신호(STRB_2)를 제2지연량(DD_2)의 정수배만큼 지연시키는 다수의 지연소자(705 내지 716)를 포함한다. 지연소자(705 내지 716)의 크기는 지연량을 나타내며 제1지연소자(705, 708, 713, 715)의 지연량은 제2지연량(DD_2), 제2지연소자(706, 709, 711, 716)의 지연량은 제2지연량(DD_2)의 두배, 제3지연소자(709, 710, 712, 714)의 지연량은 제2지연량(DD_2)의 세배이다. 지연소자(705 내지 716)가 오프된 경우 지연수단(703)은 제2스트로브 신호(STRB_2)와 인에이블 타이밍이 동일한 제2스트로브 제어신호(ST_2<1:4>)를 출력한다.

디코딩 결과(DCD<1:4>)가 '0001'인 경우 디코딩 결과(DCD<1>)에 응답하는 엔모스 트랜지스터(717, 719, 721, 723)가 턴온된다. 따라서 스트로브신호 제어부(631)는 제1스트로브 제어신호(ST_1<1>)와 순차적으로 인에이블되는 제1지연스트로브 신호(STRBDD_1A<2>, STRBDD_1B<3>, STRBDD_1C<4>)를 출력한다.

제1 내지 제4입출력 센스엠프(603, 605, 607, 609)는 제1스트로브 제어신호(ST_1<1>) 및 제1지연스트로브 신호(STRBDD_1A<2>, STRBDD_1B<3>, STRBDD_1C<4>)를 각각 입력받아 D1, D2, D3, D4 순서로 제2병렬 데이터신호(D1 내지 D4)를 출력한다.

디코딩 결과(DCD<1:4>)가 '0010'인 경우 디코딩 결과(DCD<2>)에 응답하는 엔모스 트랜지스터(718, 720, 722, 724)가 턴온된다. 따라서 제4입출력 센스엠프(609)로 입력되는 제1스트로브 제어신호(ST_1<4>) 및 제1 내지 제3 입출력 센스엠프(603, 605, 607)의 순서로 입출력 센스엠프에 입력되는 제1지연 스트로브신호(STRBDD_1A<1>, STRBDD_1B<2>, STRBDD_1C<3>)는 순차적으로 인에이블된다. 제1 내지 제4입출력 센스엠프(603, 605, 607, 609)는 D4, D1, D2, D3 순서로 인에이블되는 제2병렬 데이터신호(D1 내지 D4)를 출력한다.

제2스트로브 신호(STRB_2)를 지연시키는 지연수단 역시 디코딩 결과(DCD<1:4>)에 응답해 제2스트로브 제어신호(ST_2<1:4>) 및 제2지연 스트로브 신호(STRBDD_2<1:12>)를 생성하며 저장부(411)는 제2스트로브 제어신호(ST_2<1:4>) 및 제2지연 스트로브 신호(STRBDD_2<1:12>)에 응답해 제2병렬 데이터신호(D1 내지 D4)를 순차적으로 저장한다.

설계에 따라 디코딩 결과(DCD<1:4>)의 비트 수나 조합 방법, 디코딩 결과(DCD<1:4>)를 입력받는 트랜지스터와 지연소자의 배치는 달라질 수 있다.

도 8a 및 도 8b는 도 4 및 도 6의 글로벌 입출력 라인으로 전송되는 제2병렬 데이터신호의 파형을 도시한 도면이다.

도 4 및 도 6에서는 4회선의 글로벌 입출력 라인(GIO_1 내지 GIO_4)만이 도시되어 있으나 예를 들어 16개의 출력 핀(DQ)을 갖고 4비트 프리페치 방식으로 데이터를 처리하는 동기식 반도체 메모리 장치의 경우 16*4 회선의 글로벌 입출력 라인으로 구성된다.

도 8a에서 글로벌 입출력라인(GIO_1)와 인접한 글로벌 입출력라인(GIO_2, GIO_5)으로 전송되는 데이터신호는 글로벌 입출력라인(GIO_1)으로 전송되는 데이터신호보다 제2지연량(DD_2)만큼 지연되어 '로우'에서 '하이'로 천이된다. 따라서 글로벌 입출력라인(GIO_1)으로 전송되는 데이터신호는 '하이'에서 '로우'로 천이하더라도 동시 스위칭 잡음(SSN)에 의해 지연되지 않는다.

도 8b에서 글로벌 입출력라인(GIO_1 내지 GIO_4)으로 전송되는 데이터신호는 제2지연량(DD_2)만큼씩 지연되어 순차적으로 천이된다. 따라서 글로벌 입출력라인(GIO_1)와 인접한 글로벌 입출력라인(GIO_2, GIO_5)으로 전송되는 데이터신호가 '로우'에서 '하이'로 천이하고, 글로벌 입출력라인(GIO_1)으로 전송되는 데이터신호는 '하이'에서 '로우'로 천이하더라도 글로벌 입출력라인(GIO_1)으로 전송되는 데이터신호는 동시 스위칭 잡음(SSN)에 의해 지연되지 않는다.

도 9는 도 4의 데이터 출력회로의 타이밍 도로서 카스 레이턴시(CL)가 6이고 병직렬 변환부(429)에서 제2병렬 데이터신호(D1 내지 D4)가 D1, D2, D3, D4 순서로 출력되는 경우를 도시한다. 제1 및 제2스트로브 신호(STRB_1, STRB_2)와 제1 및 제2 스트로브 제어신호(ST_1, ST_2)의 인에이블 타이밍은 동일하므로 도 2와의 비교를 위해 도 9에서 제1 및 제2스트로브 신호(STRB_1, STRB_2)가 도시되었다.

읽기 명령 입력후 컬럼 선택신호(YI)가 '하이'로 인에이블되면 비트라인 센스엠프에서 감지 증폭된 제1병렬 데이터신호(DATA1/B 내지 DATA4/B)가 4쌍의 정/부 로컬 입출력 라인(LIO_1/B 내지 LIO_4/B)에 실리면서 '하이'로 프리차지된 정/부 로컬 입출력 라인(LIO_1/B, 내지 LIO_4/B)간에 전위차가 발생한다. 입출력 센스엠프부(401)는 제1스트로브 신호(STRB_1) 및 제1지연 스트로브신호(STRBDD_1)에 응답해 정/부 로컬 입출력 라인(LIO_1/B, 내지 LIO_4/B)간의 전위차를 감지증폭하고 글로벌 입출력 라인(GIO_1 내지 GIO_4)에 제2지연량(DD_2)만큼 차이나는 제2병렬 데이터신호(D1 내지 D4)를 출력한다.

저장부(411)는 제2스트로브 신호(STRB_2) 및 제2지연 스트로브신호(STRBDD_2)에 응답해 제2병렬 데이터신호(D1 내지 D4)를 래치한다. 그리고 병직렬 변환부(429)는 출력 제어신호(ORDER_CTRL)에 응답해 카스 레이턴시(CL=6)에 대응하는 클럭의 사이클(cycle) 이후 제2병렬 데이터신호(D1 내지 D4)를 D1, D2, D3, D4 순서로 순차적으로 출력한다.

이상은 본 발명의 장치적 관점에 의해 설명되었으나, 본 발명에 따른 데이터 출력회로를 구성하는 각 구성 요소의 동작은 프로세스 관점에 의해 용이하게 파악될 수 있다. 따라서 본 발명에 따른 데이터 출력회로를 구성하는 각 구성 요소의 동작은 본 발명의 원리에 따라 각각 데이터 출력방법을 구성하는 각 단계로 이해될 수 있다. 이하 도 4 내지 도 9를 참조하여 데이터 출력방법을 설명한다.

출력 제어신호(ORDER_CTRL)에 응답해 결정되는 데이터신호의 출력순서에 따라 제1 및 제2스트로브신호(STRB_1, STRB_2)가 소정량 지연되어 제1 및 제2지연 스트로브신호(STRBDD_1<1:4>, STRB_DD_2<1:4>)가 생성된다. 그리고 제1 및 제2스트로 브신호(STRB_1, STRB_2), 제1 및 제2지연 스트로브신호(STRBDD_1<1:4>, STRB_DD_2<1:4>)에 응답해 제1병렬 데이터신호(DATA1/B 내지 DATA4/B)가 증폭되고제1병렬 데이터신호(DATA1/B 내지 DATA4/B)와 동일한 비트의 제2병렬 데이터신호(D1 내지 D4)가 생성된다. 제1 및 제2스트로브신호(STRB_1, STRB_2), 제1 및 제2지연 스트로브신호(STRBDD_1<1:4>, STRB_DD_2<1:4>)에 응답해 제2병렬 데이터신호(D1 내지 D4)가 래치된다. 출력 제어신호(ORDER_CTRL)에 응답해 래치된 제2병렬 데이터신호(D1 내지 D4)가 순차적으로 출력된다.

즉, 제1 및 제2스트로브신호(STRB_1, STRB_2)는 래치된 제2병렬 데이터신호(D1 내지 D4)가 순차적으로 출력되는 단계에서 가장 먼저 출력되는 데이터신호에 대응하며, 제1 및 제2지연 스트로브신호(STRBDD_1<1:4>, STRB_DD_2<1:4>)는 상기 가장 먼저 출력되는 데이터신호를 제외한 데이터신호에 대응한다.

제1 및 제2지연 스트로브신호(STRBDD_1<1:4>, STRB_DD_2<1:4>)가 생성되는 단계에서는 먼저 출력 제어신호(ORDER_CTRL)가 제2병렬 데이터신호(D1 내지 D4)의 비트수로 디코딩된다. 다음으로 상기 디코딩 결과에 응답해 제1 및 제2스트로브신호(STRB_1, STRB_2)가 지연된다.

본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

도 1은 종래의 데이터 출력회로의 구성도,

도 2는 도 1의 데이터 출력회로의 타이밍 도,

도 3은 도 1의 글로벌 입출력 라인으로 전송되는 제2병렬 데이터신호의 파형을 도시한 도면,

도 4는 본 발명의 일실시예에 따른 데이터 출력회로의 구성도,

도 5는 도 4의 스트로브신호 제어부의 구성도,

도 6은 본 발명의 다른 일실시예에 따른 데이터 출력회로의 구성도,

도 7은 도 6의 스트로브신호 제어부의 구성도,

도 8a 및 도 8b는 도 4 및 도 6의 글로벌 입출력 라인으로 전송되는 제2병렬 데이터신호의 파형을 도시한 도면,

도 9는 도 4의 데이터 출력회로의 타이밍 도이다.

Claims

스트로브신호를 소정량 지연시켜 지연 스트로브신호를 생성하는 스트로브신호 제어부;

상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 제1병렬 데이터신호를 증폭하여 상기 제1병렬 데이터신호와 동일한 비트의 제2병렬 데이터신호를 출력하는 입출력 센스엠프부;

상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 상기 제2병렬 데이터신호를 래치하는 저장부; 및

상기 저장부에서 래치된 제2병렬 데이터신호를 순차적으로 출력하되, 상기 스트로브신호에 대응하는 데이터신호를 가장 먼저 출력하는 병직렬 변환부

를 포함하는 데이터 출력회로.
제 1항에 있어서,

상기 지연 스트로브신호는

상기 병직렬 변환부에서 가장 먼저 직렬로 출력되는 데이터신호를 제외한 데이터신호에 대응하는

데이터 출력회로.
제 1항에 있어서,

상기 소정량은

상기 제2병렬 데이터신호의 에지 구간의 폭 이상인

데이터 출력회로.
제 1항에 있어서,

상기 데이터 출력회로는

상기 저장부에 입력되는 스트로브신호 및 지연 스트로브신호를, 상기 입출력 센스엠프부에 입력되는 스트로브신호 및 지연스트로브 신호보다 상기 제2병렬 데이터의 전송과정의 지연량만큼 더 지연하는 지연소자

를 더 포함하는 데이터 출력회로.
제 1항에 있어서,

상기 저장부는

상기 스트로브신호 및 상기 지연 스트로브신호에 응답하여 온/오프되는 다수의 패스게이트; 및

상기 다수의 패스게이트 각각의 출력신호를 저장하는 다수의 래치수단

을 포함하는 데이터 출력회로.
스트로브신호를 소정량 지연시켜 순차적으로 인에이블되는 적어도 하나 이상의 지연 스트로브신호를 생성하는 스트로브신호 제어부;

상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 제1병렬 데이터신호를 증폭하여 상기 제1병렬 데이터신호와 동일한 비트의 제2병렬 데이터신호를 출력하는 입출력 센스엠프부;

상기 스트로브신호 및 상기 지연 스트로브신호에 응답하여 상기 제2병렬 데이터신호를 래치하는 저장부; 및

상기 저장부에서 래치된 제2병렬 데이터신호를 래치된 순서대로 순차적으로 출력하는 병직렬 변환부

를 포함하는 데이터 출력회로.
제 6항에 있어서,

상기 스트로브 신호는

상기 병-직렬 변환부에서 가장 먼저 출력되는 데이터신호에 대응하며,

상기 지연 스트로브신호는

상기 가장 먼저 직렬로 출력되는 데이터신호를 제외한 나머지 데이터신호의 출력순서에 대응하는

데이터 출력회로.
제 6항에 있어서,

상기 소정량은

상기 제2병렬 데이터신호의 에지 구간의 폭 이상인

데이터 출력회로.
제 6항에 있어서,

상기 데이터 출력회로는

상기 저장부에 입력되는 스트로브신호 및 지연 스트로브신호를, 상기 입출력 센스엠프부에 입력되는 스트로브신호 및 지연스트로브 신호보다, 상기 제2병렬 데이터의 전송과정의 지연량만큼 더 지연하는 지연소자

를 더 포함하는 데이터 출력회로.
제 6항에 있어서,

상기 저장부는

상기 스트로브신호 및 상기 지연 스트로브신호에 응답하여 온/오프되는 다수의 패스게이트; 및

상기 다수의 패스게이트 각각의 출력신호를 저장하는 다수의 래치수단

을 포함하는 데이터 출력회로.
출력 제어신호에 응답해 결정되는 데이터신호의 출력순서에 따라 스트로브신호를 소정량 지연시켜 지연 스트로브신호를 생성하는 스트로브신호 제어부;

상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 제1병렬 데이터신호를 증폭하여 상기 제1병렬 데이터신호와 동일한 비트의 제2병렬 데이터신호를 생성하는 입출력 센스엠프부;

상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 상기 다수의 제2병렬 데이터신호를 래치하는 저장부; 및

상기 출력 제어신호에 응답해 래치된 제2병렬 데이터신호를 순차적으로 출력하는 병직렬 변환부

를 포함하는 데이터 출력회로.
제 11항에 있어서,

상기 스트로브신호는

상기 병-직렬 변환부에서 가장 먼저 출력되는 데이터신호에 대응하며,

상기 지연 스트로브신호는

상기 가장 먼저 출력되는 데이터신호를 제외한 데이터신호에 대응하는

데이터 출력회로.
제 11항에 있어서,

상기 스트로브신호 제어부는

상기 출력 제어신호를 상기 병렬 데이터신호의 비트수로 디코딩하는 디코딩수단; 및

상기 디코딩수단의 디코딩 결과에 응답해 온/오프되는 지연소자를 포함하는 지연수단

을 포함하는 데이터 출력회로.
제 11항에 있어서,

상기 소정량은

상기 제2병렬 데이터신호의 에지 구간의 폭 이상인

데이터 출력회로.
제 11항에 있어서

상기 저장부에 입력되는 스트로브신호 및 다수의 지연스트로브신호는,

상기 입출력 센스엠프부에 입력되는 스트로브신호 및 다수의 지연스트로브 신호보다 상기 제2병렬 데이터의 전송과정의 지연량만큼 더 지연된

데이터 출력회로.
제 11항에 있어서,

상기 저장부는

상기 스트로브신호 및 상기 지연 스트로브신호에 응답하여 온/오프되는 다수의 패스게이트; 및

상기 다수의 패스게이트 각각의 출력신호를 저장하는 다수의 래치수단

을 포함하는 데이터 출력회로.
출력 제어신호에 응답해 결정되는 데이터신호의 출력순서에 따라 스트로브신호를 소정량 지연시켜 순차적으로 인에이블되는 적어도 하나 이상의 지연 스트로브신호를 생성하는 스트로브신호 제어부;

상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 제1병렬 데이터신 호를 증폭하여 상기 제1병렬 데이터신호와 동일한 비트의 제2병렬 데이터신호를 생성하는 입출력 센스엠프부;

상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 상기 제2병렬 데이터신호를 래치하는 저장부; 및

상기 출력 제어신호에 응답해 상기 저장부에서 래치된 제2병렬 데이터신호를 순차적으로 출력하는 병직렬 변환부

를 포함하는 데이터 출력회로.
제 17항에 있어서,

제 6항에 있어서,

상기 스트로브 신호는

상기 병-직렬 변환부에서 가장 먼저 출력되는 데이터신호에 대응하며,

상기 지연 스트로브신호는,

상기 가장 먼저 직렬로 출력되는 데이터신호를 제외한 데이터신호의 출력순서에 대응하는

데이터 출력회로.
제 17항에 있어서,

상기 스트로브신호 제어부는

상기 출력 제어신호를 상기 병렬 데이터신호의 비트수로 디코딩하는 디코딩수단; 및

상기 디코딩수단의 디코딩 결과에 응답해 온/오프되며 각각 지연량이 다른 지연소자를 포함하는 지연수단

을 포함하는 데이터 출력회로.
제 17항에 있어서,

상기 소정량은

상기 제2병렬 데이터신호의 에지 구간의 폭 이상인

데이터 출력회로.
제 17항에 있어서,

상기 저장부에 입력되는 스트로브신호 및 다수의 지연스트로브신호는

상기 입출력 센스엠프부에 입력되는 스트로브신호 및 다수의 지연스트로브 신호보다 상기 제2병렬 데이터의 전송과정의 지연량만큼 더 지연된

데이터 출력회로.
제 17항에 있어서,

상기 저장부는

상기 스트로브신호 및 상기 지연 스트로브신호에 응답하여 온/오프되는 다수의 패스게이트; 및

상기 다수의 패스게이트 각각의 출력신호를 저장하는 다수의 래치수단

을 포함하는 데이터 출력회로.
출력 제어신호에 응답해 결정되는 데이터신호의 출력순서에 따라 스트로브신호를 소정량 지연시켜 지연 스트로브신호를 생성하는 단계;

상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 제1병렬 데이터신호를 증폭하여 상기 제1병렬 데이터신호와 동일한 비트의 제2병렬 데이터신호를 생성하는 단계;

상기 스트로브신호 및 상기 지연 스트로브신호에 응답해 상기 다수의 제2병렬 데이터신호를 래치하는 단계; 및

상기 출력 제어신호에 응답해 래치된 제2병렬 데이터신호를 순차적으로 출력하는 단계

를 포함하는 데이터 출력방법.
제 23항에 있어서,

상기 스트로브신호는

상기 출력단계에서 가장 먼저 출력되는 데이터신호에 대응하며,

상기 지연 스트로브신호는

상기 가장 먼저 출력되는 데이터신호를 제외한 데이터신호에 대응하는

데이터 출력방법.
제 23항에 있어서,

상기 지연 스트로브신호를 생성하는 단계는

상기 출력 제어신호를 상기 병렬 데이터신호의 비트수로 디코딩하는 단계; 및

상기 디코딩 단계의 결과에 응답해 상기 스트로브 신호를 지연시키는 단계

를 포함하는 데이터 출력방법.