KR20130128746A - 정전기에 대한 내성이 향상된 발광다이오드 및 그의 제조방법 - Google Patents
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Abstract
정전기에 대한 내성이 향상된 발광다이오드 및 그의 제조방법을 제공한다. 상기 발광다이오드는 기판과 상기 기판 상에 배치된 발광 구조체를 구비한다. 상기 발광 구조체는 차례로 배치된 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하며, 상기 제1 도전형 반도체층을 노출시키는 메사 식각 영역을 구비한다. 상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상에 전기적으로 접속하는 제1 전극이 위치한다. 상기 제2 도전형 반도체층 상에 전기적으로 접속하는 제2 전극이 위치한다. 상기 제1 전극에 인접하는 상기 메사 식각 영역의 측벽 상에 정전기 차폐막이 위치한다.
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 자세하게는 발광다이오드에 관한 것이다.
발광다이오드는 n형 반도체층, p형 반도체층, 및 상기 n형 및 p형 반도체층들 사이에 위치하는 활성층을 구비하는 소자로서, 상기 n형 및 p형 반도체층들에 순방향 전계가 인가되었을 때 상기 활성층 내로 전자와 정공이 주입되고, 상기 활성층 내로 주입된 전자와 정공이 재결합하면서 광을 방출한다.
이러한 발광다이오드는 결정 결함을 많이 내포하고 있어 정전기에 취약한 것으로 알려지고 있다. 또한, n형 전극과 p형 전극이 동일 평면 내에 위치하는 수평형 소자의 경우, 전류 집중(current crowding) 현상으로 인해 정전기에 더욱 취약하다.
본 발명이 해결하고자 하는 과제는 정전기에 내성이 있는 발광다이오드 및 그의 제조방법을 제공함에 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 발광다이오드를 제공한다. 상기 발광다이오드는 기판과 상기 기판 상에 배치된 발광 구조체를 구비한다. 상기 발광 구조체는 차례로 배치된 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하며, 상기 제1 도전형 반도체층을 노출시키는 메사 식각 영역을 구비한다. 상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상에 전기적으로 접속하는 제1 전극이 위치한다. 상기 제2 도전형 반도체층 상에 전기적으로 접속하는 제2 전극이 위치한다. 상기 제1 전극에 인접하는 상기 메사 식각 영역의 측벽 상에 정전기 차폐막이 위치한다.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 발광다이오드의 제조방법을 제공한다. 상기 발광다이오드의 제조방법은 기판 상에 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하는 발광 구조체를 형성하는 것을 포함한다. 상기 발광 구조체 내에 상기 제1 도전형 반도체층을 노출시키는 메사 식각 영역을 형성한다. 상기 메사 식각 영역의 측벽 상에 정전기 차폐막을 형성한다. 상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상에 제1 전극을 형성한다. 상기 제2 도전형 반도체층 상에 전기적으로 접속하는 제2 전극을 형성한다.
본 발명에 따르면, 정전기 차폐막이 제1 전극에 인접한 메사 식각 영역의 측벽의 상에 배치되어, 발광구조체의 상기 제1 전극에 인접한 영역을 보호함으로써 전기 충격에 따른 내성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광다이오드를 나타낸 평면도이다.
도 2a 내지 도 2c는 도 1의 절단선 I-I'를 따라 공정단계 별로 취해진 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 발광다이오드를 나타낸 평면도이다.
도 2a 내지 도 2c는 도 1의 절단선 I-I'를 따라 공정단계 별로 취해진 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 발광다이오드를 나타낸 평면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 아래쪽, 하(부), 하면 등의 의미로도 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며, 절대적인 방향을 의미하는 것처럼 한정적으로 이해되어서는 안 된다. 이와 더불어서, 본 명세서에서 "제1" 또는 "제2"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.
또한, 본 명세서에서 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 발광다이오드를 나타낸 평면도이다. 도 2a 내지 도 2c는 도 1의 절단선 I-I'를 따라 공정단계 별로 취해진 단면도들이다. 특히, 도 2c는 도 1의 절단선 I-I'를 따라 취해진 단면도이다.
도 2a를 참조하면, 기판(10)을 제공한다. 상기 기판(10)은 사파이어(Al2O3), 실리콘 카바이드(SiC), 질화갈륨(GaN), 질화인듐갈륨(InGaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 갈륨 산화물(Ga2O3), 또는 실리콘 기판일 수 있다. 일 예로서, 상기 기판(10)은 사파이어 기판일 수 있다. 상기 기판(10)의 상부면 내에 기판 패턴(10a)이 위치할 수 있다. 상기 기판 패턴(10a)은 상기 기판(10)의 상부면을 식각하여 형성한 것일 수 있다.
상기 기판(10) 상에 버퍼층(21)을 형성할 수 있다. 상기 버퍼층(21)은 상기 기판(10)이 후술하는 제1 도전형 반도체층과 서로 다른 격자상수를 갖는 경우에, 이들 사이의 격자부정합을 완화하기 위하여 형성하는 층으로서, 언도프트 GaN(undoped GaN)층일 수 있다.
상기 버퍼층(21) 상에 제1 도전형 반도체층(23)을 형성할 수 있다. 상기 제1 도전형 반도체층(23)은 질화물계 반도체층으로서, n형 도펀트가 도핑된 층일 수 있다. 일 예로서, 상기 제1 도전형 반도체층(23)은 서로 다른 조성을 갖는 복수의 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)층들을 구비할 수도 있다. 이 후, 상기 제1 도전형 반도체층(23) 상에 활성층(25)을 형성할 수 있다. 상기 활성층(25)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층일 수 있고, 단일 양자 우물 구조 또는 다중 양자 우물 구조(multi-quantum well; MQW)를 가질 수 있다. 일 예로서, 상기 활성층(25)은 InGaN층 또는 AlGaN층의 단일 양자 우물 구조, 또는 InGaN/GaN, AlGaN/(In)GaN, 또는 InAlGaN/(In)GaN의 다층구조인 다중 양자 우물 구조를 가질 수 있다. 상기 활성층(25) 상에 제2 도전형 반도체층(27)을 형성할 수 있다. 상기 제2 도전형 반도체층(27) 또한 질화물계 반도체층일 수 있고, p형 도펀트가 도핑된 층일 수 있다. 일 예로서, 상기 제2 도전형 반도체층(27)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층에 p형 도펀드로서 Mg 또는 Zn가 도핑된 층일 수 있다. 이와는 달리, 상기 제2 도전형 반도체층(27)은 서로 다른 조성을 갖는 복수의 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층들을 구비할 수도 있다.
상기 버퍼층(21), 상기 제1 도전형 반도체층(23), 상기 활성층(25), 및 상기 제2 도전형 반도체층(27)은 발광 구조체(20)를 형성할 수 있고, 이들은 금속 유기 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 기상 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 기상 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE) 등을 포함한 다양한 증착 또는 성장 방법을 이용하여 형성될 수 있다.
도 1 및 도 2b를 참조하면, 상기 발광 구조체(20) 내에 상기 제1 도전형 반도체층(23)을 노출시키는 메사 식각 영역(MR, mesa etched region)을 형성할 수 있다. 상기 메사 식각 영역의 측벽(MR-s)은 경사지도록 형성될 수 있다.
상기 메사 식각 영역(MR)이 형성된 결과물 상에 절연막(미도시)을 적층한 후, 이를 패터닝하여 상기 메사 식각 영역의 측벽(MR-s) 상에 정전기 차폐막(35)을 형성할 수 있다. 상기 정전기 차폐막(35)은 상기 메사 식각 영역(MR) 내에 노출된 상기 제1 도전형 반도체층(23) 상으로 연장될 수 있다. 또한, 상기 정전기 차폐막(35)은 상기 제2 도전형 반도체층(27) 상부로도 연장될 수 있다.
상기 정전기 차폐막(35)을 형성함과 동시에, 상기 제2 도전형 반도체층(27)의 상부면 상에 전류 차단 패턴(33)을 형성할 수 있다. 상기 상기 정전기 차폐막(35)과 상기 전류 차단 패턴(33)을 형성하기 위한 절연막은 실리콘 산화막 또는 실리콘 질화막일 수 있다.
이 후, 상기 제2 도전형 반도체층(27) 상에 상기 전류 차단 패턴(33)을 덮는 전류 스프레딩 도전막(37)을 형성할 수 있다. 상기 전류 스프레딩 도전막(37)은 광투과 도전막일 수 있다. 일 예로서, ITO(Indium Tin Oxide), Ni/Au, 또는 Cu/Au일 수 있다. 상기 전류 스프레딩 도전막(37)을 ITO막으로 형성한 경우, 이를 열처리하여 균일한 막을 형성할 수 있다. 이 경우, 상기 전류 스프레딩 도전막(37)의 전도성이 향상될 수 있다. 상기 정전기 차폐막의 상부면(35_u)은 그에 인접하는 상기 전류 스프레딩 도전막의 상부면(37_u)에 비해 같거나 이에 비해 높은 레벨을 가질 수 있다. 이를 위해, 상기 정전기 차폐막(35)은 상기 전류 스프레딩 도전막(37)과 같거나 이에 비해 더 큰 두께를 가질 수 있다. 이와 더불어서, 상기 정전기 차폐막(35)은 상기 전류 스프레딩 도전막(37)으로부터 이격되어 위치할 수 있다. 이 경우, 상기 정전기 차폐막(35)과 반도체층 사이에 공정중 흔히 발생하는 오염원으로 인해 누설전류가 발생할 수 있고, 그로 인한 정전기 불량을 방지될 수 있다.
도 1 및 도 2c를 참조하면, 상기 메사 식각 영역(MR) 내에 노출된 상기 제1 도전형 반도체층(23)과 상기 전류 스프레딩 도전막(37) 상에 제1 전극(40)과 제2 전극(50)을 각각 형성할 수 있다. 이러한 발광다이오드는 상기 제1 전극(40)과 상기 제2 전극(50) 사이에 순방향 전계가 인가되었을 때, 상기 제1 전극(40)과 상기 제2 전극(50)에서 각각 주입된 서로 다른 극성의 전하들이 상기 활성층(25) 내에서 재결합하여 광을 방출하게 된다. 이 때, 상기 제1 전극(40)과 상기 제2 전극(50) 사이의 전류의 흐름은 상기 제1 전극(40)에 인접한 발광구조체(20) 내에 집중되게 된다. 따라서, 상기 발광구조체(20)의 상기 제1 전극(40)에 인접한 영역 외부의 정전기(electrostatic discharge)나 서지(surge)와 같은 전기 충격에 취약할 수 있다.
그러나, 상기 정전기 차폐막(35)이 상기 제1 전극(40)에 인접한 상기 메사 식각 영역의 측벽(MR-s)의 상에 배치되어, 상기 발광구조체(20)의 상기 제1 전극(40)에 인접한 영역을 보호함으로써 정전기 불량률을 줄이는 등 전기 충격에 대한 내성이 향상될 수 있다. 이와 더불어서, 앞서 설명한 바와 같이 상기 정전기 차폐막(35)은 상기 메사 식각 영역(MR) 내에 노출된 상기 제1 도전형 반도체층(23) 상으로 연장될 수 있다. 이 경우, 상기 정전기 차폐막(35)은 상기 제1 도전형 반도체층(23)에서 전류가 가장 많이 집중되는 부분(23a)을 정전기로부터 차폐시킬 수 있어 정전기에 의한 불량률을 더욱 줄일 수 있다. 또한, 상기 정전기 차폐막(35)은 상기 전류 스프레딩 도전막(37)에 비해 두꺼운 두께를 가질 수 있는데, 이 경우 상기 정전기 차폐 특성이 더욱 향상될 수 있다.
이와 더불어서, 상기 제2 전극(50)과 상기 제2 도전형 반도체층(27) 사이, 구체적으로 상기 전류 스프레딩 도전막(37)과 상기 제2 도전형 반도체층(27) 사이에서 상기 제2 전극(50)에 정렬되어 형성된 상기 전류 차단 패턴(33)은, 상기 제2 전극(50)에 인가된 전압이 상기 전류 차단 패턴(33)의 수직 하부에 미치는 것을 차단한다. 그 결과, 상기 전류 차단 패턴(33)의 하부 즉, 상기 제2 전극(50)의 수직 하부에서의 전류 집중을 완화시키고 이에 따라 전류 스프레딩을 향상시킬 수 있다.
한편, 상기 제1 전극(40)과 상기 제2 전극(50)은 반사층(43, 53)과 저저항층(47, 57)을 구비할 수 있다. 상기 반사층(43, 53)은 상기 저저항층(47, 57)에 비해 반사율이 높은 층으로 Al, Al 합금, Ag, Ag 합금, 또는 이들의 복합층일 수 있다. 일 예로서, 상기 반사층(43, 53)은 가시광선 영역 및 자외선 영역에서 상기 저저항층(47, 57)에 비해 반사율이 높은 층일 수 있다. 구체적으로, 상기 반사층(43, 53)은 Al층일 수 있다. 상기 저저항층(47, 57)은 상기 반사층(43, 53)에 비해 저항이 낮은 층으로, Au 또는 Au 합금층일 수 있다.
상기 제1 전극(40)과 상기 제2 전극(50)은 상기 반사층(43, 53)과 상기 제1 도전형 반도체층(23) 또는 상기 전류 스프레딩 도전막(30) 사이에 오믹접촉층(41, 51)을 가질 수 있다. 상기 오믹접촉층(41, 51)은 그 하부의 상기 제1 도전형 반도체층(23) 및/또는 상기 제2 도전형 반도체층(27)과의 오믹접촉을 위한 층으로, Cr, Cr 합금, Ti, Ti 합금, Rh, Rh 합금, W, W 합금, Pt, Pt합금, 또는 이들의 복합층일 수 있다. 일 예로서, 오믹접촉층(41, 51)은 Cr층일 수 있다. 이러한 상기 오믹접촉층(41, 51)은 약 1 내지 50㎚의 두께로 형성할 수 있다. 일 예로서, 상기 오믹접촉층(41, 51)은 약 10㎚의 두께로 형성할 수 있다. 상기 오믹접촉층(41, 51)은 상기 반사층(43, 53)을 하부층 상에 안정적으로 접착시키는 접착층(adhesion layer)으로서의 역할을 수행할 수도 있다.
상기 제1 전극(40)과 상기 제2 전극(50)은 상기 반사층(43, 53)과 상기 저저항층(47, 57) 사이에 배리어층(45, 55)을 가질 수 있다. 상기 배리어층(45, 55)은 상기 반사층(43, 53)과 상기 저저항층(47, 57) 사이의 입자 이동(migration)에 따른 집괴(aggromeration) 또는 보이드 형성을 저감시킬 수 있어, 상기 반사층(43, 53)의 반사특성을 양호한 상태로 유지시킬 수 있다. 상기 배리어층(45, 55)은 상기 반사층(43, 53)에 비해 융점이 높은 고융점 금속막으로서, Ti, Ti 합금, W, W 합금, Cr, Cr 합금, Ni, Ni 합금, Mo, Mo 합금, Pt, Pt 합금, 또는 이들의 복합층일 수 있다. 일 예로서, 상기 배리어층(45, 55)은 하부 배리어층(45a, 55a)과 상부 배리어층(45b, 55b)을 구비할 수 있다. 이와 같이, 상기 배리어층(45, 55)이 다중층인 경우에 인장(tension)에 의한 막 필링(peeling)이 억제될 수 있다. 구체적으로, 상기 하부 배리어층(45a, 55a)은 Cr층이고, 상기 상부 배리어층(45b, 55b)은 Ni층일 수 있다.
상기 제1 전극(40)에 있어서, 상기 반사층의 상부면(43_u)은 상기 활성층의 상부면(25_u)과 같거나 높은 레벨을 가질 수 있다. 이 경우, 상기 활성층(25)에서 상기 제1 전극(40) 방향으로 진행하는 광이 상기 반사층(43)에서 반사되어 외부로 방출될 확률이 증가할 수 있다. 이에 더하여, 상기 반사층의 상부면(43_u)은 상기 제2 도전형 반도체층의 상부면(27_u), 나아가 상기 전류 스프레딩 도전막의 상부면(37_u)과 같거나 높은 레벨을 가질 수 있다. 이 경우, 상기 활성층(25)에서 상기 제1 전극(40) 방향으로 진행하는 광이 상기 반사층(43)을 만날 확률이 증가되므로 광 방출 효율이 더욱 증가할 수 있다.
상기 활성층(25)에서 상기 저저항층(47)(또는 상기 배리어층(45)) 방향으로 진행된 광은 상기 저저항층(47)(또는 상기 배리어층(45))에서 흡수되어 소멸될 수 있다. 그러나, 본 실시예에서는 상기 제1 전극(40) 중 일부를 상기 반사층(43)으로 형성함으로써, 상기 제1 전극(40)에서 상기 저저항층(47)이 차지하는 비율을 낮출 수 있고 이에 따라 상기 저저항층(47)으로 인한 광흡수가 감소되어 광방출 효율이 향상될 수 있다. 이와 더불어서, 상기 저저항층(47)을 형성하는 Au의 사용량을 낮출 수 있어, 제조 비용 저감에도 유익할 수 있다.
또한, 상기 메사 식각 영역의 측벽(MR-s)이 경사지도록 형성하거나, 제1 전극(40)을 형성할 때 상기 제1 전극의 측벽(40-s)이 경사지도록 형성한 경우, 상기 메사 식각 영역의 측벽(MR-s)과 상기 제1 전극의 측벽(40-s) 사이의 폭은 상부로 갈수록 넓어질 수 있다. 이 경우, 활성층(25)에서 상기 반사층(43) 방향으로 진행되고 상기 반사층(43)에서 반사된 광의 탈출 경로가 더 넓게 확보될 수 있어, 광방출 효율이 더 증가할 수 있다.
상기에서 상기 제1 전극(40)과 상기 제2 전극(50)은 공정 편의상 동일한 층구조를 갖는 것으로 설명되었으나, 이에 한정되지 않고 서로 다른 구조를 가질 수 있다.
또한, 상기 제1 전극(40)은 상기 메사 식각 영역(MR) 내에서 연장되어 제1 연장 배선(40e)을 형성할 수 있고, 상기 제2 전극(50) 또한 상기 전류 스프레딩 도전막(37) 상에서 연장되어 제2 연장 배선(50e)을 형성할 수 있다. 이 경우, 상기 전류 차단 패턴(33) 또한 상기 제2 연장 배선(50e)을 따라 연장될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 발광다이오드를 나타낸 평면도이다. 본 실시예에 따른 발광다이오드는 후술하는 것을 제외하고는 도 1, 도 2a 내지 도 2c를 참조하여 설명한 발광다이오드와 유사할 수 있다.
도 3을 참조하면, 정전기 차폐막(35)이 제1 전극(40)에 인접한 메사 식각 영역의 측벽(MR-s)의 상에 배치되고, 또한 연장되어 제1 연장 배선(40e)에 인접한 메사 식각 영역의 측벽(MR-s)의 상에도 배치될 수 있다. 그 결과, 상기 발광구조체(20)의 상기 제1 전극(40) 및 상기 제1 연장 배선(40e)에 인접한 영역을 보호함으로써 정전기 불량률을 줄일 수 있다. 이와 더불어서, 상기 정전기 차폐막(35)은 상기 메사 식각 영역(MR) 내에 노출된 상기 제1 도전형 반도체층(23) 상으로 연장될 수 있다. 이 경우, 상기 정전기 차폐막(35)은 상기 제1 도전형 반도체층(23)에서 전류가 가장 많이 집중되는 부분인 상기 제1 전극(40) 및 상기 제1 연장 배선(40e)에 인접한 부분을 정전기로부터 차폐시킬 수 있어, 정전기 불량률을 더욱 줄일 수 있다.
하기 표 1은 정전기 차폐막을 형성하지 않은 경우(비교예)와 상기 도 1을 참조하여 설명한 발광다이오드와 같이 정전기 차폐막을 형성한 경우(실험예)에 대해 정전기 시험을 수행한 결과를 정리한 것이다.
| 정전기 전압 | 1kV | 2kV | 3kV | 4kV | 5kV | 6kV | 7kV | 8kV | |
| 비교예 |
테스트 통과 칩 개수 | 20 | 20 | 18 | 18 | 18 | 17 | 17 | 16 |
| 통과율(%) | 100 | 100 | 90 | 90 | 90 | 85 | 85 | 80 | |
| 실험예 |
테스트 통과 칩 개수 | 20 | 20 | 20 | 20 | 20 | 20 | 20 | 19 |
| 통과율(%) | 100 | 100 | 100 | 100 | 100 | 100 | 100 | 95 | |
| 테스트 조건: 각 실험당 20개의 칩들을 사용함. 각 정전기 전압을 200pF의 커패시터에 충전시킨 후, OΩ의 저항을 통해 각 칩에 1초간 순간 방전시킨 후, 각 칩의 고장여부를 관찰함. |
|||||||||
상기 표 1을 참조하면, 정전기 차폐막을 형성하지 않은 경우(비교예)에 대해 정전기 차폐막을 형성한 경우(실험예)에는, 정전기 전압이 7kV에 이르기까지 100%의 테스트 통과율을 나타내었다. 또한 8kV에서도 95%의 테스트 통과율을 나타낸 것을 알 수 있다. 이와 같이, 정전기 차폐막을 형성한 경우 정전기에 대한 내성이 크게 향상됨을 알 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
10: 기판 10a : 기판 패턴
21: 버퍼층 23: 제1 도전형 반도체층
25: 활성층 27: 제2 도전형 반도체층
33: 전류 차단 패턴 35: 정전기 차폐막
37: 전류 스프레딩 도전막 40, 50: 전극
41, 51: 오믹 접촉층 43, 53: 반사층
45, 55: 배리어층 47, 57: 저저항층
MR: 메사 식각 영역 40e, 50e: 연장 배선
21: 버퍼층 23: 제1 도전형 반도체층
25: 활성층 27: 제2 도전형 반도체층
33: 전류 차단 패턴 35: 정전기 차폐막
37: 전류 스프레딩 도전막 40, 50: 전극
41, 51: 오믹 접촉층 43, 53: 반사층
45, 55: 배리어층 47, 57: 저저항층
MR: 메사 식각 영역 40e, 50e: 연장 배선
Claims (20)
- 기판;
상기 기판 상에 차례로 배치된 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하고, 상기 제1 도전형 반도체층을 노출시키는 메사 식각 영역을 구비하는 발광 구조체;
상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상에 전기적으로 접속하는 제1 전극;
상기 제2 도전형 반도체층 상에 전기적으로 접속하는 제2 전극; 및
상기 제1 전극에 인접하는 상기 메사 식각 영역의 측벽 상에 위치하는 정전기 차폐막을 포함하는 발광다이오드. - 제1항에 있어서,
상기 정전기 차폐막은 상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상으로 연장된 발광다이오드. - 제2항에 있어서,
상기 정전기 차폐막은 상기 제2 도전형 반도체층 상으로 연장된 발광다이오드. - 제3항에 있어서,
상기 발광 구조체는 제2 도전형 반도체층과 상기 제2 전극 사이에 배치된 전류 스프레딩 도전막을 더 포함하고,
상기 정전기 차폐막은 상기 전류 스프레딩 도전막에 비해 더 두꺼운 발광다이오드. - 제1항 또는 제3항에 있어서,
상기 발광 구조체는 제2 도전형 반도체층과 상기 제2 전극 사이에 배치된 전류 스프레딩 도전막을 더 포함하고,
상기 정전기 차폐막은 상기 전류 스프레딩 도전막으로부터 이격된 발광다이오드. - 제1항에 있어서,
상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상에 위치하고 상기 제1 전극으로부터 연장된 제1 연장 배선을 더 포함하고,
상기 정전기 차폐막은 상기 제1 연장 배선에 인접하는 상기 메사 식각 영역의 측벽 상으로 연장된 발광다이오드. - 제1항에 있어서,
상기 제2 전극과 상기 제2 도전형 반도체층 사이에 배치된 전류 차단 패턴을 더 포함하는 발광다이오드. - 제1항에 있어서,
상기 제1 전극은 반사층과 저저항층을 구비하되 상기 반사층의 상부면은 상기 활성층의 상부면과 같거나 높은 레벨을 갖는 발광다이오드. - 제8항에 있어서,
상기 제1 전극은 상기 반사층과 상기 제1 도전형 반도체층 사이에 배치된 오믹 접촉층을 더 포함하는 발광다이오드. - 제8항에 있어서,
상기 제1 전극은 상기 반사층과 상기 저저항층 사이에 배치된 배리어층을 더 포함하는 발광다이오드. - 제8항에 있어서,
상기 반사층의 상부면은 상기 제2 도전형 반도체층의 상부면과 같거나 높은 레벨을 갖는 발광다이오드. - 제11항에 있어서,
상기 발광 구조체는 제2 도전형 반도체층과 상기 제2 전극 사이에 배치된 전류 스프레딩 도전막을 더 포함하고,
상기 반사층의 상부면은 상기 전류 스프레딩 도전막의 상부면과 같거나 높은 레벨을 갖는 발광다이오드. - 제1항에 있어서,
상기 메사 식각 영역의 측벽은 경사진 발광다이오드. - 제1항 또는 제13항에 있어서,
상기 제1 전극의 측벽은 경사진 발광다이오드. - 기판 상에 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하는 발광 구조체를 형성하는 단계;
상기 발광 구조체 내에 상기 제1 도전형 반도체층을 노출시키는 메사 식각 영역을 형성하는 단계;
상기 메사 식각 영역의 측벽 상에 정전기 차폐막을 형성하는 단계;
상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상에 제1 전극을 형성하는 단계; 및
상기 제2 도전형 반도체층 상에 전기적으로 접속하는 제2 전극을 형성하는 단계를 포함하는 발광다이오드 제조방법. - 제15항에 있어서,
상기 정전기 차폐막을 형성함과 동시에 상기 제2 도전형 반도체층 상에 상기 제2 전극에 정렬된 전류 차단 패턴을 형성하는 단계를 더 포함하는 발광다이오드 제조방법. - 제16항에 있어서,
상기 정전기 차폐막과 상기 전류 차단 패턴은 실리콘 산화막 또는 실리콘 질화막인 발광다이오드 제조방법. - 제15항에 있어서,
상기 제1 및 제2 전극들을 형성하기 전에,
상기 제2 도전형 반도체층 상에 전류 스프레딩 도전막을 형성하는 단계를 더 포함하는 발광다이오드 제조방법. - 제18항에 있어서,
상기 정전기 차폐막은 상기 전류 스프레딩 도전막으로부터 이격하도록 형성하는 발광다이오드 제조방법. - 제18항에 있어서,
상기 정전기 차폐막은 상기 전류 스프레딩 도전막에 비해 더 두껍게 형성하는 발광다이오드 제조방법.
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Legal Events
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| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant |