KR100649642B1 - Ｅｓｄ 보호 소자를 구비한 화합물 반도체 발광 소자 및 그제조 방법 - Google Patents

Ｅｓｄ 보호 소자를 구비한 화합물 반도체 발광 소자 및 그제조 방법 Download PDF

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Abstract

ESD 전압에 대한 높은 내성을 갖는 화합물 반도체 발광 소자 및 그 제조 방법을 제공한다. 본 발명에 따른 화합물 반도체 발광 소자는, 기판의 제1 영역 상에 순차 적층된 n형 반도체층, 활성층 및 p형 반도체층과, 상기 n형 반도체층 및 p형 반도체 상에 각각 형성된 n측 전극 및 p측 전극을 구비하는 발광부와; 상기 기판의 제2 영역 상에 순차 적층된 n형 반도체층, 절연층 및 금속 전극층을 구비하는 하나 이상의 커패시터를 포함하고, 상기 하나 이상의 커패시터는 상기 발광부와 병렬 연결되어 있다.
3족 질화물, 질화갈륨, 발광 소자, ESD

Description

ＥＳＤ 보호 소자를 구비한 화합물 반도체 발광 소자 및 그 제조 방법{Compound Semiconductor Light Emitting Device Having an ESD Protecting Element and Method for Manufacturing the Same}
도 1은 ESD 보호 소자를 구비한 종래의 발광 소자의 일례를 나타내는 단면도이다.
도 2는 본 발명의 일 실시형태에 따른 화합물 반도체 발광 소자의 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 화합물 반도체 발광 소자의 평면도이다.
도 4는 도 2의 화합물 반도체 발광 소자의 등가 회로도이다.
도 5 내지 도 12은 본 발명의 일 실시형태에 따른 화합물 반도체 발광 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 다른 실시형태에 따른 화합물 반도체 발광 소자의 단면도이다.
도 14는 도 13의 화합물 반도체 발광 소자의 등가 회로도이다.
도 15 내지 도 18은 본 발명의 다른 실시형태에 따른 화합물 반도체 발광 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
101: 사파이어 기판 102: n형 반도체층
104: 활성층 106: p형 반도체층
108: 투명 전극층 110: 절연층
112: p측 전극 114: n측 전극
122, 126: 금속 전극층 124, 125: 연결 배선
140: 발광부 150, 160: 커패시터
본 발명은 화합물 반도체 발광 소자 및 그 제조 방법에 관한 것으로, 특히 정전기 방전(Electrostatic Discharge; ESD)에 대한 높은 내성을 갖는 화합물 반도체 발광 소자 및 그 제조 방법에 관한 것이다.
현재, 화합물 반도체 발광 소자는 소형화, 저전력화되어 가고 있다. 이에 따라 특히 외부와의 입력출 단자에서 입력 정전 용량이 감소하여, 화합물 반도체 발광 다이오드(LED) 또는 레이저 다이오드(LD)는 ESD에 점점 더 취약해지고 있다. 높은 신뢰성을 갖는 화합물 반도체 발광 소자를 구현하기 위해서는, 급격한 서지(surge) 전압이나 ESD 전압으로부터 발광 소자가 충분히 보호되어야 한다.
특히, AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 물질을 기반으로 하는 3족 질화물 LED는, 순방향 ESD보다 역방향 ESD에 더 취약하다. 통상 사용되는 3족 질화물 LED의 순방향 ESD에 대한 내성 전압은 약 1kV 내지 3kV이지만, 역방향 ESD에 대한 내성 전압은 수백 V 정도이다. 따라서, 내성 전압을 초과하는 역방향의 ESD 전압이 3족 질화물 LED에 인가되면, LED가 손상될 수 있다. 이러한 역방향 ESD 현상은 3족 질화물 발광 소자의 신뢰성을 해치고 소자의 수명을 급격히 떨어뜨리는 요인이 된다.
이러한 문제를 해결하기 위해, 화합물 반도체 발광 소자의 ESD 내성을 증가시키는 몇가지 방안이 제안되었다. 예를 들어, 화합물 반도체 발광 소자를 실리콘계 제너 다이오드(zener diode)에 병렬로 연결하여 정전기 방전으로부터 발광 소자를 보호하는 기술이 제시되었다. 도 1은 그 일례를 나타내는 종래 발광 소자의 단면도이다.
도 1을 참조하면, 3족 질화물 발광 소자(10)는, 3족 질화물 LED(18)와 실리콘계 제너 다이오드(24)를 포함한다. LED(18)는, 사파이어 기판(11) 상에 순차 적층된 n형 GaN계 클래드층(12), 활성층(13) 및 p형 GaN계 클래드층(14)을 포함한다. 제너 다이오드(24)는 n형 실리콘층(21)과 p형 실리콘층(22)을 포함한다. LED(18)의 p측 전극(15)은 제너 다이오드(24)의 n형 실리콘층(21)에 연결되고, LED(18)의 n측 전극(16)은 제너 다이오드(24)의 p형 실리콘층(22)에 연결된다.
2개 단자(V1, V2)를 통해 LED(18)에 역방향 ESD 전압이 인가되면, 대부분의 방전 전류는 제너 다이오드(24)를 통해서 흐른다. 이에 따라, 역방향 ESD로부터 LED(18) 소자가 보호 받게 된다. 유럽 특허공개공보 EP1207563호에는, 3족 질화물 LED의 ESD 내성을 향상시키기 위해, LED 소자와 제너 다이오드를 전극 패드 상에 직접 접합하여 양자를 병렬 연결시키는 기술을 개시하고 있다.
그러나, 이러한 ESD 보호 방안들은 별도의 제너 다이오드를 구입 또는 제조하여 LED에 본딩하고 조립하여야 하기 때문에, 패키지 공정이 어렵게 되고 원가가 상승하게 되며 소자의 소형화가 제한된다.
본 발명은 상기한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, 소형화에 유리하고 향상된 ESD 내성을 갖는 화합물 반도체 발광 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은, 별도의 제너 다이오드를 조립할 필요없이 ESD 내성을 높일 수 있는 화합물 반도체 발광 소자의 제조 방법을 제공하는 것이다.
상술한 기술적 과제를 달성하기 위하여, 본 발명에 따른 화합물 반도체 발광 소자는,
기판의 제1 영역 상에 순차 적층된 n형 반도체층, 활성층 및 p형 반도체층과, 상기 n형 반도체층 및 p형 반도체 상에 각각 형성된 n측 전극 및 p측 전극을 구비하는 발광부; 및
상기 기판의 제2 영역 상에 순차 적층된 n형 반도체층, 절연층 및 금속 전극층을 구비하는 하나 이상의 커패시터를 포함하고,
상기 하나 이상의 커패시터는 상기 발광부와 병렬 연결되어 있다.
본 발명의 일 실시형태에 따르면, 상기 발광부는 AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층을 포함할 수 있다. 상기 발광부는 상기 p형 반도체층과 p측 전극 사이에 투명 전극층을 더 구비할 수 있다. 상기 제1 영역의 n형 반도체층은 소자 분리 영역에 의해 상기 제2 영역의 n형 반도체층과 분리될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 발광 소자는 하나의 커패시터부를 포함한다. 이 경우, 상기 커패시터의 금속 전극층은 상기 발광부의 n측 전극과 전기적으로 연결되고, 상기 제2 영역의 n형 반도체층은 상기 발광부의 p측 전극과 전기적으로 연결된다.
본 발명의 다른 실시형태에 따르면, 상기 발광 소자는 복수의 커패시터를 포함한다. 이 경우, 상기 복수의 커패시터는 서로 직렬 연결된다.
본 발명의 일 실시형태에 따르면, 상기 절연층은 상기 발광부 상으로 연장되어 있다. 이 경우, 상기 절연층은 상기 커패시터의 유전체막 역할을 하는 동시에, 상기 발광부를 보호하기 위한 패시베이션(passivation)막의 역할을 할 수 있다.
본 발명의 바람직한 실시형태에 따른 화합물 반도체 발광 소자는,
기판 상의 제1 영역 상에 순차 적층된 n형 반도체층, 활성층 및 p형 반도체층과, 상기 n형 반도체층 및 p형 반도체 상에 각각 형성된 n측 전극 및 p측 전극을 구비하는 발광부; 및
상기 기판의 제2 영역 상에 형성된 제1 커패시터 및 제2 커패시터를 포함하고,
상기 제1 커패시터는 상기 기판의 제2 영역의 일부분 상에 순차 적층된 n형 반도체층, 절연층 및 제1 금속 전극층을 구비하고, 상기 제2 커패시터는 상기 기판의 제2 영역의 다른 일부분 상에 순차 적층된 n형 반도체층, 절연층 및 제2 금속 전극층을 구비하며,
상기 제1 영역의 n형 반도체층은 소자 분리 영역에 의해 상기 제2 영역의 n형 반도체층으로부터 분리되어 있고, 상기 제1 금속 전극층은 상기 p측 전극과 전기적으로 연결되어 있고, 상기 제2 금속 전극층은 상기 n측 전극과 전기적으로 연 결되어 있다.
상기 바람직한 실시형태에서, 상기 n형 반도체층, 활성층 및 p형 반도체층은 AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 이루어질 수 있다. 상기 발광부는, 상기 p형 반도체층과 상기 p측 전극 사이에 투명 전극층을 더 구비할 수 있다.
상기 바람직한 실시형태에서, 상기 절연층은, 상기 발광부 상으로 연장될 수 있다. 이 경우, 상기 제1 금속 전극층과 p측 전극 간의 전기적 연결은 상기 절연층 상에 형성된 제1 배선을 통해 이루어질 수 있다. 또한, 상기 제2 금속 전극층과 상기 n측 전극 간의 전기적 연결도 상기 절연층 상에 형성된 제2 배선을 통해 이루어질 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명에 따른 화합물 반도체 발광 소자의 제조 방법은, 제1 영역과 제2 영역을 갖는 기판 상에 n형 반도체층, 활성층 및 p형 반도체층을 순차 형성하는 단계와; 상기 p형 반도체층, 활성층 및 n형 반도체층의 일부를 메사 식각(mesa-etching)하여 상기 제1 영역의 일부와 상기 제2 영역에 있는 n형 반도체층을 노출시킴으로써, 상기 제1 영역에 메사 구조물을 형성하는 단계와; 상기 n형 반도체층 및 메사 구조물 전면 상에, p측 전극 영역 및 n측 전극 영역을 개방시키는 절연층을 형성하는 단계와; 상기 절연층에 의해 개방된 p측 전극 영역 및 n측 전극 영역에, 각각 p측 전극 및 n측 전극을 형성하여 발광부를 제조하는 단계와; 상기 제2 영역의 절연층 상에 하나 이상의 금속 전극층을 형성하여 하나 이상의 커패시터를 제조하는 단계와; 상기 발광부를 상기 하나 이상의 커패시터에 병렬 연결시키는 단계를 포함한다.
본 발명의 일 실시형태에 따르면, 상기 n형 반도체층, 활성층 및 p형 반도체층은 AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)으로 형성될 수 있다. 상기 p형 반도체층을 형성한 후에, 상기 p형 반도체층 상에 투명 전극층을 형성할 수도 있다. 상기 메사 구조물을 형성한 후에, 상기 제1 영역의 n형 반도체층을 상기 제2 영역의 n형 반도체층으로부터 분리시키는 단계를 더 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 커패시터를 제조하는 단계에서, 상기 제2 영역의 절연층 상에 1개의 금속 전극층을 형성하여, 하나의 커패시터를 제조할 수 있다. 이 경우, 상기 커패시터 제조 후에 상기 금속 전극층을 상기 n측 전극에 전기적으로 연결하고 상기 제2 영역의 n형 반도체층을 상기 p측 전극에 전기적으로 연결함으로써, 상기 발광부를 상기 커패시터에 병렬 연결시킬 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 커패시터를 제조하는 단계에서, 상기 제2 영역의 절연층 상에 복수의 금속 전극층을 형성하여 복수의 커패시터를 제 조할 수 있다. 이 경우, 상기 복수의 커패시터를 서로 직렬로 연결시킬 수 있고, 상기 발광부를 상기 복수의 커패시터에 병렬 연결시킬 수 있다.
본 발명의 바람직한 실시형태에 따른 화합물 반도체 발광 소자의 제조 방법은,
제1 영역과 제2 영역을 갖는 기판 상에 n형 반도체층, 활성층 및 p형 반도체층을 순차 형성하는 단계와;
상기 p형 반도체층, 활성층 및 n형 반도체층의 일부를 메사 식각하여 상기 제1 영역의 일부와 상기 제2 영역에 있는 n형 반도체층을 노출시키는 단계와;
상기 n형 반도체층을 선택적으로 제거하여 상기 제1 영역의 n형 반도체층과 상기 제2 영역의 n형 반도체층을 분리하는 단계와;
상기 결과물 전면 상에, p측 전극 영역과 n측 전극 영역을 개방시키는 절연층을 형성하는 단계와;
상기 절연층에 의해 개방된 p측 전극 영역 및 n측 전극 영역에, 각각 p측 전극과 n측 전극을 형성하는 단계와;
상기 제2 영역의 절연층 상에 제1 금속 전극층과 제2 금속 전극층을 형성하는 단계와;
상기 제1 금속 전극층 및 제2 금속 전극층을 상기 p측 전극 및 n측 전극에 각각 전기적으로 연결시키는 단계를 포함한다.
상기 바람직한 실시형태에서, 상기 금속 전극층들을 상기 p측 및 n측 전극에 전기적으로 연결시키는 단계는, 상기 제1 금속 전극층과 상기 p측 전극을 연결하는 제1 배선을 상기 절연층 상에 형성하는 단계와, 상기 제2 금속 전극층과 상기 n측 전극을 연결하는 제2 배선을 상기 절연층 상에 형성하는 단계를 포함할 수 있다.
상기 바람직한 실시형태에서, 상기 n형 반도체층, 활성층 및 p형 반도체층은 AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)으로 형성될 수 있다. 상기 p형 반도체층을 형성한 후에, 상기 p형 반도체층 상에 투명 전극층을 형성할 수도 있다.
본 발명에 따르면, 단일 기판 상에서 ESD 보호용 커패시터를 발광 소자에 내장시킴으로써, 보다 간단한 방법으로 높은 역방향 ESD 내성을 갖는 화합물 반도체 발광 소자를 제공할 수 있다. 따라서, 제너 다이오드 등 별도의 ESD 보호 소자를 사용할 필요가 없으며, 패키지 공정이 단순화되고 ESD 보호소자로 인한 부피 증가를 억제할 수 있다.
본 명세서에서, '질화갈륨(GaN)계 반도체' 또는 '3족 질화물'이란, AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 표현되는 2성분계(bianary), 3성분계(ternary) 또는 4성분계(quaternary) 화합물 반도체를 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 2는, 본 발명의 일 실시형태에 따른 화합물 반도체 발광 소자의 단면도이며, 도 3은 도 2의 발광 소자의 평면도이다. 도 2는 도 3의 YY' 라인을 따라 절취한 단면도에 해당한다. 본 실시형태의 발광 소자(100)는 GaN계 또는 3족 질화물 발광 소자에 해당한다. 또한, 본 실시형태에서는 발광 소자(100)에 2개의 커패시터가 포함되어 있다.
도 2 및 도 3을 참조하면, 발광 소자(100)는, 사파이어 기판(101) 상에 형성된 발광부(140), 제1 커패시터(150) 및 제2 커패시터(160)를 포함한다. 발광부(140)는 발광을 목적으로 형성된 것이며, 상기 2개의 커패시터(150, 160)는 발광부(140)에 인가되는 ESD 전압으로부터 발광부(140)를 보호하기 위한 목적으로 형성된 것이다. 상기 발광부(140)는 GaN계 LED에 해당한다.
사파이어 기판(101)의 상면은 제1 영역(A)과 제2 영역(B)을 가진다. 제1 영 역(A) 상에는 발광부(140)가 형성되어 있고, 제2 영역(B)상에는 커패시터들(150, 160)이 형성되어 있다. 제1 영역(A)의 n형 반도체층(102a)은 소자 분리 영역(I)에 의해 제2 영역(B)의 n형 반도체층(103b)로부터 분리되어 있다.
발광부(140)는 사파이어 기판(101)의 제1 영역(A) 상에 순차 형성된 n형 반도체층(102a), 활성층(104) 및 p형 반도체층(106)을 포함한다. 이 n형 및 p형 반도체층과 활성층은, GaN계 반도체(AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 이루어져 있다. 상기 활성층(104)은 예를 들어 다중 양자우물층을 포함할 수 있다. p형 반도체층(106) 상에는 이와 오믹 컨택을 이루는 투명 전극층(108)이 형성되어 있다. 투명 전극층(108)은 예를 들어, ITO(Indiun Tin Oxide)층, SnO2층 또는 Ni/Au층으로 이루어질 수 있다. 투명 전극층(108) 상에는 발광부(40)의 p측 전극(112)이 형성되어 있다. 또한, 메사 식각에 의해 노출된 제1 영역(A)의 n형 GaN계 반도체층(102a) 상에는 발광부(140)의 n측 전극(114)이 형성되어 있다.
제1 커패시터(150)는, 제2 영역(B) 상에 순차 형성된 GaN계 n형 반도체층(102b), 절연층(110) 및 제1 금속 전극층(122)을 포함한다. 제2 커패시터(160)는, 제2 영역(B) 상에 순차 형성된 GaN계 n형 반도체층(102b), 절연층(102) 및 제2 금속 전극층(126)을 포함한다. 제2 영역(B)에 형성된 n형 반도체층(102b)은 커패시터(150, 160)의 하부 전극 역할을 하며, 제1 금속 전극층(122) 및 제2 금속 전극층 (126)은 커패시터(150, 160)의 상부 전극 역할을 한다. 따라서, 상기 커패시터(150, 160)는 금속(Metal)/절연층(Insulator)/반도체(Semiconductor)의 적층 구조를 갖는 MIS형 커패시터에 해당한다.
상기 절연층(110)은 예를 들어 SiO2 막으로 이루어질 수 있다. 절연층(110)은, SiO2막 이외에도, 커패시터(150, 160)의 유전체로 사용될 수 있는 것이면 어떠한 재질로 이루어져 있더라도 무방하다. 절연층(110)은 발광부(140) 상으로 연장되어 p측 전극(112) 및 n측 전극(114)을 제외한 전면을 뒤덮고 있다. 따라서, 절연층(110)은 제2 영역(B)에서 커패시터 유전체의 역할을 하는 동시에, 제1 영역(A)에서 발광부(140)를 보호하기 위한 패시베이션막의 역할을 한다.
도 3의 평면도에 도시된 바와 같이, 제1 커패시터(150)의 n형 반도체층(102b)(도 2의 좌측에 있는 n형 반도체층)은 제2 커패시터(160)의 n형 반도체층(102b)(도 2의 우측에 있는 n형 반도체층)과는 일체로 연결되어 있다. 이는, 제1 커패시터(150)의 하부 전극(n형 반도체층)과 제2 커패시터(160)의 하부 전극(n형 반도체층)이 서로 전기적으로 연결되어 있다는 것을 의미한다.
도 2 및 도 3에 도시된 바와 같이, 발광부(140)은 제1 배선(124)과 제2 배선(125)을 통해 제1 커패시터(150)와 제2 커패시터(160)에 연결된다. 즉, 발광부 (140)의 p측 전극(112)은, 제1 배선(124)을 통해 제1 커패시터(150)의 제1 금속 전극층(상부 전극)(122)에 연결된다. 또한, 발광부(140)의 n측 전극(114)은, 제2 배선(125)을 통해 제2 커패시터(160)의 제2 금속 전극층(상부 전극)(126)에 연결된다.
따라서, 발광부(140)의 p측 전극(112)은 제1 커패시터(150)의 상부 전극(122)에 연결되고, 제1 커패시터(150)의 하부 전극(102b)은 제2 커패시터(160)의 하부 전극(106b)에 일체로 연결되고, 제2 커패시터(160)의 상부 전극(126)은 발광부(140)의 n측 전극(114)에 연결된다. 결국, 발광부(140)는 제1 및 제2 커패시터(150, 160)에 병렬 연결되어진다. 또한, 상기 제1 커패시터(150)와 제2 커패시터(160)는 서로 직렬로 연결되어진다. 이러한 연결 상태는 도 4에 도시된 발광 소자(100)의 등가 회로도에 잘 나타나 있다.
이하, 도 2 및 도 4를 참조하여 인가 전압(V1, V2)에 따른 발광 소자(100)의 동작을 설명한다. 도 4에 도시된 바와 같이, 발광 소자(100)는, 서로 직렬로 연결된 2개의 커패시터(150, 160)와, 이에 병렬 연결된 발광부(140)를 포함한다. 상기 발광부(140)는 도2에 도시된 바와 같이 GaN계 LED에 해당한다.
먼저, 2개의 단자(V1, V2)를 통해 발광부(140)에 정상적인 순방향 전압이 인 가되면, 발광부(140)를 통해 전류가 흐름으로써 활성층(104)으로부터 빛이 발생한다. 커패시터(150, 160)는 직류 전압하에서는 전류를 통하지 않고 전압 변화가 있을 때에만 전류를 통한다. 따라서, 정상적인 발광부(140) 동작 상황에서는, 커패시터(150, 160)는 발광부(140)에 영향을 주지 않는다.
그러나, 발광 소자(100)의 단자(V1, V2)에 역방향 또는 순방향 ESD 전압과 같은 순간적인 과전압이 인가되면, 커패시터(150, 160)에 상당한 전류가 흐르게 된다. 이에 따라, 급격한 과전압으로부터 발광부(140)가 보호받게 되고, 발광부(140)에 대한 악영향은 최소화된다. 결국, 발광 소자(100)의 ESD 내성은 높아지게 된다.
본 실시형태에서는 발광부(140)에 2개의 커패시터(150, 160)를 연결시킴으로써, 발광부(140)의 동작을 보다 더 안정화시킬 수 있다. 2개의 커패시터 중 하나가 절연 파괴되어 거기에 누설 전류가 발생하더라도, 나머지 커패시터가 절연 파괴되지 않으면 발광부(140)의 정상 동작에는 아무 문제가 발생하지 않기 때문이다.
구체적으로 설명하면, 양 단자(V1, V2)에 과도한 ESD 전압이 인가되면, 2개의 커패시터(150, 160) 중 어느 하나가 절연 파괴될 수 있다. 이 경우, 절연 파괴된 커패시터는 정상적인 동작 전압에서도 상당한 (누설) 전류를 통하게 된다. 그러나, 절연 파괴되지 않은 나머지 커패시터가 정상적인 커패시터 동작을 하므로, 전 체 발광 소자(100)의 직류 특성은 유지될 수 있다. 즉, 하나의 커패시터가 절연 파괴되더라도, 다른 정상적인 커패시터에 의해, 발광부(140)를 통한 정상적인 직류 흐름은 방해받지 않게 된다.
다른 실시형태로서, 서로 직렬 연결된 3개 이상의 커패시터를 발광부(140)에 병렬 연결시킬 수도 있다. 예를 들어, 도 2에서 제2 영역(B)에 커패시터를 하나 더 형성하여 제2 영역(B)에 서로 직렬 연결된 3개의 커패시터를 만들 수도 있다. 또 다른 실시형태로서, 후술하는 바와 같이 단지 하나의 커패시터를 제조한 후 이를 발광부(140)에 병렬 연결시킬 수도 있다(도 13 내지 도 18 참조). 그러나, 보다 더 안정적으로 발광부(140) 동작을 확보하기 위해서는, 2개 이상의 커패시터를 발광부(140)에 병렬 연결시키는 것이 바람직하다
이하, 도 5 내지 도 12를 참조하여, 본 발명의 일 실시형태에 따른 화합물 반도체 발광 소자의 제조 방법을 설명한다.
먼저, 도 5를 참조하면, 제1 영역(A)과 제2 영역(B)을 갖는 사파이어 기판(101) 상에, GaN계 반도체로 된 n형 반도체층(102), 활성층(104) 및 p형 반도체층(106)을 순차 형성한다. 이러한 GaN계 반도체층들은 예를 들어 유기금속 화학기상 증착 공정(MOCVD)를 이용하여 형성될 수 있다. 도 5에서, 제2 영역(B)은 제1 영역(A)을 애워싸는 하나의 영역이다(도 3의 평면도 참조). 제1 영역(A)은 발광부가 형 성될 영역에 해당하고, 제2 영역(B)은 커패시터가 형성될 영역에 해당한다.
그 후, p형 반도체층(106)과의 오믹 접촉을 이루는 투명 전극층(108)을 p형 반도체층(106) 상에 형성한다. 예를 들어, ITO층, SnO2층 또는 Ni/Au층 등으로 투명 전극층(108)을 형성할 수 있다.
다음으로, 도 6에 도시된 바와 같이, 투명 전극층(108), p형 반도체층(106), 활성층(104) 및 n형 반도체층(102)의 일부를 메사 식각(mesa-etching)하여 제1 영역(A)의 일부와 제2 영역(B)의 n형 반도체층(102)을 노출시킨다. 이에 따라, 제1 영역(A)에 메사 구조물(140a)이 형성된다. 이러한 메사 식각은 유도 결합 플라즈마(ICP)를 이용한 건식 식각에 의해 수행될 수 있다.
다음으로, 도 7에 도시된 바와 같이, n형 반도체층(102)을 선택적으로 식각하여, 제1 영역(A)과 제2 영역(B)을 분리시키는 소자 분리 영역(I)을 형성한다. 이에 따라, 제1 영역(A)의 n형 반도체층(102a)은 제2 영역(B)의 n형 반도체층(102b)로부터 분리되어진다.
다음으로, 도 8에 도시된 바와 같이, 상기 결과물 전면 상에, 절연층(110)을 형성한다. 이 절연층(110)은 예를 들어 SiO2막으로 형성될 수 있다. 절연층(110)은 제2 영역(B)에서 커패시터의 유전체 역할을 한다. 따라서, 보다 더 높은 커패시턴스를 얻기 위해 고유전율의 유전체 재료로 절연층(110)을 형성할 수도 있다.
다음으로, 도 9에 도시된 바와 같이, 상기 절연층(110)을 선택적으로 식각하여 p측 전극 영역(p측 전극이 형성될 영역)(112a)과 n측 전극 영역(n측 전극이 형성될 영역)(114a)을 개방시킨다. 이러한 절연층(110)의 선택적 식각은 반도체 소자의 제조 공정에서 흔히 사용되는 포토리소그래피법을 이용하여 수행될 수 있다.
그 후, 도 10에 도시된 바와 같이, 절연층(110)에 의해 개방된 p측 전극 영역(112a) 및 n측 전극 영역(114a)에 p측 전극(112) 및 n측 전극(114)을 형성한다. 이에 따라, 제1 영역(A)에 GaN계 LED로 된 발광부가 형성된다.
다음으로, 도 11에 도시된 바와 같이, 제2 영역(B)의 절연층(110) 상에 제1 금속 전극층(122)과 제2 금속 전극층(126)을 형성한다. 상기 금속 전극층(126)은 예를 들어 전자빔 진공증착(e-beam evaporation)을 이용하여 형성될 수 있다. 이 금속 전극층(122, 126)은, 커패시터의 상부 전극으로 사용될 수 있는 것이면 어떠한 금속 재료로 형성되더라도 무방하다. 예를 들어, 상기 금속 전극층(122, 126)은 Al, Cu, Ni, Au 또는 Ag 등을 포함할 수 있다. 이에 따라, 제2 영역(B)에는, n형 반도체층(102b), 절연층(110) 및 금속 전극층(122, 126)으로 이루어진 2개의 MIS형 커패시터(150, 160)가 형성된다.
다음으로, 도 12에 도시된 바와 같이, 제1 금속 전극층(122)과 p측 전극(112)을 서로 연결시키는 제1 배선(124)과, 제2 금속 전극층(124)과 n측 전극(114)을 서로 연결시키는 제2 배선(125)을 절연층(110) 상에 형성한다. 이로써, 발광부(140)는 2개의 커패시터(150, 160)와 병렬 연결되면서, 2개의 커패시터(150, 160)는 서로 직렬 연결되어진다. 이에 따라, ESD 보호 능력을 갖는 발광 소자(100)가 제조된다.
도 13은 본 발명의 다른 실시형태에 따른 화합물 반도체 발광 소자의 단면도이다. 특히, 도 13의 발광 소자(200)는 ESD 보호 소자로서 단지 하나의 커패시터만을 구비하는 발광 소자를 나타낸다. 도 13을 참조하면, 도 2의 발광 소자(100)와 달리, 제2 영역(B)에 단일 커패시터(160)가 형성되어 있다. 이 커패시터(160)의 금속 전극층(126)은 배선(125)을 통해 발광부(140)의 n측 전극(114)에 전기적으로 연결된다. 또한, 제2 영역(B)의 n형 반도체층(102b)는 배선(124)과 오믹 금속층(123)을 통해 발광부(140)의 p측 전극(112)에 전기적으로 연결된다. 이에 따라, 단일 커패시터(160)는 발광부(140)와 병렬 연결된다. 본 실시형태에서는 오믹 금속층(123)과 배선(124)을 통해 n형 반도체층(102b)과 p측 전극(112)을 연결하고 있다. 그러나, 배선(124) 재료 자체가 n형 반도체층(102b)과 오믹 접촉을 이룰 수 있다면, 별도의 오믹 금속층(123)은 필요없다.
도 14는 도 13의 발광 소자(200)의 등가 회로도이다. 도 14에 도시된 바와 같이, 단일 커패시터(160)는 발광부(140)와 병렬되어 있다. 이에 따라, ESD 전압과 같은 급격한 전압 인가시 커패시터(160)가 발광부(140)를 보호하게 된다.
도 15 내지 도 18은 도 13의 발광 소자(200)의 제조 방법을 설명하기 위한 단면도들이다. 본 실시형태에서도, 전술한 실시형태와 마찬가지로, 도 5 내지 도 8을 참조하여 설명한 공정 단계를 거치게 된다. 이에 따라, 도 15에 도시된 바와 같은 결과물을 얻게 된다. 그 후, 도 16에 도시된 바와 같이, 절연층(110)을 선택적으로 식각하여 p측 전극 영역(p측 전극이 형성될 영역)(112a)과 n측 전극 영역(n측 전극이 형성될 영역)(114a)을 개방시킨다. 이 때, 상기 선택적 식각을 통해 제2 영역(B)의 n형 반도체층(102b)의 일부 영역(123a)도 노출시킨다. 이 노출된 일부 영역(123a)은 추후 오믹 금속층이 형성될 영역에 해당한다.
그 후, 도 17에 도시된 바와 같이, 절연층(110)에 의해 개방된 p측 전극 영역(112a) 및 n측 전극 영역(114a)에 p측 전극(112) 및 n측 전극(114)을 형성한다. 이 때, 상기 노출된 일부 영역(123a) 상에 오믹 금속층(123)도 형성한다. 이에 따라, 제1 영역(A)에 GaN계 LED로 된 발광부(140)가 형성된다.
다음으로, 도 18에 도시된 바와 같이, 제2 영역(B)의 절연층(110) 상에 금속 전극층(126)을 형성하고, 배선(124)을 형성하여 오믹 금속층(123)과 p측 전극(112)을 연결하고, 또 다른 배선(125)을 형성하여 금속 전극층(126)과 n측 전극(114)을 연결한다. 이로써, 발광부(140)는 1개 커패시터(160)와 병렬 연결된다. 이에 따라, ESD 보호 능력을 갖는 발광 소자(200)가 제조된다. 만약 배선(124) 재료가 n형 반도체층(102b)과 오믹 접촉을 이룰 수 있는 것이라면, 오믹 금속층(123) 없이 배선(124)으로 n형 반도체층(102b)을 p측 전극(112)에 직접 연결시킬 수도 있다.
본 발명은, 전술한 GaN계 반도체 발광 소자뿐만 아니라 다른 화합물 반도체 발광 소자에도 적용될 수 있다. 예를 들어, 본 발명에 따른 발광 소자는 AlGaInP계 발광 소자 또는 AlGaAs계 발광 소자일 수도 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
이상 설명한 바와 같이 본 발명에 따르면, 단일 기판 상에서 ESD 보호용의 MIS형 커패시터를 발광 소자에 내장시킴으로써, 보다 간단한 방법으로 ESD 내성이 향상된 화합물 반도체 발광 소자를 제공할 수 있다. 따라서, 제너 다이오드 등 별도의 ESD 보호 소자를 사용할 필요가 없으며, 패키지 공정이 단순화되고 ESD 보호소자로 인한 부피 증가를 억제할 수 있다. 또한, n형 반도체층을 커패시터의 하부 전극으로 사용하므로, 별도의 커패시터 하부 전극을 형성시킬 필요가 없으며, ESD 보호 능력을 갖는 발광 소자의 제조 공정이 보다 단순화된다.

Claims (26)

  1. 기판의 제1 영역 상에 순차 적층된 n형 반도체층, 활성층 및 p형 반도체층과, 상기 n형 반도체층 및 p형 반도체 상에 각각 형성된 n측 전극 및 p측 전극을 구비하는 발광부; 및
    상기 기판의 제2 영역 상에 순차 적층된 n형 반도체층, 절연층 및 금속 전극층을 구비하는 하나 이상의 커패시터를 포함하고,
    상기 하나 이상의 커패시터는 상기 발광부와 병렬 연결되는 것을 특징으로 하는 화합물 반도체 발광 소자.
  2. 제1항에 있어서,
    상기 발광부는 AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층을 포함하는 것을 특징으로 하는 화합물 반도체 발광 소자.
  3. 제1항에 있어서,
    상기 발광부는 상기 p형 반도체층과 p측 전극 사이에 투명 전극층을 더 구비하는 것을 특징으로 하는 화합물 반도체 발광 소자.
  4. 제1항에 있어서,
    상기 제1 영역의 n형 반도체층은 상기 제2 영역의 n형 반도체층과 분리되어 있는 것을 특징으로 하는 화합물 반도체 발광 소자.
  5. 제4항에 있어서,
    상기 발광 소자는 하나의 커패시터부를 포함하는 것을 특징으로 하는 화합물 반도체 발광 소자.
  6. 제5항에 있어서,
    상기 커패시터의 금속 전극층은 상기 발광부의 n측 전극과 전기적으로 연결되고, 상기 제2 영역의 n형 반도체층은 상기 발광부의 p측 전극과 전기적으로 연결되는 것을 특징으로 하는 화합물 반도체 발광 소자.
  7. 제4항에 있어서,
    상기 발광 소자는 복수의 커패시터를 포함하는 것을 특징으로 하는 화합물 반도체 발광 소자.
  8. 제7항에 있어서,
    상기 복수의 커패시터는 서로 직렬 연결되는 것을 특징으로 하는 화합물 반도체 발광 소자.
  9. 제1항에 있어서,
    상기 절연층은 상기 발광부 상으로 연장되어 있는 것을 특징으로 한 화합물 반도체 발광 소자.
  10. 기판 상의 제1 영역 상에 순차 적층된 n형 반도체층, 활성층 및 p형 반도체층과, 상기 n형 반도체층 및 p형 반도체 상에 각각 형성된 n측 전극 및 p측 전극을 구비하는 발광부; 및
    상기 기판의 제2 영역 상에 형성된 제1 커패시터 및 제2 커패시터를 포함하고,
    상기 제1 커패시터는 상기 기판의 제2 영역의 일부분 상에 순차 적층된 n형 반도체층, 절연층 및 제1 금속 전극층을 구비하고, 상기 제2 커패시터는 상기 기판의 제2 영역의 다른 일부분 상에 순차 적층된 n형 반도체층, 절연층 및 제2 금속 전극층을 구비하며,
    상기 제1 영역의 n형 반도체층은 소자 분리 영역에 의해 상기 제2 영역의 n형 반도체층으로부터 분리되어 있고, 상기 제1 금속 전극층은 상기 p측 전극과 전기적으로 연결되어 있고, 상기 제2 금속 전극층은 상기 n측 전극과 전기적으로 연결되어 있는 것을 특징으로 하는 화합물 반도체 발광 소자.
  11. 제10항에 있어서,
    상기 n형 반도체층, 활성층 및 p형 반도체층은 AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 이루어진 것을 특징으로 하는 화합물 반도체 발광 소자.
  12. 제10항에 있어서,
    상기 발광부는, 상기 p형 반도체층과 상기 p측 전극 사이에 투명 전극층을 더 구비하는 것을 특징으로 하는 화합물 반도체 발광 소자.
  13. 제10항에 있어서,
    상기 절연층은, 상기 발광부 상으로 연장되는 것을 특징으로 하는 화합물 반도체 발광 소자.
  14. 제13항에 있어서,
    상기 제1 금속 전극층과 상기 p측 전극 간의 전기적 연결은, 상기 절연층 상에 형성된 제1 배선을 통해 이루어지고,
    상기 제2 금속 전극층과 상기 n측 전극 간의 전기적 연결은, 상기 절연층 상에 형성된 제2 배선을 통해 이루어지는 것을 특징으로 하는 화합물 반도체 발광 소자.
  15. 제1 영역과 제2 영역을 갖는 기판 상에 n형 반도체층, 활성층 및 p형 반도체층을 순차 형성하는 단계;
    상기 p형 반도체층, 활성층 및 n형 반도체층의 일부를 메사 식각하여 상기 제1 영역의 일부와 상기 제2 영역에 있는 n형 반도체층을 노출시킴으로써, 상기 제1 영역에 메사 구조물을 형성하는 단계;
    상기 n형 반도체층 및 메사 구조물 전면 상에, p측 전극 영역 및 n측 전극 영역을 개방시키는 절연층을 형성하는 단계;
    상기 절연층에 의해 개방된 p측 전극 영역 및 n측 전극 영역에, 각각 p측 전극 및 n측 전극을 형성하여 발광부를 제조하는 단계;
    상기 제2 영역의 절연층 상에 하나 이상의 금속 전극층을 형성하여 하나 이상의 커패시터를 제조하는 단계; 및
    상기 발광부를 상기 하나 이상의 커패시터에 병렬 연결시키는 단계를 포함하는 것을 특징으로 하는 화합물 반도체 발광 소자의 제조 방법.
  16. 삭제
  17. 제15항에 있어서,
    상기 n형 반도체층, 활성층 및 p형 반도체층은 AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 형성되는 것을 특징으로 하는 화합물 반도체 발광 소자의 제조 방법.
  18. 제15항에 있어서,
    상기 p형 반도체층을 형성한 후에, 상기 p형 반도체층 상에 투명 전극층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 화합물 반도체 발광 소자의 제조 방법.
  19. 제15항에 있어서,
    상기 메사 구조물을 형성한 후에 상기 제1 영역의 n형 반도체층을 상기 제2 영역의 n형 반도체층으로부터 분리시키는 단계를 더 포함하는 것을 특징으로 하는 화합물 반도체 발광 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 커패시터를 제조하는 단계에서, 상기 제2 영역의 절연층 상에 1개의 금속 전극층을 형성하는 것을 특징으로 하는 화합물 반도체 발광 소자의 제조 방법.
  21. 제20항에 있어서,
    상기 커패시터 제조 후에 상기 금속 전극층을 상기 n측 전극에 전기적으로 연결하는 단계와, 상기 제2 영역의 n형 반도체층을 상기 p측 전극에 전기적으로 연결하는 단계를 더 포함하는 것을 특징으로 하는 화합물 반도체 발광 소자의 제조 방법.
  22. 제19항에 있어서,
    상기 커패시터를 제조하는 단계에서, 상기 제2 영역의 절연층 상에 복수의 금속 전극층을 형성하여 복수의 커패시터를 형성하고,
    상기 복수의 커패시터를 제조한 후에 상기 발광부를 상기 복수의 커패시터에 병렬 연결시키는 단계를 더 포함하는 것을 특징으로 하는 화합물 반도체 발광 소자의 제조 방법.
  23. 제1 영역과 제2 영역을 갖는 기판 상에 n형 반도체층, 활성층 및 p형 반도체층을 순차 형성하는 단계;
    상기 p형 반도체층, 활성층 및 n형 반도체층의 일부를 메사 식각하여 상기 제1 영역의 일부와 상기 제2 영역에 있는 n형 반도체층을 노출시키는 단계;
    상기 n형 반도체층을 선택적으로 제거하여 상기 제1 영역의 n형 반도체층과 상기 제2 영역의 n형 반도체층을 분리하는 단계;
    상기 결과물 전면 상에, p측 전극 영역과 n측 전극 영역을 개방시키는 절연층을 형성하는 단계;
    상기 절연층에 의해 개방된 p측 전극 영역 및 n측 전극 영역에, 각각 p측 전극과 n측 전극을 형성하는 단계;
    상기 제2 영역의 절연층 상에 제1 금속 전극층과 제2 금속 전극층을 형성하 는 단계; 및
    상기 제1 금속 전극층 및 제2 금속 전극층을 상기 p측 전극 및 n측 전극에 각각 전기적으로 연결시키는 단계를 포함하는 것을 특징으로 하는 화합물 반도체 발광 소자의 제조 방법.
  24. 제23항에 있어서,
    상기 금속 전극층들을 상기 p측 및 n측 전극에 전기적으로 연결시키는 단계는,
    상기 제1 금속 전극층과 상기 p측 전극을 연결하는 제1 배선을 상기 절연층 상에 형성하는 단계; 및
    상기 제2 금속 전극층과 상기 n측 전극을 연결하는 제2 배선을 상기 절연층 상에 형성하는 단계를 포함하는 것을 특징으로 하는 화합물 반도체 발광 소자의 제조 방법.
  25. 제23항에 있어서,
    상기 n형 반도체층, 활성층 및 p형 반도체층은 AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)으로 형성되는 것을 특징으로 하는 화합물 반도체 발광 소자의 제조 방법.
  26. 제23항에 있어서,
    상기 p형 반도체층을 형성한 후에, 상기 p형 반도체층 상에 투명 전극층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 화합물 반도체 발광 소자의 제조 방법.
KR1020050046485A 2005-05-31 2005-05-31 Ｅｓｄ 보호 소자를 구비한 화합물 반도체 발광 소자 및 그제조 방법 KR100649642B1 (ko)

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