KR20130120199A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

암특성이 개선된 반도체 장치의 제조 방법이 제공된다. 상기 반도체 장치의 제조 방법은 기판의 일면 상에 다층의 금속배선을 형성하고, 상기 기판의 타면의 일부를 제거하여, 상기 기판의 두께를 줄이고, 저온 산화를 통해서, 상기 기판의 타면 상에 산화막을 형성하고, 상기 산화막을 제거하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Fabricating method of the semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더 구체적으로 이미지 센서의 제조 방법에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시킨다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
MOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하며, MOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, MOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
그런데, MOS 이미지 센서가 전면 방향에서 광을 인가받는 경우, 광의 일부는 두꺼운 층간 절연막을 통과하면서 흡수되거나 손실되어, 집광되는 광량이 적다. 또한, 파장이 큰 적색광은 두꺼운 층간 절연막을 통과하면서 심하게 굴절되어 광학적 크로스토크를 발생시키기도 한다.
따라서, 후면 방향에서 광을 인가받는 후면 수광형 MOS 이미지 센서가 개발되고 있다. 그런데, 후면 수광형 MOS 이미지 센서는 암특성 특성이 좋지 않을 수 있다.
본 발명이 해결하려는 과제는, 암특성이 개선된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양은 기판의 일면 상에 다층의 금속배선을 형성하고, 기판의 타면의 일부를 제거하여, 기판의 두께를 줄이고, 저온 산화를 통해서, 기판의 타면 상에 산화막을 형성하고, 산화막을 제거하는 것을 포함한다.
여기서, 저온 산화는 플라즈마를 이용한 저온 산화를 포함한다. 또한, 기 저온 산화는 산소 또는 오존 라디칼을 이용한다.
또한, 산화막은 산화 하프늄막, 산화알루미늄막, 산화 지르코늄막, 산화 탄탈막, 산화 티탄막, 산화 루테늄막, 산화 이리듐막, 산화 이트륨막 및 산질화막 중 적어도 하나를 포함한다. 산화막의 두께는 50Å 이상 150Å 이하일 수 있다.
또한, 기판의 타면의 일부를 제거하기 전에, 기판을 핸들링 기판에 부착하는 것을 포함할 수 있다.
또한, 기판의 타면의 일부를 제거하는 것은, 기계적 연삭, 연마, CMP, 습식 식각 및 건식 식각 중 적어도 하나를 포함할 수 있다.
산화막을 제거하는 것은, 식각 공정을 통해서 제거할 수 있다. 산화막을 제거한 후, 기판의 타면의 표면에 암전류를 방지하기 위한 불순물을 주입하고, 불순물을 활성화시키기 위해 저온 어닐링을 수행하는 것을 더 포함할 수 있다.
저온 어닐링을 수행한 후, 마이크로 렌즈를 형성하는 것을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판의 일면 상에 다층의 금속배선을 형성하고, 상기 기판의 타면의 일부를 제거하여, 상기 기판의 두께를 줄이고, 플라즈마를 이용한 저온 산화를 통해서, 상기 기판의 타면 상에 하프늄 산화막을 형성하고, 식각 공정을 통해서 상기 하프늄 산화막을 제거하는 것을 포함한다.
여기서, 저온 산화는 산소 또는 오존 라디칼을 이용할 수 있다.
또한, 산화막의 두께는 50Å 이상 150Å 이하일 수 있다.
또한, 기판의 타면의 일부를 제거하는 것은, 기계적 연삭, 연마, CMP, 습식 식각 및 건식 식각 중 적어도 하나를 포함할 수 있다.
또한, 산화막을 제거한 후, 기판의 타면의 표면에 암전류를 방지하기 위한 불순물을 주입하고, 불순물을 활성화시키기 위해 저온 어닐링을 수행하는 것을 더 포함할 수 있다. 저온 어닐링을 수행한 후, 마이크로 렌즈를 형성하는 것을 더 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 블록도이다.
도 2는 도 1의 APS 어레이의 등가 회로도이다.
도 3 내지 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 14는 본 발명의 몇몇 실시예에 따른 프로세서 기반 시스템을 나타내는 개략적 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 블록도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 장치(1)는 액티브 픽셀 센서(APS) 어레이(10), 타이밍 발생기(20), I2C 인터페이스(22), 제어 레지스터 블록(24), 행 드라이버(30), 상관 이중 샘플러(Correlated Double Sampler, CDS; 50a, 50b), 아날로그 디지털 컨버터(Analog to Digital Converter, ADC; 60a, 60b), 래치부(70a, 70b), 내부 전압 발생기(80), 패드(15)를 포함한다.
APS 어레이(10)는 행렬 형태로 배열된 다수의 픽셀을 포함한다. 다수의 픽셀은 광학 영상을 전기 신호로 변환하는 역할을 한다. APS 어레이(10)는 행 드라이버(30)로부터 픽셀 선택 신호(SEL), 리셋 신호(RX), 전하 전송 신호(TX) 등 다수의 구동 신호를 수신하여 구동된다. 자세한 APS 어레이(10)의 구성 및 동작은 도 2를 참조하여 후술한다.
타이밍 발생기(20)는 외부로부터 다수의 신호(MCLK, RSTN, STBY, VSYNC, HSYNC, STRB) 등을 패드(15)를 통해서 제공받아, 적절한 타이밍에 맞추어 제어 신호를 행 디코더(30) 등에 제공하게 된다. 여기서, MCLK는 메인 클럭을 의미하고, RSTN은 마스터 리셋(master reset) 신호를 의미하고, STBY는 스탠바이 모드 신호이고, VSYNC는 수직 싱크 신호이고, HSYNC는 수평 싱크 신호이고, STRB는 싱글 프레임 캡쳐(single frame capture)를 위한 스트로브 신호(strobe signal)이다. 도 1에서 제시되는 신호들은 예시적인 것뿐이고, 본 발명이 이에 한정되는 것은 아니다.
도 1에 도시된 이미지 센서는 스탠다드 시리얼 인터페이스(standard serial interface)로 잘 알려진 I2C 인터페이스(22)를 이용할 수 있다. I2C 인터페이스(22)는 양방향 데이터(bi-directional data)(SDA)와 클럭(SCL)을 각각 제공받는다. I2C 인터페이스(22)에 대해서는 잘 알려져 있으므로, 여기서는 자세한 설명을 생략한다.
한편, APS 어레이(10)의 다수의 픽셀에서 변환된 전기적 신호는 수직 신호 라인을 통해서 상관 이중 샘플러(50a, 50b)에 제공된다. 도 1에서는 상관 이중 샘플러(50a, 50b)가 APS 어레이(10)의 일측과 타측에 분리되어 배열되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 홀수번째 컬럼에 위치하는 다수의 픽셀에 의해 변환된 전기 신호는 일측에 배치된 상관 이중 샘플러(50a)에 전달되고, 짝수번째 컬럼에 위치하는 다수의 픽셀에 의해 변환된 전기 신호는 타측에 배치된 상관 이중 샘플러(50b)에 전달된다. 상관 이중 샘플러(50a, 50b)는 APS 어레이(10)에서 제공된 전기 신호를 유지(hold) 및 샘플링한다. 상관 이중 샘플러(50a, 50b)는 잡음 레벨(noise level)과 형성된 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(60a, 60b)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
래치부(80a, 80b)는 디지털 신호를 래치(latch)하고, 래치된 신호는 패드(15)를 통해서 출력된다.
도 2는 도 1의 APS 어레이의 등가 회로도이다.
도 2를 참조하면, 픽셀(P)이 행렬 형태로 배열되어 APS 어레이(10)를 구성한다. 각 픽셀(P)은 광전 변환 소자(11), 플로팅 확산 영역(13), 전하 전송 소자(15), 드라이브 소자(17), 리셋 소자(18), 선택 소자(19)를 포함한다. 이들의 기능에 대해서는 i행 픽셀(P(i, j), P(i, j+1), P(i, j+2), P(i, j+3), … )을 예로 들어 설명한다.
광전 변환 소자(11)는 입사광을 흡수하여 광량에 대응하는 전하를 축적한다. 광전 변환 소자(11)로 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드 또는 이들의 조합이 적용될 수 있으며, 도면에는 포토 다이오드가 예시되어 있다.
각 광전 변환 소자(11)는 축적된 전하를 플로팅 확산 영역(13)으로 전송하는 각 전하 전송 소자(15)와 커플링된다. 플로팅 확산 영역(Floating Diffusion region)(FD)(13)은 전하를 전압으로 전환하는 영역으로, 기생 커패시턴스를 갖고 있기 때문에, 전하가 누적적으로 저장된다.
소오스 팔로워 증폭기로 예시되어 있는 드라이브 소자(17)는 각 광전 변환 소자(11)에 축적된 전하를 전달받은 플로팅 확산 영역(13)의 전기적 포텐셜의 변화를 증폭하고 이를 출력 라인(Vout)으로 출력한다.
리셋 소자(18)는 플로팅 확산 영역(13)을 주기적으로 리셋시킨다. 리셋 소자(18)는 소정의 바이어스를 인가하는 리셋 라인(RX(i))에 의해 제공되는 바이어스에 의해 구동되는 1개의 MOS 트랜지스터로 이루어질 수 있다. 리셋 라인(RX(i))에 의해 제공되는 바이어스에 의해 리셋 소자(18)가 턴 온되면 리셋 소자(18)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 플로팅 확산 영역(13)으로 전달된다.
선택 소자(19)는 행 단위로 읽어낼 픽셀(P)을 선택하는 역할을 한다. 선택 소자(19)는 행 선택 라인(SEL(i))에 의해 제공되는 바이어스에 의해 구동되는 1개의 MOS 트랜지스터로 이루어질 수 있다. 행 선택 라인(SEL(i))에 의해 제공되는 바이어스에 의해 선택 소자(19)가 턴 온되면 선택 소자(19)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 드라이브 소자(17)의 드레인 영역으로 전달된다.
전하 전송 소자(15)에 바이어스를 인가하는 전송 라인(TX(i)), 리셋 소자(18)에 바이어스를 인가하는 리셋 라인(RX(i)), 선택 소자(19)에 바이어스를 인가하는 행 선택 라인(SEL(i))은 행 방향으로 실질적으로 서로 평행하게 연장되어 배열될 수 있다.
이하에서는, 도 3 내지 도 13을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하도록 한다.
도 3을 참조하면, 기판(100)은 제1 도전형(예를 들어, P형) 고농도 에피층(105)을 형성한다. 제1 도전형 고농도 에피층(105)은 예를 들어, 약 5㎛ 두께로 형성할 수 있다. 제1 도전형 고농도 에피층(105)은 깊은 웰층으로 기판의 저항을 감소시키기 위해서 형성한다.
또는, 제1 도전형 고농도 에피층(105)은 예를 들어, 기판(100)의 전면에 P형 불순물인 B, Ga, In 등을 에피층을 형성하는 과정에서 넣어서 형성하거나, 도면과 달리 기판(100)의 일부 필요한 부분에만 P형 불순물을 이온 주입하여 형성할 수도 있다.
이어서, 제1 도전형 고농도 에피층(105) 상에 제1 도전형 저농도 에피층(110)을 형성한다. 제1 도전형 저농도 에피층(110)은 웰, 포토다이오드 소자분리막 등 반도체 소자가 형성될 공간이다. 예를 들어, 제1 도전형 저농도 에피층(110)은 약 10㎛ 정도일 수 있다. 제1 도전형 저농도 에피층(110)은 제1 도전형 고농도 에피층(105) 보다 불순물 농도가 낮을 수 있다.
기판(100)은 제1 도전형(예를 들어, P형)일 수도 있고, 제2 도전형(예를 들어, N형)일 수도 있다. 기판(100)은 Si, SiGe, SOI(Silicon on Insulator) 기판 등일 수 있다.
도 4를 참조하면, 제1 도전형 저농도 에피층(110)에 MOS 트랜지스터 회로를 만들기 위해서, 서로 다른 도전형 웰(120, 130)을 형성할 수 있다. 또한, 웰(120, 130) 및 포토 다이오드가 형성될 공간에 소자 분리막(135)을 형성한다. 소자 분리막(135)은 STI(shallow trench isolation)일 수 있다.
도 5를 참조하면, 포토다이오드(140)를 형성한다.
구체적으로, 마스크 패턴(138)을 이용하여, 제2 도전형(예를 들어, N형) 불순물층과 제1 도전형(예를 들어, P형) 불순물층을 수직으로 형성하여, 포토다이오드(140)를 완성한다. 이와 같이 수직으로 포토 다이오드(140)를 형성하면, 포토다이오드(140)와 제1 도전형 저농도 에피층(110)이 접하는 부분에 공핍 영역(depletion region)이 형성되어 디바이스가 작동될 수 있다.
포토 다이오드(140)를 형성한 후, 마스크 패턴(138)을 제거한다.
도 6을 참조하면, APS 어레이 영역 및 주변회로 영역 상에 게이트 절연막(145)을 형성하고, 게이트 전극(150)을 형성한다.
이어서, 포토다이오드(140)가 형성된 영역에 포토 레지스트 패턴(153)을 형성한다. 게이트 전극(150)을 마스크로 하여, 게이트 전극(150)의 양측에 저농도 소오스/드레인(155, 158)을 형성한다.
저농도 소오스/드레인(155, 158)을 형성한 후, 마스크 패턴(153)을 제거한다.
도 7을 참조하면, 기판(100) 전면에 질화막(158)을 형성하고, 포토다이오드(140)가 형성된 영역에 포토 레지스트 패턴(159)을 형성한다. 이어서, 포토 레지스트 패턴(159)을 이용하여, 질화막(158)을 이방성 식각하여 게이트 전극(150)의 주변에 스페이서(160)을 형성한다. 스페이서 형성(160) 후, 제 2 도전형(예를 들어, N형)의 고농도 소오스/드레인(165)와, 제1 도전형(예를 들어, P형)의 고농도 소오스/드레인(165, 168)를 형성한다.
고농도 소오스/드레인(165, 168)을 형성한 후, 마스크 패턴(159)을 제거한다. 질화막(158)은 필요에 따라 선택적으로 제거할 수도 있다.
도 8을 참조하면, 포토 다이오드(140)와 트랜지스터가 형성된 기판(100) 상에, 제1 층간 절연막(170)를 형성한다. 제1 층간 절연막(170)은 HDP, CVD 등으로 형성할 수 있고, 제1 층간 절연막(170) 상에 식각 방지막(175)을 형성한다. 이어서, 금속 배선(및/또는 금속 플러그)(180)를 형성한다.
도 9를 참조하면, 식각 방지막(175)상에 제2 층간 절연막(185)을 형성한다. 제2 층간 절연막(185)은 HDP, CVD 등으로 형성할 수 있고, 제2 층간 절연막(185) 상에 식각 방지막(190)을 형성한다. 이어서, 금속 배선(및/또는 금속 플러그)(195)를 형성한다. 이어서, 보호막(200)을 형성한다.
도 10을 참조하면, 보호막(200)상에 핸들링 기판(205)을 부착한다. 핸들링 기판(205)을 부착한 후, 기판(100) 전체를 상하로 뒤집어, 핸들링 기판(205)이 아래에 오도록 한다.
이어서, 기판(100)의 타면의 일부를 제거하여, 기판(100)의 두께를 줄인다. 이를 씨닝(thinning) 공정이라고 한다. 씨닝 공정은 예를 들어, 기계적 연삭, 연마, CMP, 습식 식각 및 건식 식각 중 적어도 하나를 포함할 수 있다. 도면에서, 210은 씨닝 공정을 마친 기판(100)을 의미한다.
도면에서는 설명의 편의상, 기판(100)의 타면의 일부를 제거하는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 기판(100)을 전부 제거하여, 제1 도전형 고농도 에피층(105)이 노출되도록 할 수 있다. 또는, 제1 도전형 고농도 에피층(105)의 일부까지 제거될 수도 있다.
한편, 씨닝 공정을 마친 기판(210)의 타면은, 결함 수준이 매우 높다. 결함은 표면에 발생되는 표면 결함(surface defect), 그 아래에 발생하는 서브 표면 결함(sub-surface defect), 가장 깊은 곳에서 발생하는 딥 표면 결함(deep-surface defect)을 포함할 수 있다. 가장 깊은 곳에 있는 딥 표면 결함은 상당히 깊은 곳에 위치하여, 쉽게 제거되기 어렵다. 예를 들어, CMP를 이용하여 딥 표면 결함을 제거하려 해도, CMP 자체가 미세한 결함을 다시 발생시킬 수 있기 때문에 딥 표면 결함을 제거하기 어렵다. 이와 같은 결함은 이미지 센서의 특성을 저하시킬 수 있다. 특히, 암특성을 열화시킬 수 있다. 여기서, 암특성은 암전 상태에서 발생하는 불필요한 전류(이하, 암전류라 함)와, 암전 상태에서 주변 픽셀보다 밝게 빛나는 이상 픽셀(이하, 백점이라 함) 등을 의미한다.
도 11을 참조하면, 저온 산화를 통해서, 씨닝 공정을 마친 기판(210)의 타면 상에 산화막(250)을 형성한다.
산화막(250)은 산화 하프늄막, 산화알루미늄막, 산화 지르코늄막, 산화 탄탈막, 산화 티탄막, 산화 루테늄막, 산화 이리듐막, 산화 이트륨막 및 산질화막 중 적어도 하나를 포함할 수 있다.
저온 산화를 이용하는 이유는, 기판(210)의 일면 상에 금속 배선(180, 195 참조)이 형성되어 있기 때문에, 기판(210)의 온도를 올리는 데에는 한계가 있기 때문이다.
산화막(250)은 기판(210)의 결함이 형성되어 있는 깊이까지 형성될 수 있다. 예를 들어, 산화막(250)의 두께는 50Å 이상 150Å 이하일 수 있다. 여기서, 기판(210)의 타면에 형성되어 있는 결함 수준에 따라 변경될 수 있다. 산화막(250)의 두께가 50 Å보다 작을 경우, 산화막(250)이 기판(210)의 결함이 형성되어 있는 깊이(즉, 딥 표면 결함이 위치하는 부분)까지 형성되지 않을 수 있다. 산화막(250)의 두께가 150Å보다 클 경우, 불필요할 정도로 두껍게 될 수 있다. 예를 들어, 산화막(250)의 두께는 100 Å 정도일 수 있다.
여기서, 저온 산화는 플라즈마를 이용한 저온 산화를 포함할 수 있다. 저온 산화는 산소 또는 오존 라디칼을 이용할 수 있다. 한편, 케미칼(chemical)을 이용한 산화 방식은 산화막(250)을 두껍게 형성하기 어렵다. 예를 들어, 케미칼을 이용한 산화 방식을 이용하여, 약 20Å 정도의 산화막을 형성할 수 있다. 따라서, 기판(210) 깊이 위치한 결함이 형성되어 있는 부분까지 산화막이 형성되기 어렵다.
도 12를 참조하면, 기판(210)의 타면 상에 형성되어 있는 산화막(250)을 제거한다.
예를 들어, 산화막(250)을 제거하는 것은 식각 공정(215)을 통해서 제거할 수 있다. 즉, 습식 식각, 건식 식각, 습식 식각과 건식 식각의 조합을 이용하여 제거할 수 있다.
이와 같이 산화막(250)을 제거함에 따라, 기판(210)의 타면에 위치하는 결함이 동시에 제거될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 따르면, 저온 산화를 통해서 기판(210)의 타면 상에 산화막(250)을 형성하고, 산화막(250)을 제거함으로써 기판(210) 깊이 위치한 결함을 제거할 수 있다. 따라서, 암전류, 백점과 같은 암특성이 충분히 개선될 수 있다.
도 13을 참조하면, 기판(210)의 타면의 표면에 암전류를 방지하기 위한 불순물을 주입하고, 불순물을 활성화시키기 위해 저온 어닐링을 수행할 수 있다(미도시).
이어서, 기판(210) 상에, 레드/그린/블루의 컬러 필터(222)와, 차광 절연막(220)을 형성한다.
컬러 필터(222)와 차광 절연막(220)상에 평탄화층(230)을 형성하고, 컬러 필터(222) 상에 마이크로렌즈(240)를 형성 한다.
마이크로 렌즈(240)를 통과한 빛은 컬러 필터(222)에 의해서 선택적으로 필요한 색광만 선택되고, 선택된 색광은 포토다이오드(140)에 축적된다
도 14는 본 발명의 몇몇 실시예에 따른 프로세서 기반 시스템을 나타내는 개략적 블록도이다. 프로세스 기반 시스템은 전술한 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 포함할 수 있다.
도 14를 참조하면, 프로세서 기반 시스템(300)은 MOS 이미지 센서(310)의 출력 이미지를 처리하는 시스템이다. 시스템(300)은 컴퓨터 시스템, 카메라 시스템, 스캐너, 기계화된 시계 시스템, 네비게이션 시스템, 비디오폰, 감독 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감시 시스템, 이미지 안정화 시스템, 태블릿 PC, 노트북, 휴대폰 등을 예시할 수 있으나, 이에 제한되는 것은 아니다.
컴퓨터 시스템 등과 같은 프로세서 기반 시스템(300)은 버스(305)를 통해 입출력(I/O) 소자(330)와 커뮤니케이션할 수 있는 마이크로프로세서 등과 같은 중앙 정보 처리 장치(CPU)(320)를 포함한다. MOS 이미지 센서(310)는 버스(305) 또는 다른 통신 링크를 통해서 시스템과 커뮤니케이션할 수 있다. 또, 프로세서 기반 시스템(300)은 버스(305)를 통해 CPU(320)와 커뮤니케이션할 수 있는 RAM(340) 및/또는 포트(360)을 더 포함할 수 있다. 포트(360)는 비디오 카드, 사운드 카드, 메모리 카드, USB 소자 등을 커플링하거나, 또 다른 시스템과 데이터를 통신할 수 있는 포트일 수 있다. MOS 이미지 센서(310)는 CPU, 디지털 신호 처리 장치(DSP) 또는 마이크로프로세서 등과 함께 집적될 수 있다. 또, 메모리가 함께 집적될 수도 있다. 물론 경우에 따라서는 프로세서와 별개의 칩에 집적될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 140: 포토 다이오드
205: 핸들링 기판 210: 씨닝 공정을 마친 기판
220: 차광 절연막 222: 컬러 필터
250: 산화막

Claims (10)

  1. 기판의 일면 상에 다층의 금속배선을 형성하고,
    상기 기판의 타면의 일부를 제거하여, 상기 기판의 두께를 줄이고,
    저온 산화를 통해서, 상기 기판의 타면 상에 산화막을 형성하고,
    상기 산화막을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 저온 산화는 플라즈마를 이용한 저온 산화를 포함하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 저온 산화는 산소 또는 오존 라디칼을 이용하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 산화막은 산화 하프늄막, 산화알루미늄막, 산화 지르코늄막, 산화 탄탈막, 산화 티탄막, 산화 루테늄막, 산화 이리듐막, 산화 이트륨막 및 산질화막 중 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 산화막의 두께는 50Å 이상 150Å 이하인 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 기판의 타면의 일부를 제거하기 전에, 상기 기판을 핸들링 기판에 부착하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 기판의 타면의 일부를 제거하는 것은, 기계적 연삭, 연마, CMP, 습식 식각 및 건식 식각 중 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  8. 제 1항에 있어서,
    상기 산화막을 제거하는 것은, 식각 공정을 통해서 제거하는 반도체 장치의 제조 방법.
  9. 제 1항에 있어서,
    상기 산화막을 제거한 후,
    상기 기판의 타면의 표면에 암전류를 방지하기 위한 불순물을 주입하고,
    상기 불순물을 활성화시키기 위해 저온 어닐링을 수행하는 것을 더 포함하는 반도체 장치의 제조 방법.
  10. 기판의 일면 상에 다층의 금속배선을 형성하고,
    상기 기판의 타면의 일부를 제거하여, 상기 기판의 두께를 줄이고,
    플라즈마를 이용한 저온 산화를 통해서, 상기 기판의 타면 상에 하프늄 산화막을 형성하고,
    식각 공정을 통해서 상기 하프늄 산화막을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
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