KR20130069267A - 래치 제어 회로 - Google Patents

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Abstract

실시예에 따른 래치 제어 회로는 래치 회로; 및, 상기 과전압 회로와 연결되는 회로제어부를 포함하고, 상기 회로제어부는 전원전압에 의해 턴온,턴오프가 결정되는 제1, 제4 트랜지스터를 포함한다.

Description

래치 제어 회로{LATCH CONTROL CIRCUIT}
본 발명은 디씨-디씨 컨버터(DC-DC converter)의 래치 회로에 관한 것으로, 특히, 전원을 턴오프(turn-off)하지 않고 래치를 해지할 수 있는 디씨-디씨 컨버터(DC-DC CONVERTER)의 래치 제어 회로에 관한 것이다.
반도체 회로 중에는 직류전압을 입력으로 하여 또 다른 직류전압을 생성하는 디씨-디씨 컨버터(이하, DC-DC 컨버터)가 사용되고 있다. 이러한 DC-DC 컨버터는 그 구성에 따라 직류전압을 입력받아 양전압을 갖는 직류전압을 생성하거나, 음전압을 갖는 직류전압을 생성한다.
도 1에, 스위칭 레귤레이터 제어 회로에 설치되어 있는 종래의 타이머 래치식 단락 보호 회로의 회로도를 나타낸다. 타이머 래치식 단락 보호 회로는, 출력 전압으로부터 분압된 피드백 전압 Vfb 와 기준 전압 회로로부터 생성된 기준 전압 Vref1 과 비교하여 출력 전압의 이상을 검출하고 출력 이상 검출 신호를 출력하는 검출 회로(41)와, 출력 이상 검출 신호를 소정 시간 지연시키는 지연 회로(42)와, 지연 회로(42)로부터 출력된 출력 이상 신호를 래치하는 래치 회로(43)로 구성되어 있다. 타이머 래치식 단락 보호 회로가 출력하는 출력 이상 신호에 의해, 스위칭 레귤레이터 제어 회로(36)는 스위칭 동작을 정지한다.
종래의 타이머 래치식 단락 보호 회로는, 출력 전압의 이상을 검출하고 래치 회로(43)의 출력에 의해 스위칭 레귤레이터 제어 회로(36)의 스위칭 동작을 정지한 후에, UVLO 회로가 입력 전압의 저하를 검출하여 출력하는 UVLO 신호에 의해 리셋된다. 여기에서, 래치 회로(43)의 리셋 신호(2)의 발생 전압(예를 들어 UVLO 전압) 보다 검출 회로(41) 및 지연회로(42)의 리셋 신호(1)의 발생 전압을 낮게 설정해 둠으로써, 입력 전원 전압이 순간적으로 UVLO 전압 이하로 저하되고 래치 회로(43)가 리셋되어도, 입력 전원 전압이 리셋 신호(1)의 발생 전압보다 저하되지 않으면 검출 회로(41) 및 지연 회로(42)가 리셋되지 않고, 이상 검출 및 지연 동작이 정상적으로 행해져 스위칭 동작을 정지시킬 수 있다.
그러나 종래의 타이머 래치식 단락 보호 회로는, 검출 회로(41) 및 지연 회로(42)를 리셋하기 위해서는 입력 전원 전압을 리셋 신호(2)가 발생하는 전압까지 저하시킬 필요가 있지만, 전원(30)에는 안정화를 위해서 큰 용량치의 커패시터(34)가 접속되어 있으므로, 입력 전원 전압이 리셋 신호(2)를 발생하는 전압까지 저하하는데 시간이 걸리고, 리셋 동작에 시간이 걸린다는 과제가 있었다.
발명의 실시예에 따른 래치 제어 회로는 과전압으로부터 회로를 보호하고, 과전압 및 정상전압의 전환시 신호전압을 차단하지 않고 래치회로가 정상동작할 수 있는 회로를 제공하는 것을 목적으로 한다.
실시예에 따른 래치회로는 래치 회로; 및, 상기 과전압 회로와 연결되는 회로제어부를 포함하고, 상기 회로제어부는 전원전압에 의해 턴온, 턴오프가 결정되는 제1, 제4 트랜지스터를 포함한다.
발명의 실시예에 따른 래치 제어 회로는 과전압으로부터 회로를 보호하고, 과전압 및 정상전압의 전환시 신호전압을 차단하지 않고 래치회로가 정상동작할 수 있는 회로를 제공하는 것을 목적으로 한다.
도 1은 종래 기술에 따른 래치회로를 나타낸 회로도이다.
도 2는 발명의 실시예에 따른 래치 제어 회로를 나타낸 회로도이다.
이하, 본 발명의 바람직한 실시 예에 대하여 첨부도면을 참조하여 상세히 설명하기로 한다. 기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 2는 발명의 실시예에 따른 래치 제어 회로를 나타낸 회로도이다. 발명의 실시예에 따르면, 래치 제어 회로는 래치 회로(100) 및 회로제어부(200)를 포함한다.
상기 래치 회로(100)는 제2 트랜지스터(Q2) 및 제3 트랜지스터(Q3)를 포함한다. 상기 제2 트랜지스터(Q2)는 베이스단이 OVPS와 연결되고, 컬렉터단이 상기 제2 트랜지스터(Q3)의 베이스단과 연결된다.
상기 제2 트랜지스터(Q2)의 컬렉터단은 병렬로 연결된 제7 저항(R7)과 제2 카패시터(C2)의 일단이 연결될 수 있으며, 제7 저항(R7)과 제2 카패시터(C2)의 타단은 접지와 연결될 수 있다.
상기 제7 저항(R7)과 제2 카패시터(C2)은 병렬로 연결될 수 있으며, 시정수는 소자값에 의해 변동될 수 있고, 상기 시정수의 조정에 의해 상기 제3 트랜지스터(Q3)가 턴온되는 시간을 조절할 수 있다. 또한 평활회로로 동작하여 노이즈를 제거할 수 있다.
상기 제2 트랜지스터(Q2)의 에미터 단에는 병렬로 연결된 제6 저항(R6)과 제1 카패시터(C1)의 일단이 연결될 수 있으며, 제6 저항(R6)과 제1 카패시터(C1)의 타단이 상기 제2 트랜지스터(Q2)의 베이스 단에 연결될 수 있다.
도시된 바와 같이, 상기 제3 트랜지스터(Q3)의 컬랙터 단에는 제6 저항(R6)과 제1 카패시터(C1)의 타단이 연결되고, OVPS의 신호가 입력되게 된다. 상기 제3 트랜지스터(Q3)의 에미터 단은 접지와 연결된다.
회로가 정상동작하면 상기 OVPS는 하이 신호를 출력하게 된다. 이에 따라 PNP 트랜지스터로 동작하는 제2 트랜지스터(Q2)는 턴오프되고, 신호전압(Vs)은 제2 저항(R2)을 통해 상기 제2 트랜지스터(Q2)의 에미터 단으로 입력된다.
그리고, 회로에 이상상태(예를 들어, 신호전압(Vs)이 과전압)가 발생하면 상기 OVPS는 로우 신호를 출력하게 된다. 이에 따라 PNP 트랜지스터로 동작하는 제2 트랜지스터(Q2)는 턴온되고, 신호전압(Vs)은 제2 저항(R2)을 통해 상기 제2 트랜지스터(Q2)의 에미터 단으로 입력된다.
이때, 제2 트랜지스터(Q2)는 턴온되므로, 상기 신호전압(Vs)이 제2 트랜지스터(Q)의 에미터 단을 통해 컬랙터로 흐르게 되며, 이에 따라 제2 저항(R2)과 제7 저항(R7)에 의한 신호전압(Vs)의 분압전압이 제3 트랜지스터(Q3)의 베이스 단으로 입력된다.
상기 신호에 의해 제3 트랜지스터(Q3)가 턴온되므로, 상기 과전압의 신호전압(Vs)이 상기 제3 트랜지스터(Q3)의 에미터 단과 연결된 그라운드를 통해 흐르게 된다.
이때, 회로에 입력된 직류전압이 저전압으로 인한 출력부의 과부하 등으로 인한 문제 발생시에, 전원 입력단자로 공급되는 전원전압이 소정값(래치(LATCH)전압) 이하이면 스위칭 제어 동작은 유지한 상황에서 래치 회로(100) 내부의 펄스폭 변환부가 그 동작을 정지하게 되는데. 래치 회로(100)를 재 기동시켜 주기 위해서는 래치 회로(100)의 입력단 전압을 또 다른 소정값 이하로 떨어뜨려 주어야 하는데. 일반적으로 디씨/디씨 컨버터에 공급되는 전원을 리셋시켜 재기동 시켜야 하는 불편함이 존재한다.
발명의 실시예에서는 상기 신호전압(Vs)과 제2 저항(R2) 사이에 회로제어부(200)를 연결하여 이러한 문제점을 해결할 수 있다.
자세하게, 상기 회로제어부(200)는 제1 트랜지스터(Q1) 및 제4 트랜지스터(Q4)를 포함할 수 있다. 상기 제1 트랜지스터(Q1)는 PNP 트랜지스터로 형성될 수 있다. 상기 제1 트랜지스터(Q1)의 에미터 단은 상기 신호전압(Vs)과 연결될 수 있으며, 컬랙터 단은 상기 제2 저항(R2)과 연결될 수 있다.
상기 제4 트랜지스터(Q4)는 N 채널증가형(Enhancement type) MOSFET로 형성될 수 있다. 자세하게, 드레인은 상기 제1 저항(R1)과 연결되고, 소스는 접지와 연결되며, 게이트는 래치 오프(latch-off) 신호 입력부와 연결될 수 있다. 상기 게이트와 소스 사이에는 제4 저항(R4)이 형성될 수 있다.
상기 제4 트랜지스터(Q4)에 포함되는 다이오드는 MOSFET에 기생하는 P-N 접합으로 그 드레인 및 소스와 병렬이며, 정상 동작조건에서 다이오드가 역-바이어스로 유지되는 극성으로 연결된다.
상기 래치 오프 신호 입력부는 DSP(Digital Signal Processor)로부터 신호를 수신하여 정상상태에서는 하이 신호를 출력하게 된다. 이에 따라 제4 트랜지스터(Q4)의 게이트 단에 하이 신호(제4 트랜지스터(Q4)의 문턱전압 이상의 전압)가 입력되면 게이트 산화막 아래의 채널영역에 전자들이 모이게 되어 n형 반전층(inversion layer)이 형성된다. 여기서, 상기 하이 신호는 상기 제4 트랜지스터(Q4)의 구동전압보다 높게 설정될 수 있다.
반전층은 기판의 다수 캐리어와 소수 캐리어가 모여 있는 상태를 말하는 것으로, 이러한 과정에 의해 상기 제4 트랜지스터(Q4)에 채널이 형성된다. 채널이 형성된 상태에서 드레인에 양의 전압이 인가되면 소스와 드레인 사이에 전류가 흐르게 되어 상기 제4 트랜지스터(Q4)는 턴온된다.
상기 제4 트랜지스터(Q4)는 턴온되면, 상기 제1 저항(R1)에 의해 소스와 드레인 사이에 흐르는 전류가 상기 제1 트랜지스터(Q1)의 베이스 단에 전압으로 입력되어 제1 트랜지스터(Q1)가 턴온되므로, 전원전압(Vs)이 상기 래치 회로(100)로 입력된다.
이때, 회로에 인가되는 전압이 과전압에서 정상전압으로 변경되는 경우, 래치 오프 신호가 로우로 변경되어 제4 트랜지스터(Q4) 및 제1 트랜지스터(Q1)를 오프시키게 되고, 이에 따라, 전원전압(Vs)을 차단하여 래치를 해제하게 된다. 이후 래치 신호가 하이로 변경되어 전원전압(Vs)의 리셋동작없이 래치 회로가 정상 동작하게 된다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (9)

  1. 래치 회로; 및,
    상기 과전압 회로와 연결되는 회로제어부를 포함하고,
    상기 회로제어부는 전원전압에 의해 턴온,턴오프가 결정되는 제1, 제4 트랜지스터를 포함하는 래치 제어 회로.
  2. 제1항에 있어서,
    상기 제1 트랜지스터는 에미터 단이 전원전압과 연결되고, 컬렉터단이 상기 래치 회로와 연결되며, 베이스 단은 상기 제4 트랜지스터와 연결되는 래치 제어 회로.
  3. 제2항에 있어서,
    상기 제1 트랜지스터는 PNP 트랜지스터인 래치 제어 회로.
  4. 제1항에 있어서,
    상기 제1 트랜지스터의 베이스 단은 상기 제4 트랜지스터의 드레인 단과 연결되는 래치 제어 회로.
  5. 제4항에 있어서,
    상기 제1 트랜지스터의 베이스 단과 상기 제4 트랜지스터의 드레인 단 사이에 형성되는 제1 저항을 포함하는 래치 제어 회로.
  6. 제1항에 있어서,
    상기 제4 트랜지스터의 게이트 단과 소스 단의 사이에 연결되는 제4 저항을 포함하는 래치 제어 회로.
  7. 제1항에 있어서,
    상기 제4 트랜지스터는 N 채널증가형(Enhancement type) MOSFET로 형성되는 래치 제어 회로.
  8. 제6항에 있어서,
    상기 게이트 단과 연결되며, 상기 전원전압에 의해 상기 제4 트랜지스터의 턴온, 턴오프를 결정하는 하이, 로우 신호를 출력하는 래치 오프 신호 입력부를 포함하는 래치 제어 회로.
  9. 제8항에 있어서,
    상기 하이 신호는 상기 제4 트랜지스터의 구동전압보다 높게 설정되는 래치 제어 회로.
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