KR20130056569A - 적층 세라믹 전자부품 - Google Patents

Abstract

본 발명은, 양 측면에 제1 요홈을 갖는 복수의 유전체층이 적층된 세라믹 소체; 및 상기 세라믹 소체 내에서 상기 복수의 유전체층의 적어도 일면에 형성되며, 일측 단부를 외부로 노출시키기 위해 상기 제1 요홈과 대응하는 위치에 제2 요홈을 좌우로 번갈아 하나씩 갖는 제1 및 제2 내부전극; 을 포함하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 {Multi-Layered Ceramic Electronic Component}

본 발명은 적층 세라믹 전자부품에 관한 것이다.

세라믹 재료를 사용하는 전자부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.

이러한 세라믹 전자부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.

이러한 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 또는 휴대폰 등 여러 전자제품의 회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가진다.

특히, 최근에는 전자제품이 소형화됨에 따라 이러한 전자제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.

이에 제품의 초소형화를 위해 유전체층 및 내부전극의 두께를 얇게 하고, 초고용량화를 위해서 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있다.

한편, 적층 세라믹 커패시터의 초소형화 및 초고용량화를 만족시키기 위해서 그린시트 위에 마진부의 폭을 최소화하여 내부전극을 형성하게 되는데, 이때 내부전극이 노출되는 면에서 전도성 이물질, 습기, 이온 등의 불순물이 침투하여 절연저항 열화 및 신뢰성 저하 등의 문제점이 발생할 수 있다.

당 기술분야에서는, 적층 세라믹 전자부품의 내부전극이 노출되는 면을 통해 불순물이 침투하는 것을 방지할 수 있는 새로운 방안이 요구되어 왔다.

본 발명의 일 측면은, 양 측면에 제1 요홈을 갖는 복수의 유전체층이 적층된 세라믹 소체; 및 상기 세라믹 소체 내에서 상기 복수의 유전체층의 적어도 일면에 형성되며, 일측 단부를 외부로 노출시키기 위해 상기 제1 요홈과 대응하는 위치에 제2 요홈을 좌우로 번갈아 하나씩 갖는 제1 및 제2 내부전극; 을 포함하는 적층 세라믹 전자부품을 제공한다.

본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극의 제2 요홈의 폭을 m2라 하고, 제1 및 제2 내부전극과 유전체층의 선단 사이의 거리를 m1이라 하며, 제1 및 제2 내부전극의 폭을 c라 하고, 제1 및 제2 내부전극의 길이를 d라 하며, 제1 및 제2 내부전극의 제2 요홈을 통해 내부로 노출된 부분의 폭을 b라 하고, 제1 및 제2 내부전극의 전체 폭(c)에서 b를 제외한 부분의 폭을 a라 할 때, 1 ㎛ ≤ m1, 5 ≤ m2/d(%) ≤ 30, 10 ≤ a/c(%)≤ 40, 25 ≤ b/c(%) ≤ 80일 수 있다.

본 발명의 일 실시 예에서, 상기 제2 요홈의 길이가 적어도 1 ㎛ 이상일 수 있다.

본 발명의 일 실시 예에서, 상기 유전체층과 상기 제1 또는 제2 내부전극 간의 마진이 적어도 1 ㎛ 이상일 수 있다.

본 발명의 일 실시 예에서, 상기 세라믹 소체의 일면에 형성되며, 상기 제2 요홈을 통해 상기 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극을 더 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 제1 및 제2 요홈은 수평 단면이 사각형, 삼각형 또는 반구형 중 하나일 수 있다.

본 발명의 일 실시 예에 따르면, 외부전극과 접속되는 내부전극의 노출부의 구조를 변경함으로써, 기존의 내부전극이 노출되는 면을 통해 불순물이 침투하는 것을 방지할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 도 1의 유전체층과, 제1 및 제2 내부전극의 구조를 나타낸 분해사시도이다.
도 4는 도 1의 B-B'선 단면도이다.
도 5는 도 3의 C 부분을 나타낸 확대도이다.
도 6은 도 5에서 요홈에 외부전극이 형성된 것을 나타낸 확대도이다.
도 7은 도 3의 유전체층과, 제1 및 제2 내부전극이 복수 개 적층된 것을 나타낸 사시도이다.
도 8 및 도 9는 본 발명의 적층 세라믹 커패시터에 형성된 요홈의 다른 실시 형태를 나타낸 사시도이다.
도 10은 본 발명의 실시 형태에 따른 적층 세라믹 커패시터의 용량 불량을 나타낸 그래프이다.
도 11은 본 발명의 실시 형태에 따른 적층 세라믹 커패시터의 접촉성 불량을 나타낸 그래프이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소를 나타낸다.

또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.

덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.

본 발명은 세라믹 전자부품에 관한 것으로, 본 발명의 일 실시 형태에 따른 세라믹 전자부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 또는 서미스터 등이 있으며, 하기에서는 세라믹 전자제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.

도 1 내지 도 7을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는, 복수의 유전체층(111)이 적층된 세라믹 소체(110)와, 세라믹 소체(110) 내에 형성된 복수의 제1 및 제2 내부전극(131, 132)을 포함한다.

각각의 유전체층(111)은 양 측면에 제1 요홈(112)이 형성되고, 제1 및 제2 내부전극(131, 132)에는 제1 요홈(112)과 대응하는 위치에 제2 요홈(133)이 좌우로 번갈아 하나씩 형성된다.

따라서, 제1 및 제2 내부전극(131, 132)은 제2 요홈(133) 및 유전체층(111)의 제1 요홈(112)을 통해 일측 단부가 외부로 노출될 수 있다.

이때, 제2 요홈(133)의 길이는 적어도 1 ㎛ 이상이 되도록 할 수 있다. 또한, 유전체층(111)과 제1 또는 제2 내부전극(131, 132)의 마진은 적어도 1 ㎛ 이상이 되도록 할 수 있다.

이러한 수치는 접촉성 불량을 방지하면서 내습 신뢰성 및 고온 신뢰성을 확보할 수 있는 바람직한 범위를 나타내며, 본 발명이 이에 한정되는 것은 아니다.

또한, 세라믹 소체(110)의 양측 면에는 제1 요홈(112) 및 제2 요홈(133)을 통해 제1 및 제2 내부전극(131, 132)의 노출된 부분에 접속하여 각각 전기적으로 연결되는 제1 및 제2 외부전극(121, 122)이 형성될 수 있다.

세라믹 소체(110)는 복수의 유전체층을 적층하여 형성할 수 있다.

이때, 세라믹 소체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서 인접하는 유전체층(111) 간의 경계를 확인할 수 없을 정도로 일체화되어 있을 수 있다.

또한, 세라믹 소체(110)는 그 형상에 특별히 제한은 없지만 일반적으로 직방체 형상일 수 있다.

또한, 세라믹 소체(110)는 그 치수에 특별히 제한은 없으나, 예를 들어 0.6 mm × 0.3 mm 등의 크기로 구성하여 1.0 ㎌ 이상의 고용량을 갖는 적층 세라믹 커패시터(100)를 구성할 수 있다.

또한, 필요시 세라믹 소체(110)의 최외곽 면, 즉 도면상으로 상하면에 소정 두께의 유전체 커버층(미도시)을 형성할 수 있다.

이러한 세라믹 소체(110)를 구성하는 유전체층(111)은 세라믹 분말, 예를 들어 BaTiO₃계 세라믹 분말 등을 포함할 수 있다.

BaTiO₃계 세라믹 분말은 BaTiO₃에 Ca 또는 Zr 등이 일부 고용된 (Ba_{1 -x}Ca_x)TiO₃, Ba(Ti_{1 - y}Ca_y)O₃, (Ba_{1 - x}Ca_x)(Ti_{1 - y}Zr_y)O₃ 또는 Ba(Ti_{1 - y}Zr_y)O₃ 등이 있을 수 있으며, 이에 한정되는 것은 아니다.

세라믹 분말의 평균 입경은 0.8 ㎛ 이하 일 수 있으며, 더 바람직하게는 0.05 내지 0.5 ㎛ 일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

유전체층(111)은 필요시 세라믹 분말과 함께 전이금속 산화물이나 탄화물, 희토류 원소, 또는 Mg, Al 중에 적어도 하나를 더 포함할 수 있다.

또한, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 따라 임의로 변경할 수 있다.

제1 및 제2 내부전극(131, 132)는 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.

이때, 도전성 금속은 Ni, Cu, Pd, 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

이러한 제1 및 제2 내부전극(131, 132)은 유전체층(111)을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부전극층을 인쇄하고, 이 내부전극층이 인쇄된 세라믹 그린시트를 번갈아가며 적층한 후 소성하여 세라믹 소체(110)로 형성할 수 있다.

따라서, 이렇게 제1 및 제2 내부전극(131, 132)가 중첩되는 영역에 의하여 정전용량을 형성하게 된다.

위와 같이 유전체층(111)에 제1 및 제2 내부전극(131, 312)을 형성할 때, 수분이나 도금액 등이 내부로 침투하는 것을 방지하며, 전기적인 단락을 방지하기 위해서 유전체층(111)과 제1 및 제2 내부전극(131, 132) 사이에 소정의 마진부를 남겨둘 수 있다.

본 실시 형태에서는 제1 요홈(112) 및 제2 요홈(133)을 통해 제1 및 제2 내부전극(131, 132)이 노출되며, 이 노출된 부분에 제1 및 제2 외부전극(121, 122)을 형성하는 도전성 물질이 충진되어 전기적인 연결이 이루어질 수 있다.

이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)의 제조방법을 설명한다.

복수의 세라믹 그린시트를 준비한다.

상기 세라믹 그린시트는 세라믹 소체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께, 예를 들어 1.8 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.

이후, 상기 각각의 세라믹 그린시트의 적어도 일면에 소정의 두께, 예를 들어 0.2 내지 1.0 ㎛의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부전극막을 형성한다.

이때, 상기 도전성 페이스트는 상기 세라믹 그린시트의 가장자리부를 따라 그 내부에 상기 제1 및 제2 내부전극막과 소정의 폭으로 마진부가 형성되도록 인쇄할 수 있다.

이후, 상기 제1 및 제2 내부전극막이 형성된 세라믹 그린시트를 각각 상기 제1 및 제2 내부전극막이 노출시키고자 하는 면에 대해서 일부를 제거하여 요홈을 형성한다.

이후, 요홈이 형성된 제1 및 제2 내부전극막을 갖는 복수의 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여 적층된 복수의 세라믹 그린시트와 세라믹 그린시트 상에 형성된 도전성 페이스트를 서로 압착시킨다.

이에 복수의 유전체층(111)과 복수의 제1 및 제2 내부전극(131, 132)이 교대로 적층되며, 요홈이 제1 및 제2 내부전극(131, 132)의 노출 면을 따라 서로 어긋나게 배치된 적층체를 구성할 수 있다.

이후, 상기 적층체를 1 개의 커패시터에 대응하는 영역마다 절단하여 칩화한 후, 고온에서 소성하여 세라믹 소체(110)를 완성한다.

이후, 세라믹 소체(110)의 정 방향의 측면을 통해 요홈을 덮도록 전도성 물질을 제공하여 제1 및 제2 외부전극(121, 122)을 형성한다.

즉, 제1 및 제2 외부전극(121, 122)은 요홈을 통해 제1 및 제2 내부전극(131, 132)과 각각 전기적으로 연결될 수 있다.

이때, 제1 및 제2 외부전극(121, 122)의 표면에 필요시 니켈 또는 주석 등으로 도금 처리를 할 수 있다.

하기에 본 발명의 구체적인 실시 예와 그것들에 대한 비교 예를 예로 들어 상세히 설명한다.

제1 및 제2 내부전극(131, 132)의 제2 요홈(133)의 폭을 m2라 하고, 제1 및 제2 내부전극(131, 132)과 유전체층(111)의 선단 사이의 거리를 m1이라 하며, 제1 및 제2 내부전극(131, 132)의 폭을 c라 하고, 제1 및 제2 내부전극(131, 132)의 길이를 d라 하며, 제1 및 제2 내부전극(131, 132)의 제2 요홈(133)을 통해 내부로 노출된 부분의 폭을 b라 하고, 제1 및 제2 내부전극(131, 132)의 전체 폭(c)에서 b를 제외한 부분의 폭을 a라 하며, 아래 표 1과 도 10 및 도 11과 같이 적층 세라믹 커패시터의 접촉성 불량 및 용량 불량을 평가하였다.

표 1에서는 제1 및 제2 내부전극(131, 132)과 유전체층(111)의 선단 사이의 거리(m1)을 1.0 ㎛로 설정하고, 제1 및 제2 내부전극(131, 132)의 폭(c)를 22 ㎛로 설정하며, a와 b 및 m2의 길이를 다양하게 변경한 후, 제1 또는 제2 내부전극(13, 132)과 제1 또는 제2 외부전극(121, 122)의 전기적 연결이 끊어지거나 IR이 저하되어 용량 불량이 발생하는 개수를 확인하였다.

<제1 요홈의 길이와 폭에 따른 적층 세라믹 커패시터의 접촉성 및 용량 불량 비교>

표 1을 참조하면, 샘플 1 내지 샘플 5는 비교 예로서 b/c가 20% 정도인 것을 나타낸다.

이 경우, 도 10에 도시된 바와 같이 내부전극의 노출되는 면적이 너무 작아 외부전극과의 연결이 끊어지며 용량 불량이 발생하는 제품이 다수 발견됨을 알 수 있다. 즉, b/c가 20% 미만인 경우 평균 2.4 % 정도의 불량이 발생함을 알 수 있다.

또한, 샘플 10, 15, 20, 25, 30, 35, 40, 45 및 50은 비교 예로서 m2/d가 30% 정도인 것을 나타낸다.

이 경우, 도 11에 도시된 바와 같이 접촉성 불량의 경우는 발견되지 않았으나, 내부전극의 면적이 너무 작아져서 용량 불량이 발생하는 제품이 다수 발견됨을 알 수 있다. 즉, m2/d가 30%를 초과하는 경우 평균 10.5 % 정도의 불량이 발생함을 알 수 있다.

한편, 본 실시 형태에서 제1 요홈(112) 및 제2 요홈(133)은 도 7에 나타난 바와 같이 수평 단면이 사각형이 되도록 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

예를 들어, 도 8에서와 같이 제1 요홈(112') 및 제2 요홈(133')은 수평 단면이 삼각형이 되도록 형성하거나, 도 9에서와 같이 제1 요홈(112") 및 제2 요홈(133")은 수평 단면이 반구형이 되도록 형성할 수 있다.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

110 ; 세라믹 소체 111 ; 유전체층
112, 112',112" ; 제1 요홈
121, 122 ; 제1 및 제2 외부전극 131, 132 ; 제1 및 제2 내부전극
133, 133', 133" ; 제2 요홈

Claims (6)

1. 양 측면에 제1 요홈을 갖는 복수의 유전체층이 적층된 세라믹 소체; 및
   상기 세라믹 소체 내에서 상기 복수의 유전체층의 적어도 일면에 형성되며, 일측 단부를 외부로 노출시키기 위해 상기 제1 요홈과 대응하는 위치에 제2 요홈을 좌우로 번갈아 하나씩 갖는 제1 및 제2 내부전극; 을 포함하는 적층 세라믹 전자부품.
   
2. 제1항에 있어서,
   상기 제1 및 제2 내부전극의 제2 요홈의 폭을 m2라 하고, 제1 및 제2 내부전극과 유전체층의 선단 사이의 거리를 m1이라 하며, 제1 및 제2 내부전극의 폭을 c라 하고, 제1 및 제2 내부전극의 길이를 d라 하며, 제1 및 제2 내부전극의 제2 요홈을 통해 내부로 노출된 부분의 폭을 b라 하고, 제1 및 제2 내부전극의 전체 폭(c)에서 b를 제외한 부분의 폭을 a라 할 때,
   1 ㎛ ≤ m1, 5 ≤ m2/d(%) ≤ 30, 10 ≤ a/c(%)≤ 40, 25 ≤ b/c(%) ≤ 80인 것을 특징으로 하는 적층 세라믹 전자부품.
   
3. 제1항에 있어서,
   상기 제2 요홈의 길이가 적어도 1 ㎛ 이상인 것을 특징으로 하는 적층 세라믹 전자부품.
   
4. 제1항에 있어서,
   상기 유전체층과 상기 제1 또는 제2 내부전극 간의 마진이 적어도 1 ㎛ 이상인 것을 특징으로 하는 적층 세라믹 전자부품.
   
5. 제1항에 있어서,
   상기 세라믹 소체의 일면에 형성되며, 상기 제2 요홈을 통해 상기 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
   
6. 제1항에 있어서,
   상기 제1 요홈 및 제2 요홈은 수평 단면이 사각형, 삼각형 또는 반구형 중 하나인 것을 특징으로 하는 적층 세라믹 전자부품.

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