KR20130056569A - Multi-layered ceramic electronic component - Google Patents

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KR20130056569A
KR20130056569A KR1020110122237A KR20110122237A KR20130056569A KR 20130056569 A KR20130056569 A KR 20130056569A KR 1020110122237 A KR1020110122237 A KR 1020110122237A KR 20110122237 A KR20110122237 A KR 20110122237A KR 20130056569 A KR20130056569 A KR 20130056569A
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internal electrodes
electronic component
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ceramic
multilayer ceramic
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KR1020110122237A
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조동수
김현우
최재열
김두영
권상훈
박선철
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삼성전기주식회사
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    • H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets

Abstract

PURPOSE: A multilayered ceramic electronic component is provided to change the structure of an exposure part of internal electrodes which is electrically connected to external electrodes, thereby preventing impurities from infiltrating through the exposure part. CONSTITUTION: A ceramic element has multiple dielectric layers laminated thereon. Each of the dielectric layers has a first groove(112) at both lateral sides. A first and a second internal electrodes(131,132) are formed in at least one of the dielectric layers. The first and the second internal electrodes have a second groove(133) at each of the left and right positions corresponding to the first groove, so that one ends of the first and the second internal electrodes are exposed to the outside.

Description

적층 세라믹 전자부품 {Multi-Layered Ceramic Electronic Component}Multi-Layered Ceramic Electronic Component

본 발명은 적층 세라믹 전자부품에 관한 것이다.
The present invention relates to a multilayer ceramic electronic component.

세라믹 재료를 사용하는 전자부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.Electronic components using ceramic materials include capacitors, inductors, piezoelectric elements, varistors or thermistors.

이러한 세라믹 전자부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.Among these ceramic electronic components, a multi-layered ceramic capacitor (MLCC) has advantages of small size, high capacity and easy mounting.

이러한 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 또는 휴대폰 등 여러 전자제품의 회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가진다.Such a multilayer ceramic capacitor is a chip-type capacitor that is mounted on a circuit board of various electronic products such as a computer, a personal digital assistant (PDA), or a mobile phone and plays an important role in charging or discharging electricity. And have various sizes and laminated shapes.

특히, 최근에는 전자제품이 소형화됨에 따라 이러한 전자제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.Particularly, with the recent miniaturization of electronic products, multilayer ceramic capacitors used in such electronic products are required to be miniaturized and have a high capacity.

이에 제품의 초소형화를 위해 유전체층 및 내부전극의 두께를 얇게 하고, 초고용량화를 위해서 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있다.
Accordingly, multilayer ceramic capacitors have been manufactured in which a thickness of a dielectric layer and an internal electrode is made thin for miniaturization of a product, and a large number of dielectric layers are stacked for ultra high capacity.

한편, 적층 세라믹 커패시터의 초소형화 및 초고용량화를 만족시키기 위해서 그린시트 위에 마진부의 폭을 최소화하여 내부전극을 형성하게 되는데, 이때 내부전극이 노출되는 면에서 전도성 이물질, 습기, 이온 등의 불순물이 침투하여 절연저항 열화 및 신뢰성 저하 등의 문제점이 발생할 수 있다.
On the other hand, in order to satisfy the miniaturization and ultra-high capacity of the multilayer ceramic capacitor, the inner electrode is formed by minimizing the width of the margin part on the green sheet. Therefore, problems such as degradation of insulation resistance and deterioration of reliability may occur.

당 기술분야에서는, 적층 세라믹 전자부품의 내부전극이 노출되는 면을 통해 불순물이 침투하는 것을 방지할 수 있는 새로운 방안이 요구되어 왔다.
In the art, a new method for preventing impurities from penetrating through the surface of the multilayer ceramic electronic component exposed has been required.

본 발명의 일 측면은, 양 측면에 제1 요홈을 갖는 복수의 유전체층이 적층된 세라믹 소체; 및 상기 세라믹 소체 내에서 상기 복수의 유전체층의 적어도 일면에 형성되며, 일측 단부를 외부로 노출시키기 위해 상기 제1 요홈과 대응하는 위치에 제2 요홈을 좌우로 번갈아 하나씩 갖는 제1 및 제2 내부전극; 을 포함하는 적층 세라믹 전자부품을 제공한다.One aspect of the present invention, the ceramic body is laminated a plurality of dielectric layers having a first groove on both sides; And first and second internal electrodes formed on at least one surface of the plurality of dielectric layers in the ceramic body, and alternately having one or two second grooves left and right at positions corresponding to the first grooves to expose one end portion to the outside. ; The multilayer ceramic electronic component comprising:

본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극의 제2 요홈의 폭을 m2라 하고, 제1 및 제2 내부전극과 유전체층의 선단 사이의 거리를 m1이라 하며, 제1 및 제2 내부전극의 폭을 c라 하고, 제1 및 제2 내부전극의 길이를 d라 하며, 제1 및 제2 내부전극의 제2 요홈을 통해 내부로 노출된 부분의 폭을 b라 하고, 제1 및 제2 내부전극의 전체 폭(c)에서 b를 제외한 부분의 폭을 a라 할 때, 1 ㎛ ≤ m1, 5 ≤ m2/d(%) ≤ 30, 10 ≤ a/c(%)≤ 40, 25 ≤ b/c(%) ≤ 80일 수 있다.In an embodiment of the present invention, the width of the second groove of the first and second internal electrodes is m2, and the distance between the first and second internal electrodes and the tip of the dielectric layer is m1, and the first and second 2 The width of the internal electrode is referred to as c, the length of the first and second internal electrodes is referred to as d, and the width of the portion exposed inward through the second recesses of the first and second internal electrodes is referred to as b, When the width of the entire width c of the first and second internal electrodes excluding b is a, 1 μm ≦ m1, 5 ≦ m2 / d (%) ≦ 30, 10 ≦ a / c (%) ≦ 40, 25 ≦ b / c (%) ≦ 80.

본 발명의 일 실시 예에서, 상기 제2 요홈의 길이가 적어도 1 ㎛ 이상일 수 있다.In one embodiment of the present invention, the length of the second recess may be at least 1 μm or more.

본 발명의 일 실시 예에서, 상기 유전체층과 상기 제1 또는 제2 내부전극 간의 마진이 적어도 1 ㎛ 이상일 수 있다.In one embodiment of the present invention, a margin between the dielectric layer and the first or second internal electrodes may be at least 1 μm or more.

본 발명의 일 실시 예에서, 상기 세라믹 소체의 일면에 형성되며, 상기 제2 요홈을 통해 상기 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극을 더 포함할 수 있다.In an embodiment of the present invention, the ceramic body may further include first and second external electrodes formed on one surface of the ceramic element and electrically connected to the first and second internal electrodes through the second recess.

본 발명의 일 실시 예에서, 상기 제1 및 제2 요홈은 수평 단면이 사각형, 삼각형 또는 반구형 중 하나일 수 있다.
In one embodiment of the present invention, the first and second grooves may be one of a rectangular, triangular, or hemispherical horizontal cross section.

본 발명의 일 실시 예에 따르면, 외부전극과 접속되는 내부전극의 노출부의 구조를 변경함으로써, 기존의 내부전극이 노출되는 면을 통해 불순물이 침투하는 것을 방지할 수 있는 효과가 있다.
According to an embodiment of the present invention, by changing the structure of the exposed portion of the internal electrode connected to the external electrode, there is an effect that it is possible to prevent impurities from penetrating through the surface that the existing internal electrode is exposed.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 도 1의 유전체층과, 제1 및 제2 내부전극의 구조를 나타낸 분해사시도이다.
도 4는 도 1의 B-B'선 단면도이다.
도 5는 도 3의 C 부분을 나타낸 확대도이다.
도 6은 도 5에서 요홈에 외부전극이 형성된 것을 나타낸 확대도이다.
도 7은 도 3의 유전체층과, 제1 및 제2 내부전극이 복수 개 적층된 것을 나타낸 사시도이다.
도 8 및 도 9는 본 발명의 적층 세라믹 커패시터에 형성된 요홈의 다른 실시 형태를 나타낸 사시도이다.
도 10은 본 발명의 실시 형태에 따른 적층 세라믹 커패시터의 용량 불량을 나타낸 그래프이다.
도 11은 본 발명의 실시 형태에 따른 적층 세라믹 커패시터의 접촉성 불량을 나타낸 그래프이다.1 is a perspective view showing a schematic structure of a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a sectional view taken along the line A-A 'in Fig.
3 is an exploded perspective view illustrating the structure of the dielectric layer of FIG. 1 and the first and second internal electrodes.
4 is a cross-sectional view taken along line BB ′ of FIG. 1.
5 is an enlarged view illustrating a portion C of FIG. 3.
FIG. 6 is an enlarged view illustrating an external electrode formed in a recess in FIG. 5.
FIG. 7 is a perspective view illustrating a plurality of stacked dielectric layers of FIG. 3 and first and second internal electrodes.
8 and 9 are perspective views showing another embodiment of the groove formed in the multilayer ceramic capacitor of the present invention.
10 is a graph showing a capacity failure of a multilayer ceramic capacitor according to an embodiment of the present invention.
11 is a graph illustrating poor contact of the multilayer ceramic capacitor according to the embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.

따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소를 나타낸다.Therefore, the shapes and sizes of the elements in the drawings and the like can be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings denote the same elements.

또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.In the drawings, like reference numerals are used throughout the drawings.

덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
In addition, to include an element throughout the specification does not exclude other elements unless specifically stated otherwise, but may include other elements.

본 발명은 세라믹 전자부품에 관한 것으로, 본 발명의 일 실시 형태에 따른 세라믹 전자부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 또는 서미스터 등이 있으며, 하기에서는 세라믹 전자제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.
The present invention relates to a ceramic electronic component, the ceramic electronic component according to an embodiment of the present invention includes a multilayer ceramic capacitor, an inductor, a piezoelectric element, a varistor, a chip resistor or thermistor, and the like below. A multilayer ceramic capacitor will be described.

도 1 내지 도 7을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는, 복수의 유전체층(111)이 적층된 세라믹 소체(110)와, 세라믹 소체(110) 내에 형성된 복수의 제1 및 제2 내부전극(131, 132)을 포함한다.1 to 7, the multilayer ceramic capacitor 100 according to the present exemplary embodiment includes a ceramic body 110 in which a plurality of dielectric layers 111 are stacked, and a plurality of first and second ceramics 110 formed in the ceramic body 110. Second internal electrodes 131 and 132 are included.

각각의 유전체층(111)은 양 측면에 제1 요홈(112)이 형성되고, 제1 및 제2 내부전극(131, 132)에는 제1 요홈(112)과 대응하는 위치에 제2 요홈(133)이 좌우로 번갈아 하나씩 형성된다.Each of the dielectric layers 111 has first grooves 112 formed at both sides thereof, and the first and second internal electrodes 131 and 132 have second grooves 133 at positions corresponding to the first grooves 112. These are formed one by one alternately from side to side.

따라서, 제1 및 제2 내부전극(131, 132)은 제2 요홈(133) 및 유전체층(111)의 제1 요홈(112)을 통해 일측 단부가 외부로 노출될 수 있다.Accordingly, one end of the first and second internal electrodes 131 and 132 may be exposed to the outside through the second groove 133 and the first groove 112 of the dielectric layer 111.

이때, 제2 요홈(133)의 길이는 적어도 1 ㎛ 이상이 되도록 할 수 있다. 또한, 유전체층(111)과 제1 또는 제2 내부전극(131, 132)의 마진은 적어도 1 ㎛ 이상이 되도록 할 수 있다.At this time, the length of the second groove 133 may be at least 1 μm or more. In addition, the margin of the dielectric layer 111 and the first or second internal electrodes 131 and 132 may be at least 1 μm.

이러한 수치는 접촉성 불량을 방지하면서 내습 신뢰성 및 고온 신뢰성을 확보할 수 있는 바람직한 범위를 나타내며, 본 발명이 이에 한정되는 것은 아니다.
Such a value represents a preferable range in which moisture resistance and high temperature reliability can be secured while preventing poor contact, and the present invention is not limited thereto.

또한, 세라믹 소체(110)의 양측 면에는 제1 요홈(112) 및 제2 요홈(133)을 통해 제1 및 제2 내부전극(131, 132)의 노출된 부분에 접속하여 각각 전기적으로 연결되는 제1 및 제2 외부전극(121, 122)이 형성될 수 있다.
In addition, both sides of the ceramic element 110 are electrically connected to the exposed portions of the first and second internal electrodes 131 and 132 through the first and second recesses 112 and 133, respectively. First and second external electrodes 121 and 122 may be formed.

세라믹 소체(110)는 복수의 유전체층을 적층하여 형성할 수 있다.The ceramic body 110 may be formed by stacking a plurality of dielectric layers.

이때, 세라믹 소체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서 인접하는 유전체층(111) 간의 경계를 확인할 수 없을 정도로 일체화되어 있을 수 있다.In this case, the plurality of dielectric layers 111 constituting the ceramic element 110 may be integrated in a sintered state such that boundaries between adjacent dielectric layers 111 may not be identified.

또한, 세라믹 소체(110)는 그 형상에 특별히 제한은 없지만 일반적으로 직방체 형상일 수 있다.In addition, the ceramic body 110 is not particularly limited in shape but may generally have a rectangular parallelepiped shape.

또한, 세라믹 소체(110)는 그 치수에 특별히 제한은 없으나, 예를 들어 0.6 mm × 0.3 mm 등의 크기로 구성하여 1.0 ㎌ 이상의 고용량을 갖는 적층 세라믹 커패시터(100)를 구성할 수 있다.In addition, the ceramic element 110 is not particularly limited in size, for example, it can be configured in a size such as 0.6 mm × 0.3 mm to form a multilayer ceramic capacitor 100 having a high capacity of 1.0 kHz or more.

또한, 필요시 세라믹 소체(110)의 최외곽 면, 즉 도면상으로 상하면에 소정 두께의 유전체 커버층(미도시)을 형성할 수 있다.
In addition, if necessary, a dielectric cover layer (not shown) having a predetermined thickness may be formed on the outermost surface of the ceramic element 110, that is, the upper and lower surfaces in the drawing.

이러한 세라믹 소체(110)를 구성하는 유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.The dielectric layer 111 constituting the ceramic body 110 may include ceramic powder, for example, BaTiO 3 -based ceramic powder.

BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1 -xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있을 수 있으며, 이에 한정되는 것은 아니다.The BaTiO 3 based ceramic powder, some employ such a BaTiO 3 Ca or Zr (Ba 1 -x Ca x) TiO 3, Ba (Ti 1 - y Ca y) O 3, (Ba 1 - x Ca x) (Ti 1 - y Zr y ) O 3 or Ba (Ti 1 - y Zr y ) O 3 And the like may be, but are not limited thereto.

세라믹 분말의 평균 입경은 0.8 ㎛ 이하 일 수 있으며, 더 바람직하게는 0.05 내지 0.5 ㎛ 일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The average particle diameter of the ceramic powder may be 0.8 μm or less, more preferably 0.05 to 0.5 μm, but the present invention is not limited thereto.

유전체층(111)은 필요시 세라믹 분말과 함께 전이금속 산화물이나 탄화물, 희토류 원소, 또는 Mg, Al 중에 적어도 하나를 더 포함할 수 있다.The dielectric layer 111 may further include at least one of a transition metal oxide, a carbide, a rare earth element, or Mg and Al together with the ceramic powder if necessary.

또한, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 따라 임의로 변경할 수 있다.
In addition, the thickness of the dielectric layer 111 may be arbitrarily changed according to the capacitance design of the multilayer ceramic capacitor 100.

제1 및 제2 내부전극(131, 132)는 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.The first and second internal electrodes 131 and 132 may be formed by a conductive paste containing a conductive metal.

이때, 도전성 금속은 Ni, Cu, Pd, 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
In this case, the conductive metal may be Ni, Cu, Pd, or an alloy thereof, but the present invention is not limited thereto.

이러한 제1 및 제2 내부전극(131, 132)은 유전체층(111)을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부전극층을 인쇄하고, 이 내부전극층이 인쇄된 세라믹 그린시트를 번갈아가며 적층한 후 소성하여 세라믹 소체(110)로 형성할 수 있다.The first and second internal electrodes 131 and 132 print an internal electrode layer with a conductive paste on a ceramic green sheet forming the dielectric layer 111 through a printing method such as screen printing or gravure printing, and the internal electrode layer. The printed ceramic green sheets may be alternately stacked and then fired to form the ceramic body 110.

따라서, 이렇게 제1 및 제2 내부전극(131, 132)가 중첩되는 영역에 의하여 정전용량을 형성하게 된다.
Therefore, the capacitance is formed by the region where the first and second internal electrodes 131 and 132 overlap.

위와 같이 유전체층(111)에 제1 및 제2 내부전극(131, 312)을 형성할 때, 수분이나 도금액 등이 내부로 침투하는 것을 방지하며, 전기적인 단락을 방지하기 위해서 유전체층(111)과 제1 및 제2 내부전극(131, 132) 사이에 소정의 마진부를 남겨둘 수 있다.When the first and second internal electrodes 131 and 312 are formed in the dielectric layer 111 as described above, the dielectric layer 111 and the first and second internal electrodes 131 and 312 are prevented from penetrating into the interior and the electrical short is prevented. A predetermined margin may be left between the first and second internal electrodes 131 and 132.

본 실시 형태에서는 제1 요홈(112) 및 제2 요홈(133)을 통해 제1 및 제2 내부전극(131, 132)이 노출되며, 이 노출된 부분에 제1 및 제2 외부전극(121, 122)을 형성하는 도전성 물질이 충진되어 전기적인 연결이 이루어질 수 있다.
In the present embodiment, the first and second internal electrodes 131 and 132 are exposed through the first and second recesses 112 and 133, and the first and second external electrodes 121 and 132 are exposed to the exposed portions. 122 may be filled to form an electrical connection.

이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)의 제조방법을 설명한다.
Hereinafter, a method of manufacturing the multilayer ceramic capacitor 100 according to an embodiment of the present invention will be described.

복수의 세라믹 그린시트를 준비한다.Prepare a plurality of ceramic green sheets.

상기 세라믹 그린시트는 세라믹 소체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께, 예를 들어 1.8 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
The ceramic green sheet is for forming the dielectric layer 111 of the ceramic element 110, and a ceramic powder, a polymer and a solvent are mixed to prepare a slurry, and the slurry is several micrometers thick, such as by a doctor blade method, for example For example, it can be produced in a sheet shape of 1.8 ㎛ thickness.

이후, 상기 각각의 세라믹 그린시트의 적어도 일면에 소정의 두께, 예를 들어 0.2 내지 1.0 ㎛의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부전극막을 형성한다.Thereafter, a conductive paste is printed on at least one surface of each of the ceramic green sheets to a predetermined thickness, for example, 0.2 to 1.0 μm, to form first and second internal electrode films.

이때, 상기 도전성 페이스트는 상기 세라믹 그린시트의 가장자리부를 따라 그 내부에 상기 제1 및 제2 내부전극막과 소정의 폭으로 마진부가 형성되도록 인쇄할 수 있다.
In this case, the conductive paste may be printed such that a margin part is formed in a predetermined width with the first and second internal electrode films therein along the edge portion of the ceramic green sheet.

이후, 상기 제1 및 제2 내부전극막이 형성된 세라믹 그린시트를 각각 상기 제1 및 제2 내부전극막이 노출시키고자 하는 면에 대해서 일부를 제거하여 요홈을 형성한다.
Subsequently, a recess is formed by removing a portion of the ceramic green sheet on which the first and second internal electrode films are formed on the surface to be exposed by the first and second internal electrode films, respectively.

이후, 요홈이 형성된 제1 및 제2 내부전극막을 갖는 복수의 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여 적층된 복수의 세라믹 그린시트와 세라믹 그린시트 상에 형성된 도전성 페이스트를 서로 압착시킨다.Thereafter, a plurality of ceramic green sheets having first and second internal electrode films having recesses are stacked, and the plurality of ceramic green sheets and the conductive paste formed on the ceramic green sheets are pressed together from each other by pressing from the stacking direction.

이에 복수의 유전체층(111)과 복수의 제1 및 제2 내부전극(131, 132)이 교대로 적층되며, 요홈이 제1 및 제2 내부전극(131, 132)의 노출 면을 따라 서로 어긋나게 배치된 적층체를 구성할 수 있다.
Accordingly, a plurality of dielectric layers 111 and a plurality of first and second internal electrodes 131 and 132 are alternately stacked, and grooves are alternately disposed along the exposed surfaces of the first and second internal electrodes 131 and 132. The laminated body can be comprised.

이후, 상기 적층체를 1 개의 커패시터에 대응하는 영역마다 절단하여 칩화한 후, 고온에서 소성하여 세라믹 소체(110)를 완성한다.
Subsequently, the laminate is cut into chips corresponding to one capacitor and chipped, and then fired at a high temperature to complete the ceramic element 110.

이후, 세라믹 소체(110)의 정 방향의 측면을 통해 요홈을 덮도록 전도성 물질을 제공하여 제1 및 제2 외부전극(121, 122)을 형성한다.Thereafter, the conductive material is provided to cover the groove through the side surface in the forward direction of the ceramic element 110 to form the first and second external electrodes 121 and 122.

즉, 제1 및 제2 외부전극(121, 122)은 요홈을 통해 제1 및 제2 내부전극(131, 132)과 각각 전기적으로 연결될 수 있다.That is, the first and second external electrodes 121 and 122 may be electrically connected to the first and second internal electrodes 131 and 132 through grooves, respectively.

이때, 제1 및 제2 외부전극(121, 122)의 표면에 필요시 니켈 또는 주석 등으로 도금 처리를 할 수 있다.
At this time, the surface of the first and second external electrodes 121 and 122 may be plated with nickel or tin if necessary.

하기에 본 발명의 구체적인 실시 예와 그것들에 대한 비교 예를 예로 들어 상세히 설명한다.Hereinafter, specific examples of the present invention and comparative examples thereof will be described in detail.

제1 및 제2 내부전극(131, 132)의 제2 요홈(133)의 폭을 m2라 하고, 제1 및 제2 내부전극(131, 132)과 유전체층(111)의 선단 사이의 거리를 m1이라 하며, 제1 및 제2 내부전극(131, 132)의 폭을 c라 하고, 제1 및 제2 내부전극(131, 132)의 길이를 d라 하며, 제1 및 제2 내부전극(131, 132)의 제2 요홈(133)을 통해 내부로 노출된 부분의 폭을 b라 하고, 제1 및 제2 내부전극(131, 132)의 전체 폭(c)에서 b를 제외한 부분의 폭을 a라 하며, 아래 표 1과 도 10 및 도 11과 같이 적층 세라믹 커패시터의 접촉성 불량 및 용량 불량을 평가하였다.The width of the second groove 133 of the first and second internal electrodes 131 and 132 is m2, and the distance between the first and second internal electrodes 131 and 132 and the tip of the dielectric layer 111 is m1. The width of the first and second internal electrodes 131 and 132 is referred to as c, the length of the first and second internal electrodes 131 and 132 is referred to as d, and the first and second internal electrodes 131 are referred to as d. B is the width of the portion exposed to the inside through the second groove 133 of 132, and the width of the portion of the first and second internal electrodes 131 and 132 except for b is the width of the entire width c. It is referred to as a, and the poor contactability and the poor capacity of the multilayer ceramic capacitor as shown in Table 1 and Figures 10 and 11 below.

표 1에서는 제1 및 제2 내부전극(131, 132)과 유전체층(111)의 선단 사이의 거리(m1)을 1.0 ㎛로 설정하고, 제1 및 제2 내부전극(131, 132)의 폭(c)를 22 ㎛로 설정하며, a와 b 및 m2의 길이를 다양하게 변경한 후, 제1 또는 제2 내부전극(13, 132)과 제1 또는 제2 외부전극(121, 122)의 전기적 연결이 끊어지거나 IR이 저하되어 용량 불량이 발생하는 개수를 확인하였다.
In Table 1, the distance m1 between the first and second internal electrodes 131 and 132 and the tip of the dielectric layer 111 is set to 1.0 μm, and the widths of the first and second internal electrodes 131 and 132 are determined. c) is set to 22 μm, and after varying the lengths of a, b, and m 2, the electrical power of the first or second internal electrodes 13 and 132 and the first or second external electrodes 121 and 122 is changed. We checked the number of capacity failures due to disconnection or IR degradation.

Figure pat00001
Figure pat00001

<제1 요홈의 길이와 폭에 따른 적층 세라믹 커패시터의 접촉성 및 용량 불량 비교>
<Comparison of Contact and Capacity Defects of Multilayer Ceramic Capacitors According to Length and Width of First Recess>

표 1을 참조하면, 샘플 1 내지 샘플 5는 비교 예로서 b/c가 20% 정도인 것을 나타낸다.Referring to Table 1, Samples 1 to 5 show that b / c is about 20% as a comparative example.

이 경우, 도 10에 도시된 바와 같이 내부전극의 노출되는 면적이 너무 작아 외부전극과의 연결이 끊어지며 용량 불량이 발생하는 제품이 다수 발견됨을 알 수 있다. 즉, b/c가 20% 미만인 경우 평균 2.4 % 정도의 불량이 발생함을 알 수 있다.In this case, as shown in FIG. 10, the exposed area of the internal electrode is too small to be disconnected from the external electrode, and it can be seen that a large number of products having a capacity failure are found. That is, when b / c is less than 20%, it can be seen that an average of about 2.4% of defects occur.

또한, 샘플 10, 15, 20, 25, 30, 35, 40, 45 및 50은 비교 예로서 m2/d가 30% 정도인 것을 나타낸다.In addition, samples 10, 15, 20, 25, 30, 35, 40, 45, and 50 show that m2 / d is about 30% as a comparative example.

이 경우, 도 11에 도시된 바와 같이 접촉성 불량의 경우는 발견되지 않았으나, 내부전극의 면적이 너무 작아져서 용량 불량이 발생하는 제품이 다수 발견됨을 알 수 있다. 즉, m2/d가 30%를 초과하는 경우 평균 10.5 % 정도의 불량이 발생함을 알 수 있다.
In this case, as shown in FIG. 11, no contact failure was found, but it can be seen that a large number of products in which capacity failure occurs because the area of the internal electrode is too small. That is, when m2 / d exceeds 30%, it can be seen that an average of about 10.5% of defects occur.

한편, 본 실시 형태에서 제1 요홈(112) 및 제2 요홈(133)은 도 7에 나타난 바와 같이 수평 단면이 사각형이 되도록 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.Meanwhile, in the present embodiment, the first groove 112 and the second groove 133 may be formed to have a horizontal cross section as shown in FIG. 7, but the present invention is not limited thereto.

예를 들어, 도 8에서와 같이 제1 요홈(112') 및 제2 요홈(133')은 수평 단면이 삼각형이 되도록 형성하거나, 도 9에서와 같이 제1 요홈(112") 및 제2 요홈(133")은 수평 단면이 반구형이 되도록 형성할 수 있다.
For example, as shown in FIG. 8, the first groove 112 ′ and the second groove 133 ′ are formed so that the horizontal cross section is triangular, or as shown in FIG. 9, the first groove 112 ″ and the second groove 133 ′. 133 "may be formed so that the horizontal cross section is hemispherical.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.The present invention is not limited to the above-described embodiment and the accompanying drawings, but is intended to be limited by the appended claims.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

110 ; 세라믹 소체 111 ; 유전체층
112, 112',112" ; 제1 요홈
121, 122 ; 제1 및 제2 외부전극 131, 132 ; 제1 및 제2 내부전극
133, 133', 133" ; 제2 요홈110; A ceramic body 111; Dielectric layer
112, 112 ', 112 "; first groove
121, 122; First and second external electrodes 131 and 132; First and second internal electrodes
133, 133 ', 133 "; second groove

Claims (6)

양 측면에 제1 요홈을 갖는 복수의 유전체층이 적층된 세라믹 소체; 및
상기 세라믹 소체 내에서 상기 복수의 유전체층의 적어도 일면에 형성되며, 일측 단부를 외부로 노출시키기 위해 상기 제1 요홈과 대응하는 위치에 제2 요홈을 좌우로 번갈아 하나씩 갖는 제1 및 제2 내부전극; 을 포함하는 적층 세라믹 전자부품.
A ceramic body in which a plurality of dielectric layers having first grooves on both sides thereof are stacked; And
First and second internal electrodes formed on at least one surface of the plurality of dielectric layers in the ceramic element, and alternately having one or more second grooves left and right at positions corresponding to the first grooves to expose one end portion to the outside; And a second electrode.
제1항에 있어서,
상기 제1 및 제2 내부전극의 제2 요홈의 폭을 m2라 하고, 제1 및 제2 내부전극과 유전체층의 선단 사이의 거리를 m1이라 하며, 제1 및 제2 내부전극의 폭을 c라 하고, 제1 및 제2 내부전극의 길이를 d라 하며, 제1 및 제2 내부전극의 제2 요홈을 통해 내부로 노출된 부분의 폭을 b라 하고, 제1 및 제2 내부전극의 전체 폭(c)에서 b를 제외한 부분의 폭을 a라 할 때,
1 ㎛ ≤ m1, 5 ≤ m2/d(%) ≤ 30, 10 ≤ a/c(%)≤ 40, 25 ≤ b/c(%) ≤ 80인 것을 특징으로 하는 적층 세라믹 전자부품.
The method of claim 1,
The width of the second groove of the first and second internal electrodes is m2, the distance between the first and second internal electrodes and the tip of the dielectric layer is m1, and the width of the first and second internal electrodes is c. The length of the first and second internal electrodes is referred to as d, and the width of the portion exposed inward through the second recesses of the first and second internal electrodes is referred to as b. When the width of the portion of the width c except for b is a,
A multilayer ceramic electronic component comprising 1 μm ≦ m1, 5 ≦ m2 / d (%) ≦ 30, 10 ≦ a / c (%) ≦ 40, 25 ≦ b / c (%) ≦ 80.
제1항에 있어서,
상기 제2 요홈의 길이가 적어도 1 ㎛ 이상인 것을 특징으로 하는 적층 세라믹 전자부품.
The method of claim 1,
The multilayer ceramic electronic component of claim 2, wherein the length of the second recess is at least 1 µm or more.
제1항에 있어서,
상기 유전체층과 상기 제1 또는 제2 내부전극 간의 마진이 적어도 1 ㎛ 이상인 것을 특징으로 하는 적층 세라믹 전자부품.
The method of claim 1,
The multilayer ceramic component of claim 1, wherein a margin between the dielectric layer and the first or second internal electrode is at least 1 μm.
제1항에 있어서,
상기 세라믹 소체의 일면에 형성되며, 상기 제2 요홈을 통해 상기 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
The method of claim 1,
The multilayer ceramic electronic component of claim 1, further comprising first and second external electrodes formed on one surface of the ceramic element and electrically connected to the first and second internal electrodes through the second recess, respectively.
제1항에 있어서,
상기 제1 요홈 및 제2 요홈은 수평 단면이 사각형, 삼각형 또는 반구형 중 하나인 것을 특징으로 하는 적층 세라믹 전자부품.The method of claim 1,
The first recess and the second recess is a multilayer ceramic electronic component, characterized in that the horizontal cross section of one of the square, triangle or hemispherical.
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