KR20130037065A - 반도체 장치 - Google Patents

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KR20130037065A
KR20130037065A KR1020110101390A KR20110101390A KR20130037065A KR 20130037065 A KR20130037065 A KR 20130037065A KR 1020110101390 A KR1020110101390 A KR 1020110101390A KR 20110101390 A KR20110101390 A KR 20110101390A KR 20130037065 A KR20130037065 A KR 20130037065A
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Abstract

반도체 장치는 전압 출력 노드의 초기 전압을 제1 레벨과 제2 레벨로 순차적으로 상승시키도록 구성되는 전압 설정 회로와, 전압 출력 노드의 초기 전압이 동작 허용 레벨보다 높아질 때 전압 출력 노드의 전압을 목표 레벨까지 상승시키기 위하여 펌핑 전압을 공급하도록 구성된 전압 공급 회로, 및 출력 노드의 전압에 응답하여 동작 전압을 전달하도록 구성되는 스위칭 소자를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 특히 고전압을 이용하는 반도체 장치에 관한 것이다.
반도체 장치가 동작하기 위하여 외부 전원으로부터 외부 전압이 반도체 장치로 공급되고, 반도체 장치는 외부 전원을 이용하여 내부에서 사용하기 위한 내부 전원을 생성한다. 반도체 장치의 소비 전력을 낮추기 위하여 외부 전원이 점점 낮아지고 있지만, 반도체 장치 내에서는 외부 전압보다 더 높은 내부 전압이 필요한 경우가 발생한다. 예를 들어, NAND 플래시 메모리 장치에서 메모리 셀에 데이터를 저장하기 위한 프로그램 동작을 실시할 때 20V 정도의 고전압이 필요하다. 따라서, 반도체 장치에서는 고전압을 생성하기 위한 고전압 공급 회로가 필요하다. 이러한 고전압 공급 회로는 외부 전압을 상승시키는 펌핑 회로로 구현할 수 있다. 한편, 고전압은 스위칭 소자들을 통해 선택적으로 메모리 셀들에 공급된다. 이때, 메모리 셀들로 인가되는 고전압이 스위칭 소자들의 문턱전압만큼 낮아지기 때문에, 메모리 셀들로 목표 레벨의 고전압이 전달되지 않는다.
본 발명의 실시예는 고전압을 안정적으로 공급 및 전달할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 전압 출력 노드를 프리차지하도록 구성된 프리차지 회로와, 전압 출력 노드가 프리차지된 후, 전압 출력 노드의 전압을 정해진 레벨만큼 부스팅시키도록 구성된 부스팅 회로, 및 전압 출력 노드의 전압을 목표 레벨까지 상승시키기 위하여 펌핑 전압을 공급하도록 구성된 전압 공급 회로를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 전압 출력 노드의 초기 전압을 제1 레벨과 제2 레벨로 순차적으로 상승시키도록 구성되는 전압 설정 회로와, 전압 출력 노드의 초기 전압이 동작 허용 레벨보다 높아질 때 전압 출력 노드의 전압을 목표 레벨까지 상승시키기 위하여 펌핑 전압을 공급하도록 구성된 전압 공급 회로, 및 출력 노드의 전압에 응답하여 동작 전압을 전달하도록 구성되는 스위칭 소자를 포함한다.
본 발명의 실시예는 고전압을 안정적으로 공급 및 전달할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 파형도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 파형도이다.
도 5는 본 발명의 반도체 장치가 NAND 플래시 메모리 장치에 적용되는 경우를 설명하기 위한 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 1을 참조하면, 반도체 장치는 프리차지 회로(110) 및 전압 공급 회로(120)를 포함한다. 그리고, 인에이블 신호(EN)를 이용하여 반전된 인에이블 신호(ENb)를 출력하기 위한 인버터(INV101), 전압 공급 회로(120)로부터 공급되는 전압에 따라 동작 전압을 전달하기 위한 스위칭 소자(HVS)를 더 포함할 수 있다.
프리차지 회로(110)는 전압 출력 노드(Nvout)를 프리차지하도록 구성된다. 구체적으로 설명하면, 프리차지 회로(110)는 반전된 인에이블 신호(ENb)에 응답하여 전압 출력 노드(Nvout)를 프리차지하기 위하여, 반전된 인에이블 신호(ENb)를 반전시키기 위한 인버터(INV102) 및 인버터(INV102)의 출력 전압에 응답하여 상기 전압 출력 노드(Nvout)를 프리차지하도록 구성된 다이오드(HVN)를 포함한다. 다이오드(HVN)는 인버터(INV102)의 출력 전압이 인가되는 드레인과 게이트가 연결되고 소스가 전압 출력 노드(Nvout)와 연결되는 NMOS 트랜지스터로 구현될 수 있으며, 고전압 NMOS 트랜지스터 구현되는 것이 바람직하다.
프리차지 회로(110)는 인에이블 신호(EN)가 활성화될 때 인버터(INV102)에서 출력되는 전원 전압에서 다이오드(HVN)의 문턱전압만큼 낮은 레벨로 전압 출력 노드(Nvout)를 프리차지 한다. 따라서, 프리차지 회로(110)에 의해 전압 출력 노드(Nvout)가 프리차지되는 레벨은 전압 전압의 레벨에 따라 달라지며, 바람직하게는 전원전압의 레벨에 비례한다.
전압 공급 회로(120)는 전압 출력 노드(Nvout)의 전압을 목표 레벨까지 상승시키기 위하여 펌핑 전압(VPP)을 전압 출력 노드(Nvout)로 공급하도록 구성된다. 이를 위해, 전압 공급 회로(120)는 2개의 트랜지스터들(DHVN, HVP)을 포함할 수 있다. 제1 트랜지스터(DHVN)는 펌핑 전압(VPP)이 입력되는 단자와 제1 노드(Nvx) 사이에 연결되고 게이트가 전압 출력 노드(Nvout)와 연결되며, 디플리션 NMOS 트랜지스터로 구현되는 것이 바람직하다. 제2 트랜지스터(HVP)는 제1 노드(Nvx)와 전압 출력 노드(Nvout) 사이에 연결되고 인에이블 신호(EN)가 게이트로 인가되며, 고전압 PMOS 트랜지스터로 구현되는 것이 바람직하다.
전압 공급 회로(120)는 프리차지 회로(110)에 의해 프리차지되는 전압 출력 노드(Nvout)의 초기 전압이 동작 허용 레벨보다 높아질 때 전압 출력 노드(Nvout)의 전압을 목표 레벨까지 상승시키기 위하여 펌핑 전압(VPP)을 전압 출력 노드(Nvout)로 공급하도록 구성된다.
전압 출력 노드(Nvout)의 전압은 스위칭 소자(HVS)의 구동 신호(BSEL[i])로 사용될 수 있다.
상기에서 설명한 반도체 장치(INV101, 110, 120)는 NAND 플래시 메모리 장치에서 사용되는 로우 디코더의 일부가 될 수 있다. 이 경우, 스위칭 소자(HVS)는 글로벌 라인(GWL)(또는 글로벌 워드라인)과 로컬 라인(LWL)(또는 로컬 워드라인)을 연결하여 메모리 블록에 포함된 메모리 셀이나 셀렉트 트랜지스터로 동작 전압을 전달하는 스위칭 회로의 일부가 될 수 있다. 이때, 인에이블 신호(EN)는 다수의 메모리 블록들 중 하나의 메모리 블록을 선택하기 위하여 디코딩된 로우 어드레스 신호가 될 수 있고, 전압 출력 노드(Nvout)의 전압은 블록 선택 신호(BSEL[i])로 사용될 수 있다.
상기에서 설명한 반도체 장치의 동작을 설명하면 다음과 같다.
다이오드(HVN)의 문턱전압(Vth1)은 0.7V, 제1 트랜지스터(DHVN)의 문턱전압(Vth2)은 -2V, 제2 트랜지스터(HVP)의 문턱전압(Vth3)은 -3V, 펌핑 전압(VPP)은 10V라고 가정하기로 한다.
인에이블 신호(EN)가 활성화되면, 프리차지 회로(110)에 의해 전압 출력 노드(Nvout)의 프리차지 전압은 Vcc-Vth1이 된다. 한편, 노드(Nvx)의 전압은 VPP-Vth2까지 상승할 수 있다. 노드(Nvx)의 전압이 제2 트랜지스터(HVP)를 턴온시킬 수 있는 레벨까지 상승하면, 제1 및 제2 트랜지스터들(DHVN, HVP)이 모두 턴온되면서 전압 출력 노드(Nvout)의 전압이 펌핑 전압(VPP)까지 상승할 수 있다.
이 때, 제2 트랜지스터(HVP)가 턴온되기 위해서는 Vsg(소스 to 게이트 전압)+Vth3가 0V보다 커야 한다. 이 조건을 만족해야 전압 출력 노드(Nvout)의 전압이 펌핑 전압(VPP) 이상으로 상승하여 스위칭 소자(HVS)로 인가되고, 스위칭 소자(HVS)는 고전압을 전압 강하없이 전달할 수 있게 된다.
스위칭 소자(HVS)를 턴오프시키는 동작의 경우에는, 인에이블 신호(EN)가 로우 레벨로 비활성화되고 반전된 인에이블 신호(ENb)가 하이레벨이 된다. 또한, 펌핑 전압(VPP)을 낮춤으로써 펌핑 전압(VPP)이 인가되는 단자와 전압 출력 노드(Nvout) 사이의 패스가 차단된다. 한편, 반전된 인에이블 신호(ENb)에 응답하여 동작하는 NMOS 트랜지스터를 전압 출력 노드(Nvout)와 접지 단자 사이에 설치하여 전압 출력 노드(Nvout)를 디스차지시켜 줌으로써, 전압 출력 노드(Nvout)는 완전하게 접지 전압 레벨까지 낮아지고 스위칭 소자(HVS)는 턴오프 상태가 된다.
상기에서 설정한 전압 조건을 적용하여 보다 구체적으로 예를 들어 설명하면 다음과 같다.
우선, 인에이블 신호(EN)가 활성화될 때, 인에이블 신호(EN)의 레벨이 전원전압 레벨에 해당하는 2V가 되고 반전된 인에이블 신호(ENb)의 레벨이 0V가 되는 경우를 설명하기로 한다.
이 경우, 전압 출력 노드(Nvout)는 Vcc-Vth1(HVN의 문턱전압)에 해당하는 1.3V까지 프리차지된다. 그리고, 노드(Nvx)는 전압 출력 노드(Nvout)의 전압-Vth2(DHVN의 문턱전압)에 해당하는 3.3V가 된다. 이때, Vsg+Vth3(HVP의 문턱전압)이 0V보다 높은 0.3V가 되기 때문에 제2 트랜지스터(HVP)가 턴온된다. 따라서, 전압 출력 노드(Nvout)의 전압이 노드(Nvx)만큼 높아지고, 전압 출력 노드(Nvout)의 전압이 다시 노드(Nvx)의 전압을 상승시키는 포지티브 피드백 동작이 진행되면서 전압 출력 노드(Nvout)의 전압이 펌핑 전압(VPP)까지 상승하게 된다.
상기의 동작을 통해 전압 출력 노드(Nvout)에는 충분히 높은 전압이 공급되고, 스위칭 소자(HVS)는 높은 레벨의 동작 전압을 안정적으로 전압 강하없이 전달할 수 있다.
하지만, 소비 전력을 낮추기 위하여 보다 낮은 레벨의 전원 전압이 상기에서 설명한 본 발명의 반도체 장치로 공급되는 경우, 전압 출력 노드(Nvout)로 높은 전압이 공급되지 않는 경우가 발생될 수 있다. 이를 구체적으로 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 파형도이다. 상기에서 설정한 다이오드(HVN)와 트랜지스터들(DHVN, HVP)의 문턱전압들은 동일하게 적용되고, 전원전압(Vcc)이 2V에서 1.5V로 낮아지는 경우를 설명하기로 한다.
도 1 및 도 2를 참조하면, 전압 출력 노드(Nvout)는 Vcc-Vth1(HVN의 문턱전압)에 해당하는 0.8V까지 프리차지된다. 그리고, 노드(Nvx)는 전압 출력 노드(Nvout)의 전압-Vth2(DHVN의 문턱전압)에 해당하는 2.8V가 된다. 이때, Vsg+Vth3(HVP의 문턱전압)이 0V보다 낮은 -0.2V가 되기 때문에 제2 트랜지스터(HVP)가 턴오프된다. 따라서, 펌핑 전압(VPP)이 전압 출력 노드(Nvout)로 공급되지 못하고 포지티브 피드백 루프가 형성되지 못하기 때문에, 전압 출력 노드(Nvout)의 전압은 프리차지 회로(110)에 의해 프리차된 레벨에 해당하는 0.8V를 유지하게 된다. 이로 인해, 스위칭 소자(HVS)가 정상적으로 동작하지 못하게 된다.
이하에서는, 전원 전압의 레벨이 낮아지더라도 정상적으로 동작할 수 있는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기로 한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 3을 참조하면, 반도체 장치는 프리차지 회로(310), 부스팅 회로(330) 및 전압 공급 회로(320)를 포함한다. 그리고, 인에이블 신호(EN)를 이용하여 반전된 인에이블 신호(ENb)를 출력하기 위한 인버터(INV101), 전압 공급 회로(120)로부터 공급되는 전압에 따라 동작 전압을 전달하기 위한 스위칭 소자(HVS)를 더 포함할 수 있다.
상기에서, 프리차지 회로(310) 및 부스팅 회로(330)는 전압 출력 노드(Nvout)을 제1 레벨로 프리차지하고 제2 레벨로 부스팅시키도록 구성되는 전압 설정 회로로 정의될 수 있다. 그리고, 전압 공급 회로(320)는 전압 출력 노드(Nvout)의 초기 전압이 동작 허용 레벨보다 높아질 때 전압 출력 노드(Nvout)의 전압을 목표 레벨까지 상승시키기 위하여 펌핑 전압(VPP)을 전압 출력 노드(Nvout)로 공급하도록 구성된다.
상기에서 프리차지 회로(310)와 전압 공급 회로(320)는 도 1에서 설명한 프리차지 회로(110)와 전압 공급 회로(320)와 동일하므로 구체적인 설명은 생략하기로 한다.
한편, 프리차지 회로(310)가 전압 출력 노드(Nvout)를 제1 레벨까지 프리차지시킨 후 일정 시간이 경과하면, 부스팅 회로(330)는 부스팅 동작을 통해 전압 출력 노드(Nvout)의 전압을 제1 레벨에서 제2 레벨까지 상승시킨다.
이러한 부스팅 회로(330)는 지연 회로(335)와 커패시터(CAP)를 포함한다. 지연 회로(335)는 인에이블 신호(EN)를 정해진 시간동안 지연시키도록 구성된다. 구체적으로, 지연 회로(335)는 인에이블 신호(EN)가 하이 레벨로 활성화되면 정해진 시간이 경과한 후 하이 레벨로 활성화된 인에이블 신호(EN)를 커패시터(CAP)로 출력한다. 커패시터(CAP)는 지연 회로(335)의 출력 단자와 전압 출력 노드(Nvout) 사이에 접속되고, 지연 회로(355)에 의해 지연된 인에이블 신호(EN)에 응답하여 전압 출력 노드(Nvout)를 부스팅시킨다.
부스팅 회로(330)는 인에이블 신호(EN)가 활성화될 때 로우 레벨에서 하이 레벨로 상승하는 인에이블 신호(EN)의 활성화 레벨만큼 전압 출력 노드(Nvout)의 전압를 부스팅시킬 수 있다. 이때, 로우 레벨에서 하이 레벨로 상승하는 인에이블 신호(EN)의 활성화 레벨은 전원 전압이 레벨에 대응하므로, 부스팅 회로(330)는 전원 전압만큼 전압 출력 노드(Nvout)를 부스팅시킬 수 있다.
한편, 전압 출력 노드(Nvout)의 전압이 충분이 높아져야 전압 공급 회로(320)에 포함된 트랜지스터들(DHVN, HVP)에 의해 포지티브 피드백 루프가 형성되기 때문에, 전압 공급 회로(320)는 전압 출력 노드(Nvout)의 전압이 동작 허용 레벨보다 높아지면 전압 출력 노드(Nvout)의 전압을 목표 레벨까지 상승시킨다.
즉, 전압 출력 노드(Nvout)가 프리차지 회로(310)에 의해 전압 공급 회로(320)의 동작 허용 레벨보다 높은 레벨까지 프리차지되면, 전압 출력 노드(Nvout)의 전압이 부스팅 회로(330)에 의해 제2 레벨까지 부스팅되기 전에 트랜지스터들(DHVN, HVP)에 의해 포지티브 피드백 루프가 형성되고 전압 공급 회로(320)는 전압 출력 노드(Nvout)의 전압을 목표 레벨까지 상승시키기 위한 동작을 시작한다.
하지만, 전압 출력 노드(Nvout)의 전압이 프리차지 회로(310)에 의해 전압 공급 회로(320)의 동작 허용 레벨보다 낮은 레벨까지 프리차지되면, 전압 출력 노드(Nvout)의 전압이 부스팅 회로(330)에 의해 동작 허용 레벨보다 높은 제2 레벨까지 부스팅된 후에 트랜지스터들(DHVN, HVP)에 의해 포지티브 피드백 루프가 형성되고 전압 공급 회로(320)가 전압 출력 노드(Nvout)의 전압을 목표 레벨까지 상승시키기 위한 동작을 시작한다.
도 3에서 설명한 반도체 장치의 동작을 설명하기로 한다. 다이오드(HVN)와 트랜지스터들(DHVN, HVP)의 문턱전압들과 전원전압(Vcc)은 도 2에서 설명한 조건을 적용한 경우를 설명하기로 한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 파형도이다.
도 3 및 도 4를 참조하면, 전압 출력 노드(Nvout)는 Vcc-Vth1(HVN의 문턱전압)에 해당하는 0.8V까지 프리차지된다. 그리고, 노드(Nvx)는 전압 출력 노드(Nvout)의 전압-Vth2(DHVN의 문턱전압)에 해당하는 2.8V가 된다. 이때, Vsg+Vth3(HVP의 문턱전압)이 0V보다 낮은 -0.2V가 되기 때문에 제2 트랜지스터(HVP)가 턴오프된다. 따라서, 포지티브 피드백 루프가 형성되지 못하고 펌핑 전압(VPP)이 전압 출력 노드(Nvout)로 공급되지 못하기 때문에, 전압 출력 노드(Nvout)의 전압은 프리차지 회로(110)에 의해 프리차된 레벨에 해당하는 0.8V를 유지하게 된다.
인에이블 신호(EN)가 활성화되고 일정 시간이 경과한 후 부스팅 회로(330)가 전압 출력 노드(Nvout)의 전압을 부스팅시킨다. 이때, 커패시터(CAP)의 커플링 비가 0.5인 경우, 전압 출력 노드(Nvout)의 전압은 부스팅 회로(330)의 부스팅 동작에 의해 0.5 X VCC만큼 상승한다. 즉, 전압 출력 노드(Nvout)의 전압은 0.8V에서 1.55V까지 상승한다. 이상적인 경우, 커플링 비는 1이 되고, 전압 출력 노드(Nvout)의 전압은 전원전압만큼 상승할 수도 있다.
그리고, 노드(Nvx)는 전압 출력 노드(Nvout)의 전압-Vth2(DHVN의 문턱전압)에 해당하는 3.55V가 된다. 이때, Vsg+Vth3(HVP의 문턱전압)이 0V보다 높은 0.55V가 되기 때문에 제2 트랜지스터(HVP)가 턴온된다. 따라서, 전압 출력 노드(Nvout)의 전압이 노드(Nvx)만큼 높아지고, 전압 출력 노드(Nvout)의 전압이 다시 노드(Nvx)의 전압을 상승시키는 포지티브 피드백 동작이 진행되면서 전압 출력 노드(Nvout)의 전압이 목표 레벨까지 상승하게 된다.
다만, 전원전압(Vcc)이 높게 인가되는 경우에는 부스팅 회로(330)가 전압 출력 노드(Nvout)의 전압을 부스팅시키기 전에 트랜지스터들(DHVN, HVP)에 의해 포지티브 피드백 루프가 형성되고 전압 공급 회로(320)는 전압 출력 노드(Nvout)의 전압을 목표 레벨까지 상승시키기 위한 동작을 시작할 수 있다.
상기의 동작을 통해 전압 출력 노드(Nvout)에는 전원전압(Vcc)이 낮아지더라도 충분히 높은 전압이 공급되고, 스위칭 소자(HVS)는 높은 레벨의 동작 전압을 안정적으로 전압 강하없이 전달할 수 있다.
즉, 전원 전압이 변하더라도 회로 설계나 제조 공정의 변경 없이 충분히 높은 전압을 전압 출력 노드(Nvout)로 안정적으로 공급하고, 스위칭 소자(HVS)는 정상적으로 동작 전압을 전달할 수 있다.
상기에서 설명한 반도체 장치에 의해, 전원 전압이 낮은 레벨로 인가되더라도 사이즈가 큰 펌핑 회로를 추가하지 않고 최소한의 반도체 소자만을 추가함으로써 면적 증가와 전류 소비를 최소화하면서 고전압을 전달하는 동작이 가능해진다. 반도체 칩 내에 구비되는 다른 펌프 회로를 사용하는 경우에도 레벨 쉬프터나 고전압 트랜지스터가 추가로 필요하기 때문에, 부스팅 회로가 추가되는 경우와 비교해보면 면적 증가의 차이가 거의 없고, 오히려 회로를 단순화하고 전류 소비를 줄일 수 있는 장점이 있다.
도 5는 본 발명의 반도체 장치가 NAND 플래시 메모리 장치에 적용되는 경우를 설명하기 위한 회로도이다.
도 5를 참조하면, 플래시 메모리 장치는 다수의 메모리 블록들(510MB; 편의상 하나만 도시됨)을 포함하는 메모리 어레이(510) 및 전압 공급 회로(530~550)를 포함한다. 전압 공급 회로는 전압 발생 회로(530), 로우 디코더(540) 및 스위칭 회로(550)를 포함한다.
메모리 블록(510MB)은 비트 라인들(BL0~BLk)과 공통 소스 라인(CSL) 사이에 연결된 메모리 스트링들(ST)을 포함한다. 메모리 스트링(ST)의 메모리 셀들(C0~Cn)의 게이트들은 워드 라인들(WL0~WLn)에 각각 연결된다. 메모리 스트링들(ST)을 각각 비트 라인들(BL0~BLk)에 연결시키는 드레인 셀렉트 트랜지스터(DST)의 게이트들은 드레인 셀렉트 라인(SSL)에 연결된다. 메모리 스트링들(ST)을 공통 소스 라인(CSL)에 연결시키는 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결된다. 동일한 워드라인(예, WL0)에 연결된 메모리 셀들은 페이지(PAGE) 단위로 구분될 수 있다.
전압 발생 회로(530)는 메모리 셀들의 동작에 필요한 전압들을 글로벌 라인들(GDSL, GWL0~GWLn, GSSL, GCSL)로 출력한다.
로우 디코더(540)는 어드레스 신호에 응답하여 다수의 메모리 블록들 중 하나의 메모리 블록(110MB)을 선택하기 위한 블록 선택 신호(BSEL[i])를 출력한다.
스위칭 회로(550)는 글로벌 라인들(GDSL, GWL0~GWLn, GSSL, GCSL)과 메모리 블록(110MN)의 로컬 라인들(DSL, WL0~WLn, SSL, CSL) 사이에 각각 연결되고 블록 선택 신호(BSEL[i])에 의해 동작하는 스위칭 소자들(HVS)을 포함한다. 블록 선택 신호(BSEL[i])가 활성화되면 스위칭 소자들(HVS)은 글로벌 라인들(GDSL, GWL0~GWLn, GSSL, GCSL)과 메모리 블록(110MN)의 로컬 라인들(DSL, WL0~WLn, SSL, CSL)을 연결하여 전압 발생 회로(530)로부터 출력되는 동작 전압들을 메모리 블록(110MB)로 전달한다.
도 1에서 설명한 인버터(INV101), 프리차지 회로(110) 및 전압 공급 회로(120)가 로우 디코더(540)의 일부가 될 수 있으며, 스위칭 소자(HVS)가 스위칭 회로(550)의 스위칭 소자(HVS)가 될 수 있다. 또한, 도 3에서 설명한 인버터(INV301), 전압 설정 회로(310, 330) 및 전압 공급 회로(320)가 로우 디코더(540)의 일부가 될 수 있으며, 스위칭 소자(HVS)가 스위칭 회로(550)의 스위칭 소자(HVS)가 될 수 있다.
즉, 본 발명의 반도체 장치를 플래시 메모리 장치에 적용하면 전원전압의 레벨이 변경되더라도 동작 전압들이 메모리 블록에 안정적으로 전달될 수 있다.
110, 310 : 프리차지 회로 120, 320 : 고전압 공급 회로
330 : 부스팅 회로 335 : 지연 회로
510 : 메모리 어레이 510MB : 메모리 블록
PAGE : 페이지 ST : 스트링
530 : 전압 발생 회로 540 : 로우 디코더
550 : 스위칭 회로

Claims (19)

  1. 전압 출력 노드를 프리차지하도록 구성된 프리차지 회로;
    상기 전압 출력 노드가 프리차지된 후, 상기 전압 출력 노드의 전압을 정해진 레벨만큼 부스팅시키도록 구성된 부스팅 회로; 및
    상기 전압 출력 노드의 전압을 목표 레벨까지 상승시키기 위하여 펌핑 전압을 공급하도록 구성된 전압 공급 회로를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 프리차지 회로는 전원전압과 비례하게 상기 출력 노드를 프리차지하도록 구성되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 전압 공급 회로는 상기 전압 출력 노드의 전압이 동작 허용 레벨보다 높아지면 상기 전압 출력 노드의 전압을 상기 목표 레벨까지 상승시키도록 구성되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 전압 출력 노드가 상기 프리차지 회로에 의해 동작 허용 레벨보다 높은 레벨까지 프리차지되면, 상기 전압 출력 노드의 전압이 상기 부스팅 회로에 의해 부스팅되기 전에 상기 전압 공급 회로가 상기 전압 출력 노드의 전압을 상기 목표 레벨까지 상승시키기 위한 동작을 시작하도록 구성되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 전압 출력 노드가 상기 프리차지 회로에 의해 동작 허용 레벨보다 낮은 레벨까지 프리차지되면, 상기 전압 출력 노드의 전압이 상기 부스팅 회로에 의해 상기 동작 허용 레벨보다 높게 부스팅된 후에 상기 전압 공급 회로가 상기 전압 출력 노드의 전압을 상기 목표 레벨까지 상승시키기 위한 동작을 시작하도록 구성되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 프리차지 회로, 상기 부스팅 회로 및 상기 전압 공급 회로는 인에이블 신호에 응답하여 동작하도록 구성되는 반도체 장치
  7. 제 6 항에 있어서,
    상기 부스팅 회로는 상기 인에이블 신호가 활성화되고 정해진 시간이 경과한 후 상기 전압 출력 노드의 전압을 부스팅시키도록 구성된 반도체 장치.
  8. 제 6 항에 있어서,
    상기 부스팅 회로는 상기 인에이블 신호의 활성화 레벨만큼 상기 전압 출력 노드를 부스팅시키도록 구성되는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 부스팅 회로는 상기 전원 전압만큼 상기 전압 출력 노드를 부스팅시키도록 구성되는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 전압 출력 노드의 전압에 응답하여 동작 전압을 전달하도록 구성되는 스위칭 소자를 더 포함하는 반도체 장치.
  11. 전압 출력 노드의 초기 전압을 제1 레벨과 제2 레벨로 순차적으로 상승시키도록 구성되는 전압 설정 회로;
    상기 전압 출력 노드의 상기 초기 전압이 동작 허용 레벨보다 높아질 때 상기 전압 출력 노드의 전압을 목표 레벨까지 상승시키기 위하여 펌핑 전압을 공급하도록 구성된 전압 공급 회로; 및
    상기 출력 노드의 전압에 응답하여 동작 전압을 전달하도록 구성되는 스위칭 소자를 포함하는 반도체 장치.
  12. 제 11 항에 있어서, 상기 전압 설정 회로는,
    상기 전압 출력 노드를 상기 제1 레벨까지 프리차지하도록 구성된 프리차지 회로; 및
    상기 전압 출력 노드의 전압을 상기 제1 레벨보다 높은 상기 제2 레벨까지 부스팅시키도록 구성된 부스팅 회로를 포함하는 반도체 메모리 장치.
  13. 제 1 항 또는 제 12 항에 있어서, 상기 프리차지 회로는,
    반전된 인에이블 신호가 입력되는 제1 인버터; 및
    상기 제1 인버터의 출력 전압에 응답하여 상기 전압 출력 노드를 프리차지하도록 구성된 다이오드를 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 다이오드는 상기 제1 인버터의 출력 전압이 인가되는 드레인과 게이트가 연결되고 소스가 상기 전압 출력 노드와 연결되는 NMOS 트랜지스터로 구현되는 반도체 장치.
  15. 제 1 항 또는 제 12 항에 있어서, 상기 부스팅 회로는,
    인에이블 신호를 지연시키도록 구성된 지연 회로; 및
    상기 지연 회로의 출력 단자와 상기 전압 출력 노드 사이에 접속되고, 상기 지연 회로에 의해 지연된 인에이블 신호에 응답하여 상기 전압 출력 노드를 부스팅시키는 커패시터를 포함하는 반도체 장치.
  16. 제 1 항 또는 제 11 항에 있어서, 상기 전압 공급 회로는,
    상기 펌핑 전압이 입력되는 단자와 제1 노드 사이에 연결되고 게이트가 상기 전압 출력 노드와 연결되는 제1 트랜지스터; 및
    상기 제1 노드와 상기 전압 출력 노드 사이에 연결되고 인에이블 신호가 게이트로 인가되는 제2 트랜지스터를 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제1 트랜지스터는 디플리션 NMOS 트랜지스터인 반도체 장치.
  18. 제 16 항에 있어서,
    상기 제2 트랜지스터는 PMOS 트랜지스터인 반도체 장치.
  19. 제 13 항에 있어서,
    인에이블 신호가 입력되고 상기 반전된 인에이블 신호를 출력하도록 구성되는 제2 인버터를 더 포함하는 반도체 장치.
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