KR20130029455A - ＧａＮ계 반도체 디바이스의 제조방법 - Google Patents

ＧａＮ계 반도체 디바이스의 제조방법 Download PDF

Info

Publication number
KR20130029455A
KR20130029455A KR1020137005785A KR20137005785A KR20130029455A KR 20130029455 A KR20130029455 A KR 20130029455A KR 1020137005785 A KR1020137005785 A KR 1020137005785A KR 20137005785 A KR20137005785 A KR 20137005785A KR 20130029455 A KR20130029455 A KR 20130029455A
Authority
KR
South Korea
Prior art keywords
substrate
gan
layer
semiconductor layer
support substrate
Prior art date
Application number
KR1020137005785A
Other languages
English (en)
Inventor
히데키 마츠바라
구니아키 이시하라
Original Assignee
스미토모덴키고교가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미토모덴키고교가부시키가이샤 filed Critical 스미토모덴키고교가부시키가이샤
Publication of KR20130029455A publication Critical patent/KR20130029455A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 GaN계 반도체 디바이스(5)의 제조방법은, 이온 주입 분리법을 이용하여, GaN의 열팽창 계수에 대한 비가 0.8 이상 1.2 이하인 열팽창 계수를 갖는 지지 기판(10)과, 지지 기판(10)에 접합된 GaN층(21)을 포함하는 복합 기판(1)을 준비하는 공정과, 복합 기판(1)의 GaN층(21) 위에 1층 이상의 GaN계 반도체층(40)을 성장시키는 공정과, 복합 기판(1)의 지지 기판(10)을 용해 제거하는 공정을 포함한다. 이것에 의해, 특성이 우수한 GaN계 반도체 디바이스를 좋은 수율로 제조할 수 있는 GaN계 반도체 디바이스의 제조방법이 제공된다.

Description

ＧａＮ계 반도체 디바이스의 제조방법{MANUFACTURING METHOD FOR GaN SEMICONDUCTOR DEVICE}
본 발명은, 특성이 우수한 GaN계 반도체 디바이스를 좋은 수율로 제조할 수 있는 GaN계 반도체 디바이스의 제조방법에 관한 것이다.
GaN계 반도체 디바이스의 일반적인 제조방법으로서, 일본 특허 공표 2001-501778호 공보(특허문헌 1)(국제 공개 WO1998/014986호 공보에 대응) 및 O.B. Shchekin, et al., "High performance thin-film flip-chip InGaN-GaN light-emitting diodes", APPLIED PHYSICS LETTERS 89, 071109, (2006), pp 071109-1-071109-3(비특허문헌 1)은, 기초 기판인 사파이어 기판 위에 GaN계 반도체층을 에피텍셜 성장시켜, GaN계 반도체층을 전사 지지 기판에 전사 또는 실장 기판 위에 실장한 후에, GaN계 반도체층으로부터 사파이어 기판을 레이저 리프트 오프에 의해 제거하는 방법을 개시한다.
특허문헌 1: 일본 특허 공표 제2001-501778호 공보(WO1998/014986)
비특허문헌 1: O.B.Shchekin, et al., "High performance thin-film flip-chip InGaN-GaN light-emitting diodes", APPLIED PHYSICS LETTERS 89, 071109, (2006), pp 071109-1-071109-3
그러나, 상기의 일본 특허 공표 제2001-501778호 공보(특허문헌 1) 및 O.B.Shchekin, et al., "High performance thin-film flip-chip InGaN-GaN light-emitting diodes", APPLIED PHYSICS LETTERS 89, 071109, (2006), pp 071109-1-071109-3(비특허문헌 1)에 개시되어 있는 GaN계 반도체 디바이스의 제조방법에서는, 기초 기판인 사파이어 기판의 제거시에 레이저 리프트 오프를 이용하고 있기 때문에, GaN계 반도체층에 큰 손상을 끼치며, 사파이어 기판이 제거된 후의 GaN계 반도체층 표면의 모폴로지가 저하되기 때문에, 얻어지는 GaN계 반도체 디바이스의 특성이 저하되고 수율이 저하된다고 하는 문제점이 있었다.
본 발명은, 상기한 문제점을 해결하여, 특성이 우수한 GaN계 반도체 디바이스를 좋은 수율로 제조할 수 있는 GaN계 반도체 디바이스의 제조방법을 제공하는 것을 목적으로 한다.
본 발명은, 일 양태에 따르면, 이온 주입 분리법을 이용하여, GaN의 열팽창 계수에 대한 비가 0.8 이상 1.2 이하인 열팽창 계수를 갖는 지지 기판과 지지 기판에 접합된 GaN층을 포함하는 복합 기판을 준비하는 공정과, 복합 기판의 GaN층 위에 1층 이상의 GaN계 반도체층을 성장시키는 공정과, 복합 기판의 지지 기판을 용해 제거하는 공정을 포함하는 GaN계 반도체 디바이스의 제조방법이다.
본 발명에 따른 GaN계 반도체 디바이스의 제조방법에서는, GaN계 반도체층을 성장시키는 공정 후, 지지 기판을 용해 제거하는 공정 전에, GaN계 반도체층에 전사 지지 기판을 접합시키는 공정을 더 포함하고, 지지 기판을 용해 제거하는 공정 후에, 전사 지지 기판 및 GaN계 반도체층을 디바이스화 및 칩화하는 공정을 더 포함할 수 있다.
또한, 본 발명에 따른 반도체 디바이스의 제조방법에서는, GaN계 반도체층을 성장시키는 공정 후, 지지 기판을 용해 제거하는 공정 전에, 복합 기판 위에 성장시킨 GaN계 반도체층을 디바이스화 및 칩화하는 공정과, 디바이스화 및 칩화된 GaN계 반도체층을 실장 기판 위에 실장하는 공정을 더 포함할 수 있다.
또한, 본 발명에 따른 반도체 디바이스의 제조방법에서, 지지 기판은, 몰리브덴 및 산화 알루미늄-산화 규소의 복합 산화물로 이루어지는 군으로부터 선택되는 하나 이상을 포함할 수 있다.
본 발명에 의하면, 특성이 우수한 GaN계 반도체 디바이스를 좋은 수율로 제조할 수 있는 GaN계 반도체 디바이스의 제조방법을 제공할 수 있다.
도 1은 본 발명에 따른 GaN계 반도체 디바이스의 제조방법의 일례를 도시하는 개략 단면도이다.
도 2는 본 발명에 따른 GaN계 반도체 디바이스의 제조방법의 다른 예를 도시하는 개략 단면도이다.
도 3은 본 발명에 따른 GaN계 반도체 디바이스의 제조방법에서의 복합 기판의 준비 공정의 일례를 도시하는 개략 단면도이다.
도 4는 일반적인 GaN계 반도체 디바이스의 제조방법의 일례를 도시하는 개략 단면도이다.
도 5는 일반적인 GaN계 반도체 디바이스의 제조방법의 다른 예를 도시하는 개략 단면도이다.
[실시형태 1]
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태인 GaN계 반도체 디바이스의 제조방법은, 이온 주입 분리법을 이용하여, GaN의 열팽창 계수에 대한 비가 0.8 이상 1.2 이하인 열팽창 계수를 갖는 지지 기판(10)과 지지 기판(10)에 접합된 GaN(21)층을 포함하는 복합 기판(1)을 준비하는 공정[도 1의 (A) 및 도 2의 (A)]과, 복합 기판(1)의 GaN층(21) 위에 1층 이상의 GaN계 반도체층(40)을 성장시키는 공정[도 1의 (B) 및 도 2의 (B)]과, 복합 기판(1)의 지지 기판(10)을 용해 제거하는 공정[도 1의 (D) 및 도 2의 (E)]을 포함한다.
본 실시형태의 GaN계 반도체 디바이스의 제조방법에서는, GaN의 열팽창 계수에 대한 비가 0.8 이상 1.2 이하의 범위 내에 있는 대략 동일 또는 충분히 근사하는 열팽창 계수를 갖는 지지 기판(10)과 지지 기판(10)에 접합된 GaN(21)층을 포함하는 복합 기판(1)을 이용하고 있기 때문에, 복합 기판(1)의 GaN층(21) 위에, 휘어짐 및 크랙을 발생시키지 않고, 품질이 좋은 GaN계 반도체층(40)을 성장시킬 수 있다. 또한, GaN계 반도체층(40)을 성장시킨 후에, 복합 기판(1)의 지지 기판(10)을 용해 제거하기 때문에, GaN계 반도체층(40)에 끼치는 손상이 적고, 또한 지지 기판(10)이 제거된 GaN층(21) 표면의 모폴로지가 좋기 때문에, 특성이 우수한 반도체 디바이스가 좋은 수율로 얻어진다.
본 실시형태의 GaN계 반도체 디바이스의 제조방법은, 이하의 공정을 더 포함할 수 있다. 이하에, 보다 상세히 설명한다.
{실시형태 1A}
도 1을 참조하면, 실시형태 1에서 보다 구체적인 실시형태 1A는, 상기한 GaN계 반도체층(40)을 성장시키는 공정[도 1의 (B)] 후, 지지 기판(10)을 용해 제거하는 공정[도 1의 (D)] 전에, GaN계 반도체층(40)에 전사 지지 기판(50)을 접합시키는 공정[도 1의 (C)]을 더 포함하고, 지지 기판(10)을 용해 제거하는 공정[도 1의 (D)] 후에, 전사 지지 기판(50) 및 GaN계 반도체층(40)을 디바이스화 및 칩화하는 공정[도 1의 (E)]을 더 포함한다. 본 실시형태의 GaN계 반도체 디바이스의 제조방법에 의해, 특성이 우수한 종형(縱型)의 GaN계 반도체 디바이스가 좋은 수율로 얻어진다. 이하에, 각 공정을 상세히 설명한다.
(복합 기판의 준비 공정)
우선, 도 1의 (A)를 참조하면, 본 실시형태의 GaN계 반도체 디바이스의 제조방법은, 이온 주입 분리법을 이용하여, GaN의 열팽창 계수(6.0×10-6℃-1)에 대한 비가 0.8 이상 1.2 이하인 열팽창 계수를 갖는 지지 기판(10)과, 지지 기판(10)에 접합된 GaN층(21)을 포함하는 복합 기판(1)을 준비하는 공정을 포함한다.
여기서, 이온 주입 분리법이란, 특정한 이온을 반도체 기판 내에 주입하여, 열처리 등에 의해 상기 이온을 기화시키고, 이 때에 생기는 응력에 의해, 반도체 기판으로부터 박막의 반도체층을 분리하는 방법을 말한다.
또한, 지지 기판(10)은, 그 팽창 계수가 GaN의 열팽창 계수에 대하여 0.8 이상 1.2 이하이면 특별히 제한은 없지만, 이들의 열팽창 계수의 차를 작게 함으로써 GaN계 반도체층(40)을 성장시킬 때의 휘어짐 및 크랙을, 보다 효과적으로 방지하는 관점에서, 0.9 이상 1.05 이하가 바람직하다. 또한, 지지 기판(10)은, 용해 제거되는 관점에서, 특정한 용제에 용해되는 재료인 것이 요구된다.
상기한 관점에서, 지지 기판(10)은, 예컨대 Mo(몰리브덴) 및 Al2O3-SiO2(산화 알루미늄-산화 규소) 복합 산화물로 이루어지는 군으로부터 선택되는 하나 이상을 포함하는 것이 바람직하다. 한편, 상기한 복합 산화물에는 Al2O3:SiO2가 0.6:0.4인 멀라이트도 포함된다. 보다 바람직하게는, Mo 기판 및 Al2O3:SiO2가 0.64:0.36인 복합 산화물 기판으로부터 선택되는 기판이 좋다. 여기서, Mo 기판은 열팽창 계수가 6.0×10-6℃-1이고, Al2O3:SiO2가 0.64:0.36인 복합 산화물 기판은 열팽창 계수가 5.5×10-6℃- 1으로서, 이들은 GaN의 열팽창 계수(6.0×10-6℃-1)와 대략 동일하거나, 또는 충분히 근사하고 있다. 한편, 본원에서, 열팽창 계수는 실온(25℃ 및 그 근방 온도)에서의 값을 이용한다. 또한, Mo 기판은 질산에 용해되고, Al2O3:SiO2이 0.64:0.36인 복합 산화물 기판은 불산(불화수소산, 이하 동일)에 용해된다.
또한, 이러한 복합 기판(1)을 준비하는 공정은, 특별히 제한은 없지만, 복합 기판(1)을 효율적으로 제조하는 관점에서, 도 3을 참조하여, 이하의 서브 공정을 포함하는 것이 바람직하다.
도 3의 (B1)을 참조하면, 복합 기판(1)을 준비하는 공정은, GaN 기판(20)의 일 주면 위에, CVD(화학 기상 증착)법, 스퍼터법, 진공 증착법 등에 의해, SiO2층, SixNy층 등의 접합층(32)을 형성하는 서브 공정을 포함한다. 이어서, 도 3의 (B2)를 참조하면, 복합 기판(1)을 준비하는 공정은, GaN 기판(20)의 접합층(32)이 형성된 주면측으로부터, 수소, 헬륨 등의 질량수가 적은 이온(I)을 주입함으로써, GaN 기판(20)의 접합층(32)이 형성된 주면으로부터 소정의 깊이 영역에 이온 주입 영역(20i)을 형성하는 서브 공정을 포함한다. 이러한 이온 주입 영역(20i)은, 이외의 영역에 비해 취화된다.
도 3의 (A)를 참조하면, 복합 기판(1)을 준비하는 공정은, 지지 기판(10)의 일 주면 위에, CVD(화학 기상 증착)법, 스퍼터법, 진공 증착법 등에 의해, SiO2층, SixNy층 등의 접합층(31)을 형성하는 서브 공정을 포함한다.
여기서, 도 3의 (B1) 및 (B2)에 도시하는 GaN 기판(20)에의 접합층(32) 및 이온 주입 영역(20i)의 형성 서브 공정과, 도 3의 (A)에 도시하는 지지 기판(10)에의 접합층(31)의 형성 서브 공정 중 어느 쪽이 먼저 행해져도 상관없다.
다음에, 도 3의 (C1)을 참조하면, 복합 기판(1)을 준비하는 공정은, GaN 기판(20) 위에 형성된 접합층(32)과 지지 기판(10) 위에 형성된 접합층(31)을 접합시키는 서브 공정을 포함한다. 이러한 서브 공정에 의해, 양 접합층(31, 32)이 일체화된 접합층(30)을 개재하여, 지지 기판(10)과 GaN 기판(20)이 접합된 접합 기판(1P)이 얻어진다.
다음에, 도 3의 (C2)를 참조하면, 복합 기판(1)을 준비하는 공정은, 접합 기판(1P)에 열 또는 응력을 가함으로써, GaN 기판(20)을 이온 주입 영역(20i)에서, 지지 기판(10)에 접합된 GaN층(21)과 나머지 GaN 기판(22)으로 분리하는 서브 공정을 포함한다. 이러한 서브 공정에 의해, 지지 기판(10) 위에 접합층(30)을 개재하여 GaN층(21)이 접합된 복합 기판(1)이 얻어진다.
한편, 상기한 복합 기판의 준비 공정에서는, 지지 기판(10) 및 GaN 기판(20) 양쪽에 접합층(31, 32)을 형성하는 경우에 대해서 설명했지만, 지지 기판(10) 및 GaN 기판(20) 중 어느 한쪽에만 접합층을 형성하여 접합시켜도 좋고, 지지 기판(10) 및 GaN 기판(20) 중 어디에도 접합층을 형성하지 않고 접합시키는 것도 가능하다.
(GaN계 반도체층의 성장 공정)
다음에, 도 1의 (B)를 참조하면, 본 실시형태의 GaN계 반도체 디바이스의 제조방법은, 복합 기판(1)의 GaN층(21) 위에 1층 이상의 GaN계 반도체층(40)을 성장시키는 공정을 포함한다. 이러한 공정에 의해, 복합 기판(1)의 GaN층(21) 위에 1층 이상의 GaN계 반도체층(40)이 형성된 반도체층을 갖는 복합 기판(2)이 얻어진다. 여기서, GaN계 반도체층(40)이란, III족 원소로서 Ga을 포함하는 III족 질화물 반도체층을 말하고, 예컨대 AlxInyGa1 -x- yN층(0≤x, 0≤y, x+y<1) 등을 들 수 있다.
또한, GaN계 반도체층(40)의 성장 공정에서, GaN계 반도체층(40)을 성장시키는 방법은, 특별히 제한은 없지만, 품질이 좋은 GaN계 반도체층(40)을 성장시키는 관점에서, MOVPE(유기 금속 기상 성장)법, MBE(분자선 성장)법, HVPE(하이드라이드 기상 성장)법 등을 적합하게 들 수 있다.
성장시키는 GaN계 반도체층(40)의 구성은, 제작 목적의 GaN계 반도체 디바이스의 종류에 따라 상이하다. 예컨대, GaN계 반도체 디바이스가 LED(발광 다이오드), LD(레이저 다이오드) 등의 발광 디바이스인 경우는, GaN계 반도체층(40)은, n형 반도체층(41), 활성층(43) 및 p형 반도체층(45) 등을 포함한다.
(GaN계 반도체층에의 전사 지지 기판의 접합 공정)
다음에, 도 1의 (C)를 참조하면, 본 실시형태의 GaN계 반도체 디바이스의 제조방법은, 반도체층을 갖는 복합 기판(2)의 GaN계 반도체층(40)에 전사 지지 기판(50)을 접합시키는 공정을 포함한다. 이러한 공정에 의해, 복합 기판(1)과 GaN계 반도체층(40)과 전사 지지 기판(50)이 이 순서대로 접합된 기판 접합체(3)가 얻어진다.
또한, GaN계 반도체층에의 전사 지지 기판의 접합 공정에서 이용되는 전사 지지 기판(50)은, GaN계 반도체층(40)을 지지할 수 있는 것이면 특별히 제한은 없지만, 종형 디바이스를 형성하는 관점에서, 도전성 기판인 것이 바람직하고, Ge 기판, Si 기판, 다결정 AlN 기판 등을 적합하게 들 수 있다.
또한, GaN계 반도체층(40)에의 전사 지지 기판(50)의 접합 방법은, 특별히 제한은 없지만, GaN계 반도체층(40)과 전사 지지 기판(50) 사이의 접합성 및 전기적 접속을 양호하게 하는 관점에서, 접속층(60)을 개재시키는 것이 바람직하다. 구체적으로는, GaN계 반도체층(40) 위에 접속층(60)의 일부로서 p측 오믹 전극층(61) 및 땜납층(63)을 형성하고, 전사 지지 기판(50) 위에 접속층(60)의 일부로서 오믹 전극층(67) 및 금속 패드층(65)을 형성하며, 땜납층(63)과 금속 패드층(65)을 접합시킴으로써, GaN계 반도체층(40)과 전사 지지 기판(50)을 접속층(60)을 개재하여 접합시킨다. 여기서, p측 오믹 전극층(61)으로서는 예컨대 Ni/Au 전극층 등, 땜납층(63)으로서는 예컨대 Au-Sn 땜납층 등, 금속 패드층(65)으로서는 예컨대 Au 패드층 등, 오믹 전극층(67)으로서는 예컨대 Ni/Pt/Au 전극층 등이 적합하게 이용된다.
또한, GaN계 반도체층(40) 위에 접속층(60)의 일부로서 형성되는 p측 오믹 전극층(61) 및 땜납층(63)의 부분 대신에, 고반사 p측 오믹 전극층(예컨대, Ni/Au 전극층) 및 땜납층(예컨대, Au-Sn 땜납층), 투명 p측 오믹 전극층(예컨대, 박형 Ni/Au 전극층) 및 고반사 금속층(예컨대, Al층) 및 금속 땜납층(예컨대, Au-Sn 땜납층), 또는 투명 p측 오믹 전극층(예컨대, 박형 Ni/Au 전극층) 및 고반사 금속층(예컨대, Al층) 및 확산 방지 금속층(예컨대, Pt층, Mo층, 또는 W층) 및 땜납층(예컨대, Au-Sn 땜납층) 등을 이용할 수 있다.
(지지 기판의 용해 제거 공정)
다음에, 도 1의 (D)를 참조하면, 본 실시형태의 GaN계 반도체 디바이스의 제조방법은, 기판 접합체(3)에서의 복합 기판(1)의 지지 기판(10)을 용해 제거하는 공정을 포함한다. 이러한 공정에 의해, GaN계 반도체층(40)과 전사 지지 기판(50)이 접합된 반도체층을 갖는 전사 지지 기판(4)이 얻어진다.
즉, 상기한 반도체층을 갖는 복합 기판(2)의 GaN계 반도체층(40)에의 전사 지지 기판(50)의 접합 공정 및 지지 기판(10)의 용해 제거 공정에 의해, GaN계 반도체층(40)은 지지 기판(10)으로부터 전사 지지 기판(50)에 전사된다.
여기서, 지지 기판(10)을 용해시키는 용제는, 지지 기판(10)의 종류에 따라 상이하다. 예컨대, 지지 기판(10)이 Mo 기판인 경우는 그 용제로서 질산(예컨대, 30 질량%의 질산 수용액 등)이 이용되고, 지지 기판(10)이 Al2O3:SiO2가 0.64:0.36인 복합 산화물 기판인 경우는 그 용제로서 불산(예컨대, 20 질량%의 불산 수용액 등)이 이용된다.
또한, 기판 접합체(3)에서의 복합 기판(1)의 지지 기판(10)의 용해 제거에 의해 노출된 접합층(30)을 용해 제거한다. 접합층(30)을 용해시키는 용제는 접합층(30)의 종류에 따라 상이하고, 접합층(30)이 SiO2층인 경우는 그 용제로서 불산(예컨대, 20 질량%의 불산 수용액 등)이 이용된다.
여기서, 기판 접합체(3)로부터 지지 기판(10) 및 접합층(30)이 용해 제거되어 얻어진 반도체층을 갖는 전사 지지 기판(4)의 GaN층(21)의 노출된 주면은, 지지 기판 및 접합층이 레이저 리프트 오프에 의해 제거되는 경우에 노출되는 주면에 비해, 매우 평탄하다.
한편, 기판 접합체(3)의 지지 기판(10) 및 접합층(30)을 용해 제거할 때는, 기판 접합체(3)의 전사 지지 기판(50)측을 왁스(도시 생략) 등으로 보호하는 것, 및/또는 지지 기판(10)의 용해 전에 미리 지지 기판(10)의 일부를 연삭 또는 연마 등에 의해 제거해 두는 것이 바람직하다. 특히, 용제로서 불산을 사용하는 경우는, 상기한 전사 지지 기판(50)의 보호, 및 Al2O3-SiO2 복합 산화물 기판 등의 지지 기판(10)의 용해 전에 연삭 또는 연마에 의한 일부 제거가 바람직하다.
(전사 지지 기판 및 GaN계 반도체층의 디바이스화 및 칩화 공정)
다음에, 도 1의 (E)를 참조하면, 본 실시형태의 GaN계 반도체 디바이스의 제조방법은, 반도체층을 갖는 전사 지지 기판(4)의 전사 지지 기판(50) 및 GaN계 반도체층(40)을 디바이스화 및 칩화하는 공정을 포함한다. 여기서, 디바이스화란, 전사 지지 기판(50) 및 GaN계 반도체층(40)에 전극[p측 전극(70p) 및 n측 전극(70n)] 등을 형성함으로써 반도체 디바이스(5)로 만드는 것을 말한다. 또한, 칩화란, 반도체 디바이스(5)를 소정 사이즈의 칩으로 분할하는 것을 말한다. 칩화의 방법은, 특별히 제한은 없고, 스크라이브 및 브레이크법, 다이싱법 등을 적합하게 들 수 있다.
예컨대, 반도체층을 갖는 전사 지지 기판(4)의 전사 지지 기판(50)이 도전성 기판인 경우, 반도체층을 갖는 전사 지지 기판(4)에서, GaN계 반도체층(40) 위에 n측 전극(70n)을 형성하고, 전사 지지 기판(50) 위에 p측 전극(70p)을 형성하며, 추가로 칩화함으로써, 종형 디바이스인 칩화된 반도체 디바이스(5)가 얻어진다.
한편, 지지 기판(10) 및 접합층(30)의 용해 제거에 의해 노출된 반도체층을 갖는 전사 지지 기판(4)의 GaN층(21)의 노출된 주면은 매우 평탄하기 때문에, 광 취출 효율을 높이기 위해, 드라이 에칭 또는 웨트 에칭에 의해 조면화 처리를 행하면, 레이저 리프트 오프법에 의해 지지 기판 및 접합층을 제거한 경우에 비해, 매우 균일성이 높은 요철 형상을 형성할 수 있다.
{실시형태 1B}
도 2를 참조하면, 실시형태 1에서 보다 구체적인 실시형태 1B는, GaN계 반도체층(40)을 성장시키는 공정[도 2의 (B)] 후, 지지 기판(10)을 용해 제거하는 공정[도 2의 (E)] 전에, 복합 기판(1) 위에 성장시킨 GaN계 반도체층(40)을 디바이스화 및 칩화하는 공정[도 2의 (C)]과, 디바이스화 및 칩화된 GaN계 반도체층(40)을 실장 기판(80) 위에 실장하는 공정[도 2의 (D)]을 더 포함한다. 본 실시형태의 GaN계 반도체 디바이스의 제조방법에 의해, 특성이 우수한 횡형(橫型)의 GaN계 반도체 디바이스를 좋은 수율로 실장할 수 있다. 이하에, 각 공정을 상세히 설명한다.
(복합 기판의 준비 공정)
우선, 도 2의 (A)를 참조하면, 본 실시형태의 GaN계 반도체 디바이스의 제조방법은, 이온 주입 분리법을 이용하여, GaN의 열팽창 계수(6.0×10-6℃-1)에 대한 비가 0.8 이상 1.2 이하인 열팽창 계수를 갖는 지지 기판(10)과, 지지 기판(10)에 접합된 GaN층(21)을 포함하는 복합 기판(1)을 준비하는 공정을 포함한다. 이러한 공정은, 상기한 실시형태 1A와 마찬가지이며, 여기서는 반복하여 설명하지 않는다.
(GaN계 반도체층의 성장 공정)
다음에, 도 2의 (B)를 참조하면, 본 실시형태의 GaN계 반도체 디바이스의 제조방법은, 복합 기판(1)의 GaN층(21) 위에 1층 이상의 GaN계 반도체층(40)을 성장시키는 공정을 포함한다. 이러한 공정에 의해, 복합 기판(1)의 GaN층(21) 위에 1층 이상의 GaN계 반도체층(40)[예컨대 n형 반도체층(41), 활성층(43) 및 p형 반도체층(45)]이 형성된 반도체층을 갖는 복합 기판(2)이 얻어진다. 이러한 공정은, 상기한 실시형태 1A와 마찬가지이며, 여기서는 반복하여 설명하지 않는다.
(GaN계 반도체층의 디바이스화 및 칩화 공정)
다음에, 도 2의 (C)를 참조하면, 본 실시형태의 GaN계 반도체 디바이스의 제조방법은, 반도체층을 갖는 복합 기판(2)의 복합 기판(1) 위에 성장시킨 GaN계 반도체층(40)을 디바이스화 및 칩화하는 공정을 포함한다. 여기서, 디바이스화란 GaN계 반도체층(40)에 전극[p측 전극(70p) 및 n측 전극(70n)] 등을 형성함으로써 반도체 디바이스(5)로 만드는 것을 말한다. 또한, 칩화란, 반도체 디바이스(5)를 소정 사이즈의 칩으로 분할하는 것을 말한다. 칩화의 방법은, 특별히 제한은 없고, 스크라이브 및 브레이크법, 다이싱법 등을 적합하게 들 수 있다.
예컨대, 반도체층을 갖는 복합 기판(2)에서, GaN계 반도체층(40)의 p형 반도체층(45) 위에 p측 전극(70p)을 형성하고, 이어서, p측 전극(70p)의 일부, 및 GaN계 반도체층(40)의 p형 반도체층(45) 및 활성층(43)의 일부를 메사 에칭하여 n형 반도체층(41)의 일부를 노출시키고, n형 반도체층(41)의 노출 부분에 n측 전극(70n)을 형성하며, 추가로 칩화하는 것에 의해, 횡형 디바이스로서 칩화된 반도체 디바이스(5)가 얻어진다. 여기서, p측 전극(70p) 및 n측 전극(70n)의 적합한 예는, 실시형태 1A와 마찬가지이며, 여기서는 반복하여 설명하지 않는다.
한편, p측 전극(70p) 및 n측 전극(70n)은, 후술하는 실장 공정에서의 초음파 접합에 견딜 수 있도록, 모두 후막(厚膜)의 패드로 형성된 보호용 전극(도시 생략)으로 덮여 있는 것이 바람직하다. 또한 광 취출 효율을 높이는 관점에서, p측 전극(70p) 위에는, 고반사 금속 전극(도시 생략)을 형성하는 것이 바람직하다.
(디바이스화 및 칩화된 GaN계 반도체층(40)의 실장 공정)
다음에, 도 2의 (D)를 참조하면, 본 실시형태의 GaN계 반도체 디바이스의 제조방법은, 상기한 디바이스화 및 칩화 공정에 의해 얻어진 칩화된 반도체 디바이스(5)의 GaN계 반도체층(40)을 실장 기판(80) 위에 실장하는 공정을 포함한다. 이러한 공정에 의해, 횡형의 반도체 디바이스(5)가 실장 기판(80) 위에 플립칩 실장될 수 있다. 본 공정에 이용되는 실장 기판(80)은, 특별히 제한은 없지만, 예컨대 전기 절연성의 기초 기판(81)에 p측 도전부(87p) 및 n측 도전부(87n)가 형성되어 있다.
반도체 디바이스(5)를 실장 기판(80) 위에 실장하는 방법은, 특별히 제한은 없고, 예컨대 반도체 디바이스(5)의 p측 전극(70p) 및 n측 전극(70n) 각각에, 도전성의 접합 재료로 형성된 범프(90)를 형성하며, 반도체 디바이스(5)의 p측 전극(70p)이 실장 기판(80)의 p측 도전부(87p)에 전기적으로 접속하고, 반도체 디바이스(5)의 n측 전극(70n)이 실장 기판(80)의 n측 도전부(87n)에 전기적으로 접속하도록, 반도체 디바이스(5)를 실장 기판(80) 위에 실장한다. 이러한 공정에 의해, 실장 기판(80)에 실장된 실장 반도체 디바이스(6)가 얻어진다.
또한, 필요에 따라, 전극 접합 부분[p측 전극(70p), n측 전극(70n), p측 도전부(87p), n측 도전부(87n) 및 범프(90)] 및 이 부분의 근방을 실리콘 수지 등의 언더코트(도시 생략) 등으로 보호하는 것이 바람직하다.
(지지 기판의 용해 제거 공정)
다음에, 도 2의 (E)를 참조하면, 본 실시형태의 GaN계 반도체 디바이스의 제조방법은, 실장 기판(80)에 실장된 실장 반도체 디바이스(6)의 지지 기판(10)을 용해 제거하는 공정을 포함한다. 이러한 공정에 의해, 실장 기판(80) 위에 GaN계 반도체층(40)이 접합됨으로써 반도체 디바이스가 실장된 실장 반도체 디바이스(7)가 얻어진다.
실장 반도체 디바이스(6)의 지지 기판(10)을 용해 제거하는 용제 및 그 방법은, 실시형태 1A의 기판 접합체(3)의 지지 기판(10)을 용해하는 용제 및 그 방법과 마찬가지이며, 여기서는 반복하여 설명하지 않는다. 또한, 실시형태 1A와 마찬가지로 하여, 실장 반도체 디바이스(6)의 접합층(30)을 용해 제거한다.
한편, 실장 반도체 디바이스(6)로부터 지지 기판(10) 및 접합층(30)이 용해 제거되는 것에 의해 얻어진 실장 반도체 디바이스(7)의 GaN층(21)의 노출된 주면은 매우 평탄하기 때문에, 광 취출 효율을 높이기 위해, 드라이 에칭 또는 웨트 에칭에 의해 조면화 처리를 행하면, 레이저 리프트 오프법에 의해 지지 기판 및 접합층을 제거한 경우에 비해, 매우 균일성이 높은 요철 형상을 형성할 수 있다.
실시예
(실시예 1)
1. 복합 기판의 준비
도 1의 (A)를 참조하여, 이하와 같이 하여, Mo 기판[지지 기판(10)] 위에 SiO2층[접합층(30)]을 개재하여 GaN층(21)이 접합된 복합 기판(1)을 준비하였다.
도 3의 (B1)을 참조하여, 직경이 4인치이고 두께가 600 ㎛이며 양 주면이 (0001)면(Ga 원자면) 및 (000-1)면(N 원자면)인 GaN 기판(20)을 준비하였다. 이러한 GaN 기판(20)의 양 주면을 연마하고, 50 ㎛×50 ㎛의 범위에서 AFM(원자간력 현미경)에 의해 측정한 바, RMS(제곱 평균 평방근) 거칠기(JIS B0601:2001의 Rq에 상당)는, 5 ㎚ 이하였다. 또한, GaN 기판(20)의 전위(轉位) 밀도는, 캐소드 루미네센스법에 의해 측정한 바, 2×105 ㎝-2였다.
이어서, 이 GaN 기판(20)의 (000-1)면(N 원자면)측의 주면 위에, 플라즈마 CVD법에 의해, 두께 300 ㎚의 SiO2층[접합층(32)]을 형성하고, 형성한 SiO2층[접합층(32)]을 CMP(화학 기계적 연마)에 의해 정밀 연마하여, RMS 거칠기가 1 ㎚ 이하인 평탄한 주면을 갖는 두께 150 ㎚의 SiO2층[접합층(32)]으로 하였다.
이어서, 도 3의 (B2)를 참조하여, GaN 기판(20)의 (000-1)면(N 원자면)측의 주면에 형성된 SiO2층[접합층(32)]측으로부터 수소 이온을 주입하여, GaN 기판(20)의 (000-1)면(N 원자면)측의 주면으로부터 300 ㎚의 깊이의 위치에 이온 주입 영역(20i)을 형성하였다.
또한, 도 3의 (A)를 참조하면, 직경이 4 인치(10.16 ㎝)이고 두께가 600 ㎛인 순도가 99.99 질량%인 Mo 기판[지지 기판(10)]을 준비하였다. 이러한 Mo 기판[지지 기판(10)]의 열팽창 계수는 6.0×10-6℃-1이고, GaN의 열팽창 계수(6.0×10-6℃-1)와 대략 동일하였다. 또한, 이러한 Mo 기판[지지 기판(10)]은, 그 주면은 연마되어 있고, 그 주면의 RMS 거칠기가 5 ㎚ 이하이며, 그 충전율은 99 체적% 이상(공극률은 1 체적% 이하)이었다.
이어서, 이 Mo 기판[지지 기판(10)]의 주면 위에, 플라즈마 CVD법에 의해, 두께 300 ㎚의 SiO2층[접합층(31)]을 형성하고, 형성한 SiO2층[접합층(31)]을 CMP(화학 기계적 연마)에 의해 정밀 연마하여, RMS 거칠기가 1 ㎚ 이하인 평탄한 주면을 갖는 두께 150 ㎚의 SiO2층[접합층(31)]으로 하였다.
한편, 상기에서 도 3의 (B1) 및 (B2)에 도시하는 GaN 기판(20)에의 SiO2층[접합층(32)] 및 이온 주입 영역(20i)의 형성과, 도 3의 (A)에 도시하는 Mo 기판[지지 기판(10)]에의 SiO2층[접합층(31)]의 형성 중 어느 쪽이 먼저 행해져도 상관없다.
다음에, 도 3의 (C1)을 참조하여, GaN 기판(20) 위에 형성된 SiO2층[접합층(32)]과 Mo 기판[지지 기판(10)] 위에 형성된 SiO2층[접합층(31)]을, 마주 대하여 기계적으로 접합시켰다. 이러한 접합에 의해, SiO2층[접합층(32)]과 SiO2층[접합층(31)]이 일체화된 두께 300 ㎚의 SiO2층[접합층(30)]을 개재하여 Mo 기판[지지 기판(10)]과 GaN 기판(20)이 접합된 접합 기판(1P)이 얻어졌다.
다음에, 도 3의 (C1) 및 (C2)를 참조하여, 접합 기판(1P)을 가열함으로써, GaN 기판(20)을 그 이온 주입 영역(20i)에서 Mo 기판[지지 기판(10)]에 접합된 GaN층(21)과 나머지의 GaN 기판(22)으로 분리하고, 두께 600 ㎛의 Mo 기판[지지 기판(10)] 위에 두께 300 ㎚의 SiO2층[접합층(30)]을 개재하여 두께 300 ㎚의 GaN층(21)이 접합된 복합 기판(1)이 얻어졌다.
2. GaN계 반도체층의 성장
다음에, 도 1의 (B)를 참조하여, 복합 기판(1)의 GaN층(21) 위에, MOVPE법에 의해, n형 GaN층[n형 반도체층(41)], InGaN 다중 양자 우물 활성층[활성층(43)] 및 p형 GaN 콘택트층[p형 반도체층(45)]을 순차 성장시키고, LED 구조를 갖는 전체 두께가 5 ㎛인 GaN계 반도체층(40)을 포함하는 반도체층을 갖는 복합 기판(2)을 얻었다. Mo 기판[지지 기판(10)], GaN층(21) 및 GaN계 반도체층(40)의 열팽창 계수가 대략 동일하기 때문에, 반도체층을 갖는 복합 기판(2)에는 휘어짐 및 크랙이 발생하지 않았다.
3. GaN계 반도체층에의 전사 지지 기판의 접합
다음에, 도 1의 (C)를 참조하여, 반도체층을 갖는 복합 기판(2)의 GaN계 반도체층(40)의 p형 GaN 콘택트층[p형 반도체층(45)] 위에, 접속층(60)의 일부로서, 진공 증착법에 의해 Ni/Au 전극층[p측 오믹 전극층(61)] 및 두께 3 ㎛의 Au-Sn 땜납층[땜납층(63)]을 형성하였다.
또한, 직경이 4인치이고 두께가 600 ㎛이며, 주면의 RMS 거칠기가 5 ㎚ 이하인 Ge 기판[전사 지지 기판(50)]을 준비하였다. 여기서, Ge 기판의 열팽창 계수는 6.1×10-6℃-1이고, GaN의 열팽창 계수(6.0×10-6℃-1)에 충분히 근사하고 있다. 이 Ge 기판[전사 지지 기판(50)]의 주면 위에, 접속층(60)의 일부로서, 진공 증착법에 의해 Ni/Pt/Au 전극층[오믹 전극층(67)] 및 두께 1 ㎛의 Au 패드층[금속 패드층(65)]을 형성하였다.
이어서, 반도체층을 갖는 복합 기판(2)의 GaN계 반도체층(40)의 p형 GaN 콘택트층[p형 반도체층(45)]에 형성된 Au-Sn 땜납층[땜납층(63)]과, Ge 기판[전사 지지 기판(50)]에 형성된 Au 패드층[금속 패드층(65)]을, 적절한 압력 인가 하에 300℃의 분위기 온도로 열처리하여 메탈 본딩함으로써, 반도체층을 갖는 복합 기판(2)의 GaN계 반도체층(40)과 Ge 기판[전사 지지 기판(50)]이 접속층(60)을 개재하여 접합된 기판 접합체(3)가 얻어졌다. Mo 기판[지지 기판(10)], GaN층(21), GaN계 반도체층(40) 및 Ge 기판[전사 지지 기판(50)]의 열팽창 계수가 대략 동일하거나, 또는 충분히 근사하고 있기 때문에, 기판 접합체(3)에는 휘어짐 및 크랙이 발생하지 않았다.
4. 지지 기판의 용해 제거
다음에, 도 1의 (D)를 참조하여, 기판 접합체(3)의 Ge 기판[전사 지지 기판(50)]측을 왁스(도시 생략)로 보호한 후, 기판 접합체(3)를 30 질량%의 질산 수용액에 침지시키는 것에 의해 Mo 기판[지지 기판(10)]을 용해 제거하고, 이어서 20 질량%의 불산 수용액에 침지시키는 것에 의해 SiO2층[접합층(30)]을 용해 제거하였다. 이렇게 하여, 접속층(60)을 개재하여 GaN계 반도체층(40)과 Ge 기판[전사 지지 기판(50)]이 접합된 반도체층을 갖는 전사 지지 기판(4)이 얻어졌다.
얻어진 반도체층을 갖는 전사 지지 기판(4)의 GaN층(21)의 노출된 주면은, 그 RMS 거칠기가 0.36 ㎚로, 매우 평탄했다. 결과를 표 1에 정리하였다.
5. 반도체층을 갖는 전사 지지 기판의 디바이스화 및 칩화
다음에, 도 1의 (E)를 참조하여, 반도체층을 갖는 전사 지지 기판(4)의 GaN층(21)의 일부를 제거하고, 노출시킨 n형 GaN층(41) 위에, 진공 증착법에 의해 Ni/Pt/Au 전극[n측 전극(70n)]을 1칩당 1개 형성하였다. 또한, 반도체층을 갖는 전사 지지 기판(4)의 Ge 기판[전사 지지 기판(50)] 위의 전체면에, 진공 증착법에 의해 Ni/Au 전극[p측 전극(70p)]을 형성하였다. 이렇게 하여, 반도체층을 갖는 전사 지지 기판(4)을 디바이스화한 반도체 디바이스(5)로서 LED를 얻었다.
다음에, 반도체 디바이스(5)를, 다이싱법에 의해, 100개의 400 ㎛×400 ㎛ 크기의 칩으로 분할하였다. 칩화된 100개의 반도체 디바이스(5)를 은 페이스트 및 와이어를 이용하여 실장 기판에 실장하였다.
100개의 실장된 칩화된 반도체 디바이스(5)에서, 역방향으로 5V의 전압을 인가했을 때의 누설 전류가 100 ㎂ 이하인 양품의 비율, 즉 수율은 99%였다. 결과를 표 1에 정리하였다.
또한, 실시예 1에서는 지지 기판(10)으로서 Mo 기판을 이용했지만, 지지 기판(10)으로서 직경이 4인치이고 두께가 600 ㎛인 Al2O3:SiO2가 0.64:0.36인 복합 산화물 기판을 이용하고, 지지 기판(10)을 용해하기 위한 용제로서 20 질량%의 불산 수용액을 이용한 것 이외는, 실시예 1과 마찬가지로 하여 반도체 디바이스(5)로서 LED를 제작하여 실장 기판에 실장한 바, 실시예 1과 같은 결과가 얻어졌다. 여기서 Al2O3:SiO2가 0.64:0.36인 복합 산화물 기판[지지 기판(10)]의 열팽창 계수는 5.5×10-6℃-1이고, GaN의 열팽창 계수(6.0×10-6℃-1)와 충분히 근사하고 있었다. 또한, 이러한 Al2O3:SiO2가 0.64:0.36인 복합 산화물 기판[지지 기판(10)]은, 그 주면은 연마되어 있고, 그 주면의 RMS 거칠기가 5 ㎚ 이하이며, 그 충전율은 98 체적% 이상(공극률은 2 체적% 이하)이었다.
(비교예 1)
1. 사파이어 기판 위에의 GaN계 반도체층의 성장
도 4의 (A)를 참조하여, 직경이 4인치이고 두께가 600 ㎛인 주면이 (0001)면인 사파이어 기판[기초 기판(100)]을 준비하였다. 이러한 사파이어 기판[기초 기판(100)]의 주면의 RMS 거칠기는 5 ㎚ 이하였다.
다음에, 도 4의 (B)를 참조하여, 사파이어 기판[기초 기판(100)] 위에, MOVPE법에 의해, n형 GaN 버퍼층(120), n형 GaN층[n형 반도체층(141)], InGaN 다중 양자 우물 활성층[활성층(143)] 및 p형 GaN 콘택트층[p형 반도체층(145)]을 순차 성장시키고, LED 구조를 갖는 전체 두께가 5 ㎛인 GaN계 반도체층(140)을 포함하는 반도체층을 갖는 기초 기판(102)을 얻었다. 반도체층을 갖는 기초 기판(102)에서는, 사파이어 기판[기초 기판(100)]과 n형 GaN 버퍼층(120) 및 GaN계 반도체층(140)과의 열팽창 계수의 차에 의해 휘어짐이 발생하였다.
2. GaN계 반도체층에의 전사 지지 기판의 접합
다음에, 도 4의 (C)를 참조하여, 반도체층을 갖는 기초 기판(102)의 GaN계 반도체층(140)의 p형 GaN 콘택트층[p형 반도체층(145)] 위에, 실시예 1과 마찬가지로, 접속층(60)의 일부로서, Ni/Au 전극층[p측 오믹 전극층(61)] 및 두께 3 ㎛의 Au-Sn 땜납층[땜납층(63)]을 형성하였다.
또한, 실시예 1과 같은 Ge 기판[전사 지지 기판(50)]을 준비하였다. 이 Ge 기판[전사 지지 기판(50)]의 주면 위에, 실시예 1과 마찬가지로, 접속층(60)의 일부로서, Ni/Pt/Au 전극층[오믹 전극층(67)] 및 두께 1 ㎛의 Au 패드층[금속 패드층(65)]을 형성하였다.
이어서, 반도체층을 갖는 기초 기판(102)의 GaN계 반도체층(140)의 p형 GaN 콘택트층[p형 반도체층(145)]에 형성된 Au-Sn 땜납층[땜납층(63)]과, Ge 기판[전사 지지 기판(50)]에 형성된 Au 패드층[금속 패드층(65)]을, 실시예 1과 마찬가지로 메탈 본딩함으로써, 반도체층을 갖는 기초 기판(102)의 GaN계 반도체층(140)과 Ge 기판[전사 지지 기판(50)]이 접속층(60)을 개재하여 접합된 기판 접합체(103)가 얻어졌다.
3. 기초 기판의 레이저 리프트 오프에 의한 제거
다음에, 도 4의 (D)를 참조하여, 기판 접합체(103)의 사파이어 기판[기초 기판(100)]측으로부터, 파장 355 ㎚의 THG(제3차 고조파)-Nd:YAG(네오디뮴 첨가 이트륨·알루미늄·가넷) 레이저(L)를 조사함으로써, n형 GaN 버퍼층(120)의 사파이어 기판[기초 기판(100)]과의 계면 부분을 열분해시켜 Ga 액적을 석출시키고, 사파이어 기판[기초 기판(100)]을 리프트 오프하여 제거하였다. 이렇게 하여, 접속층(60)을 개재하여 GaN계 반도체층(140)과 Ge 기판[전사 지지 기판(50)]이 접합된 반도체층을 갖는 전사 지지 기판(104)이 얻어졌다.
얻어진 반도체층을 갖는 전사 지지 기판(104)의 n형 GaN 버퍼층(120)의 노출된 주면은, 그 RMS 거칠기가 40 ㎚로 거칠었다. 결과를 표 1에 정리하였다.
4. 반도체층을 갖는 전사 지지 기판의 디바이스화 및 칩화
다음에, 도 4의 (E)를 참조하여, 반도체층을 갖는 전사 지지 기판(104)의 n형 GaN 버퍼층(120) 위의 일부에, 실시예 1과 같은 Ni/Pt/Au 전극[n측 전극(70n)]을 1칩당 1개 형성하였다. 또한, 반도체층을 갖는 전사 지지 기판(104)의 Ge 기판[전사 지지 기판(50)] 위의 전체면에, 실시예 1과 같은 Ni/Al 전극[p측 전극(70p)]을 형성하였다. 이렇게 하여, 반도체층을 갖는 전사 지지 기판(104)을 디바이스화한 반도체 디바이스(105)로서 LED를 얻었다.
다음에, 반도체 디바이스(105)를, 실시예 1과 마찬가지로, 400 ㎛×400 ㎛ 크기의 100개의 칩으로 분할하였다. 칩화된 100개의 반도체 디바이스(105)를 은 페이스트 및 와이어를 이용하여 실장 기판에 실장하였다.
100개의 실장된 칩화된 반도체 디바이스(105)에서, 실시예 1과 마찬가지로 측정된 누설 전류가 100 ㎂ 이하인 양품의 비율, 즉 수율은 75%였다. 결과를 표 1에 정리하였다.
또한, 실시예 1 및 비교예 1에서는, 전사 지지 기판(50)으로서 Ge 기판을 이용하였다. 전사 지지 기판(50)으로서, Ge 기판 대신에, Si 기판을 이용하면, 기판 접합체(3, 103)에 휘어짐이 발생한다. 이것은, Ge 기판의 열팽창 계수가 6.1×10-6℃-1로 GaN의 열팽창 계수(6.0×10-6℃-1)에 충분히 근사하고 있는 데 비하여, Si 기판의 열팽창 계수가 4.2×10-6℃-1로 GaN의 열팽창 계수에 충분히 근사하지 않기 때문이라고 고려된다. 이 때문에, 기판 접합체(103)에서 기초 기판(100)을 레이저 리프트 오프에 의해 제거하는 것은 어렵지만, 지지 기판(10)을 용해 제거하는 것은 가능하다.
(실시예 2)
1. 복합 기판의 준비
도 2의 (A)를 참조하여, 이하와 같이 하여, 지지 기판(10)으로서, 직경이 4인치이고 두께가 600 ㎛이며 Al2O3:SiO2가 0.64:0.36인 복합 산화물 기판을 이용한 것 이외는, 실시예 1과 마찬가지로 하여, Al2O3:SiO2가 0.64:0.36인 복합 산화물 기판[지지 기판(10)] 위에 SiO2층[접합층(30)]을 개재하여 GaN층(21)이 접합된 복합 기판(1)을 준비하였다. 또한, 복합 기판(1)의 준비에 이용한 Al2O3:SiO2가 0.64:0.36인 복합 산화물 기판[지지 기판(10)]의 열팽창 계수는 5.5×10-6℃-1이며, GaN의 열팽창 계수(6.0×10-6℃-1)에 충분히 근사하고 있었다. 또한, 복합 산화물 기판[지지 기판(10)]은, 그 주면은 연마되어 있고, 그 주면의 RMS 거칠기가 5 ㎚ 이하이며, 그 충전율은 98 체적% 이상(공극률은 2 체적% 이하)이었다.
2. GaN계 반도체층의 성장
다음에, 도 2의 (B)를 참조하여, 복합 기판(1)의 GaN층(21) 위에, 실시예 1과 마찬가지로, n형 GaN층[n형 반도체층(41)], InGaN 다중 양자 우물 활성층[활성층(43)] 및 p형 GaN 콘택트층[p형 반도체층(45)]을 순차 성장시키고, LED 구조를 갖는 전체 두께가 5 ㎛인 GaN계 반도체층(40)을 포함하는 반도체층을 갖는 복합 기판(2)을 얻었다. Al2O3:SiO2가 0.64:0.36인 복합 산화물 기판[지지 기판(10)], GaN층(21) 및 GaN계 반도체층(40)의 열팽창 계수가 거의 동일하거나 또는 충분히 근사하고 있기 때문에, 반도체층을 갖는 복합 기판(2)에는 휘어짐 및 크랙이 발생하지 않았다.
3. 반도체층을 갖는 복합 기판의 디바이스화 및 칩화
다음에, 도 2의 (C)를 참조하여, 반도체층을 갖는 복합 기판(2)의 GaN계 반도체층(40)의 p형 GaN 콘택트층[p형 반도체층(45)] 위의 전체면에, 진공 증착법에 의해 Ni/Au 전극[p측 전극(70p)]을 형성하였다. 또한 Ni/Au 전극[p측 전극(70p)]의 일부, 및 GaN계 반도체층(40)의 p형 GaN 콘택트층[p형 반도체층(45)] 및 InGaN 다중 양자 우물 활성층[활성층(43)]의 일부를, ICP-RIE(유도 결합 플라즈마-반응성 이온 에칭)법에 의해 메사 에칭하여, GaN계 반도체층(40)의 n형 GaN층[n형 반도체층(41)]의 일부를 노출시키고, 이 노출 부분 위에, 진공 증착법에 의해 Ti/Al 전극[n측 전극(70n)]을 형성하였다. 이렇게 하여, 반도체층을 갖는 복합 기판(2)을 디바이스화한 반도체 디바이스(5)로서 LED를 얻었다.
다음에, 반도체 디바이스(5)를, 스크라이브 및 브레이크법에 의해, 400 ㎛×400 ㎛ 크기의 100개의 칩으로 분할하였다. 한편, Ni/Au 전극[p측 전극(70p)] 및 Ti/Al 전극[n측 전극(70n)] 각각을 Au의 패드로 형성된 보호용 전극으로 덮었다.
4. 반도체 디바이스의 실장
다음에, 도 2의 (D)를 참조하여, 칩화된 반도체 디바이스(5)의 Ni/Au 전극[p측 전극(70p)] 위 및 Ti/Al 전극[n측 전극(70n)] 위 각각에, 볼 본더에 의해 Au 볼 범프[범프(90)]를 형성하였다.
이어서, 초음파 접합법에 의해, 상기한 범프(90)를 개재하여, 반도체 디바이스(5)의 Ni/Au 전극[p측 전극(70p)]과 실장 기판(80)의 p측 도전부(87p)를, 반도체 디바이스(5)의 Ti/Al 전극[n측 전극(70n)]과 실장 기판(80)의 n측 도전부(87n)를, 각각 전기적으로 접속하도록 실장하는 것에 의해, 실장 기판(80)에 실장된 실장 반도체 디바이스(6)가 얻어졌다.
5. 지지 기판의 용해 제거
다음에, 도 2의 (E)를 참조하여, 실장 기판(80)에 실장된 실장 반도체 디바이스(6)의 전극 접합부[p측 전극(70p), n측 전극(70n), p측 도전부(87p), n측 도전부(87n) 및 범프(90)] 및 그 근방부에 실리콘 수지의 언더코트로 보호한 후, 실장 반도체 디바이스(6)를 20 질량%의 불산 수용액에 침지하는 것에 의해, Al2O3:SiO2가 0.64:0.36인 복합 산화물 기판[지지 기판(10)] 및 SiO2층[접합층(30)]을 용해 제거함으로써 실장 반도체 디바이스(7)가 얻어졌다.
실장 반도체 디바이스(6)로부터 Al2O3:SiO2가 0.64:0.36인 복합 산화물 기판[지지 기판(10)] 및 SiO2층[접합층(30)]이 제거됨으로써 얻어진 실장 반도체 디바이스(7)의 GaN층(21)이 노출된 주면은, 그 RMS 거칠기가 0.40 ㎚로, 매우 평탄하였다. 결과를 표 1에 정리하였다.
실장 기판(80)에 실장된 100개의 실장 반도체 디바이스(7)에서, 실시예 1과 마찬가지로 측정한 누설 전류가 100 ㎂ 이하인 양품의 비율, 즉 수율은 97%였다. 결과를 표 1에 정리하였다.
한편, 실시예 2에서는 지지 기판(10)으로서 Al2O3:SiO2가 0.64:0.36인 복합 산화물 기판을 이용했지만, 지지 기판(10)으로서 직경이 4인치이고 두께가 600 ㎛인 Mo 기판을 이용하고, 지지 기판(10)을 용해하기 위한 용제로서 30 질량%의 질산 수용액을 이용한 것 이외는, 실시예 2와 마찬가지로 하여, 반도체 디바이스(5)로서의 LED를 실장 기판(80)에 실장한 실장 반도체 디바이스(7)를 제작한 바, 실시예 2와 같은 결과가 얻어졌다. Mo 기판[지지 기판(10)]의 열팽창 계수는 6.0×10-6℃-1이며, GaN의 열팽창 계수(6.0×10-6℃-1)와 대략 동일하였다. 또한, 이러한 Mo 기판[지지 기판(10)]은, 그 주면은 연마되어 있고, 그 주면의 RMS 거칠기가 5 ㎚ 이하이며, 그 충전율은 99 체적% 이상(공극률은 1 체적% 이하)이었다.
(비교예 2)
1. 사파이어 기판 위에의 GaN계 반도체층의 성장
도 5의 (A)를 참조하여, 직경이 4인치이고 두께가 600 ㎛이며 주면이 (0001)면인 사파이어 기판[기초 기판(100)]을 준비하였다. 이러한 사파이어 기판[기초 기판(100)]의 주면의 RMS 거칠기는 5 ㎚ 이하였다.
다음에, 도 5의 (B)를 참조하여, 사파이어 기판[기초 기판(100)] 위에, MOVPE법에 의해, n형 GaN 버퍼층(120), n형 GaN층[n형 반도체층(141)], InGaN 다중 양자 우물 활성층[활성층(143)] 및 p형 GaN 콘택트층[p형 반도체층(145)]을 순차 성장시키고, LED 구조를 갖는 전체 두께가 5 ㎛인 GaN계 반도체층(140)을 포함하는 반도체층을 갖는 기초 기판(102)을 얻었다. 반도체층을 갖는 기초 기판(102)에서는, 사파이어 기판[기초 기판(100)]과 n형 GaN 버퍼층(120) 및 GaN계 반도체층(140)과의 열팽창 계수의 차에 의해 휘어짐이 발생하였다.
2. 반도체층을 갖는 기초 기판의 디바이스화 및 칩화
다음에, 도 5의 (C)를 참조하여, 반도체층을 갖는 기초 기판(102)의 GaN계 반도체층(140)의 p형 GaN 콘택트층[p형 반도체층(145)] 위의 전체면에, 진공 증착법에 의해 Ni/Au 전극[p측 전극(70p)]을 형성하였다. 또한, Ni/Au 전극[p측 전극(70p)]의 일부, 및 GaN계 반도체층(140)의 p형 GaN 콘택트층[p형 반도체층(145)] 및 InGaN 다중 양자 우물 활성층[활성층(143)]의 일부를, 실시예 2와 마찬가지로 메사 에칭하여, GaN계 반도체층(140)의 n형 GaN층[n형 반도체층(141)]의 일부를 노출시키고, 이 노출 부분 위에, 진공 증착법에 의해 Ti/Al 전극[n측 전극(70n)]을 형성하였다. 이렇게 하여, 반도체층을 갖는 기초 기판(102)을 디바이스화한 반도체 디바이스(105)로서 LED를 얻었다.
다음에, 반도체 디바이스(105)를, 실시예 2와 마찬가지로 하여, 400 ㎛×400 ㎛ 크기의 100개의 칩으로 분할하였다. 한편, 실시예 2와 마찬가지로, Au의 패드로 형성된 보호용 전극으로, Ni/Au 전극[p측 전극(70p)] 및 Ti/Al 전극[n측 전극(70n)] 각각을 덮었다.
3. 반도체 디바이스의 실장
다음에, 도 5의 (D)를 참조하여, 실시예 2와 마찬가지로 하여, 칩화된 반도체 디바이스(105)의 Ni/Au 전극[p측 전극(70p)] 위 및 Ti/Al 전극[n측 전극(70n)] 위 각각에, 범프(90)를 형성하였다.
이어서, 실시예 2와 마찬가지로, 상기한 범프(90)를 개재하여, 반도체 디바이스(105)의 Ni/Au 전극[p측 전극(70p)]과 실장 기판(80)의 p측 도전부(87p)를, 반도체 디바이스(105)의 Ti/Al 전극[n측 전극(70n)]과 실장 기판(80)의 n측 도전부(87n)를, 각각 전기적으로 접속하는 것에 의해, 실장 기판(80)에 실장된 실장 반도체 디바이스(106)가 얻어졌다.
4. 기초 기판의 레이저 리프트 오프에 의한 제거
다음에, 도 5의 (E)를 참조하여, 실장 반도체 디바이스(106)의 사파이어 기판[기초 기판(100)]측으로부터, 파장 355 ㎚의 THG(제3차 고조파)-Nd:YAG(네오디뮴 첨가 이트륨·알루미늄·가넷) 레이저(L)를 조사함으로써, n형 GaN 버퍼층(120)과 사파이어 기판[기초 기판(100)]과의 계면 부분을 열분해시켜 Ga 액적을 석출시키고, 사파이어 기판[기초 기판(100)]을 리프트 오프하여 제거함으로써, 실장 반도체 디바이스(107)가 얻어졌다.
실장 반도체 디바이스(106)의 사파이어 기판[기초 기판(100)]이 제거되는 것에 의해 얻어진 실장 반도체 디바이스(107)의 n형 GaN 버퍼층(120)의 노출된 주면은, 그 RMS 거칠기가 40 ㎚로 거칠었다. 결과를 표 1에 정리하였다.
100개의 칩화된 실장 반도체 디바이스(107)에서, 실시예 1과 마찬가지로 측정한 누설 전류가 100 ㎂ 이하인 양품의 비율, 즉 수율은 60%였다. 결과를 표 1에 정리하였다.
기판이 제거된 주면의 RMS 거칠기(㎚) 반도체 디바이스의 수율(%)
실시예 1 0.36 99
비교예 1 40 75
실시예 2 0.40 97
비교예 2 40 60
표 1을 참조하여, GaN계 반도체층에 접합하는 기판을 용해 제거하여 제작된 반도체 디바이스(실시예 1 및 2)는, GaN계 반도체층에 접합하는 기판을 레이저 리프트 오프에 의해 제거하여 제작된 반도체 디바이스(비교예 1 및 2)에 비해, 기판의 제거에 의해 노출되는 GaN계 반도체층의 주면이 매우 평탄하고, 노출 기판을 제거할 때의 손상이 낮기 때문에, 특성이 우수한 반도체 디바이스가 좋은 수율로 얻어진다.
이번에 개시된 실시형태 및 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 고려되어야 한다. 본 발명의 범위는, 상기한 설명이 아니라 청구범위에 의해 표시되고, 청구범위와 균등한 의미 및 범위 내의 모든 변경이 포함되는 것이 의도된다.
1: 복합 기판 1P: 접합 기판
2: 반도체층을 갖는 복합 기판 3, 103: 기판 접합체
4, 104: 반도체층을 갖는 전사 지지 기판 5, 105: 반도체 디바이스
6, 7, 106, 107: 실장 반도체 디바이스 10: 지지 기판
20: GaN 기판 21: GaN층
22: 나머지 GaN 기판 30, 31, 32: 접합층
40, 140: GaN계 반도체층 41, 141: n형 반도체층
43, 143: 활성층 45, 145: p형 반도체층
50: 전사 지지 기판 60: 접속층
61: p측 오믹 전극층 63: 땜납층
65: 금속 패드층 67: 오믹 전극층
70n: n측 전극 70p: p측 전극
80: 실장 기판 81: 기초 기판
87n: n측 도전부 87p: p측 도전부
90: 범프 100: 기초 기판
102: 반도체층을 갖는 기초 기판 120: n형 GaN 버퍼층

Claims (4)

  1. 이온 주입 분리법을 이용하여, GaN의 열팽창 계수에 대한 비가 0.8 이상 1.2 이하인 열팽창 계수를 갖는 지지 기판(10)과, 상기 지지 기판(10)에 접합된 GaN층(21)을 포함하는 복합 기판(1)을 준비하는 공정과,
    상기 복합 기판(1)의 상기 GaN층(21) 위에 1층 이상의 GaN계 반도체층(40)을 성장시키는 공정과,
    상기 복합 기판(1)의 상기 지지 기판(10)을 용해 제거하는 공정
    을 포함하는 GaN계 반도체 디바이스의 제조방법.
  2. 제1항에 있어서, 상기 GaN계 반도체층(40)을 성장시키는 공정 후, 상기 지지 기판(10)을 용해 제거하는 공정 전에, 상기 GaN계 반도체층(40)에 전사 지지 기판(50)을 접합시키는 공정을 더 포함하고,
    상기 지지 기판(10)을 용해 제거하는 공정 후에, 상기 전사 지지 기판(50) 및 상기 GaN계 반도체층(40)을 디바이스화 및 칩화하는 공정을 더 포함하는 것인 GaN계 반도체 디바이스의 제조방법.
  3. 제1항에 있어서, 상기 GaN계 반도체층(40)을 성장시키는 공정 후, 상기 지지 기판(10)을 용해 제거하는 공정 전에, 상기 복합 기판(1) 위에 성장시킨 상기 GaN계 반도체층(40)을 디바이스화 및 칩화하는 공정과, 디바이스화 및 칩화된 상기 GaN계 반도체층(40)을 실장 기판(80) 위에 실장하는 공정을 더 포함하는 것인 GaN계 반도체 디바이스의 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 지지 기판(10)은, 몰리브덴 및 산화알루미늄-산화규소의 복합 산화물로 이루어지는 군으로부터 선택되는 적어도 하나를 포함하는 것인 GaN계 반도체 디바이스의 제조방법.
KR1020137005785A 2011-04-25 2012-03-26 ＧａＮ계 반도체 디바이스의 제조방법 KR20130029455A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2011-097208 2011-04-25
JP2011097208A JP2012230969A (ja) 2011-04-25 2011-04-25 ＧａＮ系半導体デバイスの製造方法
PCT/JP2012/057760 WO2012147436A1 (ja) 2011-04-25 2012-03-26 ＧａＮ系半導体デバイスの製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020147032599A Division KR20150003359A (ko) 2011-04-25 2012-03-26 ＧａＮ계 반도체 디바이스의 제조방법

Publications (1)

Publication Number Publication Date
KR20130029455A true KR20130029455A (ko) 2013-03-22

Family

ID=47071962

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020147032599A KR20150003359A (ko) 2011-04-25 2012-03-26 ＧａＮ계 반도체 디바이스의 제조방법
KR1020137005785A KR20130029455A (ko) 2011-04-25 2012-03-26 ＧａＮ계 반도체 디바이스의 제조방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020147032599A KR20150003359A (ko) 2011-04-25 2012-03-26 ＧａＮ계 반도체 디바이스의 제조방법

Country Status (7)

Country Link
US (1) US8633087B2 (ko)
EP (1) EP2704217A4 (ko)
JP (1) JP2012230969A (ko)
KR (2) KR20150003359A (ko)
CN (1) CN103140946A (ko)
TW (1) TW201248696A (ko)
WO (1) WO2012147436A1 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201021112D0 (en) 2010-12-13 2011-01-26 Ntnu Technology Transfer As Nanowires
JP5919669B2 (ja) * 2011-08-02 2016-05-18 住友電気工業株式会社 複合基板およびその製造方法、ならびに半導体デバイスおよびその製造方法
GB201211038D0 (en) 2012-06-21 2012-08-01 Norwegian Univ Sci & Tech Ntnu Solar cells
JP6232853B2 (ja) * 2012-10-12 2017-11-22 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
WO2014057748A1 (ja) 2012-10-12 2014-04-17 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、ならびにｉｉｉ族窒化物半導体デバイスの製造方法
JP6248395B2 (ja) * 2013-02-18 2017-12-20 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
US9136337B2 (en) 2012-10-12 2015-09-15 Sumitomo Electric Industries, Ltd. Group III nitride composite substrate and method for manufacturing the same, laminated group III nitride composite substrate, and group III nitride semiconductor device and method for manufacturing the same
JP6322890B2 (ja) 2013-02-18 2018-05-16 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、ならびにｉｉｉ族窒化物半導体デバイスの製造方法
WO2014097931A1 (ja) * 2012-12-17 2014-06-26 三菱化学株式会社 窒化ガリウム基板、および、窒化物半導体結晶の製造方法
JP6146041B2 (ja) * 2013-02-18 2017-06-14 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板および積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
JP2014157979A (ja) * 2013-02-18 2014-08-28 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
US9923063B2 (en) 2013-02-18 2018-03-20 Sumitomo Electric Industries, Ltd. Group III nitride composite substrate and method for manufacturing the same, laminated group III nitride composite substrate, and group III nitride semiconductor device and method for manufacturing the same
JP2014157983A (ja) * 2013-02-18 2014-08-28 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
US9048091B2 (en) * 2013-03-25 2015-06-02 Infineon Technologies Austria Ag Method and substrate for thick III-N epitaxy
DE102013109079A1 (de) * 2013-08-22 2015-02-26 Osram Opto Semiconductors Gmbh Verfahren zum Durchtrennen von Substraten und Halbleiterchip
WO2015053127A1 (ja) * 2013-10-10 2015-04-16 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
KR102188495B1 (ko) 2014-01-21 2020-12-08 삼성전자주식회사 반도체 발광소자의 제조 방법
JP6337686B2 (ja) * 2014-08-21 2018-06-06 三菱ケミカル株式会社 ＧａＮ基板およびＧａＮ基板の製造方法
JP2016058512A (ja) * 2014-09-09 2016-04-21 住友電気工業株式会社 エピ層付ＧａＮ膜複合基板およびその製造方法
JP6571389B2 (ja) * 2015-05-20 2019-09-04 シャープ株式会社 窒化物半導体発光素子およびその製造方法
EA201890167A1 (ru) 2015-07-13 2018-07-31 Крайонано Ас Светодиоды и фотодетекторы, сформированные из нанопроводников/нанопирамид
WO2017009395A1 (en) 2015-07-13 2017-01-19 Crayonano As Nanowires or nanopyramids grown on graphitic substrate
CN108156828A (zh) 2015-07-31 2018-06-12 科莱约纳诺公司 用于在石墨基板上生长纳米线或纳米角锥体的方法
KR102667851B1 (ko) 2016-02-22 2024-05-23 삼성디스플레이 주식회사 디스플레이 장치
WO2018055838A1 (ja) * 2016-09-23 2018-03-29 株式会社テンシックス 半導体素子の製造方法及び半導体基板
GB201705755D0 (en) 2017-04-10 2017-05-24 Norwegian Univ Of Science And Tech (Ntnu) Nanostructure
CN108550666A (zh) * 2018-05-02 2018-09-18 天津三安光电有限公司 倒装四元系发光二极管外延结构、倒装四元系发光二极管及其生长方法
KR102590229B1 (ko) * 2018-10-15 2023-10-17 삼성전자주식회사 Led 소자 및 led 소자의 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19640594B4 (de) 1996-10-01 2016-08-04 Osram Gmbh Bauelement
EP1482549B1 (en) 2003-05-27 2011-03-30 S.O.I. Tec Silicon on Insulator Technologies S.A. Method of fabrication of a heteroepitaxial microstructure
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2894990B1 (fr) * 2005-12-21 2008-02-22 Soitec Silicon On Insulator Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede
JP3729065B2 (ja) * 2000-12-05 2005-12-21 日立電線株式会社 窒化物半導体エピタキシャルウェハの製造方法及び窒化物半導体エピタキシャルウェハ
TWI240434B (en) * 2003-06-24 2005-09-21 Osram Opto Semiconductors Gmbh Method to produce semiconductor-chips
DE102004062290A1 (de) 2004-12-23 2006-07-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterchips
TW200707799A (en) * 2005-04-21 2007-02-16 Aonex Technologies Inc Bonded intermediate substrate and method of making same
JP2007134388A (ja) * 2005-11-08 2007-05-31 Sharp Corp 窒化物系半導体素子とその製造方法
JP2008277409A (ja) * 2007-04-26 2008-11-13 Matsushita Electric Ind Co Ltd 半導体発光装置の製造方法
JP5228442B2 (ja) 2007-10-29 2013-07-03 三菱化学株式会社 集積型発光源およびその製造方法
JP2010056457A (ja) 2008-08-29 2010-03-11 Kyocera Corp 発光素子アレイの製造方法
EP2253988A1 (en) * 2008-09-19 2010-11-24 Christie Digital Systems USA, Inc. A light integrator for more than one lamp
JP5245970B2 (ja) * 2009-03-26 2013-07-24 豊田合成株式会社 発光ダイオード及びその製造方法、並びにランプ
JP2011007597A (ja) * 2009-06-25 2011-01-13 Kyocera Corp プローブカードを構成するプローブカード用基板およびプローブカード用積層体ならびにこのプローブカード用積層体を用いたプローブカード
US8697564B2 (en) * 2010-11-16 2014-04-15 Sumitomo Electric Industries, Ltd. Method of manufacturing GaN-based film
US8962365B2 (en) * 2011-10-07 2015-02-24 Sumitomo Electric Industies, Ltd. Method of manufacturing GaN-based film and composite substrate used therefor

Also Published As

Publication number Publication date
US20130137220A1 (en) 2013-05-30
WO2012147436A1 (ja) 2012-11-01
CN103140946A (zh) 2013-06-05
US8633087B2 (en) 2014-01-21
EP2704217A4 (en) 2014-10-29
EP2704217A1 (en) 2014-03-05
TW201248696A (en) 2012-12-01
WO2012147436A9 (ja) 2013-05-10
JP2012230969A (ja) 2012-11-22
KR20150003359A (ko) 2015-01-08

Similar Documents

Publication Publication Date Title
KR20130029455A (ko) ＧａＮ계 반도체 디바이스의 제조방법
KR101254539B1 (ko) 수직 구조 반도체 장치
KR100905977B1 (ko) 광전자 적용 기판 제조방법
US8884306B2 (en) Semiconductor device and method for manufacturing the same
KR101198758B1 (ko) 수직구조 반도체 발광소자 및 그 제조방법
KR20100008123A (ko) 이중 히트 씽크층으로 구성된 지지대를 갖춘 고성능수직구조의 반도체 발광소자
US8932891B2 (en) Method for manufacturing nitride based single crystal substrate and method for manufacturing nitride based semiconductor device
JP5191866B2 (ja) 半導体発光素子の製造方法及び半導体発光素子
KR20090104931A (ko) 집적화된 대면적 수직구조 그룹 3족 질화물계 반도체발광다이오드 소자 및 제조 방법
JP2010056458A (ja) 発光素子の製造方法
JP2013102240A (ja) 二重ヘテロ構造の発光領域を有するｉｉｉ族窒化物発光デバイス
KR20080002644A (ko) ＧａＮ 박막 접합 기판 및 그 제조 방법과, ＧａＮ계반도체 디바이스 및 그 제조 방법
JP5074138B2 (ja) 発光ダイオードの製造方法
TW201036210A (en) Quasi-vertical light emitting diode
JP2010093186A (ja) 窒化ガリウム系化合物半導体発光素子の製造方法、窒化ガリウム系化合物半導体素子の積層構造及び窒化ガリウム系化合物半導体発光素子、並びにランプ
KR100999548B1 (ko) 수직구조를 갖는 반도체 발광소자 제조용 지지기판, 이를 이용한 수직구조를 갖는 반도체 발광소자 제조방법 및 수직구조를 갖는 반도체 발광소자
KR101428066B1 (ko) 수직구조 그룹 3족 질화물계 반도체 발광다이오드 소자 및이의 제조 방법
KR20070044099A (ko) 질화물 반도체 발광 다이오드 및 그 제조방법
KR101480551B1 (ko) 수직구조 그룹 3족 질화물계 반도체 발광다이오드 소자 및이의 제조 방법
KR20090116410A (ko) 수직 전극구조를 갖는 발광소자 및 그 제조방법
CN110768106B (zh) 一种激光二极管制备方法
JP2014175335A (ja) 複合積層基板およびｉｉｉ族窒化物半導体デバイスの製造方法
JP5207944B2 (ja) 半導体発光素子の製造方法
JP2012129440A (ja) 半導体発光素子の製造方法及び半導体積層構造
JP2008288538A (ja) ＩＩＩ族窒化物発光デバイスのためのｐ型層

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
A107 Divisional application of patent