KR20130027155A - 반도체 기억 소자 - Google Patents

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KR20130027155A
KR20130027155A KR1020110090545A KR20110090545A KR20130027155A KR 20130027155 A KR20130027155 A KR 20130027155A KR 1020110090545 A KR1020110090545 A KR 1020110090545A KR 20110090545 A KR20110090545 A KR 20110090545A KR 20130027155 A KR20130027155 A KR 20130027155A
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박철우
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황홍선
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Abstract

반도체 기억 소자가 제공된다. 본 발명에 따른 반도체 기억 소자는 기판상에 공통 소스 영역, 상기 기판 및 상기 공통 소스 영역 사이에 배치되는 활성 패턴, 상기 활성 패턴의 일 측벽에 상에 배치되는 게이트 패턴, 상기 게이트 패턴 및 상기 활성 패턴의 상기 일 측벽 사이에 배치되는 게이트 유전 패턴, 상기 공통 소스 영역 및 상기 활성 패턴 사이에 배치되는 가변 저항 패턴 및 배선을 포함할 수 있다.

Description

반도체 기억 소자{SEMICONDUCTOR MEMORY DEVICES}
본 발명은 반도체 기억 소자에 관한 것으로 더욱 상세하게는 수직 채널 트랜지스터를 구비하는 반도체 기억 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 기억 소자는 논리 데이터들을 저장 및 저장된 데이터들을 판독할 수 있는 반도체 소자이다. 반도체 기억 소자들은 휘발성 기억 소자 및 비휘발성 기억 소자로 구분될 수 있다. 휘발성 기억 소자는 전원 공급이 중단되는 경우에 저장된 데이터들을 모두 잃어버리며, 디램 소자 또는 에스램 소자는 대표적인 휘발성 기억 소자들이다. 비휘발성 기억 소자는 전원 공급이 중단될지라도 저장된 데이터들을 간직한다. 플래시 기억 소자는 대표적인 비휘발성 기억 소자라 할 수 있다.
전자 산업이 고도로 발전함에 따라, 고용량의 반도체 기억 소자들이 요구되고 있다. 이에 따라, 반도체 기억 소자의 고집적화 경향이 심화되고 있다. 하지만, 여러 문제점들이 야기되어 고집적화된 반도체 기억 소자의 구현이 점점 어려워지고 있다. 예컨대, 미세한 패턴들을 정의하기 위한 포토리소그래피 공정(photolithography process)이 한계에 다다르고 있어, 미세 패턴들이 점유하는 평면적을 감소시키는 것이 어려워져 고집적화에 제약이 따른다. 이에 따라, 반도체 기억 소자의 고집적화를 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화에 최적화된 반도체 기억 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 일 기술적 과제는 우수한 신뢰성을 갖는 반도체 기억 소자를 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 기억 소자가 제공된다. 본 발명의 일 실시 예에 따른 반도체 기억 소자는 기판상에 공통 소스 영역, 상기 기판 및 상기 공통 소스 영역 사이에 배치되고, 상기 기판의 상부면에 대해 수직인 방향으로 서로 이격된 제1 도펀트 영역 및 제2 도펀트 영역과, 상기 제1 및 제2 도펀트 영역들 사이에 배치되는 채널 영역을 포함하는 활성 패턴, 상기 활성 패턴의 일 측벽에 상에 배치되는 게이트 패턴, 상기 게이트 패턴 및 상기 활성 패턴의 상기 일 측벽 사이에 배치되는 게이트 유전 패턴, 상기 공통 소스 영역 및 상기 활성 패턴 사이에 배치되고, 상기 제2 도펀트 영역에 연결되는 가변 저항 패턴 및 상기 제1 도펀트 영역에 연결되는 배선을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 기억 소자는 상기 활성 패턴의 상기 일 측벽과 대향되는 타 측벽상에 배치되는 도전 패턴을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 기판은 제1 도전형이고, 상기 도전 패턴은 상기 기판에 연결될 수 있다.
일 실시 예에 따르면, 상기 가변 저항 패턴은 자기 터널 접합 패턴일 수 있다.
본 발명의 일 실시 예에 따른 반도체 기억 소자는 상기 게이트 패턴에 연결되고, 상기 배선을 가로지르는 워드 라인을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 활성 패턴 및 상기 게이트 패턴은 복수로 제공되고, 상기 활성 패턴들 및 상기 게이트 패턴들은 상기 기판상에 평면적 관점에서 행들과 열들을 따라 2차원적으로 배열되고, 상기 배선의 길이 방향으로 서로 인접한 활성 패턴들 사이에 상기 각 게이트 패턴이 배치되고, 상기 배선의 길이 방향으로 서로 인접한 한 쌍의 게이트 패턴들 사이에 한 쌍의 활성 패턴들이 배치될 수 있다.
일 실시 예에 따르면, 상기 배선은 복수로 제공되고, 각 배선은 상기 배선을 가로지르는 방향으로 인접한 한 쌍의 제1 도펀트 영역들과 연결되고, 상기 각 제1 도펀트 영역은 하나의 배선에 연결되고, 다른 배선들과 이격될 수 있다.
본 발명의 일 실시 예에 따른 반도체 기억 소자는 상기 활성 패턴들 사이에 배치되어, 상기 배선을 가로지르는 방향을 따라 배열된 활성 패턴들의 채널 영역들을 연결하는 연결부들을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 공통 소스 영역은 상기 활성 패턴들의 상기 제2 도펀트 영역들에 각각 연결되는 복수의 가변 저항 패턴들을 연결할 수 있다.
본 발명의 일 실시 예에 따른 반도체 기억 소자는 상기 기판 및 상기 활성 패턴 사이에 배치되는 매몰 유전막을 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 기억 소자가 제공된다. 본 발명의 다른 실시 예에 따른 반도체 기억 소자는 기판상에 2차원적으로 배열되고, 상기 기판의 상부면에 수직인 방향으로 서로 이격되는 제1 도펀트 영역들 및 제2 도펀트 영역들과, 상기 각 제1 도펀트 영역 및 각 제2 도펀트 영역 사이의 배치되는 채널 영역을 포함하는 활성 패턴들, 상기 기판 및 상기 활성 패턴들 사이에 배치되는 공통 소스 영역, 상기 각 활성 패턴의 일 측벽상에 배치되는 게이트 패턴, 상기 기판상에 상기 게이트 패턴들을 연결하는 워드 라인들, 상기 각 활성 패턴의 상기 제2 도펀트 영역과 연결되는 가변 저항 패턴, 상기 가변 저항 패턴들과 연결되고 상기 워드 라인들을 가로지르는 배선들 및 상기 워드 라인들의 길이 방향 따라 배열되는 상기 활성 패턴들 사이에 배치되는 연결부들을 포함할 수 있다.
일 실시 예에 따르면, 상기 연결부들은 상기 워드 라인들의 길이 방향 따라 배열되는 상기 활성 패턴들의 채널 영역들을 연결할 수 있다.
본 발명의 일 실시 예에 따른 반도체 기억 소자는 상기 활성 패턴들의 상기 일 측벽들 및 상기 게이트 패턴들 사이에 배치되는 게이트 유전막을 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 기억 소자는 상기 기판 및 상기 공통 소스 영역 사이에 배치되는 매립 유전막을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 공통 소스 영역은 상기 활성 패턴들의 상기 제1 도펀트 영역들을 연결할 수 있다.
본 발명의 실시 예들에 따른 반도체 기억 소자는 활성 패턴, 가변 저항 패턴 및 공통 소스 영역을 포함할 수 있고, 상기 활성 패턴은 수직적으로 적층된 한 쌍의 도펀트 영역들 및 그들 사이의 채널 영역을 포함할 수 있다. 수직적으로 적층된 한 쌍의 도펀트 영역들 및 그들 사이의 채널 영역이 수직 채널 트랜지스터를 구성하므로, 트랜지스터를 위한 면적을 최소화할 수 있다. 또한, 상기 활성 패턴상에 상기 가변 저항 패턴이 수직적으로 배치될 수 있다. 따라서, 고집적화된 반도체 기억 소자를 구현할 수 있다.
게다가, 본 발명의 실시 예들에 따른 반도체 기억 소자는 상기 활성 패턴의 도펀트 영역에 연결되는 공통 소스 영역을 포함하므로, 도펀트 영역의 저항을 줄여서 고집적도에 최적화된 반도체 기억 소자를 구현할 수 있다.
또한, 상기 가변 저항 패턴이 정보 저장 요소로 역할을 하므로, 반도체 기억 소자의 구성을 단순화할 수 있고, 반도체 기억 소자의 제조 공정을 단순화할 수 있다.
도1a는 본 발명의 일 실시 예에 따른 반도체 기억 소자를 설명하기 위한 사시도 이다.
도1b는 본 발명의 일 실시 예에 따른 반도체 기억 소자를 설명하기 위한 평면도이다.
도1c 및 도1d는 도1b의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도1e는 본 발명의 일 실시 예에 따른 반도체 기억 소자에 포함된 활성 패턴, 게이트 패턴, 워드 라인 및 도전 패턴을 설명하기 위한 부분 사시도 이다.
도2a 및 도2b는 본 발명의 실시 예에 따른 반도체 기억 소자의 가변 저항 패턴을 설명하기 위한 확대도들이다.
도3a 및 도3b는 본 발명의 일 실시 예에 따른 반도체 기억 소자의 적용 예를 설명하기 위한 단면도들이다.
도4a는 본 발명의 다른 실시 예에 따른 반도체 기억 소자를 설명하기 위한 사시도 이다.
도4b는 본 발명의 다른 실시 예에 따른 반도체 기억 소자를 설명하기 위한 평면도이다.
도4c 및 도4d는 도4b의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도5a는 본 발명의 또 다른 실시 예에 따른 반도체 기억 소자를 설명하기 위한 사시도 이다.
도5b는 본 발명의 또 다른 실시 예에 따른 반도체 기억 소자를 설명하기 위한 평면도이다.
도5c 및 도5d는 도5b의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도6은 본 발명의 실시 예들에 따른 반도체 기억 소자를 포함하는 메모리 시스템의 일 예를 간략히 도시한 블록도이다.
도7는 본 발명의 실시 예들에 따른 반도체 기억 소자를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판(100)상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판(100)상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도1a 내지 도1e를 참조하여 본 발명의 일 실시 예에 따른 반도체 기억 소자를 설명한다. 도1a는 본 발명의 일 실시 예에 따른 반도체 기억 소자를 설명하기 위한 사시도이고, 도1b는 본 발명의 일 실시 예에 따른 반도체 기억 소자를 설명하기 위한 평면도이며, 도1c 및 도1d는 도1b의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도1a 내지 도1d를 참조하면, 기판(100)상에 복수의 활성 패턴들(ACT)이 배치된다. 상기 활성 패턴들(ACT)은 상기 기판(100)으로부터 위로 돌출된 형태일 수 있다. 상기 활성 패턴들(ACT)은 평면적 관점에서 행들과 열들을 따라 2차원적으로 배열될 수 있다. 일 실시 예에 따르면, 상기 행들은 제1 방향과 평행할 수 있으며, 상기 열들은 제2 방향과 평행할 수 있다. 상기 제1 방향 및 제2 방향은 도1a의 x축 방향 및 y축 방향에 해당할 수 있다.
상기 활성 패턴(ACT)들의 각각은 수직적으로 적층된 제1 도펀트 영역(105a), 채널 영역(103a) 및 제2 도펀트 영역(105b)을 포함한다. 상기 제1 도펀트 영역(105a) 및 상기 제2 도펀트 영역(105b)은 상기 기판(100)의 상부면에 대해서 수직인 방향으로 이격되어 배치될 수 있고, 상기 채널 영역(103a)은 상기 제1 도펀트 영역(105a) 및 제2 도펀트 영역(105b) 사이에 제공될 수 있다. 일 실시 예에 따르면, 상기 제1 도펀트 영역(105a)은 상기 활성 패턴(ACT)의 아랫 부분에 제공될 수 있고, 상기 제2 도펀트 영역(105b)은 상기 활성 패턴(ACT)의 윗 부분에 제공될 수 있다.
일 실시 예에 따르면, 상기 기판(100)은 제1 도전형이고, 상기 제1 및 제2 도펀트 영역들(105a, 105b)은 상기 제1 도전형과 다른 제2 도전형일 수 있다. 예를 들어, 상기 기판(100)의 도전형이 p형인 경우, 상기 제1 및 제2 도펀트 영역들(105a, 105b)의 도전형은 n형일 수 있다. 상기 채널 영역(103a)은 상기 기판(100)과 같은 상기 제1 도전형일 수 있다.
상기 제1 및 제2 도펀트 영역들(105a, 105b) 및 상기 채널 영역(103a)은 하나의 수직 채널 트랜지스터를 구성할 수 있다. 상기 제1 및 제2 도펀트 영역들(105a, 105b) 및 상기 채널 영역(103a)은 수직 채널 트랜지스터의 소스/드레인 및 채널 영역일 수 있다.
상기 활성 패턴(ACT)들의 각각의 일 측벽 상에 게이트 패턴(120a)이 배치될 수 있다. 상기 각 게이트 패턴(120a)이 상기 제1 방향으로 서로 인접한 한 쌍의 활성 패턴들(ACT) 사이에 배치될 수 있다. 상기 제1 및 제2 도펀트 영역들(105a, 105b) 및 상기 채널 영역(103a)은 하나의 수직 채널 트랜지스터를 구성하고, 한 쌍의 활성 패턴들(ACT)을 각각 포함하는 한 쌍의 수직 채널 트랜지스터들은 하나의 게이트 패턴(120a)을 공유할 수 있다.
상기 게이트 패턴들(120a)은 평면적 관점에서 2차원적으로 배열될 수 있다. 일 실시 예에 따르면, 서로 인접한 한 쌍의 열들을 따라 배열되는 게이트 패턴들(120a)은 지그재그 형태로 배열될 수 있다. 상기 활성 패턴들(ACT)은 상기 제1 방향으로 서로 인접한 한 쌍의 활성 패턴들로 이루어진 복수의 그룹들로 구별할 수 있고, 각 그룹에 포함된 활성 패턴들 사이에 하나의 게이트 패턴(120a)이 배치될 수 있다. 또한, 상기 제1 방향으로 서로 인접한 한 쌍의 게이트 패턴들(120a) 사이에 각각 다른 그룹에 속하는 한 쌍의 활성 패턴들이 배치될 수 있다.
다시 말해서, 서로 인접한 제1열의 게이트 패턴들(120a) 및 제2열의 게이트 패턴들(120a) 사이에 하나의 열을 따라 배열되는 활성 패턴들(ACT)이 배치되고, 상기 활성 패턴들(ACT)의 측벽들 상에 제1열의 게이트 패턴들(120a)과 제2열의 게이트 패턴들(120a)이 교대로 배치될 수 있다. 예를 들어, 상기 활성 패턴들(ACT) 중에서 홀수 번째 것들의 일 측벽들 상에 상기 제1열의 게이트 패턴들(120a)이 배치되고, 짝수 번째 것들의 일 측벽들 상에 상기 제2열의 게이트 패턴들(120a)이 배치될 수 있다. 또한, 서로 인접한 제1열 및 제2열을 따라 배열되는 활성 패턴들(ACT) 사이에 배치되는 하나의 열을 따라 배열되는 게이트 패턴들(120a)이 배치될 수 있고, 상기 게이트 패턴들(120a)은 상기 제1열 및 제2열의 활성 패턴들(ACT) 중에서 홀수 번째 활성 패턴들(ACT) 사이에 또는 짝수 번째 활성 패턴들(ACT) 사이에 배치될 수 있다.
상기 게이트 패턴들(120a)의 각각은 플러그 형태일 수 있고, 상기 각 게이트 패턴(120a)의 하부면은 상기 제1 도펀트 영역(105a) 의 상부면과 동일하거나 더 낮은 레벨에 위치할 수 있다. 또한, 상기 각 게이트 패턴(120a)의 하부면은 상기 제1 도펀트 영역(105a) 의 하부면보다 높은 레벨에 위치할 수 있다.
상기 게이트 패턴들(120a)은 도핑된 반도체(ex, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등), 전이 금속(ex, 티타늄, 탄탈늄 등) 또는 금속(ex, 텅스텐 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
상기 게이트 패턴들(120a) 및 상기 활성 패턴들(ACT) 사이에 게이트 유전 패턴(110a)이 배치될 수 있다. 일 실시 예에 따르면, 상기 게이트 유전 패턴(110a)은 열산화막을 포함할 수 있다. 하지만 상기 게이트 유전 패턴(110a)은 이에 한정되지 않는다. 상기 게이트 유전 패턴(110a)은 산화물, 질화물, 산화질화물 또는 고유전 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전 물질은 질화물의 유전상수에 비하여 높은 유전상수를 갖는 절연물질일 수 있다. 예컨대, 상기 고유전 물질은 산화 하프늄 또는 산화 알루미늄 등과 같은 절연성 금속산화물 중에서 선택된 적어도 하나일 수 있다.
상기 기판(100)상에 상기 제2 방향으로 연장되는 복수의 워드 라인들(WL)이 배치될 수 있다. 상기 각 워드 라인(WL)은 각 열을 따라 배열되는 게이트 패턴들(120a)과 연결될 수 있다. 상기 워드 라인들(WL)은 도핑된 반도체(ex, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등), 전이 금속(ex, 티타늄, 탄탈늄 등) 또는 금속(ex, 텅스텐 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 일 실시 예에 따르면, 상기 워드 라인들(WL)은 상기 게이트 패턴들(120a)과 동일한 물질을 포함할 수 있다.
상기 각 활성 패턴(ACT)의 일 측벽에 대향되는 타 측벽상에 도전 패턴(120b)이 배치될 수 있다. 상기 도전 패턴들(120b)도 평면적 관점에서 열들과 행들을 따라 2차원적으로 배열될 수 있다. 일 실시 예에 따르면, 상기 각 열을 따라 배열되는 상기 게이트 패턴들(120a) 사이에 각각 도전 패턴들(120b)이 배치될 수 있다. 일 실시 예에 따르면, 상기 도전 패턴들(120b)은 상기 기판(100)에 연결될 수 있다. 즉, 상기 기판(100)을 통하여 상기 도전 패턴들(120b)에 전압을 인가할 수 있다.
상기 도전 패턴(120b)의 하부면은 상기 제1 도펀트 영역(105a) 의 하부면보다 낮은 레벨에 위치할 수 있다. 또한, 상기 도전 패턴(120b)의 상부면은 상기 제1 도펀트 영역(105a) 의 상부면과 동일한 레벨에 위치할 수 있다 도시된 것과 달리, 상기 도전 패턴(120b)의 상부면은 상기 제1 도펀트 영역(105a) 의 상부면보다 높은 레벨에 위치할 수도 있다.
상기 도전 패턴들(120b)은 도핑된 반도체(ex, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등), 전이 금속(ex, 티타늄, 탄탈늄 등) 또는 금속(ex, 텅스텐 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
도1e는 본 발명의 일 실시 예에 따른 반도체 기억 소자에 포함된 활성 패턴(ACT), 게이트 패턴(120a), 워드 라인(WL) 및 도전 패턴(120b)을 설명하기 위한 부분 사시도이다. 도1e를 참조하면, 하나의 게이트 패턴(120a) 및 하나의 도전 패턴(120b) 사이에 하나의 활성 패턴(ACT)이 배치될 수 있다. 상기 게이트 패턴(120a)은 상기 활성 패턴(ACT)의 일 측벽에 인접하게 배치될 수 있다. 상기 활성 패턴(ACT)의 제1 및 제2 도펀트 영역들(105a, 105b) 과 채널 영역(103a)이 하나의 수직 채널 트랜지스터를 구성하고, 상기 게이트 패턴(120a)은 게이트 전극으로 역할을 할 수 있다. 상기 도전 패턴(120b)은 상기 활성 패턴(ACT)의 일 측벽에 대향되는 타 측벽에 인접하게 배치될 수 있고 상기 도전 패턴(120b)은 상기 활성 패턴(ACT)의 상기 제1 도펀트 영역(105a)에 인접하게 배치될 수 있다. 상기 도전 패턴(120b)에 전압이 인가되는 경우, 상기 도전 패턴(120b)에 인접하게 배치된 제1 도펀트 영역(105a) 의 일부는 반전될 수 있다.
제1 및 제2 도펀트 영역과 채널 영역이 하나의 NMOS 수직 채널 트랜지스터를 구성하는 경우, 상기 채널 영역은 상기 제1 도펀트 영역에 의해서 상기 기판과 분리되어 플로팅 상태에 있을 수 있다. 만약 채널 영역이 플로팅 상태에 있을 수 있고, 이에 의해서 플로팅 바디 효과(floating body effect)가 발생할 수 있다. 즉, GIDL(Gate induced Drain Leakage)에 의해 생성된 홀이 상기 채널 영역에 축적될 수 있고, 상기 축적된 홀들은 문턱 전압을 변화시키거나, 동적 리프레시(Dynamic refresh) 특성을 열화시키거나, 커패시터의 전압을 감소시킬 수 있다. 따라서, 트랜지스터의 문턱 전압에서의 불안정성을 증가시키고, 반도체 기억 소자의 동적 기준(dynamic reference) 특성에서의 열화를 가져올 수 있다. 하지만 본 실시 예에 따르면, 상기 도전 패턴(120b)에 전압(예를 들어, 음의 전압)을 인가하여 제1 도펀트 영역(105a)의 일부를 반전시킬 수 있고, 상기 반전된 제1 도펀트 영역(105a)의 일부를 통하여 상기 축적된 홀들이 상기 채널 영역(103a)으로부터 빠져나갈 수 있다. 따라서, 채널 영역(103a)에 플로팅 바디 효과가 발생하는 것을 억제할 수 있고, 신뢰성이 향상된 반도체 기억 소자를 구현할 수 있다.
상기 도전 패턴(120b) 및 상기 활성 패턴(ACT) 사이에 유전 패턴(110b)이 개재될 수 있다. 상기 유전 패턴(110b)은 열산화막을 포함할 수 있다. 하지만 상기 유전 패턴(110b)은 이에 한정되지 않는다. 상기 유전 패턴(110b)은 산화물, 질화물, 산화질화물 또는 고유전 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전 물질은 질화물의 유전상수에 비하여 높은 유전상수를 갖는 절연물질일 수 있다. 예컨대, 상기 고유전 물질은 산화 하프늄 또는 산화 알루미늄 등과 같은 절연성 금속산화물 중에서 선택된 적어도 하나일 수 있다.
상기 제1 도펀트 영역들(105a) 사이에 제1 충전 유전 패턴들(160)이 배치될 수 있다. 상기 제1 충전 유전 패턴들(160은 상기 게이트 패턴들(120a) 및 상기 기판(100) 사이에 배치될 수 있다. 상기 제1 충전 유전 패턴들(160)은 산화막, 질화막 또는 산질화막을 포함할 수 있다.
상기 기판(100)상에 복수의 배선들(150a)이 나란히 배치될 수 있다. 즉, 상기 배선들(150a)은 평면적 관점에서 상기 워드 라인들(WL)을 가로지를 수 있다. 상기 각 배선(150a)은 상기 제2 방향으로 서로 인접한 한 쌍의 행들을 따라 배열되는 활성 패턴들(ACT) 사이에 배치될 수 있다. 즉, 서로 인접한 한 쌍의 배선들(150a) 사이에 하나의 행을 따라 배열되는 활성 패턴들(ACT)이 배치될 수 있다.
상기 배선들(150a)은 상기 제1 도펀트 영역들(105a)에 연결될 수 있다. 상기 제2방향으로 서로 인접한 한 쌍의 제1 도펀트 영역들(105a)은 하나의 배선(150a)에 연결될 수 있다.
하나의 제1 도펀트 영역(105a)은 하나의 배선(150a)에 연결되고, 다른 배선들(150a)과 이격될 수 있다. 예를 들어, 서로 인접한 한 쌍의 배선들(150a) 사이의 하나의 행을 따라 배열되는 활성 패턴들(ACT)이 배치될 수 있고, 상기 각 행을 따라 배열되는 활성 패턴들(ACT)의 제1 도펀트 영역들(105a)은 교대로 상기 한 쌍의 배선들(150a) 중에서 어느 하나와 연결될 수 있다. 또한, 서로 인접한 한 쌍의 배선들(150a) 사이에 하나의 행을 따라 배열되는 상기 제1 도펀트 영역들(105a)은 상기 한 쌍의 배선들(150a)과 교대로 연결될 수 있다. 즉, 서로 인접한 제1 배선 및 제2 배선 사이에 상기 하나의 행을 따라 배열되는 제1 도펀트 영역들 중에서 홀수 번째 것들은 상기 제1 배선에 연결되고, 상기 하나의 행을 따라 배열되는 제1 도펀트 영역들 중에서 짝수 번째 것들은 제2 배선에 연결될 수 있다. 서로 인접한 제1행 및 제2행을 따라 배열되는 제1 도펀트 영역들 사이에 배치되는 하나의 배선은 상기 제1행 및 제2행의 홀수 번째 제1 도펀트 영역들과 연결되고, 상기 제1행 및 제2행의 짝수 번째 제1 도펀트 영역들과 이격될 수 있다.
상기 배선들(150a)은 금속(ex, 텅스텐 등), 도전성 금속 질화물(ex, 질화티타늄, 질화탄탈늄 등), 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 제2 방향으로 서로 인접한 활성 패턴들(ACT)사이에 라이너 유전막(170a) 및 제2 충전 유전 패턴(170b)이 배치될 수 있다. 상기 라이너 유전막(170a)의 일부분들은 상기 기판을 향하여 연장되어 상기 배선들(150a) 및 상기 활성 패턴들(ACT)의 상기 제1 도펀트 영역들(150a)사이에 게재될 수도 있다. 상기 제2 충전 유전 패턴(170b)은 상기 배선들(150a)상에 배치될 수 있다. 상기 라이너 유전막(170a) 및 상기 제2 충전 유전 패턴(170b)은 산화막, 질화막 또는 산질화막을 포함할 수 있다.
상기 배선들(150a) 및 상기 기판(100)사이에 하부 유전 패턴(121)이 배치될 수도 있다. 상기 하부 유전 패턴(121)에 의해서 상기 배선들(150a) 및 상기 기판(100)이 전기적으로 이격될 수 있다. 상기 하부 유전 패턴(121)은 산화막, 질화막 또는 산질화막을 포함할 수 있다.
상기 활성 패턴들(ACT) 상에 공통 소스 영역(SR)이 배치될 수 있고, 상기 활성 패턴들(ACT) 및 상기 공통 소스 영역(SR) 사이에 복수의 가변 저항 패턴들(RE)이 배치될 수 있다. 상기 공통 소스 영역(SR)은 도핑된 반도체층일 수 있다. 하지만, 본 발명은 이에 한정되지 않는다.
상기 공통 소스 영역(SR) 및 상기 활성 패턴들(ACT) 사이에 복수의 가변 저항 패턴들(RE)이 배치된다. 상기 각 가변 저항 패턴(RE)은 상기 각 활성 패턴(ACT)의 상기 제2 도펀트 영역(105b) 에 연결될 수 있다. 도시된 것과 달리, 상기 가변 저항 패턴(RE)은 라인 형태이거나 판상 형태일 수도 있다. 이 경우, 복수의 제2 도펀트 영역들(105b)이 하나의 가변 저항 패턴(RE)에 연결될 수도 있다. 상기 가변 저항 패턴들(RE)은 본 실시 예에 따른 반도체 기억 소자에서 정보 저장 요소로 역할을 할 수 있다. 일 실시 예에 따르면, 상기 가변 저항 패턴들(RE)은 자기 터널 접합 패턴들 또는 저항 패턴들일 수 있다.
상기 각 가변 저항 패턴(RE) 및 상기 각 제2 도펀트 영역(105b) 사이에 제1 콘택 플러그(130)가 배치될 수 있고, 상기 각 가변 저항 패턴(RE)상에 제2 콘택 플러그(140)가 배치될 수 있다. 상기 제1 콘택 플러그(130)에 의해서 상기 각 가변 저항 패턴(RE)은 상기 각 활성 패턴(ACT)의 각 제2 도펀트 영역(105b) 에 연결될 수 있고, 상기 제2 콘택 플러그(140)들에 의해서 상기 복수의 가변 저항 패턴들(RE)은 상기 공통 소스 영역(SR)에 연결될 수 있다. 일 실시 예에 따르면, 제1 콘택 플러그(130) 또는 제2 콘택 플러그(140)는 생략될 수도 있다. 하지만, 본 발명은 이에 한정되지 않는다.
상기 제1 및 제2 콘택 플러그(140)는 반도체(ex, 다결정 실리콘 등), 금속(ex, 텅스텐 등), 도전성 금속 질화물(ex, 질화티타늄, 질화탄탈늄 등), 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
도2a 및 도2b는 가변 저항 패턴(RE)의 다양한 예들에 대해서 도시한 단면도들이다.
도2a를 참조하면, 상기 각 가변 저항 패턴(RE)은 수직적으로 배치되는 제1 자성 도전층(210) 및 제2 자성 도전층(230)을 포함할 수 있다. 상기 제1 자성 도전층(210)은 고정층(pinning layer: 211) 및 피고정층(pinned layer: 215)을 포함할 수 있다. 상기 고정층(211)은 반강자성 물질(anti-ferromagnetic material)을 포함할 수 있다. 상기 고정층(211)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 상기 고정층(211)은 희유 금속(precious metal) 중 선택된 적어도 하나를 포함할 수 있다. 상기 희유 금속은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 및 은(Ag) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 피고정층(215)은 상기 고정층(211)에 의해 고정된 자화방향을 가질 수 있다. 상기 피고정층(215)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 일 예로, 상기 피고정층(215)은 제1 강자성층(212), 제2 강자성층(214) 및 상기 제1 강자성층(212)과 상기 제2 강자성층(214) 사이에 제공되는 비자성층(213)을 포함할 수 있다. 상기 제1 강자성층(212)의 자화 방향은 상기 고정층(211)에 의해 고정될 수 있다. 상기 제2 강자성층(214)의 자화 방향은 상기 제1 강자성층(212)의 자화 방향과 반평행(anti-parallel)하도록 고정될 수 있다. 상기 비자성층(213)이 상기 제1 강자성층(212)과 제2 강자성층(214)의 자화 방향들을 서로 반평행 하도록 고정시킬 수 있다.
상기 제1 강자성층(212) 및 제2 강자성층(214)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 상기 제1 강자성층(212) 및 제2 강자성층(214)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 상기 비자성층(213)은 희유 금속을 포함할 수 있다. 예를 들어, 상기 비자성층(213)은 루테늄(Ru), 이리듐(Ir) 및 로듐(Rh)에서 선택된 적어도 하나를 포함할 수 있다.
상기 제2 자성 도전층(230)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 상기 제2 자성 도전층(230)의 자화 방향은 상기 가변 저항 패턴(RE)에 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 상기 제2 자성 도전층(230)의 자화 방향과 상기 제1 자성 도전층(210)의 자화 방향의 평행여부에 따라, 상기 가변 저항 패턴(RE)의 자기 저항값이 달라질 수 있다. 이를 이용하여 본 발명에 따른 반도체 기억 소자에 데이터의 기입 및/또는 판독이 수행될 수 있다. 상기 제2 자성 도전층(230)은 강자성 물질을 포함할 수 있다. 예를 들어, 상기 제2 자성 도전층(230)는 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
상기 제2 자성 도전층(230)은 복수의 층으로 구성될 수 있다. 예를 들어, 복수의 강자성 물질을 포함하는 층들과 상기 층들 사이에 개재되는 비자성 물질을 포함하는 층을 포함할 수 있다. 이 경우, 상기 강자성 물질을 포함하는 층들과 상기 비자성 물질을 포함하는 층은 합성 반강자성층(synthetic antiferromagnetic layer)을 구성할 수 있다. 상기 합성 반강자성층은 반도체 기억 소자의 임계 전류 밀도를 감소시키고, 열적 안정성을 향상시킬 수 있다. 상기 제1 자성 도전층(210) 및 상기 제2 자성 도전층(230)의 자화 방향들은 상기 기판(100)의 상부면과 실질적으로 평행할 수 있다.
상기 제1 자성 도전층(210) 및 상기 제2 자성 도전층(230) 사이에 터널 배리어층(220)이 제공될 수 있다. 상기 터널 배리어층(220)은 금속 원소(metalic element) 및 비금속 원소(non-metalic element)를 포함할 수 있다. 일 실시 예에 따르면, 상기 터널 배리어층(220)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 및 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 상기 터널 배리어층(220)은 산화마그네슘(MgO)막일 수 있다. 이와 달리, 상기 터널 배리어층(220)은 복수의 층들을 포함할 수 있다. 예를 들어, 상기 터널 배리어층(220)은 마그네슘(Mg)/산화마그네슘(MgO), 산화마그네슘(MgO)/마그네슘(Mg), 또는 마그네슘(Mg)/산화마그네슘(MgO)/마그네슘(Mg)을 포함할 수 있다. 일 실시 예에 따르면, 상기 터널 배리어층(220)은 소정의 결정 구조를 가질 수 있다. 예를 들어, 상기 터널 배리어층(220)은 체심 입방 격자 구조를 가질 수 있다.
도2b를 참조하면, 상기 가변 저항 패턴(RE)은 제1 자성 도전층(210) 및 제2 자성 도전층(230)을 포함할 수 있다. 상기 제1 자성 도전층(210) 및 제2 자성 도전층(210)은 수직적으로 서로 이격될 수 있다. 상기 제1 자성 도전층(210)은 제1 고정층(pinning layer)(216) 및 제1 피고정층(pinned layer)(217)을 포함할 수 있다. 상기 제1 고정층(216)은 반강자성 물질(anti-ferromagnetic material)을 포함할 수 있다. 예를 들어, 상기 고정층(216)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 피고정층(217)은 상기 제1 고정층(216)에 의해 고정된 자화방향을 가질 수 있다. 상기 제1 피고정층(217)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 일 실시예에서, 상기 제1 피고정층(217)은 강자성 물질을 포함하는 단일층을 포함할 수 있다. 예를 들어, 상기 제1 피고정층(217)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
상기 제2 자성 도전층(230)은 도2a를 참조하여 상술된 것과 동일할 수 있다.
상기 제2 자성 도전층(230) 상에 제3 자성 도전층(240)이 제공될 수 있다. 상기 제3 자성 도전층(240)은 제2 피고정층(243) 및 제2 고정층(245)을 포함할 수 있다. 상기 제2 피고정층(243) 및 상기 제2 고정층(245)은 각각 상기 제1 피고정층(217) 및 상기 제1 고정층(216)과 동일한 물질로 형성될 수 있다.
상기 제1 자성 도전층(210) 및 상기 제2 자성 도전층(230) 사이에 제1 터널 배리어층(221)이 제공될 수 있고, 상기 제2 자성 도전층(230) 및 제3 자성 도전층(240) 사이에 제2 터널 배리어층(225)가 제공될 수 있다. 상기 제1 및 제2 터널 배리어층(221, 225)는 도2a를 참조하여 설명된 터널 배리어층(220)과 동일한 특성을 가질 수 있고, 동일한 물질을 포함할 수 있다.
상기 제1 자성 도전층(210), 상기 제2 자성 도전층(230) 및 상기 제3 자성 도전층(240)에 의하여 상기 가변 저항 패턴(RE)은 이중 자기 터널 접합(Dual Magnetic Tunnel Junction)을 이룰 수 있다.
하지만, 본 발명에서 가변 저항 패턴(RE)은 상술된 구조들에 한정되지 않는다. 본 발명의 가변 저항 패턴(RE)은 다양한 형태일 수 있다.
상술된 일 실시 예들에 따르면, 본 발명에 따른 반도체 기억 소자는 수직적으로 적층된 제1 및 제2 도펀트 영역들(105a, 105b) 및 그들 사이의 채널 영역(103a)으로 구성되는 수직 트랜지스터를 포함할 수 있고, 상기 수직 트랜지스터상에 수직적으로 배열된 가변 저항 패턴(RE)을 포함할 수 있다. 반도체 기억 소자의 구성들이 수직적으로 배치되므로, 고집적화된 반도체 기억 소자를 구현할 수 있다.
또한, 상기 가변 저항 패턴(RE)은 상기 반도체 기억 소자 내에서 정보 저장 요소로 역할을 수행할 수 있다. 즉, 반도체 기억 소자의 정보 저장 요소가 구조가 단순화된 상기 가변 저항 패턴(RE)을 포함하므로, 반도체 기억 소자의 제조 공정을 단순화할 수 있다.
도3a 및 도3b는 본 발명의 일 실시 예에 따른 반도체 기억 소자의 적용 예이다.
도3a 및 도3b에 도시된 것처럼, 본 발명의 일 실시 예에 따른 한 쌍의 반도체 기억 소자들을 수직적으로 적층할 수 있다. 도시된 것처럼, 상기 한 쌍의 반도체 기억 소자들은 하나의 공통 소스 영역(SR)을 공유할 수 있다. 즉, 상기 한 쌍의 반도체 기억 소자들은 하나의 공통 소스 영역(SR)에 대하여 거울 대칭일 수 있다. 일 실시 예에 따르면, 도전성 접착 물질을 이용하여 본 발명의 일 실시 예에 따른 반도체 기억 소자들에 각각 포함된 공통 소스 영역(SR)들을 연결할 수 있다.
본 발명의 실시 예들에 따르면, 복수의 반도체 기억 소자들을 수직적으로 적층할 수 있다. 즉, 좁은 면적에서 고용량을 갖는 메모리 시스템을 용이하게 형성할 수 있다.
도 4a 본 발명의 다른 실시 예에 따른 반도체 기억 소자를 설명하기 위한 사시도이고, 도4b는 본 발명의 다른 실시 예에 따른 반도체 기억 소자를 설명하기 위한 단면도이고, 도4c 및 도4d는 도4b의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다. 본 실시 예에 따른 반도체 기억 소자의 다른 구성들은 상술된 일 실시 예와 동일할 수 있다. 동일한 구성들에 대한 설명은 생략한다.
도4a 내지 도4d를 참조하면, 기판(100) 상에 활성 패턴들(ACT)이 돌출된 형태로 배치될 수 있다. 상기 활성 패턴들(ACT)은 평면적 관점에서 열들과 행들을 따라 2차원적으로 배열될 수 있다. 일 실시 예에 따르면, 상기 행들은 제1 방향과 평행할 수 있으며, 상기 열들은 제2 방향과 평행할 수 있다. 상기 제1 방향 및 제2 방향은 도4a의 x축 방향 및 y축 방향에 해당할 수 있다.
상기 각 활성 패턴(ACT)은 수직적으로 적층된 제1 도펀트 영역(105a), 채널 영역(103a) 및 제2 도펀트 영역(105b) 을 포함한다. 상기 채널 영역(103a)은 상기 제1 도펀트 영역(105a) 및 제2 도펀트 영역(105b) 사이에 제공된다. 상기 제1 및 제2 도펀트 영역들(105a, 105b) 및 상기 채널 영역(103a)은 하나의 수직 채널 트랜지스터를 구성할 수 있다. 상기 제1 및 제2 도펀트 영역들(105a, 105b) 및 상기 채널 영역(103a)은 각각 수직 채널 트랜지스터의 소스/드레인 및 채널 영역일 수 있다.
상기 제2 방향으로 인접한 활성 패턴들(ACT) 사이에 연결부들(103b)이 배치될 수 있다. 상기 연결부들(103b)에 의해서 상기 각 열들을 따라 배열되는 활성 패턴들(ACT)의 채널 영역(103a)들이 연결될 수 있다. 상기 연결부들(103b)은 상기 채널 영역(103a)과 동일한 도전형일 수 있다. 상기 제1 및 제2 도펀트 영역(105b) 과 채널 영역(103a)이 하나의 수직 채널 트랜지스터를 구성하는 경우, 상기 채널 영역(103a)은 상기 제1 도펀트 영역(105a) 에 의해서 상기 기판(100)과 분리되어 플로팅 바디 효과(floating body effect)가 발생할 수 있다. 하지만, 본 발명의 실시 예에 따르면, 채널 영역(103a)에 축적된 홀들이 상기 연결부들(103b)을 통하여 상기 채널 영역(103a)으로부터 빠져나갈 수 있다. 따라서, 채널 영역(103a)이 플로팅 바디 효과를 억제할 수 있고, 신뢰성이 향상된 반도체 기억 소자를 구현할 수 있다.
상기 각 활성 패턴(ACT)의 일 측벽 상에 게이트 패턴(120a)이 배치될 수 있고, 상기 게이트 패턴들(120a) 및 상기 활성 패턴들(ACT) 사이에 게이트 유전 패턴(110a)이 배치될 수 있다. 상기 기판(100)상에 상기 제2 방향으로 연장되는 복수의 워드 라인들(WL)이 배치될 수 있다. 상기 각 워드 라인(WL)은 각 열을 따라 배열되는 게이트 패턴들(120a)과 연결될 수 있다.
상기 제1 방향으로 서로 인접한 상기 활성 패턴들(ACT)의 상기 제1 도펀트 영역들(105a)사이에 제1 충전 유전 패턴(160) 및 제2 충전 유전 패턴들(125)이 배치될 수 있다. 상기 제2 충전 유전 패턴들(125)은 상기 워드 라인들(WL) 및 상기 제1 충전 유전 패턴(160) 사이에 배치될 수 있다. 또한, 상기 제1 충전 유전 패턴(160)은 상기 게이트 패턴들(120a) 및 상기 기판(100) 사이에 배치될 수 있다. 상기 제1 충전 유전 패턴(160)에 의해서 상기 제1 도펀트 영역들(105a)은 상기 제1 방향으로 서로 이격될 수 있다. 또한, 제1 충전 유전 패턴(160)에 의해서 상기 제1 도펀트 영역(105a)의 측벽이 완전히 덮일 수 있다. 상기 제1 충전 유전 패턴(160) 및 상기 제2 충전 유전 패턴들(125)은 산화막. 질화막 또는 산질화막을 포함할 수 있다.
상기 기판(100) 및 상기 활성 패턴들(ACT) 사이에 매몰 유전막(101)이 배치될 수 있다. 상기 매몰 유전막(101)은 산화막, 질화막 및 산화 질화막 중에서 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 매몰 유전막(101)은 접착 물질을 포함할 수도 있다. 상기 활성 패턴들(ACT)을 다른 반도체 기판(100)에 먼저 형성한 후, 상기 매몰 유전막(101)에 포함된 접착 물질을 이용하여서, 상기 기판(100)에 상기 활성 패턴들(ACT)을 접착시키는 것에 의해서 본 실시 예에 따른 반도체 기억 소자를 형성할 수 있다.
상기 기판(100)상에 상기 워드 라인들(WL)을 가로지르는 복수의 배선들(150a)이 나란히 배치될 수 있다. 상기 각 배선(150a)은 상기 제2 방향으로 서로 인접한 한 쌍의 행들을 따라 배열되는 활성 패턴들(ACT) 사이에 배치될 수 있다. 즉, 서로 인접한 한 쌍의 배선들(150a) 사이에 하나의 행을 따라 배열되는 활성 패턴들(ACT)이 배치될 수 있다.
상기 배선들(150a) 및 상기 제2 충전 유전 패턴(125) 사이 및 상기 배선들(150a) 및 상기 연결부들(103b) 사이에 일 방향으로 연장되는 하부 유전 패턴(107a)이 배치될 수 있다. 상기 하부 유전 패턴(107a)은 산화막, 질화막 또는 산질화막을 포함할 수 있다.
상기 제2 방향으로 인접한 상기 제2 도펀트 영역들(105b)사이에 상부 유전 패턴(107b)가 배치될 수 있다. 상기 상부 유전 패턴(107b)은 상기 배선들(150a)과 동일한 방향으로 연장되는 라인 형태일 수 있다. 상기 상부 유전 패턴(107b)은 산화막, 질화막 또는 산질화막을 포함할 수 있다.
본 실시 예에 따른 반도체 기억 소자는 상술된 일 실시 예에서 설명한 것과 동일한 효과를 가질 수 있다.
또한, 상술된 본 실시 예에 따르면, 상기 활성 패턴들(ACT)의 채널 영역들(103a)을 연결부들(103b)로 연결하는 것에 의해서 플로팅 바디 효과가 발생하는 것을 억제할 수 있다. 따라서, 반도체 기억 소자의 구성을 단순화할 수 있고, 신뢰성 및 전기적 특성이 개선된 반도체 기억 소자를 구현할 수 있다.
도 5a는 본 발명의 또 다른 실시 예에 따른 반도체 기억 소자를 설명하기 위한 사시도이고, 도5b는 본 발명의 또 다른 실시 예에 따른 반도체 기억 소자를 설명하기 위한 단면도이고, 도5c 및 도5d는 도5b의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다. 본 실시 예에 따른 반도체 기억 소자의 다른 구성들은 상술된 실시 예들와 동일할 수 있다. 동일한 구성들에 대한 설명은 생략한다.
도5a 내지 도5d를 참조하면, 기판(100) 상에 활성 패턴들(ACT)이 돌출된 형태로 배치될 수 있다. 상기 활성 패턴들(ACT)은 평면적 관점에서 열들과 행들을 따라 2차원적으로 배열될 수 있다. 상기 행들은 제1 방향과 평행할 수 있으며, 상기 열들은 제2 방향과 평행할 수 있다. 상기 제1 방향 및 제2 방향은 도4a의 x축 방향 및 y축 방향에 해당할 수 있다.
상기 각 활성 패턴(ACT)은 수직적으로 적층된 제1 도펀트 영역(105a), 채널 영역(103a) 및 제2 도펀트 영역(105b) 을 포함한다. 상기 채널 영역(103a)은 상기 제1 도펀트 영역(105a) 및 제2 도펀트 영역(105b) 사이에 제공된다. 상기 제1 및 제2 도펀트 영역들(105a, 105b) 및 상기 채널 영역(103a)은 하나의 수직 채널 트랜지스터를 구성할 수 있다. 상기 제1 및 제2 도펀트 영역들(105a, 105b) 및 상기 채널 영역(103a)은 수직 채널 트랜지스터의 소스/드레인 및 채널 영역(103a)일 수 있다.
상기 제2 방향으로 인접한 활성 패턴들(ACT) 사이에 연결부들(103b)이 배치될 수 있다. 상기 연결부들(103b)에 의해서 상기 각 열들을 따라 배열되는 활성 패턴들(ACT)의 채널 영역(103a)들이 연결할 수 있다. 본 실시 예에 따른 반도체 기억 소자는 상기 연결부들(103b)에 의해서 도4a 내지 도4b를 참조하여 설명한 것과 동일한 효과를 가질 수 있다.
상기 기판(100) 및 상기 활성 패턴들(ACT) 사이에 매몰 유전막(101)이 배치될 수 있다. 또한, 상기 매몰 유전막(101)과 상기 활성 패턴들(ACT) 사이에 공통 소스 영역(SR)을 포함할 수 있다. 상기 공통 소스 영역(SR)들은 상기 활성 패턴들(ACT)의 제1 도펀트 영역들(105a)과 연결될 수 있다. 상기 공통 소스 영역(SR)에 의해서 상기 제1 도펀트 영역들(105a)의 저항을 줄일 수 있다. 따라서, 고집적도에 최적화된 반도체 기억 소자를 구현할 수 있다.
상기 기판(100)상에 상기 제2 방향으로 연장되는 복수의 워드 라인들(WL)이 배치된다. 상기 워드 라인들(WL)은 도핑된 반도체(ex, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등), 전이 금속(ex, 티타늄, 탄탈늄 등) 또는 금속(ex, 텅스텐 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
상기 기판(100)상에 상기 각 워드 라인(WL)에 연결되는 게이트 패턴들(120c)이 배치될 수 있다. 상기 게이트 패턴(120c)들 각각은 상기 제1 방향으로 서로 인접한 한 쌍의 활성 패턴들(ACT) 사이에 배치될 수 있다. 또한, 상기 제1 방향으로 서로 인접한 한 쌍의 게이트 패턴들(120c) 사이에 하나의 활성 패턴(ACT)이 배치될 수 있다.
상기 게이트 패턴들(120c)의 각각의 일 측벽상에 하나의 활성 패턴(ACT)이 배치되고, 상기 일 측벽과 서로 대향되는 타 측벽상에 충전 유전 패턴(125)이 될 수 있다. 즉, 상기 게이트 패턴들(120c)의 각각은 상기 제1 방향으로 서로 인접한 하나의 활성 패턴들(ACT) 및 충전 유전 패턴(125) 사이에 배치될 수 있다.
상기 각 게이트 패턴(120c)은 플러그 형태일 수 있고, 상기 각 게이트 패턴(120c)의 하부면은 상기 제1 도펀트 영역(105a)의 상부면과 동일하거나 더 낮은 레벨에 위치할 수 있다. 또한, 상기 각 게이트 패턴(120c)의 하부면은 상기 제1 도펀트 영역(105a) 의 하부면보다 높은 레벨에 위치할 수 있다.
본 실시 예에 따르면, 각 활성 패턴(ACT)의 상기 제1 및 제2 도펀트 영역들(105a, 105b) 및 상기 채널 영역(103a)은 하나의 수직 채널 트랜지스터를 구성하고, 상기 게이트 패턴들(120c)은 각각 서로 다른 수직 채널 트랜지스터를 동작시키기 위해 이용될 수 있다.
상기 게이트 패턴들(120c)은 도핑된 반도체(ex, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등), 전이 금속(ex, 티타늄, 탄탈늄 등) 또는 금속(ex, 텅스텐 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
상기 게이트 패턴들(120c) 및 상기 공통 소스 영역(SR)사이에 하부 유전 패턴(107a)가 배치될 수 있다. 상기 하부 유전 패턴(107a)은 상기 활성 패턴들(ACT)의 상기 제1 도펀트 영역들(105a)사이에 배치될 수 있다. 상기 하부 유전 패턴(107a)은 산화막, 질화막 또는 산질화막을 포함할 수 있다.
상기 제2 방향으로 서로 인접한 활성 패턴들(ACT) 사이에 상부 유전 패턴(107b)가 배치될 수 있다. 상기 상부 유전 패턴(107b)은 상기 워드 라인들(WL)을 가로지르는 방향으로 연장되는 라인 형태일 수 있다. 상부 유전 패턴(107b)은 산화막, 질화막 또는 산질화막을 포함할 수 있다.
상기 활성 패턴들(ACT)상에 가변 저항 패턴들(RE)이 배치될 수 있다. 상기 각 가변 저항 패턴(RE)은 상기 각 활성 패턴(ACT)의 상기 제2 도펀트 영역(105b) 에 연결될 수 있다. 도시된 것과 달리, 상기 가변 저항 패턴(RE)은 라인 형태이거나 판상 형태일 수도 있다. 이 경우, 복수의 제2 도펀트 영역들(105b)이 하나의 가변 저항 패턴(RE)에 연결될 수도 있다.
상기 각 가변 저항 패턴(RE) 및 상기 각 제2 도펀트 영역(105b) 사이에 제1 콘택 플러그(130)가 배치될 수 있다.
상기 가변 저항 패턴(RE)상에 제1 방향으로 연장되는 배선들(150b)이 배치될 수 있다. 상기 배선들(150b)은 평면적 관점에서 워드 라인들(WL)을 가로지를 수 있다. 상기 배선들(150b)은 상기 가변 저항 패턴들(RE)과 연결될 수 있다. 일 실시 예에 따르면, 각 배선(150b)은 각 행을 따라 배열되는 가변 저항 패턴들(RE)과 연결될 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 도시된 것과 달리, 상기 가변 저항 패턴(RE)이 라인 형태이거나 판상 형태인 경우, 하나의 가변 저항 패턴(RE)에 복수의 배선들(150b)이 연결될 수도 있다.
상기 배선(150b)은 금속(ex, 텅스텐 등), 도전성 금속 질화물(ex, 질화티타늄, 질화탄탈늄 등), 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 가변 저항 패턴들(RE) 및 상기 배선들(150b) 사이에 제2 콘택 플러그(140)들이 배치될 수 있다.
본 실시 예에 따른 반도체 기억 소자는 상술된 실시 예들에서 설명한 것과 동일한 효과를 가질 수 있다.
또한, 본 실시 예에 따르면, 배선들이(150b) 상기 활성 패턴들(ACT)상에 배치되어 가변 저항 패턴들(RE)에 연결될 수 있다. 따라서, 반도체 기억 소자의 구성을 단순화할 수 있고, 반도체 기억 소자를 제조하기 위한 공정을 단순화할 수 있다. 또한, 상기 배선들(150b)간의 전기적 간섭 및 배선들(150b)과 게이트 패턴들(120c)간의 전기적 간섭을 최소화할 수 있다. 따라서 신뢰성이 개선된 반도체 기억 소자를 구현할 수 있다.
도6는 본 발명의 실시 예들에 따른 반도체 기억 소자를 포함하는 메모리 시스템의 일 예를 간략히 도시한 블록도이다.
도6를 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 기억 장치(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명에 따른 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 비휘발성 기억 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도7은 본 발명의 실시 예들에 따른 반도체 기억 소자를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도7을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 대용량의 데이터를 저장하기 위한 기억 소자(1210)를 포함한다. 상기 기억 소자(1210)는 본 발명에 따른 반도체 기억 소자를 포함할 수 있다. 또한, 상기 기억 소자(1210)는 형태의 반도체 기억 소자(ex, 비휘발성 기억 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 소자(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 소자(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 소자(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
상술된 실시 예들에서 개시된 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시 예들에 따른 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시 예들에 따른 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
103a: 채널 영역
103b: 연결부
105a: 제1 도펀트 영역
105b: 제2 도펀트 영역
120a, 120c: 게이트 패턴
120b: 도전 패턴
150a, 150b: 배선
ACT: 활성 패턴
WL: 워드 라인
RE: 자기 터널 접합 패턴

Claims (10)

  1. 기판상의 공통 소스 영역;
    상기 기판 및 상기 공통 소스 영역 사이에 배치되고, 상기 기판의 상부면에 대해 수직인 방향으로 서로 이격된 제1 도펀트 영역 및 제2 도펀트 영역과, 상기 제1 및 제2 도펀트 영역들 사이에 배치되는 채널 영역을 포함하는 활성 패턴;
    상기 활성 패턴의 일 측벽에 상에 배치되는 게이트 패턴;
    상기 게이트 패턴 및 상기 활성 패턴의 상기 일 측벽 사이에 배치되는 게이트 유전 패턴;
    상기 공통 소스 영역 및 상기 활성 패턴 사이에 배치되고, 상기 제2 도펀트 영역에 연결되는 가변 저항 패턴; 및
    상기 제1 도펀트 영역에 연결되는 배선을 포함하는 반도체 기억 소자.
  2. 제1항에 있어서,
    상기 활성 패턴의 상기 일 측벽과 대향되는 타 측벽상에 배치되는 도전 패턴을 더 포함하는 반도체 기억 소자.
  3. 제1항에 있어서,
    상기 게이트 패턴에 연결되고, 상기 배선을 가로지르는 워드 라인을 더 포함하는 반도체 기억 소자.
  4. 제3항에 있어서,
    상기 활성 패턴 및 상기 게이트 패턴은 복수로 제공되고,
    상기 활성 패턴들 및 상기 게이트 패턴들은 상기 기판상에 평면적 관점에서 행들과 열들을 따라 2차원적으로 배열되고,
    상기 배선의 길이 방향으로 서로 인접한 활성 패턴들 사이에 상기 각 게이트 패턴이 배치되고,
    상기 배선의 길이 방향으로 서로 인접한 한 쌍의 게이트 패턴들 사이에 한 쌍의 활성 패턴들이 배치되는 반도체 기억 소자.
  5. 제4항에 있어서,
    상기 배선은 복수로 제공되고,
    각 배선은 상기 배선을 가로지르는 방향으로 인접한 한 쌍의 제1 도펀트 영역들과 연결되고,
    상기 한 쌍의 제1 도펀트 영역들은 다른 배선들과 이격되는 반도체 기억 소자.
  6. 제4항에 있어서,
    상기 활성 패턴들 사이에 배치되어, 상기 배선을 가로지르는 방향을 따라 배열된 활성 패턴들의 채널 영역들을 연결하는 연결부들을 더 포함하는 반도체 기억 소자.
  7. 제6항에 있어서,
    상기 기판 및 상기 활성 패턴들 사이에 배치되는 매몰 유전막을 더 포함하는 반도체 기억 소자.
  8. 기판상에 2차원적으로 배열되고, 그들의 각각은 상기 기판의 상부면에 수직인 방향으로 서로 이격되는 제1 도펀트 영역 및 제2 도펀트 영역과, 상기 제1 및 제2 도펀트 영역들 사이의 배치되는 채널 영역을 포함하는 활성 패턴들;
    상기 기판 및 상기 활성 패턴들 사이에 배치되는 공통 소스 영역;
    상기 각 활성 패턴의 일 측벽상에 배치되는 게이트 패턴;
    상기 기판상에 상기 게이트 패턴들을 일 방향으로 연결하는 워드 라인들;
    상기 각 활성 패턴의 상기 제2 도펀트 영역과 연결되는 가변 저항 패턴;
    상기 가변 저항 패턴들과 연결되고 상기 워드 라인들을 가로지르는 배선들; 및
    상기 워드 라인들의 길이 방향 따라 배열되는 상기 활성 패턴들 사이에 배치되는 연결부들을 포함하는 반도체 기억 소자.
  9. 제8항에 있어서,
    상기 연결부들은 상기 워드 라인들의 길이 방향 따라 배열되는 상기 활성 패턴들의 채널 영역들을 연결하는 반도체 기억 소자.
  10. 제8항에 있어서,
    상기 기판 및 상기 공통 소스 영역 사이에 배치되는 매립 유전막을 더 포함하는 반도체 기억 소자.
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