TWI570847B - 資料儲存裝置及其製造方法 - Google Patents

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Description

資料儲存裝置及其製造方法 【相關申請案的交叉參考】
2011年8月16日在韓國智慧財產局申請，發明名稱為「資料儲存裝置及其製造方法(Data Storing Devices and Methods of Fabricating the Same)」之韓國專利申請案第10-2011-0081364號以引用的方式全文併入本文中。
本發明概念之實施例大體上是關於資料儲存裝置及其製造方法。
歸因於半導體裝置之小尺寸、多功能性及/或低成本特性，半導體裝置被視為電子產業中的重要元件。諸如半導體記憶體裝置之資料儲存裝置的較高整合度應滿足消費者對卓越效能以及低廉價格的需求。在半導體記憶體裝置之狀況下，追求提高之整合度，這是因為整合度為在確定產品價格的過程中的重要因素。然而，提高半導體圖案之精細度所需的製程設備的高價格對提高半導體記憶體裝置之整合度設定了實際限制。因此，對用於提高資料儲存裝置之整合密度的新技術正進行多種研究。
可藉由提供一種資料儲存裝置來實現實施例，所述資料儲存裝置包含：基板；基板上之電晶體，其包含閘極線結構；以及導電隔離圖案，其界定電晶體之作用區域。每一導電隔離圖案包含內埋於基板中的至少一個部分，且導 電隔離圖案彼此電連接。
閘極線結構中之每一者可包含內埋於基板中的至少一個部分。導電隔離圖案可實質上平行於閘極線結構而延伸。導電隔離圖案以及閘極線結構中之每一者可包含順序堆疊在基板上的絕緣層、導電線以及覆蓋圖案。導電線可藉由絕緣層以及覆蓋圖案與基板電隔離。
在導電隔離圖案以及閘極線結構中之每一者中，導電線之最上表面可低於基板之最上表面。閘極線結構可設置在基板內之第一溝渠中，且導電隔離圖案可設置在基板內之第二溝渠中。第一溝渠以及第二溝渠可具有實質上相同之深度。
所述裝置可包含導電連接圖案，其將導電隔離圖案彼此電連接。導電連接圖案可沿著橫跨閘極線結構之方向延伸。
導電隔離圖案可經組態以在資料儲存裝置之操作期間阻止通道區域在導電隔離圖案下於基板之區域中的形成。導電隔離圖案可經組態以在資料儲存裝置之操作期間接收接地或負電壓。導電隔離圖案可經組態以在資料儲存裝置之讀取以及寫入操作期間被施加與施加至閘極線結構中之未選定閘極線結構之電壓相同的電壓。
電晶體可包含：第二源極/汲極區域，其處於閘極線結構之間於基板中；以及第一源極/汲極區域，其藉由閘極線結構與第二源極/汲極區域間隔開。資料儲存裝置可包含源極線，其處於第二源極/汲極區域上且沿著閘極線結構延 伸。
所述裝置可包含源極連接線，其將源極線彼此電連接。閘極線結構可分別包含導電線，且源極線之最下表面可高於導電線之最上表面。所述裝置可包含裝置隔離層，其橫跨閘極線結構且界定電晶體之作用區域。第二源極/汲極區域可在平行於閘極線結構之方向上藉由裝置隔離層彼此間隔開。
源極線中之每一者可包含第一導電圖案以及第二導電圖案。第一導電圖案可與第二源極/汲極區域中之一者接觸，且第一導電圖案可包含半導體材料。第二導電圖案可處於第一導電圖案上，且第二導電圖案可包含金屬材料。
所述裝置可包含可變電阻結構。可變電阻結構中之每一者可電連接至第一源極/汲極區域中之對應者。
亦可藉由提供一種製造資料儲存裝置之方法來實現實施例，所述方法包含：提供基板，其包含形成於基板之記憶胞陣列區域中之多個第一溝渠以及多個第二溝渠；在第一溝渠中形成電晶體之閘極線結構；在第二溝渠中形成導電隔離圖案，使得導電隔離圖案中之每一者形成於閘極線結構中之鄰近者之間；以及形成連接至導電隔離圖案中之每一者的導電連接圖案。導電連接圖案與閘極線結構中之每一者分離。
所述方法可包含形成第一源極/汲極區域以及第二源極/汲極區域以及形成源極線。電晶體之閘極線結構以及導電隔離圖案可形成為彼此平行。源極線可形成為與第二源 極/汲極區域重疊，且可形成為與第一源極/汲極區域間隔開。導電隔離圖案中之每一者可形成於第一源極/汲極區域中之鄰近者之間。閘極線結構中之每一者可形成於第一源極/汲極區域中之一者與第二源極/汲極區域中之一者之間。
閘極線結構以及導電隔離圖案可同時形成。同時形成閘極線結構以及導電隔離圖案可包含在基板之第一溝渠以及第二溝渠內順序形成絕緣層、導電線以及覆蓋圖案。
所述方法可包含形成可變電阻結構以及位元線。位元線可形成為橫跨閘極線結構以及導電隔離圖案。位元線可形成為將可變電阻結構彼此連接，且位元線可與導電連接圖案單獨形成。可變電阻結構可形成為經由接觸插塞連接至第一源極/汲極區域，且與第二源極/汲極區域分離。
藉由參看附圖詳細描述例示性實施例，對於一般熟習此項技術者而言，特徵將變得顯而易見。
現將在下文參看隨附圖式更全面地描述示範性實施例；然而，示範性實施例可按不同形式體現且不應解釋為限於本文中所闡述之實施例。實情為，提供此等實施例，使得本揭露內容將為詳盡且完整的，且將向熟習此項技術者完全傳達本發明之範疇。
在圖中，為了說明之清楚起見，可能誇示了層以及區域之尺寸。應注意，此等圖意在說明某些示範性實施例中所利用之方法、結構及/或材料的一般特性，且補充下文所 提供之書面描述。然而，此等圖式並未按比例繪製且可能不會精確地反映任何給定實施例之精確結構或效能特性，且不應解譯為界定或限制示範性實施例所涵蓋之值或屬性的範圍。舉例而言，為清楚起見，可減小或誇示分子、層、區域及/或結構元件之相對厚度以及定位。各圖式中之類似或相同參考數字的使用意欲指示類似或相同元件或特徵之存在。
亦應理解，當一層或元件被稱為在另一層或基板「上」時，其可直接在另一層或基板上，或亦可存在介入層。此外，應理解，當一層被稱為在另一層「下」時，其可直接在另一層下，且亦可存在一或多個介入層。另外，亦應理解，當一層被稱為在兩個層「之間」時，其可為兩個層之間的唯一層或亦可存在一或多個介入層。相同參考數字在全文中指示相似元件。
應理解，當一元件被稱為「連接」或「耦接」至另一元件時，其可直接連接或耦接至另一元件，或可存在介入元件。對比而言，當一元件被稱為「直接連接」或「直接耦接」至另一元件時，不存在介入元件。用以描述元件或層之間的關係的其他詞應以相似型式解譯(例如「在…之間」對「直接在…之間」、「鄰近」對「直接鄰近」、「在…上」對「直接在…上」)。如本文中所使用，術語「及/或」包含相關聯之所列出項目中之一或多者的任何以及所有組合。
為了描述之簡易起見，可在本文中使用諸如「在…… 之下」、「在…下方」、「下部」、「在…上方」、「上部」以及類似之空間相對術語，以描述如諸圖中所說明的一個元件或特徵相對於另一(其他)元件或特徵之關係。應理解，除了諸圖中所描繪之定向之外，所述空間相對術語意欲亦涵蓋在使用中或操作中之裝置之不同定向。舉例而言，若翻轉諸圖中之裝置，則描述為在其他元件或特徵「下方」或「之下」之元件接著將定向於其他元件或特徵「上方」。因此，例示性術語「在…下方」可涵蓋「在…上方」以及「在…下方」兩種定向。裝置可以其他方式定向(旋轉90度或在其他定向上)，且本文中所使用之空間相對描述詞可相應地解譯。
應理解，儘管本文中可使用術語「第一」、「第二」等來描述各種元件、組件、區域、層及/或區段，但此等元件、組件、區域、層及/或區段不應受此等術語限制。此等術語僅用以區分一個元件、組件、區域、層或區段與另一元件、組件、區域、層或區段。因此，在不脫離示範性實施例之教示的情況下，可將下文所論述之第一元件、組件、區域、層或區段稱為第二元件、組件、區域、層或區段。
本文使用之術語僅是出於描述特定實施例之目的，且不欲限制示範性實施例。如本文中所使用，單數形式「一個」以及「所述」意欲亦包含複數形式，除非上下文另有清楚指示。應進一步理解，術語「包括」及/或「包含」在用於本文中之情況下指定所敘述之特徵、整體、步驟、操作、元件及/或組件之存在，但不排除一或多個其他特徵、 整體、步驟、操作、元件、組件及/或其群組的存在或添加。
本文中參考各橫截面說明來描述示範性實施例，所述橫截面說明為示範性實施例之理想化實施例(以及中間結構)的示意性說明。因而，應預料到由於(例如)製造技術及/或誤差而存在自所述說明之形狀的變化。因此，實施例不應解釋為限於本文中所說明的區域之特定形狀，而是應包含例如由製造所引起的形狀之偏差。舉例而言，被說明為矩形之植入區域可具有圓形或彎曲特徵及/或在植入區域之邊緣處的植入濃度梯度，而非自植入區域至非植入區域之二元(binary)改變。同樣，藉由植入所形成之內埋區域可在所述內埋區域與進行植入時穿過之表面之間的區域中引起一定程度的植入。因此，諸圖中所說明之區域本質上為示意性的，且其形狀不欲說明裝置之區域之實際形狀，且不欲限制實施實施例的範疇。
除非另有定義，否則本文中所使用之所有術語(包含技術以及科學術語)具有與一般熟習此項技術者通常所理解者相同的含義。應進一步理解，術語(諸如，常用字典中所定義之術語)應被解譯為具有與其在相關技術背景中之含義一致的含義，且不應以理想化或過度正式之意義來解譯，除非本文中明確地如此定義。
圖1說明根據第一實施例之資料儲存裝置之平面圖。圖2A至圖2C說明資料儲存裝置之剖視圖。更詳細言之，圖2A至圖2C說明沿著圖1之線A-A'、B-B'、C-C'、D-D'以及E-E'中之一者所截取的各種剖視圖。
參看圖1以及圖2A至圖2C，可提供基板100，其包含記憶胞陣列區域CAR以及周邊電路區域PCR。基板100可為半導體層、絕緣層、以絕緣層覆蓋之半導體或導電層中之一者。舉例而言，基板100可為矽晶圓。在一些實施例中，基板100可包含以p型雜質輕摻雜之區域。裝置隔離層101可配置在基板100中，以在記憶胞陣列區域CAR內在裝置隔離層101之間界定第一作用區域AR1且在周邊電路區域PCR中在裝置隔離層101之間界定第二作用區域AR2。第一作用區域AR1的形狀可為平行於特定方向(例如，x方向)延伸(例如，伸長)的矩形。
包含閘極線結構GL之電晶體可設置在記憶胞陣列區域CAR上。閘極線結構GL可排除在周邊電路區域PCR之外。在一些實施例中，閘極線結構GL之至少一部分可***至基板100之頂表面中，例如，可內埋於基板內，以使得基板100之最上表面處於高於閘極線結構GL之最下表面的水平面。然而，實施例不限於此，例如，閘極線結構GL之任何部分均未內埋於基板100中或整個閘極線結構GL可內埋於基板100中。
基板100可形成為具有第一溝渠105，且閘極線結構GL可安置於第一溝渠105中。閘極線結構GL可沿著橫跨裝置隔離層101之方向(例如，y方向)延伸。閘極線結構GL中之每一者可包含設置在第一溝渠105中之導電線121、圍繞導電線121之側表面與底表面之第一絕緣層110，以及設置在導電線121上以填充第一溝渠105之剩餘 空間的第一覆蓋圖案129。第一絕緣層110中之每一者可充當電晶體之閘極絕緣層。第一絕緣層110以及第一覆蓋圖案129可將導電線121與基板100電分離，例如，導電線121可藉由第一絕緣層110以及第一覆蓋圖案129完全與基板100間隔開。導電線121之頂表面可位於與基板100之頂表面相同的水平面或低於基板100之頂表面的水平面。
導電線121可包含導電材料。舉例而言，導電線121可包含經摻雜之半導體、導電金屬氮化物、金屬及/或金屬-半導體化合物。第一絕緣層110可包含氧化矽、氮化矽及/或氧氮化矽。第一覆蓋圖案129可包含氮化矽、氧化矽及/或氧氮化矽。在一些實施例中，閘極線結構GL可充當資料儲存裝置之字線。
第二源極/汲極區域SD2可設置在基板100中，介於閘極線結構GL之間，且源極線SL可設置在第二源極/汲極區域SD2上。歸因於裝置隔離層101的存在，第二源極/汲極區域SD2可在y方向上彼此分離。源極線SL可連接沿著y方向配置之第二源極/汲極區域SD2。舉例而言，在y方向上彼此間隔開的第二源極/汲極區域SD2可藉由源極線SL中之各者彼此連接。源極線SL可形成在覆蓋第二源極/汲極區域SD2之第一層間介電質層117中及/或穿過第一層間介電質層117，且實質上沿著平行於閘極線結構GL的y方向延伸。就此而言，源極線SL中之每一者可充當共同源極線。此外，第二源極/汲極區域SD2可電連接至 源極線SL，以使得第二源極/汲極區域SD2中之每一者可充當安置於其鄰近處的電晶體的共同源極區域。第二金屬矽化物層182可設置在源極線SL與第二源極/汲極區域SD2之間。第二金屬矽化物層182的存在可減小源極線SL與第二源極/汲極區域SD2之間的接觸電阻。
源極線SL之底表面可位於低於基板100之頂表面的水平面。舉例而言，源極線SL之底表面可位於低於第一覆蓋圖案129之頂表面的水平面。在一些實施例中，源極線SL中之至少一者可部分與安置於其鄰近處的第一覆蓋圖案129重疊。源極線SL之頂表面可位於高於閘極線結構GL之頂表面的水平面。
第二源極/汲極區域SD2可為電導率類型不同於基板100的重摻雜區域。舉例而言，在基板100為p型之狀況下，第二源極/汲極區域SD2可為n型。源極線SL可包含金屬、導電金屬氮化物及/或金屬-半導體化合物。舉例而言，源極線SL可包含鎢、鈦及/或鉭中之至少一者。在其他實施例中，源極線SL可為經摻雜之半導體層。
源極線SL可彼此電連接。在一些實施例中，源極連接線CSL可設置為將源極線SL彼此電連接。源極連接線CSL可沿著橫跨閘極線結構GL(例如，平行於裝置隔離層101)之方向延伸。源極連接線CSL可與源極線SL一起形成，以使得源極連接線CSL以及源極線SL可安置於實質上相同的平面上，例如，在裝置之同一層中，以使得源極連接線CSL在無任何單獨的接觸插塞之情況下直接 連接至源極線SL。源極連接線CSL可自記憶胞陣列區域CAR側向延伸至周邊電路區域PCR上。源極連接線CSL可經由第三接觸插塞148電連接至周邊電路區域PCR上的電晶體(未圖示)。
源極連接線CSL可安置於源極線SL之一側，例如，側端，如圖1所示。然而，實施例不限於此。舉例而言，源極連接線CSL可具有能夠使源極線SL彼此電連接之其他結構中之一者。在一些實施例中，源極連接線CSL可安置於源極線SL之兩側。在其他實施例中，源極連接線CSL可安置於記憶胞陣列區域CAR周圍以具有閉環形狀。
可設置導電隔離圖案CI以界定電晶體之作用區域。導電隔離圖案CI可具有類似於或相同於閘極線結構GL的形狀以及組合物。舉例而言，導電隔離圖案CI以及閘極線結構GL可在相同的製程階段期間同時形成。在一些實施例中，導電隔離圖案CI之至少部分可***或內埋於基板100中。在平面圖中，源極線SL中之每一者可分別在鄰近的諸對導電隔離圖案CI之間延伸，且閘極線結構GL可在源極線SL與導電隔離圖案CI之間延伸。在一些實施例中，導電隔離圖案CI可設置於基板100中所形成之第二溝渠106中。第二溝渠106可形成為實質上平行於第一溝渠105。在一些實施例中，第一溝渠105以及第二溝渠106可使用相同蝕刻製程形成。結果，第二溝渠106可形成為具有與第一溝渠105實質上相同之深度以及寬度。
導電隔離圖案CI可形成為具有實質上相同於閘極線 結構GL的形狀。舉例而言，類似於閘極線結構GL，導電隔離圖案CI中之每一者可包含導電線121、圍繞導電線121之側表面與底表面之第一絕緣層110，以及設置在導電線121上以填充第二溝渠106的第一覆蓋圖案129。
導電隔離圖案CI可彼此電連接。在一些實施例中，可設置導電連接圖案GS將導電隔離圖案CI彼此電連接。導電隔離圖案CI可經由第一接觸插塞147電連接至導電連接圖案GS。
導電連接圖案GS可沿著橫跨閘極線結構GL(例如，平行於裝置隔離層101)之方向延伸。導電連接圖案GS可自記憶胞陣列區域CAR側向延伸以安置於周邊電路區域PCR上。導電連接圖案GS以及第一接觸插塞147可包含金屬、導電金屬氮化物、金屬-半導體化合物及/或經摻雜之半導體。導電連接圖案GS可安置於導電隔離圖案CI之一側，例如，側端，如圖1所示。然而，實施例不限於此，例如，導電連接圖案GS可具有能夠將導電隔離圖案CI彼此電連接之結構中之一者。在一些實施例中，導電連接圖案GS可安置於導電隔離圖案CI之兩側。在其他實施例中，導電連接圖案GS可安置於記憶胞陣列區域CAR周圍以具有閉環形狀。
第一源極/汲極區域SD1可設置在閘極線結構GL與導電隔離圖案CI之間。第一源極/汲極區域SD1可藉由閘極線結構GL與第二源極/汲極區域SD2間隔開。第一源極/汲極區域SD1可為以電導率類型不同於基板100的雜質重 摻雜的雜質區域。第一源極/汲極區域SD1可藉由裝置隔離層101在y方向上彼此間隔開。在一些實施例中，第一源極/汲極區域SD1可充當由閘極線結構GL控制之電晶體之汲極區域。
在高於臨限電壓之電壓施加至閘極線結構GL之狀況下，通道(未圖示)可形成於閘極線結構GL下，以將第一源極/汲極區域SD1與第二源極/汲極區域SD2電連接。通道可沿著基板100之表面形成，面對每一閘極線結構GL之側表面與底表面。因此，相比於閘極結構形成於基板100之頂表面上的狀況，通道之長度可伸長。通道長度之此伸長可減輕短通道效應，所述短通道效應可能出現在整合密度提高之資料儲存裝置中。
周邊閘電極結構PG可設置在周邊電路區域PCR上。周邊閘電極結構PG可包含周邊電路區域PCR中彼此依序堆疊的閘極絕緣層131、閘電極以及第二覆蓋圖案134。閘電極可包含多個層。舉例而言，閘電極可包含：第一閘電極132，其包含半導體材料；以及第二閘電極133，其包含金屬材料。周邊閘電極結構PG可更包含第一間隔物136，其安置在第一閘電極132以及第二閘電極133之側壁上。第一間隔物136以及第二覆蓋圖案134可由氮化矽、氧化矽或氧氮化矽形成。
上導電圖案可設置在閘極線結構GL上。在一些實施例中，上導電圖案可充當位元線BL。位元線BL可經由下接觸插塞144電連接至第一源極/汲極區域SD1，下接觸插 塞144穿透第一層間介電質層117以及第二層間介電質層118。在一些實施例中，第一金屬矽化物層181可設置在下接觸插塞144與第一源極/汲極區域SD1之間，例如，第一金屬矽化物層181之至少一部分可內埋於第一源極/汲極區域SD1中。位元線BL可在周邊電路區域PCR上側向延伸，且經由第一周邊接觸插塞142以及第二周邊接觸插塞143電連接至安置於周邊電路區域PCR上的第三源極/汲極區域135。
在如應用於可變電阻記憶體裝置之此實施例的實例中，可變電阻結構VR可分別設置在位元線BL與下接觸插塞144之間。位元線BL中之每一者可沿著x方向延伸且電連接至多個可變電阻結構VR。可變電阻結構VR可設置在第三層間介電質層119中，例如，第三層間介電質層119可堆疊於第一層間介電質層117以及第二層間介電質層118上。然而，例示性實施例可不限於形成可變電阻記憶體裝置，亦即，不限於將可變電阻結構用於資料儲存。舉例而言，一般熟習此項技術者可修改例示性實施例以形成另一類型的記憶體裝置。
然而，以下描述將涉及可變電阻結構VR用作資料儲存裝置之記憶體元件的本實施例的實例。可變電阻結構VR可設置於位元線BL與下接觸插塞144之間，且其中所儲存之資料可取決於所述結構的電阻。在一些實施例中，可變電阻記憶體裝置可為磁性隨機存取記憶體裝置(magnetic random access memory device；MRAM)，其中磁 性穿隧接面(magnetic tunnel junction；MTJ)用作可變電阻結構VR，但實施例不限於此。舉例而言，資料儲存裝置可為可相變記憶體裝置(或PRAM)、鐵電記憶體裝置(或FRAM)或電阻性記憶體裝置(或RRAM)。在如應用於PRAM之此實施例的實例中，可變電阻結構VR可包含介入於電極之間的可相變材料。在如應用於FRAM之此實施例的實例中，可變電阻結構VR可包含介入於電極之間的鐵電層。下文中，為了簡單起見，下文描述將涉及包含MTJ的實例。然而，如上文所論述，實施例不限於此。
可變電阻結構VR中之每一者可包含可順序堆疊於第一電極11與第二電極15之間的參考磁性層12、穿隧障壁層13以及自由層14。就垂直位置而言，參考磁性層12以及自由層14可互換。另外，可變電阻結構VR中之每一者可包含一或多個參考磁性層及/或一或多個自由層。舉例而言，多個磁性穿隧接面(MTJ)可設置於第一電極11與第二電極15之間。每一MTJ之電阻可取決於參考磁性層12以及自由層14之磁化(magnetization)是否平行而變化。換言之，與參考磁性層12以及自由層14之磁化平行相比，反平行時的MTJ之電阻可較高。這種電阻的差異可用以將資料寫入至磁性記憶體裝置及/或自磁性記憶體裝置讀出資料。
第一電極11以及第二電極15中之每一者可包含反應性低的導電材料。舉例而言，第一電極11以及第二電極15可由導電金屬氮化物形成。在一些實施例中，第一電極 11以及第二電極15中之至少一者可包含氮化鈦、氮化鉭、氮化鎢及/或氮化鈦鋁。
裝置操作時，對於操作電流沿著垂直於易磁化軸之方向流動的水平型MTJ的狀況，參考磁性層12可包含釘紮層(pinning layer)以及受釘紮層(pinned layer)。釘紮層可包含反鐵磁材料。舉例而言，釘紮層可包含PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO及/或Cr。在此狀況下，受釘紮層之磁化方向可由釘紮層固定。受釘紮層可包含鐵磁材料。舉例而言，受釘紮層可包含CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO及/或Y3Fe5O12。
穿隧障壁層13可形成為小於自旋擴散距離的厚度。穿隧障壁層13可包含非磁性材料。舉例而言，穿隧障壁層13可包含氧化鎂、氧化鈦、氧化鋁、氧化鎂鋅以及氧化鎂硼、氮化鈦及/或氮化釩。
自由層14可包含展現可切換磁化方向的材料。舉例而言，自由層14之磁化方向可由內部或外部電磁效應改變。在一些實施例中，自由層14可包含含有(例如)鈷、鐵或鎳中之至少一者的鐵磁材料。舉例而言，自由層14可包含FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO及/或Y3Fe5O12。
包含水平型MTJ之可變電阻記憶體裝置之實施例可 不限於此。舉例而言，可變電阻記憶體裝置可包含垂直型MTJ，其中操作電流沿著實質上平行於易磁化軸之方向流動。在此狀況下，參考磁性層12以及自由層14之磁化方向可實質上平行於穿隧障壁層13之法線。
在如應用於可變電阻記憶體裝置之此實施例的實例中，可基於由下表1給出之條件執行讀取資料、寫入資料「1」以及寫入資料「0」的操作。此處，上述閘極線結構GL可對應於字線WL。
自表1，可在分別將電壓Vg1、Vg0及Vgr施加至選定字線Sel-WL的條件下執行寫入資料「1」、寫入資料「0」以及讀取資料的操作。電壓Vg1、Vg0及Vgr可高於對應電晶體之臨限電壓，且可根據可變電阻結構VR之材料、源極/汲極區域之摻雜濃度、閘極絕緣層之厚度等來調整。在一些實施例中，電壓Vg1可實質上等於電壓Vg0，且電 壓Vgr可相對低於電壓Vg1以及Vg0。舉例而言，電壓Vg1以及Vg0可在約0.5伏特至約5伏特之範圍內。在操作期間，可對未選定字線Unsel-WL施加接地電壓GND或負電壓。
在寫入以及讀取操作中，可對源極線SL施加電壓Vsl。在一些實施例中，電壓Vsl可為約1伏特或接地電壓GND。可在分別將電壓Vd1、Vd0及Vr施加至選定位元線Sel-BL的條件下執行寫入資料「1」、寫入資料「0」以及讀取資料的操作。電壓Vd1可高於電壓Vd0。在其他實施例中，取決於用於可變電阻結構VR之材料，電壓Vd1可等於或高於電壓Vd0。可對未選定位元線Unsel-BL施加接地電壓GND，或未選定位元線Unsel-BL處於電浮動狀態。
在寫入以及讀取操作中，可對導電隔離圖案CI施加接地電壓GND或負電壓。舉例而言，可對導電隔離圖案CI施加實質上相同於施加至未選定字線Unsel-WL之電壓的電壓。在其他實施例中，可對導電隔離圖案CI施加小於施加至未選定字線Unsel-WL之電壓的電壓。
在對導電隔離圖案CI施加接地電壓GND或負電壓之狀況下，有可能防止導電隔離圖案CI之電位因施加至其鄰近處之閘極線結構GL之電壓而提昇，且因此，例如，降低了通道在對應導電隔離圖案CI下形成的可能性及/或防止通道在對應導電隔離圖案CI下形成。如下文將描述，導電隔離圖案CI可藉由至少部分使用用於形成閘極線結構 GL之製程而形成。結果，閘極線結構GL可容易且簡單地進行電隔離。另外，使用導電連接圖案GS，接地或負電壓可同時施加至多個導電隔離圖案CI。
在一些實施例中，內埋於基板100中之閘極線結構GL可防止短通道效應。此外，閘極線結構GL中之鄰近者可經由源極線SL共用源極區域，以使得裝置可具有提高之整合密度。另外，導電隔離圖案CI可藉由至少部分使用用於形成閘極線結構GL之製程而形成，且由此，閘極線結構GL之間的絕緣結構可容易且簡單地形成。
圖3以及圖4展示根據第一實施例而修改的資料儲存裝置，且為圖2A之部分放大剖視圖。如圖3所示，導電隔離圖案CI之寬度d2可大於閘極線結構GL之寬度d1。在其他實施例中，例如如圖4所示，導電隔離圖案CI之厚度t2可大於閘極線結構GL之厚度t1。可藉由改變第一溝渠105及/或第二溝渠106之形狀來達成與導電隔離圖案CI有關之此等修改。舉例而言，可藉由將第二溝渠106圖案化成具有大於第一溝渠105之寬度的寬度而獲得圖3所示之結構。可藉由將第一溝渠105以及第二溝渠106單獨蝕刻而獲得圖4之結構，其中第一溝渠105形成為具有不同於第二溝渠106之深度的深度。
參看圖4，通道終止區域169可形成於基板100中，位於導電隔離圖案CI下。通道終止區域169可將鄰近的源極/汲極區域SD1彼此電隔離。可藉由將電導率類型與基板100相同之雜質注入於基板100中的第二溝渠106下而 形成通道終止區域169。因而，通道終止區域169可具有高於基板100之雜質濃度。舉例而言，圖4所示之結構之形成可包含：形成第一溝渠105；形成覆蓋第一溝渠105之罩幕(未圖示)；在由罩幕暴露之基板100中形成第二溝渠106；以及執行離子植入製程，以在形成導電隔離圖案CI之前在第二溝渠106之底部局部形成通道終止區域169。
圖5A至圖12A以及圖5B至圖12B說明根據例示性實施例之製造資料儲存裝置之方法中的各階段描繪的剖視圖。更詳細言之，圖5A至圖12A說明沿著圖1之線A-A'以及B-B'所截取之剖視圖，且圖5B至圖12B說明沿著圖1之線C-C'以及D-D'所截取之剖視圖。
參看圖1、圖5A以及圖5B，可在基板100中形成裝置隔離層101，以在記憶胞陣列區域CAR中界定第一作用區域AR1且在周邊電路區域PCR中界定第二作用區域AR2。第一作用區域AR1以及裝置隔離層101可形成為沿著一個方向(例如，x方向)延伸之矩形形狀。可使用溝渠隔離技術形成裝置隔離層101。裝置隔離層101可由(例如)硼矽酸鹽玻璃(borosilicate glass；BSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼磷矽酸鹽玻璃(boro-phosphosilicate glass；BPSG)、正矽酸四乙酯(tetra ethly ortho silicate；TEOS)、未經摻雜之矽酸鹽玻璃(undoped silicate glass；USG)、高密度電漿(high density plasma；HDP)材料及/或旋塗式玻璃(spin-on-glass；SOG)材料形成。基板100可包含以p型雜質輕摻雜的經摻雜之區域。
沿著另一方向(例如，y方向)延伸之溝渠可形成於記憶胞陣列區域CAR中。溝渠可包含第一溝渠105以及第二溝渠106。如上所述，第一溝渠105可對應於用於安置閘極線結構之區域，第二溝渠106可對應於用於安置導電隔離圖案之區域。在一些實施例中，第一溝渠105以及第二溝渠106可形成為具有實質上相同之深度以及寬度。在其他實施例中，第一溝渠105以及第二溝渠106可形成為具有彼此不同之深度或寬度，如參看圖3以及圖4所述。下文描述將涉及第一溝渠105以及第二溝渠106使用相同蝕刻製程形成且具有相同深度的實例。第一溝渠105以及第二溝渠106可使用硬罩幕圖案或光阻圖案來圖案化，且硬罩幕圖案或光阻圖案可在形成第一溝渠105以及第二溝渠106之後移除。
參看圖1、圖6A以及圖6B，可在設有第一溝渠105以及第二溝渠106之基板100上順序形成第一絕緣層110、第一導電層120以及間隙填充層111。在一些實施例中，第一絕緣層110以及第一導電層120可形成為等形地覆蓋第一溝渠105以及第二溝渠106之內表面，且間隙填充層111可形成為填充第一溝渠105以及第二溝渠106之剩餘空間。第一絕緣層110可包含氧化矽、氮化矽及/或氧氮化矽中之至少一者。第一導電層120可包含經摻雜之半導體、導電金屬氮化物、金屬及/或金屬-半導體化合物中之至少一者。間隙填充層111可包含氧化矽、氮化矽及/或氧氮化矽中之至少一者。第一絕緣層110、第一導電層 120以及間隙填充層111可使用化學氣相沈積(CVD)、物理氣相沈積(PVD)及/或原子層沈積(ALD)中之至少一者而形成。
參看圖1、圖7A以及圖7B，可蝕刻第一絕緣層110、間隙填充層111以及第一導電層120以暴露基板100之頂表面。由於蝕刻製程，第一導電層120可分為多個導電線121，導電線121限制於第一溝渠105以及第二溝渠106中之每一者內。在一些實施例中，可在蝕刻製程之前執行平坦化製程，以使間隙填充層111以及第一導電層120之頂表面共平面。可使用按照實質上相同之蝕刻速率蝕刻第一導電層120以及間隙填充層111的蝕刻方法(etch recipe)來執行蝕刻製程。歸因於間隙填充層111之存在，有可能防止第一溝渠105以及第二溝渠106中之導電線121受到損壞。可執行蝕刻製程以暴露第一溝渠105以及第二溝渠106的上側壁。結果，可在第一溝渠105以及第二溝渠106的上部分中形成未經佔用之凹陷區域。可在蝕刻製程期間自周邊電路區域PCR移除第一絕緣層110、第一導電層120以及間隙填充層111。
參看圖1、圖8A以及圖8B，可形成第一覆蓋圖案129以填充第一溝渠105以及第二溝渠106之上部分。第一覆蓋圖案129之形成可包含形成絕緣層以填充第一溝渠105以及第二溝渠106之上部分中所形成的未經佔用之凹陷區域；以及接著執行平坦化製程以暴露基板100之頂表面。第一覆蓋圖案129可包含氮化矽、氧化矽及/或氧氮化矽中 之至少一者。由於第一覆蓋圖案129之形成，可在第一溝渠105中形成閘極線結構GL，且可在第二溝渠106中形成導電隔離圖案CI。在一些實施例中，可在導電隔離圖案CI中之鄰近者之間形成一對閘極線結構GL。
可在周邊電路區域PCR上形成周邊閘電極結構PG。在一些實施例中，周邊閘電極結構PG可包含依序堆疊於周邊電路區域PCR上的閘極絕緣層131、閘電極以及第二覆蓋圖案134。閘電極可包含多個層。舉例而言，閘電極可包含：第一閘電極132，其包含半導體材料；以及第二閘電極133，其包含金屬材料。周邊閘電極結構PG可形成為更包含第一間隔物136，其安置在第一閘電極132以及第二閘電極133之側壁上。在一些實施例中，閘極絕緣層131可由氧化矽形成，且第二覆蓋圖案134可由氮化矽形成。周邊閘電極結構PG之形成可包含自記憶胞陣列區域CAR移除閘極絕緣層131、閘電極132及133以及第二覆蓋圖案134，例如，將基板100圖案化，以使得電極結構PG僅形成在周邊電路區域PCR中。
參看圖1、圖9A以及圖9B，可在基板100中形成源極/汲極區域。源極/汲極區域可包含記憶胞陣列區域CAR中所形成之第一源極/汲極區域SD1及第二源極/汲極區域SD2，以及周邊電路區域PCR中所形成之第三源極/汲極區域135。第一源極/汲極區域SD1可形成於基板100中，位於閘極線結構GL與導電隔離圖案CI之間，且第二源極/汲極區域SD2可形成於閘極線結構GL之間。第三源極/ 汲極區域135可使用周邊閘電極結構PG作為離子罩幕，藉由離子植入製程而形成。
在一些實施例中，第一源極/汲極區域SD1、第二源極/汲極區域SD2以及第三源極/汲極區域135可藉由將電導率類型不同於基板100之雜質注入至基板100中而形成。在一些實施例中，第一源極/汲極區域SD1、第二源極/汲極區域SD2以及第三源極/汲極區域135可使用相同製程同時形成。在其他實施例中，第一源極/汲極區域SD1、第二源極/汲極區域SD2以及第三源極/汲極區域135中之至少一者可使用另一離子植入製程而形成。下文之描述將涉及第一源極/汲極區域SD1、第二源極/汲極區域SD2以及第三源極/汲極區域135同時形成之實例。然而，實施例可不限於此。
參看圖1、圖10A以及圖10B，可形成源極線SL，且可將源極線SL連接至第二源極/汲極區域SD2。源極線SL可與第一源極/汲極區域SD1間隔開，例如，電隔離及/或未電連接至第一源極/汲極區域SD1。源極線SL之形成可包含在基板100上形成第一層間介電質層117；將第一層間介電質層117圖案化以形成與第二源極/汲極區域SD2重疊之第一凹陷區域108；以及形成導電層以填充第一凹陷區域108。此後，可對導電層執行平坦化製程以暴露第一層間介電質層117，藉此在第一凹陷區域108內形成源極線SL。第一凹陷區域108可形成為沿著y方向且平行於閘極線結構GL延伸，例如，連接至多個鄰近的第二源極/ 汲極區域SD2。
源極線SL可包含金屬、導電金屬氮化物、金屬-半導體化合物及/或經摻雜之半導體中之至少一者。在源極線SL形成之前，可在由第一凹陷區域108暴露之基板100上(例如，在第二源極/汲極區域SD2之暴露部分上)形成第二金屬矽化物層182。第二金屬矽化物層182之形成可包含：在由第一凹陷區域108暴露之基板100上沈積金屬層；以及接著對設有金屬層之結構熱處理。
在一些實施例中，源極連接線CSL可與源極線SL一起形成。舉例而言，第一凹陷區域108可部分沿著x方向延伸，且連接至源極線SL之源極連接線CSL可形成於第一凹陷區域108中。源極連接線CSL可沿著x方向延伸，以連接記憶胞陣列區域CAR之一側處的源極線SL之末端部分。在一些實施例中，源極連接線CSL可在周邊電路區域PCR上延伸。如上文所述，源極連接線CSL可進行各種修改，以具有能夠將源極線SL彼此連接之形狀中之一者，且實施例可不限於圖式中所描繪的實施例。
參看圖1、圖11A以及圖11B，可形成下接觸插塞144以與第一源極/汲極區域SD1接觸。下接觸插塞144的形成可包含：在第一層間介電質層117上形成第二層間介電質層118；以及形成接觸孔以穿透第一層間介電質層117以及第二層間介電質層118。下接觸插塞144可由金屬、導電金屬氮化物、金屬-半導體化合物及/或經摻雜之半導體形成。
第一周邊接觸插塞142可電連接至第三源極/汲極區域135。在一些實施例中，第一周邊接觸插塞142可使用用於形成下接觸插塞144之製程而形成。然而，實施例可不限於此，例如，第一周邊接觸插塞142以及下接觸插塞144可使用單獨的製程而形成。第一金屬矽化物層181可形成於接觸插塞142以及144與第一源極/汲極區域SD1以及第三源極/汲極區域135之間。第一金屬矽化物層181可使用與用於形成第二金屬矽化物層182之方法相同的方法形成，例如，同時形成。
參看圖1、圖12A以及圖12B，可在第一源極/汲極區域SD1上形成可變電阻結構VR。可變電阻結構VR可經由下接觸插塞144電連接至第一源極/汲極區域SD1。可變電阻結構VR可形成於第三層間介電質層119內。
在(例如)應用於磁性記憶體裝置之製造的此實施例的實例中，可變電阻結構VR可形成為包含MTJ。舉例而言，可變電阻結構VR的形成可包含：在下接觸插塞144上順序形成第一電極11、參考磁性層12、穿隧障壁層13、自由層14以及第二電極15；以及將所得堆疊結構圖案化以形成分別安置在下接觸插塞144上的可變電阻結構VR。
圖案化製程可包含多個蝕刻步驟。舉例而言，第二電極15可用作用於將安置於其下之層(例如，自由層14、穿隧障壁層13以及參考磁性層12)圖案化之罩幕。在可變電阻結構VR形成之後，可藉由沈積絕緣層而形成第三層間介電質層119以填充可變電阻結構VR之間的空間。 可移除可變電阻結構VR之上表面上的第三層間介電質層119之部分，使上表面暴露。
返回參看圖1以及圖2A至圖2C，可形成位元線BL以橫跨閘極線結構GL且將可變電阻結構VR彼此連接。在一些實施例中，可形成位元線BL以與第二電極15接觸，例如，直接在第二電極15上。
可形成延伸穿過第三層間介電質層119之第二周邊接觸插塞143，以與第一周邊接觸插塞142接觸。第二周邊接觸插塞143可在位元線BL形成之前形成。第二周邊接觸插塞143可形成於接觸孔中，所述接觸孔設置於周邊電路區域PCR上以穿透第三層間介電質層119且暴露第一周邊接觸插塞142。在一些實施例中，位元線BL可在周邊電路區域PCR上延伸且可連接至第二周邊接觸插塞143。
可形成導電連接圖案GS以將導電隔離圖案CI彼此電連接。導電連接圖案GS可形成於覆蓋位元線BL之第四層間介電質層115上。導電連接圖案GS可經由穿透第一至第四層間介電質層115、117、118以及119之第一接觸插塞147而電連接至導電隔離圖案CI。在一些實施例中，第一接觸插塞147之至少一部分可使用與用於形成下接觸插塞144之製程相同的製程而形成。根據上述實施例，導電連接圖案GS可形成為在垂直方向上高於位元線BL。然而，實施例可不限於此，例如，導電連接圖案GS可在位元線BL形成之前形成，以使得其安置於位元線BL之下。或者，導電連接圖案GS以及位元線BL可同時形成。
圖13為根據第二實施例之資料儲存裝置之平面圖。圖14A以及圖14B為根據第二實施例之資料儲存裝置之剖視圖。更詳細言之，圖14A以及圖14B為沿著圖13之線A-A'、B-B'、C-C'以及D-D'所截取的剖視圖。為了簡潔起見，類似於先前展示並描述之元件以及特徵的此實施例之元件以及特徵將不會進一步詳細地進行描述。
參看圖13以及圖14A至圖14B，源極線SL可經由第二接觸插塞149連接至源極連接線CSL。源極線SL中之每一者可包含：第一導電圖案172，其連接至第二源極/汲極區域SD2；以及第二導電圖案174，其設置於第一導電圖案172上。第一導電圖案172可包含半導體材料。舉例而言，第一導電圖案172可由經摻雜之矽層形成。第二導電圖案174可為含金屬層。舉例而言，第二導電圖案174可包含金屬、導電金屬氮化物及/或金屬-半導體化合物中之至少一者。
在一些實施例中，源極線SL中之每一者可包含安置於第二導電圖案174上的第三覆蓋圖案176。第三覆蓋圖案176可沿著平行於第一導電圖案172以及第二導電圖案174之方向(例如，y方向)延伸。在一些實施例中，第三覆蓋圖案176可包含氮化矽、氧化矽及/或氧氮化矽中之至少一者。源極線SL可更包含第二間隔物175，其安置於第一導電圖案172以及第二導電圖案174之側壁上。第二間隔物175可沿著平行於第一導電圖案172以及第二導電圖案174之方向延伸。第二間隔物175可包含氧化矽、氮化 矽及/或氧氮化矽中之至少一者。
源極線SL之至少一部分可與構成周邊閘電極結構PG(設置於周邊電路區域PCR上)之層中的一者包含相同的材料。在一些實施例中，第二導電圖案174可包含與周邊閘電極結構PG之第二閘電極133相同之材料。舉例而言，材料的相同性可由製造方法產生，其中第二導電圖案174以及第二閘電極133可使用相同製程而形成，如下文將描述。類似地，第二間隔物175可包含與第一間隔物136相同之材料，且第三覆蓋圖案176可包含與第二覆蓋圖案134相同之材料。源極線SL可設置於第一層間介電質層162中，且周邊閘電極結構PG可設置於第五層間介電質層163中。
源極線SL可經由穿透層間介電質層162、119、114以及115之第二接觸插塞149電連接至源極連接線CSL。源極連接線CSL可形成於覆蓋位元線BL之第四層間介電質層115上，如圖14B所描繪。然而，實施例可不限於此，例如，源極連接線CSL可設置於位元線BL之下。在一些實施例中，源極連接線CSL可設置於第一層間介電質層162與第三層間介電質層119之間，且沿著x方向延伸。可變電阻結構VR可經由穿透第六層間介電質層114之上接觸插塞16電連接至位元線BL。除上述元件以外之所有其他元件可組態為具有與上文所論述之技術特徵相同或類似的技術特徵。
圖15A至圖21A以及圖15B至圖21B說明根據例示 性實施例之製造資料儲存裝置之方法中的各階段描繪的剖視圖。更詳細言之，圖15A至圖21A說明沿著圖13之線A-A'以及B-B'所截取之剖視圖，圖15B至圖21B說明沿著圖13之線C-C'以及D-D'所截取之剖視圖。為了簡潔起見，類似於先前展示並描述之元件以及特徵的此實施例之元件以及特徵將不會進一步詳細地進行描述。
參看圖13、圖15A以及圖15B，可在基板100中形成裝置隔離層101，以在記憶胞陣列區域CAR中界定第一作用區域AR1且在周邊電路區域PCR中界定第二作用區域AR2。沿著y方向延伸之溝渠可形成於記憶胞陣列區域CAR中且排除在周邊電路區域PCR之外。溝渠可包含第一溝渠105以及第二溝渠106。閘極線結構GL可分別形成於第一溝渠105中，且導電隔離圖案CI可分別形成於第二溝渠106中。
可在設有閘極線結構GL以及導電隔離圖案CI的結構上順序形成閘極絕緣層131、第一閘電極132以及覆蓋絕緣層139。閘極絕緣層131、第一閘電極132以及覆蓋絕緣層139可形成於基板100之整個表面上，且接著可圖案化為局部保留於周邊電路區域PCR上。在一些實施例中，閘極絕緣層131可包含氧化矽、氮化矽及/或氧氮化矽中之至少一者。第一閘電極132可包含半導體材料，諸如經摻雜之矽層。覆蓋絕緣層139可包含氮化矽、氧化矽及/或氧氮化矽中之至少一者。
參看圖13、圖16A以及圖16B，可在記憶胞陣列區域 CAR中形成第一源極/汲極區域SD1以及第二源極/汲極區域SD2。第一源極/汲極區域SD1可形成於閘極線結構GL與導電隔離圖案CI之間於基板100中。第二源極/汲極區域SD2可形成於閘極線結構GL之間於基板100中。在一些實施例中，第一源極/汲極區域SD1以及第二源極/汲極區域SD2可藉由將具有不同於基板100之電導率類型之雜質注入至基板100中而形成。在一些實施例中，第一源極/汲極區域SD1以及第二源極/汲極區域SD2可使用相同製程同時形成。在其他實施例中，第一源極/汲極區域SD1以及第二源極/汲極區域SD2中之至少一者可使用另一離子植入製程而形成。此處，因為覆蓋絕緣層139以及安置於其下之層覆蓋周邊電路區域PCR，所以周邊電路區域PCR可能在第一源極/汲極區域SD1以及第二源極/汲極區域SD2之形成期間未經摻雜。
可形成第二絕緣層161以覆蓋閘極線結構GL以及導電隔離圖案CI。隨後，可將第二絕緣層161圖案化以形成暴露第二源極/汲極區域SD2之第二凹陷區域107。在一些實施例中，第二凹陷區域107可形成於閘極線結構GL中之鄰近者之間，且形成為具有沿著閘極線結構GL延伸之溝渠形狀。第二絕緣層161可包含氧化矽、氮化矽及/或氧氮化矽中之至少一者。
參看圖13、圖17A以及圖17B，可在第二凹陷區域107中形成第一導電圖案172。第一導電圖案172可包含半導體材料。舉例而言，第一導電圖案172可包含經摻雜之 矽層。第一導電圖案172之形成可包含：形成導電層以填充第二凹陷區域107；以及接著執行平坦化製程以暴露第二絕緣層161。由於平坦化製程，可自周邊電路區域PCR移除覆蓋絕緣層139，以暴露第一閘電極132之頂表面。可使用回蝕(etch-back)方法及/或化學機械拋光(chemical mechanical polishing；CMP)方法中之至少一者來執行平坦化製程。
參看圖13、圖18A以及圖18B，可在設有第一導電圖案172之結構上形成第二導電層177以及覆蓋層178。第二導電層177以及覆蓋層178可形成於記憶胞陣列區域CAR以及周邊電路區域PCR兩者上。第二導電層177可包含金屬、導電金屬氮化物及/或金屬-半導體化合物中之至少一者。覆蓋層178可包含氮化矽、氧化矽及/或氧氮化矽中之至少一者。在一些實施例中，當第一導電圖案172由經摻雜之矽形成且第二導電層177為含金屬層時，可在第一導電圖案172與第二導電層177之間形成金屬矽化物層(未圖示)。
參看圖13、圖19A以及圖19B，可將第二導電層177以及覆蓋層178圖案化，以形成可安置於第一導電圖案172上之第二導電圖案174以及第三覆蓋圖案176，以及可安置於第一閘電極132上之第二閘電極133以及第二覆蓋圖案134。在一些實施例中，可執行圖案化以蝕刻第一導電圖案172之部分。此外，可將閘極絕緣層131以及第一閘電極132與第二導電層177一起蝕刻，以暴露周邊電路區 域PCR中之基板100的部分。
參看圖13、圖20A以及圖20B，可執行間隔物形成製程，以在第一導電圖案172以及第二導電圖案174之側壁上形成第二間隔物175，且在第一閘電極132以及第二閘電極133之側壁上形成第一間隔物136。在一些實施例中，第一間隔物136以及第二間隔物175可由氧化矽形成。舉例而言，形成於記憶胞陣列區域CAR中之第一導電圖案172以及第二導電圖案174、第三覆蓋圖案176以及第二間隔物175可構成源極線SL，且形成於周邊電路區域PCR中之閘極絕緣層131、第一閘電極132以及第二閘電極133、第二覆蓋圖案134以及第一間隔物136可構成周邊閘電極結構PG。
在第一間隔物136以及第二間隔物175形成之後，可形成第一層間介電質層162以覆蓋記憶胞陣列區域CAR。第一層間介電質層162可形成為暴露周邊電路區域PCR。可在由第一層間介電質層162暴露之基板100之周邊電路區域PCR中形成第三源極/汲極區域135。第三源極/汲極區域135可使用第一層間介電質層162以及周邊閘電極結構PG作為罩幕藉由離子植入製程而形成。
參看圖13、圖21A以及圖21B，可形成第五層間介電質層163以覆蓋周邊電路區域PCR，且可形成下接觸插塞144以及第一周邊接觸插塞142以穿透層間介電質層162以及163。下接觸插塞144以及第一周邊接觸插塞142可分別電連接至第一源極/汲極區域SD1以及第三源極/汲極 區域135。在一些實施例中，第一金屬矽化物層181可分別形成於第一源極/汲極區域SD1以及第三源極/汲極區域135與下接觸插塞144以及第一周邊接觸插塞142之間。
可在第一源極/汲極區域SD1上形成可變電阻結構VR。可變電阻結構VR可經由下接觸插塞144電連接至第一源極/汲極區域SD1。可變電阻結構VR的形成可包含：在下接觸插塞144上順序形成第一電極11、參考磁性層12、穿隧障壁層13、自由層14以及第二電極15；以及將所得結構圖案化以分別形成安置在下接觸插塞144上的可變電阻結構VR。圖案化製程可包含多個蝕刻步驟。在可變電阻結構VR形成之後，可藉由沈積絕緣層而形成第三層間介電質層119以填充可變電阻結構VR之間的空間。
返回參看圖13、圖14A以及圖14B，可形成位元線BL以沿著x方向將可變電阻結構VR彼此連接。在一些實施例中，在位元線BL形成之前，可形成第六層間介電質層114以覆蓋可變電阻結構VR，且可形成上接觸插塞16以穿透第六層間介電質層114。上接觸插塞16可分別連接至可變電阻結構VR。
在位元線BL形成之前，可形成第二周邊接觸插塞143以分別與第一周邊接觸插塞142接觸。第二周邊接觸插塞143之形成可包含：形成穿透第三層間介電質層119並暴露第一周邊接觸插塞142之接觸孔。在一些實施例中，位元線BL可在周邊電路區域PCR上延伸且可連接至第二周邊接觸插塞143。
可形成源極連接線CSL以將源極線SL彼此電連接。可形成第四層間介電質層115以覆蓋位元線BL，且接著，可形成第二接觸插塞149以穿透層間介電質層162、119、114以及115。第二接觸插塞149可分別形成於接觸孔中，接觸孔中之每一者穿透第三覆蓋圖案176且暴露第二導電圖案174。源極連接線CSL可沿著x方向延伸且電連接至源極線SL。舉例而言，源極連接線CSL可在周邊電路區域PCR上延伸。如上文所述，源極連接線CSL可進行各種修改以具有能夠使源極線SL彼此連接之形狀中之一者。然而，實施例可不限於圖式中所描繪之實施例。
可形成導電連接圖案GS以將導電隔離圖案CI彼此電連接。導電連接圖案GS可形成於覆蓋源極連接線CSL之第七層間介電質層112上。或者，導電連接圖案GS以及源極連接線CSL可同時形成，或導電連接圖案GS可在源極連接線CSL形成之前形成。導電連接圖案GS可藉由與參看圖2C所述之方法相同的方法形成，且由此，其可具有與參看圖2C所述之形狀相同的形狀。
可使用各種互異的封裝技術囊封上文所揭露之資料儲存裝置。舉例而言，根據上述實施例之資料儲存裝置可使用以下技術中之任一者來囊封：疊層封裝(package on package；POP)技術、球狀柵格陣列(ball grid array；BGA)技術、晶片級封裝(chip scale package；CSP)技術、塑膠引線晶片承載封裝(plastic leaded chip carrier；PLCC)技術、塑膠雙列直插封裝(plastic dual in-line package；PDIP) 技術、晶粒疊片包裝(die in waffle pack)技術、晶圓中晶粒形式(die in wafer form)技術、板載晶片(chip on board；COB)技術、陶瓷雙列直插封裝(ceramic dual in-line package；CERDIP)技術、塑膠四方扁平封裝(plastic quad flat package；PQFP)技術、薄四方扁平封裝(thin quad flat package；TQFP)技術、小外形封裝(small outline package；SOIC)技術、縮小小外形封裝(shrink small outline package；SSOP)技術、薄型小外形封裝(thin small outline package；TSOP)技術、薄四方扁平封裝(thin quad flat package；TQFP)技術、系統級封裝(system in package；SIP)技術、多晶片封裝(multi-chip package；MCP)技術、晶圓級製造封裝(wafer-level fabricated package；WFP)技術以及晶圓級處理堆疊封裝(wafer-level processed stack package；WSP)技術。安裝根據以上實施例中之一者之資料儲存裝置的封裝可更包含控制資料儲存裝置之至少一個半導體裝置(例如，控制器及/或邏輯裝置)。
圖22說明根據例示性實施例之包含資料儲存裝置之例示性電子系統的示意性方塊圖。
參看圖22，根據實施例之電子系統1100可包含控制器1110、輸入/輸出(I/O)單元1120、記憶體裝置1130、介面單元1140以及資料匯流排1150。控制器1110、I/O單元1120、記憶體裝置1130以及介面單元1140中之至少兩者可經由資料匯流排1150彼此通信。資料匯流排1150可對應於藉以傳輸電信號之路徑。
控制器1110可包含微處理器、數位信號處理器、微控制器及/或另一邏輯裝置中之至少一者。另一邏輯裝置可具有類似於微處理器、數位信號處理器以及微控制器中之任一者的功能。I/O單元1120可包含小鍵盤、鍵盤及/或顯示單元。記憶體裝置1130可儲存資料及/或命令。記憶體裝置1130可包含根據上文所述之實施例之資料儲存裝置中的至少一者。記憶體裝置1130可更包含不同於上文所述之資料儲存裝置的另一類型之資料儲存裝置。
介面單元1140可將電資料傳輸至通信網路或可自通信網路接收電資料。介面單元1140可無線地或藉由纜線來操作。舉例而言，介面單元1140可包含用於無線通信之天線或用於纜線通信之收發器。儘管圖式中未示，但電子系統1100可更包含快速DRAM裝置及/或快速SRAM裝置，其充當用於改良控制器1110之操作的快取記憶體。
電子系統1100可應用於個人數位助理(personal digital assistant；PDA)、攜帶型電腦、平板電腦(web tablet)、無線電話、行動電話、數位音樂播放器、記憶卡或電子產品。電子產品可無線地接收或傳輸資訊資料。
圖23說明根據例示性實施例之包含資料儲存裝置之例示性記憶卡的示意性方塊圖。
參看圖23，根據實施例之記憶卡1200可包含記憶體裝置1210，例如，快閃記憶體裝置1210。記憶體裝置1210可包含根據上文所提及之各種實施例之資料儲存裝置中的至少一者。在其他實施例中，記憶體裝置1210可更包含不 同於根據上文所述之實施例之資料儲存裝置的另一類型之資料儲存裝置。記憶卡1200可包含記憶體控制器1220，其控制主機與記憶體裝置1210之間的資料通信。
記憶體控制器1220可包含中央處理單元(central processing unit；CPU)1222，其控制記憶卡1200之整體操作。記憶體控制器1220可包含SRAM裝置1221，其用作(例如)CPU 1222之操作記憶體。此外，記憶體控制器1220可更包含主機介面單元1223以及記憶體介面單元1225。主機介面單元1223可經組態以包含記憶卡1200與主機之間的資料通信協定。記憶體介面單元1225可將記憶體控制器1220連接至記憶體裝置1210。記憶體控制器1220可更包含錯誤檢查與校正(error check and correction；ECC)區塊1224。ECC區塊1224可偵測並校正自記憶體裝置1210所讀出之資料的錯誤。即使圖式中未示，記憶卡1200仍可更包含儲存程式碼資料以與主機介接之唯讀記憶體(read only memory；ROM)裝置。記憶卡1200可用作攜帶型資料儲存卡。或者，記憶卡1200可將電腦系統之硬碟替換為電腦系統之固態磁碟(solid state disk；SSD)。
作為匯總以及回顧，例如平面金屬氧化物半導體場效電晶體(MOS FET)之電晶體可用作例如磁性隨機存取記憶體(magnetic random access memory；MRAM)之記憶體裝置中的記憶胞電晶體。然而，在平面MOS FET之閘極圖案具有相對小之寬度(例如，約30奈米或30奈米以下之寬度)的狀況下，可能難以獲得用作開關電晶體之適 當電特性。因此，平面MOS FET可能不適合用作高密度記憶體裝置之開關元件。
實施例是關於記憶體裝置，例如，高密度磁性記憶體裝置，其中具有三維結構之電晶體可用作記憶胞電晶體。此外，結合關於三維結構之內埋式電晶體之形成，有可能形成將閘極線彼此電隔離的ISO GATE。因此，例示性實施例可提供具有提高之整合密度的資料儲存裝置及/或容易地製造高密度資料儲存裝置之方法。
舉例而言，資料儲存裝置可包含導電隔離圖案，其內埋於基板中以(例如)減輕資料儲存裝置之短通道效應。此外，可提供充當鄰近電晶體之共同源極線的源極線圖案，以使得(例如)可實現資料儲存裝置之整合密度的提高。又，有可能容易且簡單地形成導電隔離圖案，例如，可容易且簡單地形成將閘極線結構電隔離之隔離結構。
本文中已揭露了示範性實施例，且儘管使用了具體術語，但所述術語是僅以通用且描述性之意義而非出於限制目的加以使用，且將如此作出解譯。在一些情況下，如一般熟習此項技術者將自本申請案之申請時起顯而易見，結合特定實施例所述之特徵、特性及/或元件可獨立使用或與結合其他實施例所述的特徵、特性及/或元件組合使用，除非另有具體指示。因此，熟習此項技術者將理解，可進行形式以及細節上之各種改變，而不脫離如以下申請專利範圍中所闡述之本發明的精神與範疇。
11‧‧‧第一電極
12‧‧‧參考磁性層
13‧‧‧穿隧障壁層
14‧‧‧自由層
15‧‧‧第二電極
16‧‧‧上接觸插塞
100‧‧‧基板
101‧‧‧裝置隔離層
105‧‧‧第一溝渠
106‧‧‧第二溝渠
107‧‧‧第二凹陷區域
108‧‧‧第一凹陷區域
110‧‧‧第一絕緣層
111‧‧‧間隙填充層
112‧‧‧第七層間介電質層
114‧‧‧第六層間介電質層
115‧‧‧第四層間介電質層
117‧‧‧第一層間介電質層
118‧‧‧第二層間介電質層
119‧‧‧第三層間介電質層
120‧‧‧第一導電層
121‧‧‧導電線
129‧‧‧第一覆蓋圖案
131‧‧‧閘極絕緣層
132‧‧‧第一閘電極
133‧‧‧第二閘電極
134‧‧‧第二覆蓋圖案
135‧‧‧第三源極/汲極區域
136‧‧‧第一間隔物
139‧‧‧覆蓋絕緣層
142‧‧‧第一周邊接觸插塞
143‧‧‧第二周邊接觸插塞
144‧‧‧下接觸插塞
147‧‧‧第一接觸插塞
148‧‧‧第三接觸插塞
149‧‧‧第二接觸插塞
161‧‧‧第二絕緣層
162‧‧‧第一層間介電質層
163‧‧‧第五層間介電質層
169‧‧‧通道終止區域
172‧‧‧第一導電圖案
174‧‧‧第二導電圖案
175‧‧‧第二間隔物
176‧‧‧第三覆蓋圖案
177‧‧‧第二導電層
178‧‧‧覆蓋層
181‧‧‧第一金屬矽化物層
182‧‧‧第二金屬矽化物層
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出單元
1130‧‧‧記憶體裝置
1140‧‧‧介面單元
1150‧‧‧資料匯流排
1200‧‧‧記憶卡
1210‧‧‧記憶體裝置
1220‧‧‧記憶體控制器
1221‧‧‧SRAM裝置
1222‧‧‧中央處理單元
1223‧‧‧主機介面單元
1224‧‧‧錯誤檢查與校正區塊
1225‧‧‧記憶體介面單元
AR1‧‧‧第一作用區域
AR2‧‧‧第二作用區域
BL‧‧‧位元線
CAR‧‧‧記憶胞陣列區域
CI‧‧‧導電隔離圖案
CSL‧‧‧源極連接線
d1‧‧‧寬度
d2‧‧‧寬度
GL‧‧‧閘極線結構
GS‧‧‧導電連接圖案
PCR‧‧‧周邊電路區域
PG‧‧‧周邊閘電極結構
SD1‧‧‧第一源極/汲極區域
SD2‧‧‧第二源極/汲極區域
SL‧‧‧源極線
t1‧‧‧厚度
t2‧‧‧厚度
VR‧‧‧可變電阻結構
圖1說明根據例示性實施例之資料儲存裝置之平面圖。
圖2A至圖2C說明圖1所說明之資料儲存裝置之剖視圖。
圖3以及圖4說明根據經修改之例示性實施例的資料儲存裝置之放大剖視圖。
圖5A至圖12A以及圖5B至圖12B說明描繪根據例示性實施例之製造資料儲存裝置之方法中的各階段的剖視圖。
圖13說明根據例示性實施例之資料儲存裝置之平面圖。
圖14A以及圖14B說明圖13所說明之資料儲存裝置之剖視圖。
圖15A至圖21A以及圖15B至圖21B說明描繪根據例示性實施例之製造資料儲存裝置之方法中的各階段的剖視圖。
圖22說明根據例示性實施例之包含資料儲存裝置之例示性電子系統的示意性方塊圖。
圖23說明根據例示性實施例之包含資料儲存裝置之例示性記憶卡的示意性方塊圖。
101‧‧‧裝置隔離層
143‧‧‧第二周邊接觸插塞
144‧‧‧下接觸插塞
147‧‧‧第一接觸插塞
148‧‧‧第三接觸插塞
AR1‧‧‧第一作用區域
AR2‧‧‧第二作用區域
BL‧‧‧位元線
CAR‧‧‧記憶胞陣列區域
CI‧‧‧導電隔離圖案
CSL‧‧‧源極連接線
GL‧‧‧閘極線結構
GS‧‧‧導電連接圖案
PCR‧‧‧周邊電路區域
PG‧‧‧周邊閘電極結構
SL‧‧‧源極線
VR‧‧‧可變電阻結構

Claims (20)

  1. 一種資料儲存裝置，包括：基板；電晶體，配置於所述基板上，所述電晶體包含閘極線結構以及第二源極/汲極區域，其位於所述基板中，處於所述閘極線結構之間；導電隔離圖案，其界定所述電晶體之作用區域，每一導電隔離圖案包含內埋於所述基板中之至少一個部分，且所述導電隔離圖案彼此電連接；以及源極線，所述源極線處於所述第二源極/汲極區域上，且沿著所述閘極線結構延伸。
  2. 如申請專利範圍第1項所述之資料儲存裝置，其中：所述閘極線結構中之每一者包含內埋於所述基板中的至少一個部分，且所述導電隔離圖案實質上平行於所述閘極線結構而延伸。
  3. 如申請專利範圍第2項所述之資料儲存裝置，其中：所述導電隔離圖案以及所述閘極線結構中之每一者包含依序堆疊在所述基板上的絕緣層、導電線與覆蓋圖案，且所述導電線藉由所述絕緣層以及所述覆蓋圖案與所述基板電隔離。
  4. 如申請專利範圍第3項所述之資料儲存裝置，其中，在所述導電隔離圖案以及所述閘極線結構中之每一者 中，所述導電線之最上表面低於所述基板的最上表面。
  5. 如申請專利範圍第2項所述之資料儲存裝置，其中所述閘極線結構設置於所述基板內之第一溝渠中，且所述導電隔離圖案設置於所述基板內之第二溝渠中，所述第一溝渠以及所述第二溝渠具有實質上相同之深度。
  6. 如申請專利範圍第1項所述之資料儲存裝置，更包括導電連接圖案，其將所述導電隔離圖案彼此電連接，所述導電連接圖案沿著橫跨所述閘極線結構之方向延伸。
  7. 如申請專利範圍第1項所述之資料儲存裝置，其中所述導電隔離圖案在所述資料儲存裝置之操作期間阻止通道區域在所述基板位於所述導電隔離圖案下的區域中的形成。
  8. 如申請專利範圍第1項所述之資料儲存裝置，其中所述導電隔離圖案在所述資料儲存裝置之操作期間接收接地或負電壓。
  9. 如申請專利範圍第1項所述之資料儲存裝置，其中所述導電隔離圖案在所述資料儲存裝置之讀取以及寫入操作期間被施加與施加至所述閘極線結構中未選定閘極線結構之電壓相同的電壓。
  10. 如申請專利範圍第1項所述之資料儲存裝置，其中：所述電晶體更包含第一源極/汲極區域，藉由所述閘極線結構與所述第二源極/汲極區域間隔開。
  11. 如申請專利範圍第10項所述之資料儲存裝置，更 包括源極連接線，其將所述源極線彼此電連接。
  12. 如申請專利範圍第10項所述之資料儲存裝置，其中所述閘極線結構分別包含導電線，且所述源極線之最下表面高於所述導電線之最上表面。
  13. 如申請專利範圍第10項所述之資料儲存裝置，更包括裝置隔離層，其橫跨所述閘極線結構且界定所述電晶體之所述作用區域，所述第二源極/汲極區域在平行於所述閘極線結構之方向上藉由所述裝置隔離層彼此間隔開。
  14. 如申請專利範圍第10項所述之資料儲存裝置，其中所述源極線中之每一者包含：第一導電圖案，其與所述第二源極/汲極區域中之一者接觸，所述第一導電圖案包含半導體材料，以及第二導電圖案，其處於所述第一導電圖案上，所述第二導電圖案包含金屬材料。
  15. 如申請專利範圍第10項所述之資料儲存裝置，更包括可變電阻結構，所述可變電阻結構中之每一者電連接至所述第一源極/汲極區域中之對應者。
  16. 一種製造資料儲存裝置之方法，所述方法包括：提供基板，其包含形成於所述基板之記憶胞陣列區域中之多個第一溝渠以及多個第二溝渠；在所述第一溝渠中形成電晶體用之閘極線結構；在所述第二溝渠中形成導電隔離圖案，使得所述導電隔離圖案中之每一者形成於與其相鄰的所述閘極線結構之 間；以及形成連接至所述導電隔離圖案中之每一者的導電連接圖案，所述導電連接圖案與所述閘極線結構中之每一者分離。
  17. 如申請專利範圍第16項所述之製造資料儲存裝置之方法，更包括形成第一源極/汲極區域以及第二源極/汲極區域以及形成源極線，其中：所述電晶體用之所述閘極線結構以及所述導電隔離圖案形成為彼此平行，所述源極線形成為與所述第二源極/汲極區域重疊，且形成為與所述第一源極/汲極區域間隔開，所述導電隔離圖案中之每一者形成於與其相鄰的所述第一源極/汲極區域中，且所述閘極線結構中之每一者形成於所述第一源極/汲極區域中之一者與所述第二源極/汲極區域中之一者之間。
  18. 如申請專利範圍第17項所述之製造資料儲存裝置之方法，其中所述閘極線結構以及所述導電隔離圖案同時形成。
  19. 如申請專利範圍第18項所述之製造資料儲存裝置之方法，其中同時形成所述閘極線結構以及所述導電隔離圖案包含在所述基板之所述第一溝渠以及所述第二溝渠內依序形成絕緣層、導電線以及覆蓋圖案。
  20. 如申請專利範圍第17項所述之製造資料儲存裝置之方法，更包括形成可變電阻結構以及位元線，其中： 所述位元線形成為橫跨所述閘極線結構以及所述導電隔離圖案，所述位元線形成為將所述可變電阻結構彼此連接，且所述位元線與所述導電連接圖案單獨形成，且所述可變電阻結構形成為經由接觸插塞連接至所述第一源極/汲極區域，且與所述第二源極/汲極區域分離。
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