KR20130011856A - 표시기판 및 그 제조방법 - Google Patents

표시기판 및 그 제조방법 Download PDF

Info

Publication number
KR20130011856A
KR20130011856A KR1020110073288A KR20110073288A KR20130011856A KR 20130011856 A KR20130011856 A KR 20130011856A KR 1020110073288 A KR1020110073288 A KR 1020110073288A KR 20110073288 A KR20110073288 A KR 20110073288A KR 20130011856 A KR20130011856 A KR 20130011856A
Authority
KR
South Korea
Prior art keywords
hole
insulating layer
pad
electrode
line
Prior art date
Application number
KR1020110073288A
Other languages
English (en)
Inventor
박정민
이정수
김지현
박귀현
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020110073288A priority Critical patent/KR20130011856A/ko
Priority to US13/334,572 priority patent/US8735891B2/en
Priority to CN201210252583.8A priority patent/CN102890377B/zh
Publication of KR20130011856A publication Critical patent/KR20130011856A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133345—Insulating layers

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 표시기판 및 그 제조방법에 관한 것이다. 본 발명의 일 실시예에 따른 표시기판은 표시 영역에 제1, 제2, 및 제3 절연층을 구비한다. 반면에 표시 영역에 인접하고 패드를 구비한 패드 영역에 제1 및 제3 절연층을 구비한다. 그에 따라, 표시패널의 불량률이 감소한다. 또한, 상기 표시기판의 제조방법은 상기 제1, 제2, 및 제3 절연층을 두께 방향으로 선택적으로 제거하는 단계를 포함하지 않는다. 그에 따라 표시기판의 제조비용이 절감된다.

Description

표시기판 및 그 제조방법{DISPLAY PANEL AND FABRICATION METHOD THEREOF}
본 발명은 표시기판 및 그 제조방법에 관한 것으로, 좀더 상세하게는 불량율이 감소한 표시기판과 그 제조방법에 관한 것이다.
액정표시장치는 액정층을 포함하는 박형표시장치이다. 상기 액정표시장치는 액정층을 구동하는 방법에 따라 IPS(In Plane Switching) 모드, VA(Vertical Alignment) 모드, 또는 PLS(Plane to Line Switching) 모드 액정표시장치 등으로 구분된다.
상기 PLS 모드 액정표시장치는 횡전계 및 수직전계를 이용하여 액정층을 구동한다. 상기 PLS 모드 액정표시장치는 강한 프린지(fringe) 전계에 의해 액정층의 액정분자들이 전극 위 영역에서 기판에 거의 평행하게 회전한다.
한편, 상기 PLS 모드 액정표시장치는 다수의 신호라인과 상기 신호라인들 각각의 단부에 연결된 패드들을 구비한 표시기판을 포함한다. 또한, 상기 표시기판은 상기 신호라인들과 상기 패드들을 커버하는 절연층을 포함한다. 이러한 PLS 모드 액정표시장치는 상기 패드들 상의 절연층이 박리되는 문제점이 있다.
본 발명은 패드 영역과 표시 영역의 층 구조를 달리하여 불량율이 감소한 표시기판을 제공하는 것을 목적으로 한다.
또한, 본 발명은 하프톤(Half-Tone) 마스크를 사용하지 않는 표시기판의 제조방법을 제공하는 것을 또 다른 목적으로 한다.
상기한 목적을 달성하기 위한 표시기판은 적어도 하나의 화소 영역을 구비하는 표시 영역 및 상기 표시 영역의 적어도 일측에 제공되는 패드 영역을 포함하는 베이스 기판을 포함한다. 적어도 하나의 신호라인과 적어도 하나의 공통 라인이 상기 베이스 기판 상에 구비되고, 상기 신호라인과 상기 공통 라인은 서로 절연된다. 또한, 상기 화소 영역에 상기 신호라인에 연결된 박막 트랜지스터가 구비된다. 상기 베이스 기판 상에 제1 절연층이 구비된다.
상기 제1 절연층은 표시 영역 및 패드 영역에 구비된다. 상기 제1 절연층은 상기 박막 트랜지스터의 드레인 전극의 일부를 노출시키는 제1 관통홀 및 상기 공통 라인의 일부를 노출시키는 제2 관통홀을 포함한다.
상기 표시 영역에 배치된 상기 제1 절연층 상에 제2 절연층이 구비된다. 상기 제2 절연층은 상기 드레인 전극의 일부를 노출시키는 제3 관통홀 및 상기 공통 라인의 일부를 노출시키는 제4 관통홀을 포함한다. 또한, 상기 화소 영역에 배치된 상기 제2 절연층 상에 공통 전극이 구비된다.
상기 제1 절연층 및 상기 제2 절연층 상에 제3 절연층이 구비된다. 상기 제3 절연층은 상기 드레인 전극의 일부를 노출시키는 제5 관통홀, 상기 공통 라인의 일부를 노출시키는 제6 관통홀, 및 상기 공통 전극의 일부를 노출시키는 제7 관통홀을 포함한다. 상기 표시 영역에는 상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층이 순차적으로 적층되고, 상기 패드 영역에는 상기 제1 절연층 및 상기 제3 절연층이 순차적으로 적층된다.
상기 화소 영역에 배치된 상기 제3 절연층 상에 상기 드레인 전극의 노출된 일부에 연결된 화소 전극이 구비된다. 연결전극은 상기 공통 라인의 노출된 일부와 상기 공통 전극의 노출된 일부를 연결한다.
또한, 상기 표시기판에 구비된 상기 제3 관통홀은 평면상으로 내측에 상기 제1 관통홀을 구비한 상기 제1 절연층의 제1 접속영역을 노출시킨다. 상기 제4 관통홀은 평면상으로 내측에 상기 제2 관통홀을 구비한 상기 제1 절연층의 제2 접속영역을 노출시킨다.
또한, 상기 신호라인은 상기 표시 영역에 구비되고, 제1 방향으로 연장된 적어도 하나의 게이트 라인, 상기 표시 영역에 구비되고, 상기 제1 방향에 교차하는 제2 방향으로 상기 게이트 라인과 절연되게 연장된 적어도 하나의 데이터 라인을 포함한다. 또한, 상기 신호라인은 상기 패드 영역에 구비되고, 상기 게이트 라인에 연결된 게이트 패드 및 상기 패드 영역에 구비되고, 상기 데이터 라인에 연결된 데이터 패드를 포함한다.
상기 제1 절연층은 상기 게이트 패드의 일부를 노출시키는 제1 패드 관통홀 및 상기 데이터 패드의 일부를 노출시키는 제2 패드 관통홀을 더 포함한다. 상기 제3 절연층은 상기 제1 패드 관통홀에 대응하는 제3 패드 관통홀 및 상기 제2 패드 관통홀에 대응하는 제4 패드 관통홀을 더 포함한다.
게이트 패드전극이 상기 제1 패드 관통홀 및 상기 제3 패드 관통홀에 구비되어 상기 게이트 패드와 연결된다. 또한, 데이터 패드전극이 상기 제2 패드 관통홀 및 상기 제4 패드 관통홀에 구비되어 상기 데이터 패드와 연결된다.
상기 표시기판의 제조방법은 먼저, 적어도 하나의 화소 영역을 구비하는 표시 영역 및 상기 표시 영역의 적어도 일측에 제공되는 패드 영역을 포함하는 베이스 기판에 적어도 하나의 신호라인, 상기 신호라인과 절연된 적어도 하나의 공통 라인, 및 상기 신호라인에 연결된 박막 트랜지스터를 형성한다.
다음, 상기 베이스 기판 상에 제1 절연층 및 제2 절연층을 형성한다. 그 후, 상기 박막 트랜지스터의 드레인 전극의 적어도 일부에 대응하는 상기 제1 절연층의 제1 접속영역을 노출시키는 제1 노출홀을 형성한다. 또한, 상기 공통 라인의 일부에 대응하는 상기 제1 절연층의 제2 접속영역을 노출시키는 제2 노출홀을 형성한다.
다음, 상기 화소 영역에 대응하는 상기 제2 절연층 상에 공통 전극을 형성한다. 그 후, 상기 제1 절연층 및 상기 제2 절연층 상에 제3 절연층을 형성한다. 또한, 상기 드레인 전극의 적어도 일부를 노출시키는 제3 노출홀, 상기 공통 라인의 일부를 노출시키는 제4 노출홀, 및 공통 전극의 적어도 일부를 노출시키는 제5 노출홀을 형성한다.
다음, 화소 전극과 연결전극을 형성한다. 상기 화소 전극은 화소 영역에 대응하는 상기 제3 절연층 상에 구비되며 상기 드레인 전극의 노출된 일부와 연결된다. 상기 연결전극은 상기 공통 라인의 노출된 일부와 상기 공통 전극의 노출된 일부를 연결한다.
상기 표시기판의 제조방법은 상기 패드 영역에 대응하는 상기 제1 절연층을 노출시키는 단계 및 상기 게이트 패드를 노출시키는 제6 노출홀, 상기 데이터 패드를 노출시키는 제7 노출홀을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 표시기판의 제조방법은 상기 제3 노출홀에 구비되어 상기 게이트 패드와 연결되는 게이트 패드전극을 형성하는 단계와 상기 제4 노출홀에 구비되어 상기 데이터 패드와 연결되는 데이터 패드전극을 형성하는 단계를 더 포함할 수 있다.
상술한 바에 따르면, 상기 표시기판은 상기 표시 영역에 상기 제1, 제2, 및 제3 절연층을 구비하고, 상기 패드 영역에 상기 제1 절연층 및 상기 제3 절연층을 구비한다. 상기 패드 영역에는 상기 제1 절연층과 상기 제3 절연층을 관통하는 패드 관통홀들이 구비된다. 상기 게이트 패드전극과 상기 데이터 패드전극은 단차가 작은 상기 패드 관통홀들을 통해 상기 게이트 패드와 상기 데이터 패드에 각각 연결되므로 상기 패드 영역의 불량률이 감소한다.
상기 표시기판의 제조방법은 상기 제1, 제2, 및 제3 절연층을 두께 방향으로 선택적으로 제거하는 단계를 포함하지 않는다. 다시 말해, 상기 표시기판의 제조방법은 하프톤 마스크를 사용하지 않고, 그에 따라 제조비용이 절감된다.
도 1은 본 발명의 일 실시예에 따른 표시기판을 도시한 사시도이다.
도 2는 도 1에 도시된 표시기판의 일부를 도시한 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선에 따른 단면도이다.
도 4a 내지 도 4d는 도 3의 A1 내 A4를 확대한 도면이다.
도 5 내지 도 13은 본 발명의 일 실시예에 따른 표시기판의 제조 방법을 도시한 단면도이다.
도 1은 본 발명의 일 실시예에 따른 표시기판을 도시한 사시도이고, 도 2는 도 1에 도시된 표시기판의 일부를 도시한 평면도이다. 또한, 도 3은 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선에 따른 단면도이고, 도 4a 내지 도 4d는 도 3의 A1 내 A4를 확대한 도면이다.
본 발명의 실시예들에 따르면 상기 표시기판은 다수의 화소를 가지며 영상을 표시한다. 상기 표시기판은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시패널(liquid crystal display panel), 유기 전계 발광 표시패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 일렉트로웨팅 표시 패널(electrowetting display panel) 등의 다양한 표시패널의 일부를 구성할 수 있다.
일 예로, 도 1에 도시된 것과 같이, 상기 표시기판에 대향하는 대향기판(200) 및 상기 표시기판과 대향기판(200) 사이에 구비된 액정층(LC)과 함께 액정 표시패널을 구성할 수 있다. 한편, 상기 대향기판(200)은 상기 화소들(PX)에 대응하여 구비된 컬러 필터(CF), 상기 컬러 필터들(CF)을 에워싸고 상기 화소들(PX) 사이에서 투과되는 광을 차단하기 위한 블랙 매트릭스(BM)를 포함할 수 있다. 상기 컬러 필터(CF)는 표시기판에 구비될 수도 있다.
도 1 내지 도 4d에 도시된 바와 같이, 상기 표시기판은 표시 영역(DA) 및 상기 표시 영역(DA)의 적어도 일측에 제공되는 패드 영역(PDA)이 정의된 베이스 기판(100)을 포함한다. 상기 표시 영역(DA)은 영상이 표시되는 영역으로 적어도 하나 이상의 화소 영역(PXA)을 포함한다. 상기 화소 영역(PXA)에는 화소 전극(PE) 및 상기 화소 전극(PE)에 연결된 박막 트랜지스터(TFT)가 위치한다.
또한, 상기 베이스 기판(100) 상에는 적어도 하나의 신호라인이 구비된다. 상기 신호라인은 제1 방향으로 연장된 적어도 하나의 게이트 라인(GL) 및 상기 제1 방향에 교차하는 제2 방향으로 상기 게이트 라인(GL)과 절연되게 연장된 적어도 하나의 데이터 라인(DL)을 포함한다. 또한, 상기 신호라인은 상기 게이트 라인(GL)의 일단에 연결된 게이트 패드(GP) 및 상기 데이터 라인(DL)의 일단에 연결된 데이터 패드(DP)를 포함한다. 상기 데이터 패드(DP)와 상기 게이트 패드(GP)는 상기 영상이 표시되지 않는 상기 패드 영역(PDA)에 위치한다.
또한, 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)에 절연되게 상기 제1 방향으로 연장된 적어도 하나의 공통 라인(CL)이 상기 베이스 기판(100) 상에 구비된다. 상기 게이트 라인(GL), 상기 데이터 라인(DL), 및 공통 라인(CL)은 상기 표시 영역(DA)에 구비된다.
상기 표시 영역(DA)이 다수의 상기 화소 영역(PXA)을 포함하는 경우, 상기 화소 영역(PXA)은 각각 동일한 구조로 가질 수 있다. 도 2 및 도 3은 하나의 화소 영역(PXA), 상기 하나의 화소 영역(PXA)에 인접한 상기 게이트 라인(GL), 상기 공통 라인(CL) 및 상기 데이터 라인(DL)을 도시하고 있다. 또한, 상기 하나의 화소 영역(PXA)에 대응하는 게이트 패드(GP) 및 데이터 패드(DP)가 상기 하나의 화소 영역(PXA)과 함께 도시되었다.
이하, 화소 영역(PXA)을 중심으로 상기 표시 영역(DA)의 구조에 대해 좀더 상세히 검토한다. 또한, 상기 게이트 패드(GP)와 상기 데이터 패드(DP)를 중심으로 상기 패드 영역(PDA)의 구조에 대해 좀더 상세히 검토한다.
상기 베이스 기판(100) 상에 게이트 절연층(GIL)이 구비된다. 상기 게이트 절연층(GIL)은 상기 표시 영역(DA) 및 상기 패드 영역(PDA)에 모두 구비된다. 상기 게이트 절연층(GIL)은 상기 베이스 기판(100)의 표면에 구비된 상기 게이트 라인(GL), 공통 라인(CL), 및 상기 게이트 패드(GP)를 커버하고, 제1 절연 물질로 구성된다. 예를 들어, 상기 게이트 절연층(GIL)은 실리콘 질화물이나, 실리콘 산화물을 포함할 수 있다. 한편, 상기 게이트 절연층(GIL) 상에는 상기 데이터 라인(DL) 및 상기 데이터 패드(DP)가 구비된다.
상기 화소 영역(PXL)은 박막 트랜지스터(TFT), 공통 전극(CE), 및 상기 박막 트랜지스터(TFT)에 연결된 화소 전극(PE)을 포함한다.
상기 박막 트랜지스터(TFT)는 상기 게이트 라인(GL)에 연결되고, 평면상으로 상기 게이트 라인(GL)으로부터 돌출된 게이트 전극(GE)을 포함한다. 상기 게이트 전극(GE)은 인듐 주석 산화물(indium tin oxide; ITO), 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 중 어느 하나를 포함할 수 있다. 또한, 상기 게이트 전극(GE)은 상술한 물질로 구성된 제1 전극층과 후술하는 물질로 구성된 제2 전극층을 포함하는 2층 구조를 가질 수도 있다. 상기 제2 전극층은 구리(copper; Cu), 몰리브덴(molybdenum; Mo), 알루미늄(aluminum; Al), 텅스텐(tungsten; W), 크롬(chromium; Cr), 티타늄(titanium; Ti)과 같은 금속이나, 적어도 하나의 상기 금속들을 포함하는 합금일 수 있다.
또한, 상기 박막 트랜지스터는 반도체층(SM), 소오스 전극(SE), 드레인 전극(DE)을 포함한다. 상기 반도체층(SM)은 상기 게이트 절연층(GIL)을 사이에 두고 상기 게이트 전극(GE) 상에 제공된다. 상기 반도체층(SM)은 상기 게이트 절연층(GIL) 상에 제공된 활성층과 상기 활성층 상에 제공된 오믹 콘택층을 포함할 수 있다. 상기 활성층은 평면상에서 상기 소오스 전극(SE)과 상기 드레인 전극(DE)이 형성된 영역 및 상기 소오스 전극(SE)과 상기 드레인 전극(DE) 사이의 영역에 대응하는 영역에 제공된다. 상기 오믹 콘택층은 상기 활성층과 상기 소오스 전극(SE) 사이 및 상기 활성층과 상기 드레인 전극(DE) 사이에 제공된다.
상기 소오스 전극(SE)은 상기 데이터 라인(DL)에서 분지되어 형성되며, 평면상으로 상기 게이트 전극(GE)과 적어도 일부가 중첩한다. 상기 드레인 전극(DE)은 상기 소오스 전극(SE)로부터 이격되어 형성되며, 평면상으로 상기 게이트 전극(GE)과 적어도 일부가 중첩한다. 상기 소오스 전극(SE)과 상기 드레인 전극(DE)은 구리, 몰리브덴, 알루미늄, 텅스텐, 크롬, 티타늄과 같은 금속이나, 적어도 하나의 상기 금속들을 포함하는 합금일 수 있다. 여기서, 상기 소오스 전극(SE)과 상기 드레인 전극(DE)은 상기 소오스 전극(SE)과 상기 드레인 전극(DE) 사이의 이격되어 형성된 영역을 제외한 영역에서 상기 반도체층(SM)의 일부와 중첩한다.
한편, 상기 반도체층(SM)은 상기 데이터 라인(DL)과 상기 게이트 절연층(GIL) 사이에도 구비될 수 있다. 또한, 상기 반도체층(SM)은 상기 데이터 패드(DP)와 상기 게이트 절연층(GIL) 사이에도 구비될 수 있다.
상기 베이스 기판(100) 상에는 제1 절연층(110)이 구비된다. 상기 제1 절연층(110)은 상기 게이트 절연층(GIL) 상에 구비되어 상기 표시 영역(DA) 및 상기 패드 영역(PDA)을 커버한다. 상기 제1 절연층(110)은 상기 드레인 전극(DE)의 일부를 노출시키는 제1 관통홀(TH1)을 구비한다. 또한, 상기 제1 절연층(110)은 상기 공통 라인(CL)의 일부를 노출시키는 제2 관통홀(TH2)을 구비한다.
상기 제2 관통홀(TH2)은 상기 제1 절연층(110)과 상기 공통 라인(CL) 사이에 구비된 또 다른 층(예를 들면, 상기 게이트 절연층(GIL))까지 관통하여 상기 공통 라인(CL)의 일부를 노출시킨다. 여기서, 제2 관통홀(TH2)에 의해 노출된 공통 라인(CL)의 일부는 평면상으로 상기 공통 라인(CL)으로부터 돌출된 부분일 수 있다. 상기 제1 절연층(110)은 예를 들어, 실리콘 질화물이나, 실리콘 산화물을 포함할 수 있다.
또한, 상기 제1 절연층(110)은 상기 게이트 패드(GP)의 일부를 노출시키는 제1 패드 관통홀(PTH1) 및 상기 데이터 패드(DP)의 일부를 노출시키는 제2 패드 관통홀(PTH2)을 포함한다.
상기 제1 패드 관통홀(PTH1)은 상기 제1 절연층(110)과 상기 게이트 패드(GP) 사이에 구비된 또 다른 층(예를 들면, 상기 게이트 절연층(GIL))까지 관통하여 상기 게이트 패드(GP)의 일부를 노출시킨다.
상기 표시 영역(DA)에 배치된 상기 제1 절연층(110) 상에 제2 절연층(120)이 구비된다. 상기 제2 절연층(120)은 아크릴수지와 같은 유기물질로 구성될 수 있다. 상기 제2 절연층(120)은 상기 제1 관통홀(TH1)에 대응하는 제3 관통홀(TH3) 및 상기 제2 관통홀(TH2)에 대응하는 제4 관통홀(TH4)을 포함한다.
이때, 상기 제3 관통홀(TH3)은 상기 제1 관통홀(TH1)보다 큰 평단면적을 갖고, 상기 제4 관통홀(TH4)은 상기 제2 관통홀(TH2)보다 큰 평단면적을 갖는다. 다시 말해, 상기 제3 관통홀(TH3)은 상기 제1 관통홀(TH1)보다 큰 직경을 가질 수 있고, 상기 제4 관통홀(TH4)은 상기 제2 관통홀(TH2)보다 큰 직경을 가질 수 있다.
그에 따라, 상기 제3 관통홀(TH3)은 상기 제1 절연층(110)의 제1 접속영역(CNA1)을 노출시킨다. 상기 제1 접속영역(CNA1)은 평면상으로 내측에 상기 제1 관통홀(TH1)을 구비한다. 그에 따라, 상기 제3 관통홀(TH3)은 상기 제1 관통홀(TH1)과 함께 상기 드레인 전극(DE)의 일부를 노출시킨다.
또한, 상기 제4 관통홀(TH4)은 상기 제2 절연층의 제2 접속영역(CNA2)을 노출시킨다. 상기 제2 접속영역(CNA2)은 평면상으로 내측에 상기 제2 관통홀(TH2)을 구비한다. 그에 따라, 상기 제4 관통홀(TH4)은 상기 제2 관통홀(TH2)과 함께 상기 공통 라인(CL)의 일부를 노출시킨다.
상기 표시기판은 상기 화소 영역(PXA)에 배치된 상기 제2 절연층(120) 상에 구비된 공통 전극(CE)을 포함한다. 상기 공통 전극(CE)은 상기 공통 라인(CL)을 통해 전달된 공통 전압이 인가된다. 상기 공통 전극(CE)은 투명한 도전성 물질로 구성되며, 예를 들어 상기 게이트 전극(GE) 중 상기 제1 도전층을 이루는 물질과 동일한 물질로 이루어질 수 있다.
상기 공통 전극(CE)의 일부분은 상기 제4 관통홀(TH4)의 내벽에 구비될 수 있다. 상기 제4 관통홀(TH)의 내벽에 구비된 상기 공통 전극(CE)의 일부분은 후술하는 연결전극(CNE)과 연결된다.
상기 표시기판은 상기 제1 절연층(110) 및 상기 제2 절연층(120) 상에 구비된 제3 절연층(130)을 포함한다. 상기 제3 절연층(130)은 상기 표시 영역(DA) 상에서 상기 제2 절연층(120) 상에 구비되고, 상기 패드 영역(PDA) 상에서 상기 제1 절연층(110) 상에 구비된다. 특히, 상기 제3 절연층(130)은 상기 표시 영역(DA) 상에서 상기 화소 영역(PXA)에 구비된 상기 공통 전극(CE)을 커버한다. 한편, 상기 제3 절연층(130)은 상기 제1 절연층(110)과 동일한 물질로 구성될 수 있다.
상기 제3 절연층(130)은 상기 제3 관통홀(TH3)에 대응하는 제5 관통홀(TH5), 상기 제4 관통홀(TH4)에 대응하는 제6 관통홀(TH6), 및 상기 공통 전극(CE)의 일부를 노출시키는 제7 관통홀(TH7)을 포함한다. 다시 말해, 상기 제5 관통홀(TH5)은 상기 제1 관통홀(TH1) 및 상기 제3 관통홀(TH3)과 함께 상기 드레인 전극(DE)의 일부를 노출시키고, 상기 제6 관통홀(TH6)은 상기 제2 관통홀(TH2) 및 상기 제4 관통홀(TH4)과 함께 상기 공통 라인(CL)의 일부를 노출시킨다.
상기 제3 절연층(130)은 상기 제3 관통홀(TH3)의 내벽 및 상기 제1 접속영역(CNA1) 상으로 연장될 수 있다. 이때, 상기 제5 관통홀(TH5)은 상기 제1 접속영역(CNA1) 상에서 상기 제3 절연층(130)을 관통하여 상기 제1 관통홀(TH1)로부터 연장될 수 있다.
상기 제3 절연층(130)은 상기 제4 관통홀(TH4)의 내벽 및 상기 제2 접속영역(CNA2) 상으로 연장될 수 있다. 이때, 상기 제6 관통홀(TH6)은 상기 제2 접속영역(CNA2) 상에서 상기 제3 절연층(130)을 관통하여 상기 제2 관통홀(TH2)로부터 연장될 수 있다.
상기 제7 관통홀(TH7) 역시 상기 제4 관통홀(TH4)의 내벽에 구비된 상기 제3 절연층(130)을 관통하거나, 상기 제2 접속영역(CNA2) 상에서 상기 제3 절연층(130)을 관통할 수 있다.
상기 패드 영역(PDA)에 구비된 상기 제1 절연층(110) 상에는 상기 제3 절연층(130)이 구비된다. 상기 패드 영역(PDA)에 구비된 상기 제3 절연층(130)은 상기 제1 패드 관통홀(PTH1)에 대응하는 제3 패드 관통홀(PTH3) 및 상기 제2 패드 관통홀(PTH2)에 대응하는 제4 패드 관통홀(PTH4)을 포함한다.
상기 표시기판은 상기 화소 영역(PXA)에 배치된 상기 제3 절연층(130) 상에 구비된 화소 전극(PE)을 포함한다. 상기 화소 전극(PE)은 상기 제3 절연층(130)을 사이에 두고 상기 공통 전극(CE)과 마주한다. 상기 화소 전극(PE)은 투명한 도전 물질, 예를 들어, 인듐 주석 산화물(indium tin oxide; ITO), 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 중 어느 하나를 포함할 수 있다.
상기 화소 전극(PE)은 상기 드레인 전극(DE)의 노출된 일부에 연결된다. 도 4a에 도시된 것과 같이, 상기 제5 관통홀(TH5)이 상기 제1 관통홀(TH1)로부터 연장된 경우, 상기 화소 전극(PE)은 상기 제1 관통홀(TH1) 및 상기 제 제5 관통홀(TH5)을 통해 상기 드레인 전극(DE)의 노출된 일부에 연결된다. 상기 화소 전극(PE)은 평면상에서, 적어도 하나의 줄기부(PE1)와, 상기 줄기부(PE1)로부터 돌출되어 형성된 다수의 가지부(PE2)를 포함한다. 또한, 상기 줄기부(PE1)와 상기 드레인 전극(DE)을 연결하는 연결부(PE3)를 포함한다. 상기 연결부(PE3)는 상기 제1 관통홀(TH1) 및 제5 관통홀(TH5)에 구비될 수 있다.
상기 가지부들(PE2)은 서로 일정한 간격으로 이격된다. 상기 가지부들(PE2)은 소정 방향으로 평행하게 연장되도록 형성될 수 있다. 본 실시예에서는 상기 줄기부(PE1)가 닫힌 사각 폐 루프의 형태로 형성되고, 상기 가지부들(PE2)이 상기 줄기부(PE1)의 내부에 서로 이격되어 배열된 것을 도시하였으나, 이에 한정되는 것은 아니며, 상기 줄기부(PE1)와 가지부들(PE2)은 다양한 형상으로 제공될 수 있다. 예를 들어, 상기 가지부들(PE2)이 상기 줄기부(PE1)로부터 일 방향으로 돌출될 수 있다. 또한, 상기 가지부들(PE2)들이 상기 줄기부(PE1)의 연장 방향과 수직한 양측 방향으로 모두 돌출되어 연장될 수도 있다. 또는 상기 줄기부(PE1)나 상기 가지부들(PE2)이 복수 회 절곡된 형태로 형성될 수도 있다.
상기 화소 영역(PXA)에 배치된 상기 제3 절연층(130) 상에는 상기 공통 전극(CE)의 노출된 일부와 상기 공통 라인(CL)의 노출된 일부를 연결하는 연결전극(CNE)이 구비된다. 상기 연결전극(CNE)의 일단은 상기 제7 관통홀(TH7)을 통해 상기 공통 전극(CE)과 연결된다. 또한, 상기 연결전극(CNE)의 타단은 상기 제2 관통홀(TH2) 및 상기 제6 관통홀(TH6)을 통해 상기 공통 라인(CL)과 연결될 수 있다. 한편, 상기 연결전극(CNE)은 상기 화소 전극(PE)와 동일한 물질로 구성될 수 있다.
상기 패드 영역(PDA)에 배치된 상기 제3 절연층(130) 상에는 게이트 패드전극(GPE)과 데이터 패드전극(DPE)이 구비된다. 상기 게이트 패드전극(GPE)과 상기 데이터 패드전극(DPE)은 상기 화소 전극(PXE)에 신호를 인가하기 위한 외부 배선들을 연결하기 위한 콘택에 해당한다. 예를 들어, 상기 게이트 패드전극(GPE)과 상기 데이터 패드전극(DPE) 각각에는 가요성 회로기판이 연결될 수 있다.
상기 게이트 패드전극(GPE)은 상기 제1 패드 관통홀(PTH1) 및 상기 제3 패드 관통홀(PTH3)에 구비되어 상기 게이트 패드(GP)와 연결된다. 또한, 상기 데이터 패드전극(DPE)은 상기 제2 패드 관통홀(PTH2) 및 상기 제4 패드 관통홀(PTH4)에 구비되어 상기 데이터 패드(DP)와 연결된다. 상기 게이트 패드전극(GPE)과 상기 데이터 패드전극(DPE)은 상기 화소 전극(PE)와 동일한 물질로 구성될 수 있다.
도 5 내지 도 13은 본 발명의 일 실시예에 따른 표시기판의 제조 방법을 도시한 단면도이다. 도 5 내지 도 13은 도 3에 대응하는 부분들을 도시하고 있다. 이하, 본 발명의 일 실시예에 따른 표시기판의 제조 방법에 대해 설명하기로 한다.
먼저, 도 5에 도시된 것과 같이, 적어도 하나의 화소 영역(PXA: 도 2 참조)을 구비하는 표시 영역(DA: 도 1 참조) 및 상기 표시 영역(DA)의 적어도 일측에 제공되는 패드 영역(PDA: 도 1 참조)을 포함하는 베이스 기판(100)에 적어도 하나의 신호라인, 상기 신호라인에 절연된 적어도 하나의 공통 라인(CL), 및 상기 신호라인에 연결된 박막 트랜지스터(TFT)를 형성한다.
상기 신호라인은 제1 방향으로 연장된 적어도 하나의 게이트 라인(GL) 및 상기 제1 방향에 교차하는 제2 방향으로 상기 게이트 라인(GL)과 절연되게 연장된 적어도 하나의 데이터 라인(DL)을 포함한다. 또한, 상기 신호라인은 상기 게이트 라인(GL)의 일단에 연결된 게이트 패드(GP) 및 상기 데이터 라인(DL)의 일단에 연결된 데이터 패드(DP)를 포함한다.
또한, 상기 베이스 기판(100)은 상기 화소 영역(PXA)에 구비된 박막 트랜지스터(TFT)를 포함한다. 상기 박막 트랜지스터(TFT)는 상기 게이트 라인(GL)과 연결된 게이트 전극(GE), 상기 데이터 라인(DL)과 연결된 소오스 전극(SE), 상기 소오스 전극(SE)과 이격되어 구비된 드레인 전극(DE)을 포함한다.
상기 베이스 기판(100)에 상기 게이트 라인(GL) 및 상기 공통 라인(CL)을 형성한다. 이때, 게이트 패드(GP)와 게이트 전극(GE)을 동시에 형성한다. 스퍼터링 공정을 통해 도전층을 형성한 후, 포토리소그래피 공정을 통해 상기 도전층을 패터닝하여 상기 게이트 라인(GL)과 공통 라인(CL)을 형성한다. 그 후, 플라즈마 가속 화학 기상증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정을 통해 게이트 절연층(GIL)을 형성한다. 다음, 반도체층과 도전층을 순차적으로 적층한 후 상기 반도체층과 상기 도전층을 패터닝하여 상기 데이터 라인(DL), 상기 데이터 라인(DL)에 연결된 상기 소오스 전극(SE), 상기 소오스 전극(SE)과 이격되어 구비된 드레인 전극(DE)을 형성한다. 이때 상기 데이터 패드(DP) 역시 동시에 형성한다.
다음, 도 6에 도시된 것과 같이, 상기 베이스 기판(100) 상에 제1 절연층(110)을 형성한다. 상기 제1 절연층(110)은 상기 표시 영역(DA) 및 상기 패드 영역(PDA)에 형성된다. 좀 더 구체적으로, 상기 제1 절연층(110)은 상기 게이트 절연층(GIL) 상에 형성되며, 상기 박막 트랜지스터(TFT) 및 상기 데이터 패드(DP)를 커버한다. 상기 제1 절연층(110)은 보호막으로서 우수한 특성을 갖는 실리콘 나이트라이드(SiNX)로 구성될 수 있고, 플라즈마 가속 화학 기상증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 방법에 의해 형성될 수 있다.
그 후, 도 7에 도시된 것과 같이, 상기 제1 절연층(110) 상에 제2 절연층(120)을 형성한다. 상기 제2 절연층(120)은 아크릴 수지와 같은 유기물질로 증착, 코팅, 분사, 프린팅 방식 등에 의해 형성될 수 있다. 도 7에 도시된 것과 달리 표시 영역(DA)에만 형성할 수도 있다.
다음, 도 8 및 도 9에 도시된 것과 같이, 상기 제2 절연층(120)을 패터닝한다. 도 8에 도시된 것과 같이 노광 및 현상 공정을 통해 상기 제2 절연층(120)의 패터닝한다. 상기 노광 및 현상 공정을 통해, 도 9에 도시된 것과 같이 상기 박막 트랜지스터(TFT)의 드레인 전극(DE)의 적어도 일부에 대응하는 상기 제1 절연층(110)의 제1 접속영역(CNA1)을 노출시키는 제1 노출홀(ETH1)을 형성한다. 또한, 상기 제1 노출홀(ETH1)과 동시에 상기 공통 라인(CL)의 일부에 대응하는 상기 제1 절연층(110)의 제2 접속영역(CNA2)을 노출시키는 제2 노출홀(ETH2)을 형성한다. 상기 제1 노출홀(ETH1)은 도 4a에 도시된 제3 관통홀(TH3)에 해당하며, 상기 제2 노출홀은 도 4b에 도시된 제4 관통홀(TH4)에 해당한다.
이때, 상기 패드 영역(PDA)에 대응하는 상기 제2 절연층(120)을 제거한다. 다시 말해, 상기 게이트 패드(GP) 및 상기 데이터 패드(DP) 상의 상기 제1 절연층(110)을 노출시킨다. 상기 제1 노출홀(ETH1) 및 상기 제2 노출홀(ETH2)을 형성하는 상기 노광 및 현상 공정 내에서 상기 패드 영역(PDA)에 대응하는 상기 제2 절연층(120)을 동시에 제거한다.
도 8에 도시된 것과 같이, 상기 노광 및 현상 공정에서 마스크(MSK)를 사용할 수 있다. 상기 마스크(MSK)는 조사된 광을 모두 차단시키는 제1 영역(R1)과 광을 투과시키는 제2 영역(R2)으로 이루어진다. 이때, 상기 제1 영역(R1)은 상기 제2 절연층(120)이 제거되는 영역에 대응하게 배치된다. 예를 들면, 상기 제1 영역(R1)은 상기 패드 영역(PDA)에 대응하게 배치되고, 상기 제1 노출홀(ETH1) 및 상기 제2 노출홀(ETH2)이 형성될 영역에 대응하게 배치된다. 상기 마스크(MSK)를 통해 노광된 상기 제2 절연층(120)을 현상하면 도 9에 도시된 것과 같이, 상기 제1 영역(R1) 하측의 상기 제2 절연층(120)은 제거되고, 상기 제2 영역(R2) 하측의 상기 제2 절연층(120)은 남는다.
한편, 본 발명의 일 실시예에서는 상기 제2 절연층(120)은 상기한 바와 같이 노광된 부분이 제거되는 포지티브형 절연물질을 사용하였으나, 이에 한정되는 것은 아니며, 본 발명의 다른 실시예에서는 노광되지 않은 부분의 제2 절연층(120)이 제거되는 네가티브형 절연물질을 사용할 수도 있다.
다음, 도 10에 도시된 것과 같이, 상기 화소 영역(PXA)에 대응하게 상기 제2 절연층(120) 상에 공통 전극(CE)을 형성한다. 포토리소그래피 공정을 통해 상기 공통 전극(CE)을 형성할 수 있다.
좀 더 구체적으로, 상기 제2 절연층(120) 상에 도전층과 감광층을 차례로 적층하고, 상기 감광층을 노광 및 현상하여 상기 감광층으로부터 감광 패턴을 형성한 후, 상기 감광 패턴을 마스크로 하여 상기 도전층을 패터닝한다. 패터닝된 상기 도전층은 상기 공통 전극(CE)을 구성한다.
그 후, 도 11에 도시된 것과 같이, 상기 표시 영역(DA) 및 상기 패드 영역(PDA)에 제3 절연층(130)을 형성한다. 다시 말해, 제1 절연층(110), 상기 제2 절연층(120) 상에 제3 절연층(130)을 형성한다. 상기 제3 절연층(130)은 상기 화소 영역에 배치된 상기 제2 절연층(120) 상에 구비된 상기 공통 전극(CE)을 커버한다. 상기 제3 절연층(130) 역시 플라즈마 가속 화학 기상증착(PECVD) 방법에 의해 형성될 수 있다.
이때, 상기 제3 절연층(130)은 상기 제1 노출홀(ETH1) 내벽 및 상기 제1 절연층(110)의 상기 제1 접속영역(CNA1) 상에 형성될 수 있다. 또한, 상기 제3 절연층(130)은 상기 제2 노출홀(ETH2)의 내벽 및 상기 제1 절연층(110)의 상기 제2 접속영역(CNA2) 상에 형성될 수 있다.
다음, 도 12에 도시된 것과 같이, 상기 제1 절연층(110) 및 제3 절연층(130)을 패터닝한다. 다시 말해, 상기 드레인 전극(DE)의 적어도 일부를 노출시키는 제3 노출홀(ETH3), 상기 공통 라인(CL)의 일부를 노출시키는 제4 노출홀(ETH4), 및 공통 전극의 적어도 일부를 노출시키는 제5 노출홀(ETH5)을 형성한다. 상기 마스크를 사용하는 상기 노광 및 현상 공정을 통해 상기 제1 절연층(110) 및 상기 제3 절연층(130)의 패터닝할 수 있다.
이때, 상기 제3 노출홀(ETH3)은 상기 제3 절연층(130) 및 상기 제1 절연층(110)을 관통하여 상기 드레인 전극(DE)의 일부를 노출시킨다. 이때, 상기 제3 노출홀(ETH3)은 상기 제1 절연층(110)의 상기 제1 접속영역(CNA1)을 관통한다. 상기 제3 노출홀(ETH3)은 도 4a에 도시된 제1 관통홀(TH1) 및 제5 관통홀(TH5)에 대응한다.
또한, 상기 제4 노출홀(ETH4)은 상기 제3 절연층(130) 및 상기 제1 절연층(110)을 관통하여 상기 공통 라인(CL)의 일부를 노출시킨다. 이때, 상기 제4 노출홀(ETH4)은 상기 제1 절연층(110)의 상기 제2 접속영역(CNA2)을 관통한다. 상기 제4 노출홀(ETH4)은 도 4b에 도시된 제2 관통홀(TH2) 및 제6 관통홀(TH6)에 대응한다. 한편, 상기 공통 라인(CL)과 상기 제1 절연층(110) 사이에 게이트 절연층(GIL)이 개재된 경우, 상기 제4 노출홀(ETH4)은 상기 게이트 절연층(GIL) 역시 관통한다.
상기 제5 노출홀(ETH5)은 상기 제3 절연층(130) 을 관통하여 상기 공통 전극(CE)의 일부를 노출시킨다. 상기 제5 노출홀(ETH5)은 도 4b에 도시된 제7 관통홀(TH7)에 대응한다.
이때, 게이트 패드(GP)를 노출시키는 제6 노출홀(ETH6) 및 상기 데이터 패드(DP)를 노출시키는 제7 노출홀(ETH7)을 형성한다. 상기 제6 노출홀(ETH6) 및 상기 제7 노출홀(ETH7)은 상기 제3 내지 상기 제5 노출홀(ETH3, ETH4, ETH5)과 동시에 형성할 수 있다.
여기서, 상기 제6 노출홀(ETH6)은 도 4c에 도시된 제1 패드 관통홀(PTH1) 및 제3 패드 관통홀(PTH3)에 대응한다. 또한, 상기 제7 노출홀(ETH7)은 도 4d에 도시된 제2 패드 관통홀(PTH2) 및 제4 패드 관통홀(PTH4)에 대응한다.
다음, 도 13에 도시된 것과 같이, 상기 드레인 전극(DE)의 노출된 일부와 연결된 화소 전극(PE)을 형성한다. 또한, 상기 공통 라인(CL)의 노출된 일부와 상기 공통 전극(CE)의 노출된 일부를 연결하는 연결전극(CNE)을 형성한다.
상기 화소 전극(PE)은 상기 화소 영역(PXA)에 배치된 상기 제3 절연층(130) 상에 구비되며, 상기 제5 노출홀(ETH5)을 통해 상기 드레인 전극(DE)과 연결된다. 또한, 상기 연결전극(CNE)은 상기 제3 절연층(130), 상기 제4 노출홀(ETH4) 및 상기 제5 노출홀(ETH5)에 구비되어 상기 공통 라인(CL)의 노출된 일부와 상기 공통 전극(CE)의 노출된 일부를 연결한다.
상기 화소 전극(PXE)과 상기 연결전극(CNE)은 포토리소그래피 공정을 통해 형성될 수 있다. 하나의 포토리소그래피 공정을 통해 상기 화소 전극(PXE)과 상기 연결전극(CNE)을 동시에 형성할 수 있다.
좀 더 구체적으로, 상기 제3 절연층(130) 상에 도전층과 감광층을 차례로 적층하고, 상기 감광층을 노광 및 현상하여 상기 감광층으로부터 감광 패턴을 형성한 후, 상기 감광 패턴을 마스크로 하여 상기 도전층을 패터닝한다. 패터닝된 상기 도전층은 상기 화소 전극(PXE)과 상기 연결전극(CNE)을 구성한다.
또한, 상기 제3 노출홀(ETH3)에 구비되어 상기 게이트 패드(GP)와 연결되는 게이트 패드전극(GPE)을 더 형성하고, 상기 제4 노출홀(ETH4)에 구비되어 상기 데이터 패드(DP)와 연결되는 데이터 패드전극(DPE)을 더 형성할 수 있다.
상기 게이트 패드전극(GPE)과 상기 데이터 패드전극(DPE) 역시 포토리소그래피 공정을 통해 형성될 수 있다. 또한, 상기 게이트 패드전극(GPE)과 상기 데이터 패드전극(DPE)은 상기 화소 전극(PXE)과 상기 연결전극(CNE)을 형성하는 포토리소그래피 공정에서 상기 화소 전극(PXE) 및 상기 연결전극(CNE)과 동시에 형성될 수 있다.
좀 더 구체적으로, 상기 화소 전극(PXE)과 상기 연결전극(CNE)을 형성하는 포토리소그래피 공정에서 상기 제3 절연층(130) 상에 상기 도전층과 상기 감광층을 차례로 적층할 때, 상기 패드 영역(PDA) 상에도 상기 도전층과 상기 감광층을 차례로 적층하고, 노광 및 현상을 거쳐 상기 게이트 패드전극(GPE) 및 상기 데이터 패드전극(DPE)을 형성한다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 예를 들어, 본 발명의 일 실시예에서는 PLS 모드의 표시기판이 일 예로서 설명되었으나, 이에 한정되는 것은 아니며 IPS(In Plane Switching) 모드의 표시기판에도 적용될 수 있음은 물론이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
100: 베이스 기판 110: 제1 절연층
120: 제2 절연층 130: 제3 절연층
DA: 표시 영역 PDA: 패드 영역
DL: 데이터 라인 GL: 게이트 라인
CL: 공통 라인 DP: 데이터 패드
GP: 게이트 패드

Claims (19)

  1. 적어도 하나의 화소 영역을 구비하는 표시 영역 및 상기 표시 영역의 적어도 일측에 제공되는 패드 영역을 포함하는 베이스 기판;
    상기 베이스 기판 상에 구비된 적어도 하나의 신호라인;
    상기 신호라인과 절연되게 상기 베이스 기판 상에 구비된 적어도 하나의 공통 라인;
    상기 화소 영역에 구비되고, 상기 신호라인에 연결된 박막 트랜지스터;
    상기 베이스 기판 상에 구비되며, 상기 박막 트랜지스터의 드레인 전극의 일부를 노출시키는 제1 관통홀 및 상기 공통 라인의 일부를 노출시키는 제2 관통홀을 구비한 제1 절연층;
    상기 표시 영역에 배치된 상기 제1 절연층 상에 구비되고, 상기 드레인 전극의 일부를 노출시키는 제3 관통홀 및 상기 공통 라인의 일부를 노출시키는 제4 관통홀을 구비한 제2 절연층;
    상기 화소 영역에 배치된 상기 제2 절연층 상에 구비된 공통 전극;
    상기 제1 절연층 및 상기 제2 절연층 상에 구비되고, 상기 드레인 전극의 일부를 노출시키는 제5 관통홀, 상기 공통 라인의 일부를 노출시키는 제6 관통홀, 및 상기 공통 전극의 일부를 노출시키는 제7 관통홀을 구비한 제3 절연층;
    상기 화소 영역에 배치된 상기 제3 절연층 상에 구비되고, 상기 드레인 전극의 노출된 일부에 연결된 화소 전극; 및
    상기 공통 라인의 노출된 일부와 상기 공통 전극의 노출된 일부를 연결하는 연결전극을 포함하는 표시기판.
  2. 제1 항에 있어서,
    상기 제3 관통홀은 평면상으로 내측에 상기 제1 관통홀을 구비한 상기 제1 절연층의 제1 접속영역을 노출시키는 것을 특징으로 하는 표시기판.
  3. 제2 항에 있어서,
    상기 제3 절연층은 상기 제3 관통홀의 내벽 및 상기 제1 접속영역 상으로 연장되며, 상기 제5 관통홀은 상기 제1 관통홀로부터 연장된 것을 특징으로 하는 표시기판.
  4. 제1 항에 있어서,
    상기 제4 관통홀은 평면상으로 내측에 상기 제2 관통홀을 구비한 상기 제1 절연층의 제2 접속영역을 노출시키는 것을 특징으로 하는 표시기판.
  5. 제4 항에 있어서,
    상기 제3 절연층은 상기 제4 관통홀의 내벽 및 상기 제2 접속영역 상으로 연장되며, 상기 제6 관통홀은 상기 제2 관통홀로부터 연장된 것을 특징으로 하는 표시기판.
  6. 제1 항에 있어서,
    상기 신호라인은,
    상기 표시 영역에 구비되고, 제1 방향으로 연장된 적어도 하나의 게이트 라인;
    상기 표시 영역에 구비되고, 상기 제1 방향에 교차하는 제2 방향으로 상기 게이트 라인과 절연되게 연장된 적어도 하나의 데이터 라인;
    상기 패드 영역에 구비되고, 상기 게이트 라인에 연결된 게이트 패드; 및
    상기 패드 영역에 구비되고, 상기 데이터 라인에 연결된 데이터 패드를 포함하는 것을 특징으로 하는 표시기판.
  7. 제6 항에 있어서,
    상기 제1 절연층은 상기 게이트 패드의 일부를 노출시키는 제1 패드 관통홀 및 상기 데이터 패드의 일부를 노출시키는 제2 패드 관통홀을 더 포함하는 것을 특징으로 하는 표시기판.
  8. 제7 항에 있어서,
    상기 제3 절연층은 상기 제1 패드 관통홀에 대응하는 제3 패드 관통홀 및 상기 제2 패드 관통홀에 대응하는 제4 패드 관통홀을 더 포함하는 것을 특징으로 하는 표시기판.
  9. 제8 항에 있어서,
    상기 제1 패드 관통홀 및 상기 제3 패드 관통홀에 구비되어 상기 게이트 패드와 연결된 게이트 패드전극; 및
    상기 제2 패드 관통홀 및 상기 제4 패드 관통홀에 구비되어 상기 데이터 패드와 연결된 데이터 패드전극을 더 포함하는 표시기판.
  10. 제1 항에 있어서,
    상기 제2 절연층은 유기물질로 구성된 것을 특징으로 하는 표시기판.
  11. 제1 항에 있어서,
    상기 화소 전극은 줄기부, 평면상으로 상기 줄기부로부터 돌출되어 서로 이격되어 배열된 다수의 가지부 및 상기 줄기부와 상기 드레인 전극을 연결하는 연결부를 포함하는 것을 특징으로 하는 표시기판.
  12. 적어도 하나의 화소 영역을 구비하는 표시 영역 및 상기 표시 영역의 적어도 일측에 제공되는 패드 영역을 포함하는 베이스 기판에 적어도 하나의 신호라인, 상기 신호라인과 절연된 적어도 하나의 공통 라인, 및 상기 신호라인에 연결된 박막 트랜지스터를 형성하는 단계;
    상기 베이스 기판 상에 제1 절연층 및 제2 절연층을 형성하는 단계;
    상기 박막 트랜지스터의 드레인 전극의 적어도 일부에 대응하는 상기 제1 절연층의 제1 접속영역을 노출시키는 제1 노출홀 및 상기 공통 라인의 일부에 대응하는 상기 제1 절연층의 제2 접속영역을 노출시키는 제2 노출홀을 형성하는 단계;
    상기 화소 영역에 대응하는 상기 제2 절연층 상에 공통 전극을 형성하는 단계;
    상기 제1 절연층 및 상기 제2 절연층 상에 제3 절연층을 형성하는 단계;
    상기 드레인 전극의 적어도 일부를 노출시키는 제3 노출홀, 상기 공통 라인의 일부를 노출시키는 제4 노출홀, 및 공통 전극의 적어도 일부를 노출시키는 제5 노출홀을 형성하는 단계;
    상기 화소 영역에 대응하는 상기 제3 절연층 상에 구비되며 상기 드레인 전극의 노출된 일부와 연결된 화소 전극을 형성하는 단계; 및
    상기 공통 라인의 노출된 일부와 상기 공통 전극의 노출된 일부를 연결하는 연결전극을 형성하는 단계;
    를 포함하는 표시기판의 제조방법.
  13. 제12 항에 있어서,
    상기 신호라인은,
    상기 표시 영역에 구비되고, 제1 방향으로 연장된 적어도 하나의 게이트 라인;
    상기 표시 영역에 구비되고, 상기 제1 방향에 교차하는 제2 방향으로 상기 게이트 라인과 절연되게 연장된 적어도 하나의 데이터 라인;
    상기 패드 영역에 구비되고, 상기 게이트 라인에 연결된 게이트 패드; 및
    상기 패드 영역에 구비되고, 상기 데이터 라인에 연결된 데이터 패드를 포함하는 것을 특징으로 하는 표시장치의 제조방법.
  14. 제13 항에 있어서,
    상기 패드 영역에 대응하는 상기 제1 절연층을 노출시키는 단계; 및
    상기 게이트 패드를 노출시키는 제6 노출홀, 상기 데이터 패드를 노출시키는 제7 노출홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시장치의 제조방법.
  15. 제14 항에 있어서,
    상기 제1 절연층을 노출시키는 단계는 상기 제1 노출홀 및 상기 제2 노출홀을 형성하는 단계와 단일공정을 통해 수행되고,
    상기 제6 노출홀 및 상기 제7 노출홀을 형성하는 단계는 상기 제3 노출홀, 상기 제4 노출홀, 및 상기 제5 노출홀을 형성하는 단계와 단일공정을 통해 수행되는 것을 특징으로 하는 표시장치의 제조방법.
  16. 제15 항에 있어서,
    상기 제3 노출홀에 구비되어 상기 게이트 패드와 연결되는 게이트 패드전극을 형성하는 단계; 및
    상기 제4 노출홀에 구비되어 상기 데이터 패드와 연결되는 데이터 패드전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시기판의 제조방법.
  17. 제16 항에 있어서,
    상기 게이트 패드전극 및 상기 데이터 패드전극을 형성하는 단계는 상기 화소 전극 및 상기 연결전극을 형성하는 단계와 단일공정을 통해 수행되는 것을 특징으로 하는 표시기판의 제조방법.
  18. 제12 항에 있어서,
    상기 제3 절연층은 상기 제1 노출홀의 내벽 및 상기 제1 접속영역으로 연장되고,
    상기 제3 절연층은 상기 제2 노출홀의 내벽 및 상기 제2 접속영역으로 연장된 것을 특징으로 하는 표시기판의 제조방법.
  19. 제18 항에 있어서,
    상기 제4 노출홀 및 상기 제5 노출홀은 상기 제2 접속영역에 제공된 상기 제1 절연층의 일부를 관통하는 것을 특징으로 하는 표시기판의 제조방법.
KR1020110073288A 2011-07-22 2011-07-22 표시기판 및 그 제조방법 KR20130011856A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110073288A KR20130011856A (ko) 2011-07-22 2011-07-22 표시기판 및 그 제조방법
US13/334,572 US8735891B2 (en) 2011-07-22 2011-12-22 Display substrate and method of manufacturing the same
CN201210252583.8A CN102890377B (zh) 2011-07-22 2012-07-20 显示基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110073288A KR20130011856A (ko) 2011-07-22 2011-07-22 표시기판 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20130011856A true KR20130011856A (ko) 2013-01-30

Family

ID=47533922

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110073288A KR20130011856A (ko) 2011-07-22 2011-07-22 표시기판 및 그 제조방법

Country Status (3)

Country Link
US (1) US8735891B2 (ko)
KR (1) KR20130011856A (ko)
CN (1) CN102890377B (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8853703B2 (en) 2012-11-01 2014-10-07 Samsung Display Co., Ltd. Thin film transistor array panel
US8940565B1 (en) 2013-08-09 2015-01-27 Samsung Display Co., Ltd. Methods of manufacturing thin-film transistor array substrate and liquid crystal display
US9123873B2 (en) 2013-01-10 2015-09-01 Samsung Display Co., Ltd. Thin film transistor array panel and manufacturing method thereof
US9153600B2 (en) 2012-02-16 2015-10-06 Samsung Display Co., Ltd. Thin film transistor array panel and manufacturing method thereof
US9153603B2 (en) 2013-06-14 2015-10-06 Samsung Display Co., Ltd. Thin film transistor array panel and method of manufacturing the same
US9466623B2 (en) 2013-08-02 2016-10-11 Samsung Display Co., Ltd. Method of fabricating display device

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120077756A (ko) * 2010-12-31 2012-07-10 삼성전자주식회사 표시 기판의 제조 방법
KR101319977B1 (ko) * 2012-11-13 2013-10-18 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법
KR20140088810A (ko) * 2013-01-03 2014-07-11 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR102040812B1 (ko) * 2013-02-12 2019-11-06 삼성디스플레이 주식회사 액정 표시 장치
CN103325792A (zh) * 2013-05-23 2013-09-25 合肥京东方光电科技有限公司 一种阵列基板及制备方法、显示装置
CN103268867B (zh) * 2013-05-31 2015-04-15 信利半导体有限公司 Tft阵列基板的制作方法
KR20150021622A (ko) * 2013-08-20 2015-03-03 삼성디스플레이 주식회사 표시패널
KR102228900B1 (ko) * 2014-07-25 2021-03-17 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
KR20160055365A (ko) * 2014-11-07 2016-05-18 삼성디스플레이 주식회사 표시 패널 및 이의 제조 방법
CN109728002B (zh) 2019-01-03 2022-01-11 京东方科技集团股份有限公司 显示基板、显示装置和显示基板的制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100719917B1 (ko) 2000-12-30 2007-05-18 비오이 하이디스 테크놀로지 주식회사 액정 표시 장치의 제조 방법
KR101219035B1 (ko) * 2005-05-03 2013-01-07 삼성디스플레이 주식회사 유기 박막 트랜지스터 표시판 및 그 제조 방법
US20060251628A1 (en) * 2005-05-06 2006-11-09 Mohamed Attawia Defatted, dewatered bone marrow
KR20070000893A (ko) 2005-06-28 2007-01-03 엘지.필립스 엘시디 주식회사 수평 전계 인가형 액정 표시 장치 및 그 제조 방법
KR20070009329A (ko) * 2005-07-15 2007-01-18 삼성전자주식회사 컨택홀 형성 방법 및 이를 이용한 박막 트랜지스터 기판의제조 방법
KR101202983B1 (ko) * 2005-09-13 2012-11-20 엘지디스플레이 주식회사 반사투과형 액정표시장치용 어레이 기판 및 그 제조방법
KR20070041856A (ko) * 2005-10-17 2007-04-20 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20080008704A (ko) * 2006-07-21 2008-01-24 삼성전자주식회사 표시기판, 그 제조방법 및 이를 갖는 표시장치
KR101232062B1 (ko) * 2007-01-12 2013-02-12 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR20080070327A (ko) * 2007-01-26 2008-07-30 삼성전자주식회사 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치 및그 제조 방법
KR20080075717A (ko) 2007-02-13 2008-08-19 엘지디스플레이 주식회사 횡전계방식 액정표시장치의 제조방법
JP4544251B2 (ja) * 2007-02-27 2010-09-15 ソニー株式会社 液晶表示素子および表示装置
TWI355735B (en) * 2008-04-08 2012-01-01 Au Optronics Corp Pixel structure of liquid crystal display panel an
TWI420670B (zh) * 2008-10-30 2013-12-21 Hitachi Displays Ltd 顯示裝置
KR20100055709A (ko) * 2008-11-18 2010-05-27 삼성전자주식회사 표시 기판 및 이를 구비한 표시 장치
JP2011227225A (ja) * 2010-04-19 2011-11-10 Hitachi Displays Ltd 表示装置
JP2011248072A (ja) * 2010-05-26 2011-12-08 Hitachi Displays Ltd 画像表示装置の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153600B2 (en) 2012-02-16 2015-10-06 Samsung Display Co., Ltd. Thin film transistor array panel and manufacturing method thereof
US9524992B2 (en) 2012-02-16 2016-12-20 Samsung Display Co., Ltd. Thin film transistor array panel and manufacturing method thereof
US8853703B2 (en) 2012-11-01 2014-10-07 Samsung Display Co., Ltd. Thin film transistor array panel
US9640566B2 (en) 2012-11-01 2017-05-02 Samsung Display Co., Ltd. Thin film transistor array panel and manufacturing method thereof
US9123873B2 (en) 2013-01-10 2015-09-01 Samsung Display Co., Ltd. Thin film transistor array panel and manufacturing method thereof
US9515096B2 (en) 2013-01-10 2016-12-06 Samsung Display Co., Ltd. Thin film transistor array panel
US9153603B2 (en) 2013-06-14 2015-10-06 Samsung Display Co., Ltd. Thin film transistor array panel and method of manufacturing the same
US9466623B2 (en) 2013-08-02 2016-10-11 Samsung Display Co., Ltd. Method of fabricating display device
US9711545B2 (en) 2013-08-02 2017-07-18 Samsung Display Co., Ltd. Method of fabricating display device
US8940565B1 (en) 2013-08-09 2015-01-27 Samsung Display Co., Ltd. Methods of manufacturing thin-film transistor array substrate and liquid crystal display

Also Published As

Publication number Publication date
US20130020591A1 (en) 2013-01-24
US8735891B2 (en) 2014-05-27
CN102890377B (zh) 2016-12-07
CN102890377A (zh) 2013-01-23

Similar Documents

Publication Publication Date Title
KR20130011856A (ko) 표시기판 및 그 제조방법
US10083881B2 (en) Array substrate for display device and manufacturing method thereof
KR101165472B1 (ko) 박막 트랜지스터 기판 및 그 제조방법
US7952677B2 (en) Array substrate for in-plane switching mode liquid crystal display device and method of fabricating the same
US8603914B2 (en) Liquid crystal display device and fabrication method thereof
KR101283366B1 (ko) 전기영동 표시장치용 어레이 기판 및 그 제조 방법
KR100566816B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR20070000893A (ko) 수평 전계 인가형 액정 표시 장치 및 그 제조 방법
US20160126256A1 (en) Thin film transistor substrate and method of manufacturing the same
KR100560403B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR101148557B1 (ko) 디스플레이 장치용 기판의 제조방법
KR20150015978A (ko) 표시 장치의 방법
US8357937B2 (en) Thin film transistor liquid crystal display device
KR20160125598A (ko) 박막트랜지스터 어레이 기판 및 그의 제조방법, 박막트랜지스터 어레이 기판을 구비한 표시장치
KR20100069432A (ko) 액정표시장치 및 그 제조방법
KR101546425B1 (ko) 전기영동 표시장치 및 그 제조 방법
US9383608B2 (en) Array substrate and manufacturing method thereof
KR101147267B1 (ko) 수평 전계형 박막 트랜지스터 기판 및 그 제조 방법
US9608015B2 (en) Thin film transistor array panel and manufacturing method thereof
KR101715848B1 (ko) 플렉서블 표시장치 및 그의 제조방법
KR20090053609A (ko) 횡전계방식 액정표시장치 및 그 제조방법
KR101429921B1 (ko) 액정표시장치
KR20080054629A (ko) 박막 트랜지스터 어레이 기판 및 그 제조방법
KR20160092466A (ko) 액정 표시 장치 및 그 제조 방법
KR101329447B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment