KR20120135903A - 가변 ｉｃ 칩 범프 피치를 갖는 반도체 디바이스 - Google Patents

가변 ｉｃ 칩 범프 피치를 갖는 반도체 디바이스 Download PDF

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KR20120135903A
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bumps
substrate
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페트루스 요하네스 게라르두스 반 리에슈우트
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폴리머 비젼 비.브이.
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Abstract

본 발명의 실시예들은, 예를 들어 가요성 디스플레이와 같은, IC 칩(6)이 전기적으로 연결되도록 고려되는 기판(9)의 사이즈의 변경 때문에 발생하는 오정렬 문제를 완화시킬 수 있는 IC 칩(6) 또는 플립칩을 제공한다. 특히, 반도체 디바이스에게 기판의 본딩 패드들(8)과 IC 범프들(2) 간의 오정렬 문제들이 상호 작용하는 범프 피치 변경 가능성을 제공하는 것이 본 발명의 목적이다. 이를 위해, 본 발명의 국면에 따르면, 반도체 디바이스는 IC 칩 회로로의 전기적 연결을 가능하게 하는 적어도 하나의 행에 배열되는 복수의 전극을 포함하는 IC 칩(6)을 포함한다. 전극들(4)은 행 방향을 가로지르는 방향으로 중심선들을 갖는다. 또한, 전극들(4) 위에 배열되는 복수의 범프들(2)은 각각 범프 전극 쌍을 형성한다. 범프들(2)은 행 방향을 가로지르는 방향으로 중심선들을 갖는데, 여기서 범프 전극 쌍들에 대한 전극 중심선들에 대한 범프 중심선들의 위치들은 IC 칩(6)상의 상이한 위치에 따라 다르다. 이 기술적 조치는, 각각의 범프들의 중심선과 전극들의 중심선 간의 횡측 시프트를 허용함으로써 상이한 범프 사이징이 제공될 수 있고, 그에 의해 실질적으로 동일한 칩 구조를 이용하여 상이하게 사이징된 범프 세트들의 제조를 가능하게 한다는 이해에 기초한다.

Description

가변 ＩＣ 칩 범프 피치를 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE WITH A VARIABLE INTEGRATED CIRCUIT CHIP BUMP PITCH}
본 발명은 반도체 디바이스에 관한 것이다. 특히, 본 발명은 기판 상에 IC(integrated circuit) 칩 범프들의 가변 피치를 포함하는 반도체 디바이스에 관한 것이다. 본 발명은 또한 IC를 제조하기 위한 방법에 관한 것이다.
예를 들어, 디스플레이들의 기판들 상에 IC 칩들을 접합하기 위한 허용오차(tolerance)는, 전자 시스템들에서의 컴포넌트들의 수의 증가와 IC당 연결의 수의 증가와 함께 점점 중요해지고 있다. 더 특별하게는, 가요성 디스플레이 기판 상에서의 IC 본딩은 적어도 이하의 이유들 때문에 쉽지 않다. IC 칩들과 그런 기판들 간의 치수에 있어서의 불확실성이 연결들의 오정렬 및 의도하지 않은 개방 및 단락 연결들을 야기시킨다. 이러한 불확실성은 재료의 치수에 있어서의 변경 및/또는 재료의 치수에 있어서의 불확실성으로부터 발생한다.
이 문제의 일례는, 칩 온 글라스 본딩(chip-on-glass bonding)이라고도 언급되는 플립 칩 본딩(flip-chip bonding)이다. 플립 칩 본딩은 실리콘 IC 칩과 디스플레이 백플레인과 같은 넓은 기판 사이의 많은 수의 전기적 연결을 이루기에 편리한 방식을 제공한다. IC 칩 상의 IC 범프들의 패턴과 스페이싱(spacing)은 제조 시에 고정된다. IC 칩 범프들 및 기판 상의 본딩 패드들은, 그에 따라, 양호한 전기 연결들을 제공하도록 정확하게 매칭되어야 한다. 그러나, 본딩 패드들의 패턴의 일그러짐을 야기시키는 제조 스트레스 때문에 기판은 사이즈가 변할 수 있다. IC 칩 범프들의 패턴 및 스페이싱을 매칭하기 위해 제조되는 본딩 패드들의 패턴 및/또는 스페이싱이, 예를 들어 기판의 수축에 기인하여 변하는 경우에, 배열불량들이 발생할 수 있다.
예를 들어, 가요성 디스플레이와 같은 가요성 기판은 치수에 있어서 안정하지 않고, 예를 들어 이 가요성 기판 상에 미세 피치 실리콘 IC 칩들(fine-pitch silicon IC chips)의 본딩 동안에 사이징 미스매치를 유발시킨다는 것이 발견된다.
본 발명의 실시예들은, IC 칩이 전기적으로 연결되도록 고려되는 기판의 사이즈의 변경 때문에 발생하는 오정렬 문제의 완화를 가능하게 하는 IC 칩 또는 플립 칩을 포함하는 반도체 디바이스를 제공한다. 특히, 본 발명의 목적은 반도체 디바이스에게 범프 피치 편차 가능성(bump pitch variation possibilities)을 제공하여, 이에 의해 기판의 본딩 패드들과 IC 범프들 간의 오정렬 문제들이 상쇄되게(counteracted) 하는 것이다.
이것을 위해, 본 발명의 일 국면에 따르면, 반도체 디바이스는 IC 칩 회로로의 전기적 연결을 가능하게 하기 위한 적어도 하나의 행에 배열되는 복수의 전극을 포함하는 IC 칩을 포함한다. 전극은 행 방향을 가로지르는 방향으로 중심선을 갖는다. 더욱이, 전극의 위에 배열된 복수의 범프는 각각의 범프 전극 쌍을 형성한다. 범프들을 행 방향을 가로지르는 방향으로 중심선을 갖는데, 여기서 범프 전극 쌍들에 대한 전극 중심선에 대한 범프 중심선의 위치는 IC 칩 상의 상이한 위치에 따라 다르다.
이 기술적 조치는, 각각의 범프들의 중심선과 전극들의 중심선 간의 횡측 시프트를 허용함으로써 상이한 범프 사이징이 제공될 수 있고, 그에 의해 실질적으로 동일한 칩 구조를 이용하여 상이하게 사이징된 범프 세트들의 제조를 가능하게 한다는 이해에 기초한다. 이 이해는, 전극들이 패시베이션(passivation)을 갖거나 갖지 않고 배열될 때 IC 설계에 적용된다. 후자의 경우, 패시베이션 층이 전극을 적어도 부분적으로 커버하는 경우에, 패시베이션 층은 IC 칩의 전극들 상의 각각의 연결 영역을 형성하는 사전 제조된 구멍들을 포함할 수 있다.
특정 예시로서, 범프들의 표면 영역들은 전극들의 연결 영역보다 더 크다. 특히, 전극들에 대한 횡측 시프트 방향에서의 범프들의 치수는 전극들의 연결 영역들의 각각의 치수보다 더 클 수 있다. 이것은, 범프 전극 연결의 전기적 성질들을 저하시키지 않고 전극의 연결 영역 바깥의 범프의 확장을 가능하게 한다는 효과를 갖는다. 이 확장은, 본딩 패드들의 원래의 패턴이, 예를 들어 기판 수축 때문에 왜곡되는 경우라도, 적절한 기판의 본딩 패드들과 범프들 간의 정확한 배열을 보호할 수 있는 상이하게 피칭된(pitched) 범프들의 제조를 가능하게 한다. 이는 특히, 사이즈 불안전성이 x 방향 및 y 방향으로 전달될 수 있다는 점에서 가요성 기판에 이롭다. 범프의 영역이 전극의 연결 영역보다 더 넓은 경우에, 범프들과 전극들 간의 시프트 증가가 달성될 수 있다. 이런 시프트는, 예를 들어 횡측 시프트, 즉, 전극 행의 방향으로의 시프트에 관한 것이다.
가변 IC 칩 범프 피치는 상이한 범프 마스커들을 적용시킴으로써 달성될 수 있다는 것을 이해할 것이다. 대안적으로, 예를 들어, 전극들의 피치가 변하는 것을 허용함으로써 완전한 IC 칩을 설계할 수 있다. 이 실시예들은, 도 3을 참조하여 더 논의된다.
본 발명의 실시예들에 따른 반도체 디바이스에 있어서, 전극들의 협력 연결 영역 상의 범프들의 각각의 배치는 IC 칩 상의 상이한 위치에 따라 다르다.
범프가 퇴적되는 대응하는 전극의 연결 영역의 영역보다 범프의 영역이 더 넓기 때문에, 범프는 본 기술 분야에 알려진 범프 설계와 비교하여 횡측 변위에 대해 더 큰 자유도를 갖는다. 따라서, 기판이 IC 칩에 연결되는 경우에, 대응하도록 사이징된 IC가 본딩을 위해 선택될 수 있다. 이 IC 칩은 칩의 중심 전극의 대응 연결 영역에 대해 중심이 맞춰진 범프 어레이를 포함하는 한편, 횡측 범프들은 추가의 칩의 전극들에 대한 범프의 중심에서 벗어난 시프트를 수용할 수 있다. 전극의 연결 영역에 대한 넓혀진 범프들을 제공함으로써, 이 중심에서 벗어난 배열이 범프들과 IC 칩 전극들 간의 신뢰할 수 있는 전기적 연결을 제공하기 위해 충분할 수 있다. 이 효과는 도 2를 참고하여 더 상세하게 논의될 것이다.
본 발명에 따른 반도체 디바이스의 실시예에서, 전극들은 제1 피치로 구성되고, 범프들은 제2 피치로 구성되고, 제1 피치는 제2 피치와 동등하지 않다.
전극들의 피치와 실질적으로 매칭하는 범프 피치를 제공하는 것, IC 칩에게 전극들의 피치보다 더 넓거나 더 작은 범프 피치들을 제공하는 것이 가능하다는 것이 발견되었다. 이런 방식으로, 칩은 본딩 목적을 위해 더 많은 용도로 이용될 수 있다. 개별 범프들의 영역이 전극들의 협력 연결 영역들의 영역보다 더 넓다는 사실에 기인하여, 범프들은 전극에 대해 횡측으로 변위하는 것이 허용된다.
본 발명의 실시예에 따르면, 각각의 개별 범프들의 위치와 대응하는 기판의 본딩 영역들 간의 정확한 매칭뿐만 아니라, 이들 간의 대략적인 매칭도 성취하는 것이 가능하다. 이런 방식으로, 기판의 본딩 패드들과 IC 칩의 전극들 간의 더 큰 오정렬이 완화된다.
본 발명의 예시적 국면에 따른 집적 회로를 제조하기 위한 방법은, IC 회로의 전극들에 연결된 각각의 범프들을 구비한 IC 칩들의 세트들을 제공하는 단계들을 포함한다. 범프들은 각각의 피치들로 배열된다. 이 방법은 범프들로의 본딩을 위해 패터닝된 본딩 패드들을 포함하는 기판을 선택하는 단계를 더 포함한다. 이 방법은 또한 선택된 기판의 본딩 패드 패턴의 일그러짐을 나타내는 값을 측정하는 단계를 포함한다. 이 방법은 일그러짐에 실질적으로 매칭하는 범프 피치를 갖는 IC 칩을 선택하고 선택된 IC 칩을 기판에 본딩하는 단계를 더 포함한다.
IC 칩과 IC가 연결되도록 고려되는 기판 간의 많은 용도의 매칭을 가능하게 하는 상이한 범프 사이징을 갖는 복수의 사전에 제작된 IC 칩들을 제공하는 것이 유리하다고 밝혀져 있다. 특히, 연결에 이용되도록 고려되는 기판이, 예를 들어 수축과 같은 상이한 각각의 일그러짐을 갖는 상이한 부분들을 갖는 경우에, 기판의 각각의 그 부분에 매칭하기 위해 적절하게 상이하게 사이징된 IC 칩들이 이용된다. 대안적으로, 인트라 기판 사이징 편차(intra-substrate sizing variation)에 추가하여, 인터 기판 편차(inter-substrate variation) 또한 발생하는 것이 가능하다. 이 경우에, 각각의 기판에 대하여, 특히 사이징된 IC 칩들이 선택되거나 적용된다. 복수의 방법들이 본딩 패드 패턴의 일그러짐을 나타내는 값을 결정하는 데에 이용될 수 있다는 것이 이해될 것이다. 특히, 수축에 대해, 배열 마크들 간의 적절한 거리가 측정된다.
본 발명의 예시적 실시예들에 따른 방법의 실시예에 있어서, 값은 기판 수축을 나타내고 각각의 범프 피치들은 기판 수축 시에 수집된 데이터에 따라 패터닝된다.
수집된 데이터는 복수의 기판의 수축 측정의 통계치를 분석하여 획득된다. 예를 들어, 곡선 또는 히스토그램과 같은 통계적 분포는 일그러짐(수축)의 함수로서 일그러짐(수축)의 특정 정도를 갖는 다수의 기판에 대해 결정될 수 있다. 이 분포는 특정 범프 사이징, 즉 일그러짐에 매칭하는 범프 피치를 갖는 IC 칩들의 각각의 필요한 스톡(stock)들을 선험적으로 결정하기 위해 이용될 수 있다. 이 스톡들은, 그 후 대응하도록 사이징된 IC 칩들과 기판을 개별적으로 매칭하기 위한 제조 프로세스 동안에 이용될 수 있다.
본 발명에 따른 방법의 추가의 실시예에 있어서, 상이하게 사이징된 범프들을 구비한 IC 칩들의 각각의 세트는 단일 웨이퍼 상에 제조된다.
IC 칩들의 스톡에 상이하게 피칭된 범프들, 즉, 실질적으로 프로세스 요구에 알맞은 상이하게 사이징된 범프들을 제공하는 것이 유리하다는 것이 밝혀져 있다. 예를 들어, 경험적으로 결정된 본딩 패드 일그러짐의 분포가 고려되는 경우에, 세트당 IC 칩들의 수가 그에 따라 제조될 수 있고, 각각의 스톡이 각각의 범프 피치에 대해 실질적으로 동시에 비워진다. 이 목적을 위해, 이 스톡 요구가 고려될 수 있는 단일 웨이퍼를 패터닝하기 위해 설계된 마스크가 이용될 수 있다. 예를 들어, 적절한 기판의 본딩 패드들의 일그러짐의 가우시안 분포(Gaussian distribution)에 대하여, 웨이퍼의 주요 부분이 가우시안 분포의 중앙 부분에 대해 이용된다. 나머지 영역은 복수의 서브 구역으로 적절하게 나누어지는데, 이는 가우시안 분포에서 식별될 수 있다. 이런 방식으로, IC의 정확한 제조를 가능하게 하기 위해 온디맨드 스톡들이 제공될 수 있는데, 여기서 기판의 본딩 패드들과 IC 칩들의 범프들 간의 오정렬 에러들이 완화된다.
본 발명의 설명적 실시예들의 이와 같은 및 다른 국면들은 도면들을 참조하여 추가로 논의되는데, 여기서 유사한 참조 기호들은 유사한 엘리먼트들을 나타낸다. 도면들은 설명적 목적을 위해 제공된 것이고, 첨부된 청구항의 범위를 제한하는 데에 이용되지 않는다는 것을 이해해야 한다.
청구항들이 특히 본 발명의 특징을 기재하지만, 본 발명은, 자신의 목적들과 이점들과 함께, 첨부된 도면과 연관된 이하의 상세한 설명으로부터 가장 잘 이해될 것이다.
도 1은 본 발명에 따른 반도체 디바이스의 실시예의 단면도를 개략적으로 제시한다.
도 2a 및 2b는 본 발명에 따른 반도체 디바이스에서의 전극의 연결 영역에 대한 범프의 변위들의 실시예를 개략적으로 제시한다.
도 3은, 범프 피치가 IC 칩 전극들의 피치와 동등하지 않은 반도체 디바이스의 실시예를 개략적으로 제시한다.
도 4는 본 발명에 따른 반도체 디바이스를 포함하는 전자 장치의 실시예를 개략적으로 제시한다.
도 1은 본 발명에 따른 반도체 디바이스의 실시예의 단면도를 개략적으로 제시한다. 이 반도체 디바이스는, 예를 들어 실리콘인 IC 기판(6)을 포함하는 플립 칩 IC(10)에 관한 것일 수 있다. IC 기판(6)은 여기서는 단지 하나의 전극만이 도시되어 있는 전극(4)을 포함하는데, 이들 전극은, 각각의 범프(2)와 전기적 연결로 체결되는 것으로 고려되고, 그에 의해 전극 범프 쌍을 형성한다. 실제로는, 반도체 디바이스가 도 1에 도시된 적절한 복수의 전극 범프 쌍을 포함한다는 것이 이해될 것이다. 도 1에 도시된 바와 같이, 3a, 3b 부분을 갖는 패시베이션 층은 IC 기판 내에 내장되는 마이크로일렉트로닉스(5)의 위에 퇴적된다. 전극(4)은 마이크로일렉트로닉스 층(5) 상에 패터닝된다. 패시베이션 층의 3a, 3b 부분들 간의 구멍들(1)은 마이크로일렉트로닉스 내의 상호접속 층들에의 액세스를 부여하고, 그에 의해 범프들(2)에 대한 전극들(4)의 연결성 영역(A)을 정의한다. 추가의 프로세스로, 예를 들어 금(gold) 범프들과 같은 적절한 범프들(2)이 전극들(4) 위에 형성된다. 이 범프들은 약 10~20 마이크로미터의 높이를 가질 수 있고 이웃하는 범프들 간의 횡측 단락(lateral shorts)을 방지하는 데에 이용된다. 범프(2)의 횡측 치수는, 범프(2)의 횡측 치수가 연결 영역(A)의 대응하는 횡측 치수와 동등하지 않게, 예를 들어 그보다 더 크게 하는 방식으로 선택될 수 있다. 그 결과, 범프(2)가 전극(A)과 오정렬인 경우에도, 즉 전극의 중심선(C1)이 범프의 중심선(C2)과 동일한 위치에 있지 않은 경우에도, 전기적 연결들이 여전히 가능하다(도 2 참조). 대안적으로, 범프(2)의 횡측 치수는 연결 영역(A)의 대응 횡측 치수보다 더 작다. 도 1에 도시된 바와 같은 상자 같은 범프들 또는 버튼 같은 범프들을 형성하는 것이 가능하다.
범프들(2)을 포함하는 IC 기판(6)은 접착제를 이용하여 기판(9)의 적절한 전극 층(8)에 부착된다(도시 안 됨). 바람직하게는, 기판(9)은 유연하다. 기판(9)은 디스플레이에 관한 것일 수 있다.
전극(4)의 연결 영역(A)의 바깥에서의 범프(2)의 확장, 예를 들어 패시베이션 층들(3a, 3b) 위의 확장은, 본딩 결과들에 관한 부정적인 영향 없이 구멍(1) 및/또는 전극(4)에 대해 범프를 시프트하는 것을 가능하게 한다. 이는 도 2a 및 2b에서 아이템들(31, 32)로서 개략적으로 도시된다. 최대 범프 시프트, 즉 IC 길이에 대해 각각의 중심선(C1, C2) 간의 거리는 달성 가능한 사이징 요소를 결정한다. 이 시프트는 적절한 측정에 의해, 또는 IC 칩이 연결되도록 고려되는 적절한 복수의 변형된 기판의 분석에 기초하여 획득된다. 이 정보가 수집된 후에, 범프들은 하부에 있는 전극들에 대해 이들을 시프트함으로써 및/또는 범프 세트 내의 피치를 변경함으로써 적절하게 사이징될 수 있다.
IC 사이징은 가능하게는 동일한 IC 기판과의 조합으로 상이한 범핑 마스크 패턴들을 이용하여 수행될 수 있다. 몇 개의 상이하게 사이징된 IC를 생성하기 위해, IC 기판 상의 위치의 함수로서 상이하게 사이징된 IC를 범핑 마스크가 생성하도록 범핑 마스크가 설계될 수 있다. 몇 개의 상이한 범핑 마스크를 이용하여 특정 팩터(factor)로 스케일링된 IC들의 완전한 웨이퍼를 생성하는 것 또한 가능하다. IC 사이즈당 수에 있어서의 균형은, 예를 들어 기판 수축의 통계치에 기초한다. 이는, 제조 프로세스의 특성이 분석되고, 반도체 디바이스의 제조 프로세스의 추가의 최적화를 위한 데이터를 제공한다는 이점을 갖는다.
본 발명의 실시예에 따른 반도체 디바이스는, 예를 들어 가요성 디스플레이와 같은 디스플레이의 본딩 영역에서 이용된다는 것이 이해될 것이다. 본딩 영역은 디스플레이의 일렉트로닉스의 전기적 연결을 제공하는 데에 보통 이용된다. 디스플레이 기판의 수축에 관한 통계치가 수집되는 경우에, 디스플레이 기판의 근소한(nominal) 수축 후에, 수축된 기판이 적절한 IC의 근소하게(nominally) 사이징된 범프들과 매칭하도록 하는 방식으로 본딩 영역의 기하학적 구조가 설계된다.
대안적으로, 제조 동안에, 예를 들어 US 2005/0009219 A1에서와 같은 알려진 측정된 기판 수축에 의존하여 기판 상의 위치에 IC 칩을 놓는 것 대신에, 가장 알맞은 IC가 대응하는 IC 트레이에서 선택된다. 먼저, 기판 수축의 측정이 수행되어야 한다. 이것은, 예를 들어 본딩 영역의 좌측 및 우측에 있는 배열 마크들을 이용하고 이 수를 마스크 설계와 비교함으로써, 알려진 위치에 배열된 알려진 패턴들 간의 거리를 정확하게 측정함으로써 수행된다. 계산되는 수축은 그 후 이용가능한 IC 사이징 옵션에서 선택하는 데에 이용된다.
본 발명의 실시예들에 따른 디바이스는 특히 더 높은 상호접속 밀도에 대한 이점을 갖는다. 이런 밀도를 충족시키기 위해, 더 정교한 본딩 패드 레이아웃들이 필요하다. 레이아웃의 복잡도는, 예를 들어 US 2005/0009219 A1과 같은 알려진 수축 정정 방법에 의해 일반적으로 제한된다. 설명적 실시예들에 따르면, 상이하게 사이징된 IC 칩들은, 예를 들어 IC 기판의 패시베이션 층에서의 구멍에 대해 전극들의 영역 연결 영역에 대한 범프 배치를 변경함으로써, 가능하게는 동일한 하부에 있는 IC 기판 패턴들로부터 제조된다. 기판의 수축을 측정한 후에 가장 알맞은 IC를 선택함으로써, 본딩 프로세스는, 예를 들어 멀티플 어레이 또는 본딩 패드들의 매트릭스들과 같은 매우 복잡한 기판의 본딩 패드 레이아웃들에 대해서도 수축 허용오차 내에 있도록 이루어질 수 있다.
도 3은 범프 피치가 전극 피치와 동등하지 않은 반도체 디바이스의 실시예의 개략적인 뷰를 제시한다. 반도체 디바이스(20)는 전극들(1)의 피치(x)가 범프들(2)에서의 피치(y)와 동등하도록 제조된다. 이런 방식으로, 범프와 전극의 대응 연결 영역 간의 겹치는 영역은 반도체 디바이스의 모든 범프/전극 쌍들에 대해 실질적으로 동일하다. 설명적 실시예에 따르면, 범프들(2) 내의 피치(y1)가 전극들 내의 피치(x)보다 더 큰 방식(y1>x)으로 반도체 디바이스를 제조하는 것이 가능하다. 이런 방식으로, 예를 들어, 범프 어레이의 중심 범프(2c)가 중심 전극(1c)에 대해 실질적으로 중심이 맞춰지는 경우에, 횡측 범프들은 각각의 전극에 대해 밖으로 시프트한다. 이는 범프와 전극 간의 겹치는 영역이 반도체 디바이스를 따라 변경되는 효과를 갖는다. 대안적으로, 범프들(2)의 피치(y2)가 전극들의 피치(x)보다 작은 것(y2<x)이 가능하다. 이런 방식으로, 예를 들어, 범프 어레이 내의 중심 범프(2c)가 중심 전극(1c)에 대해 실질적으로 중심이 맞춰지는 경우에, 횡측 범프들은 전극들에 대해 안쪽으로 시프트한다. 이는 범프와 전극 간의 겹치는 영역이 반도체 디바이스를 따라 변경되는 효과를 갖는다. 도시된 실시예들에 따르면, 예를 들어 디스플레이와 같은 반도체 디바이스의 제조 프로세스 동안에 y=x, y1<x 및 y2>x인 칩들의 이용은, (도 1에 도시된) 기판(9)의 본딩 패드들과 범프들 간의 변위 에러들을 완화시킨다. 이는 결국, 디스플레이의 경우에 더 높은 매트릭스 밀도를 가능하게 하는 것을 포함하여, 더 높은 전극 밀도를 갖는 반도체 디바이스들의 제조 및 응용을 가능하게 한다.
대안적으로, 유사한 효과를 달성하기 위해, 예를 들어 전극들의 피치가 변하는 것을 허용함으로써 완전한 IC 칩을 재설계하는 것이 가능하다. 예를 들어, 전극들의 피치(x)는 변할 수 있다. 그 후, 일정한 피치를 갖는 범프들이 그러한 전극들의 위에 위치된다.
도 4는 본 발명에 따른 반도체 디바이스를 포함하는 전자 장치의 실시예를 개략적으로 제시한다. 전자 장치(41)는 하우징(42), 및 단단한 커버(42a) 상에 배열되는 리트랙트 가능한(retractable), 특히 감쌀 수 있는(wrappable) 가요성 디스플레이를 포함한다. 단단한 커버(42a)는 하우징(42) 주변의 가요성 디스플레이(45)와 함께 위치(41a)로 감싸도록 배열될 수 있다. 단단한 커버(42a)는 단단한 영역들(43a) 및 커버(42a)의 힌지들(hinges)(46a, 46b)과 협력하는 가요성 영역들(44a, 44b)을 포함하는 에지 멤버(43)를 포함한다. 가요성 디스플레이(45)가 하우징(42) 주변을 감싸는 위치로 리트랙트(retract)되고 있는 경우에, 가요성 디스플레이(45)의 표면은 하우징(42)에 맞닿을(abut) 수 있다. 가요성 디스플레이(45)의 기능은 디스플레이 기판에 본딩되는 IC 칩들에 기초한다. 설명적 실시예들에 따르면, 전자 장치는 도 1, 2 및 3을 참조하여 논의된 IC 칩들을 포함한다. 디스플레이의 본딩 영역은 도식적으로 47에 의해 표시된다. 가요성 디스플레이를 포함하는 전자 디바이스는 또한 적절한 롤러에 대해 롤링된(rolled) 전자 장치의 하우징 내에 보관하기 위해 배열될 수 있다는 것을 이해할 것이다. 롤링 가능한 전자 디스플레이들은 본 기술분야에 알려져 있고, 이들은 또한 IC들에 기초할 수 있다. 설명적 실시예들에 따르면, 이런 IC들은 도 1, 2 및 3을 참조하여 논의된 반도체 디바이스로서 구현될 수 있다. 설명적 실시예들에 따른 전자 장치는 또한 앞서 논의된 바와 같은 포함된 IC들에 기초한 단단한 디스플레이를 포함할 수 있는데, 여기서 각각의 IC 칩은 도 1, 2 및 3을 참조하여 논의된 바와 같이 가변 범프 피치와 함께 제조된다는 것 또한 이해될 것이다.
명확성을 목적으로 본 발명에 따른 구조의 특정 실시예들이 논의되었지만, 독립한 도면들을 참조하여 논의된 호환성 있는 특징들의 교환가능성이 예상된다는 것이 이해될 것이다. 특정 실시예들이 앞서 기술되었지만, 본 발명은 기술된 것과는 다르게 실현될 수 있다는 것이 이해될 것이다. 앞의 기술들은 설명적인 것이고 제한하지는 않는 것으로 의도된다. 따라서, 당업자에게는 이하에 기재된 청구항의 범위를 벗어나지 않고도 본 발명을 수정할 수 있다는 것이 명백할 것이다.

Claims (22)

  1. 반도체 디바이스로서,
    IC 칩을 포함하고,
    상기 IC 칩은,
    IC 칩 회로에의 전기적 연결을 가능하게 하기 위한 적어도 하나의 행에 배열되는 복수의 전극 - 상기 전극들은 행 방향을 가로지르는 방향으로 중심선들을 가짐 -; 및
    각각의 범프 전극 쌍(bump-electrode pair)을 형성하는, 상기 전극들 위에 배열되는 복수의 범프 - 상기 범프는 상기 행 방향을 가로지르는 방향으로 중심선들을 가짐 -
    를 포함하고,
    상기 범프 전극 쌍들에 대한 전극 중심선들에 대해 범프 중심선들의 위치들은 상기 IC 칩상의 상이한 위치들에 따라 다른
    반도체 디바이스.
  2. 제1항에 있어서,
    전극들을 적어도 부분적으로 커버하는 패시베이션 층(passivation layer) - 상기 패시베이션 층은 상기 전극들 상의 각각의 연결 영역들을 형성하는 사전에 제조된 구멍들을 포함함 - 을 더 포함하는 반도체 디바이스.
  3. 제1항에 있어서,
    범프들의 표면 영역들은 전극들의 각각의 연결 영역들의 상기 표면 영역과 동등하지 않은 반도체 디바이스.
  4. 제2항에 있어서,
    범프들의 표면 영역들은 전극들의 각각의 연결 영역들의 상기 표면 영역과 동등하지 않은 반도체 디바이스.
  5. 제1항에 있어서,
    상기 범프들과 상기 쌍들의 협력 전극들 간의 겹치는 각각의 구역들은 상기 IC칩상의 상이한 위치에 따라 다른 반도체 디바이스.
  6. 제1항에 있어서,
    상기 전극들은 제1 피치로 구조되고, 상기 범프들은 제2 피치로 구조되고, 상기 제1 피치는 상기 제2 피치와 동등하지 않은 반도체 디바이스.
  7. 제1항에 있어서,
    본딩 영역들을 구비한 기판을 더 포함하고, 각각의 범프들은 각각의 본딩 영역들에 연결되는 반도체 디바이스.
  8. 제7항에 있어서,
    상기 기판은 가요성을 갖는 반도체 디바이스.
  9. 제7항에 있어서,
    상기 기판은 디스플레이를 포함하는 반도체 디바이스.
  10. IC를 제조하기 위한 방법으로서,
    IC 회로의 전극들에 연결되는 각각의 범프 피치들을 갖는 IC 칩들의 세트를 제공하는 단계 - 상기 범프들은 각각의 피치들로 배열됨 -;
    상기 범프들에 본딩하기 위한 패터닝된 본딩 패드들을 포함하는 기판을 선택하는 단계;
    상기 선택된 기판의 본딩 패드 패턴의 일그러짐(distortion)을 나타내는 값을 측정하는 단계;
    상기 일그러짐에 실질적으로 매칭하는 범프 피치를 갖는 IC 칩을 선택하는 단계;
    상기 선택된 IC 칩을 상기 기판에 본딩하는 단계
    를 포함하는 IC 제조 방법.
  11. 제10항에 있어서,
    상기 값은 기판 수축을 나타내고, 각각의 범프 피치들은 기판 수축상에 대해 수집된 데이터에 따라 패터닝되는 IC 제조 방법.
  12. 제11항에 있어서,
    상기 데이터는 복수의 기판의 수축 측정치들의 통계치를 분석하여 획득되는 IC 제조 방법.
  13. 제10항에 있어서,
    상기 데이터에 기초하여 각각의 범프 피치들을 갖는 각각의 IC 칩들의 세트를 사전에 제작하는 단계를 더 포함하는 IC 제조 방법.
  14. 제12항에 있어서,
    상기 각각의 세트들은 단일 웨이퍼 상에 제조되는 IC 제조 방법.
  15. 제14항에 있어서,
    상기 웨이퍼에 걸친 범프 피치 사이징의 분포는 상기 통계치에 실질적으로 매칭하는 IC 제조 방법.
  16. 반도체 디바이스를 포함하는 전자 장치로서,
    상기 반도체 디바이스는,
    IC 칩을 포함하고,
    상기 IC 칩은,
    IC 칩 회로에의 전기적 연결을 가능하게 하기 위한 적어도 하나의 행에 배열되는 복수의 전극 - 상기 전극들은 행 방향을 가로지르는 방향으로 중심선들을 가짐 -; 및
    각각의 범프 전극 쌍을 형성하는, 상기 전극들 위에 배열되는 복수의 범프 - 상기 범프들은 상기 행 방향을 가로지르는 방향으로 중심선들을 가짐 -
    를 포함하고,
    상기 범프 전극 쌍들에 대한 전극 중심선들에 대해 범프 중심선들의 위치들은 상기 IC 칩상의 상이한 위치에 따라 다른
    전자 장치.
  17. 제16항에 있어서,
    패시베이션 층이 전극들을 적어도 부분적으로 커버하는 것이 제공되고, 상기 패시베이션 층은 상기 전극들 상의 각각의 연결 영역들을 형성하는 사전에 제조된 구멍들을 포함하는 전자 장치.
  18. 제16항에 있어서,
    범프들의 표면 영역들은 전극들의 각각의 연결 영역들의 상기 표면 영역과 동등하지 않은 전자 장치.
  19. 제16항에 있어서,
    상기 전극들은 제1 피치로 구조되고, 상기 범프들은 제2 피치로 구조되고, 상기 제1 피치는 상기 제2 피치와 동등하지 않은 전자 장치.
  20. 제16항에 있어서,
    본딩 영역들을 구비한 기판을 더 포함하고, 각각의 범프들은 각각의 본딩 영역들에 연결되는 전자 장치.
  21. 제16항에 있어서,
    디스플레이를 포함하는 전자 장치.
  22. 제21항에 있어서,
    상기 디스플레이는 가요성을 갖는 전자 장치.
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