KR20120123190A - 반도체 장치, 반도체 장치의 제조 방법, 고체 촬상 장치 및 전자 기기 - Google Patents

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Abstract

본 발명의 반도체 장치의 제조 방법은 제1 기판과 상기 제1 기판의 일면과 접하도록 형성된 제1 절연층을 갖는 제1의 반도체 웨이퍼와, 제2 기판과 상기 제2 기판의 일면과 접하도록 형성된 제2 절연층을 갖는 제2의 반도체 웨이퍼를 적층하여 접합하는 공정과, 상기 제1 기판의 일면과 반대측의 타면에 제3 절연층을 형성하는 공정과, 상기 제3 절연층, 상기 제1 기판, 및 상기 제1 절연층을 관통하고, 상기 제2 절연층 내에 형성된 제2 배선층상에 상기 제2 절연층이 남도록 에칭을 행하여, 제1 접속구멍을 형성하는 공정과, 상기 제1 접속구멍에 절연막을 형성하는 공정과, 상기 제2 배선층상의 상기 제2 절연층 및 상기 절연막의 에칭을 행하여, 제2 접속구멍을 형성하고, 상기 제2 배선층을 노출시키는 공정과, 상기 제1 및 제2 접속구멍의 내부에 형성되고, 상기 제2 배선층과 접속하는 제1의 비어를 형성하는 공정을 구비하고, 상기 제1 기판의 상기 타면에 형성된 상기 제1 접속구멍의 지름은, 상기 제3 절연층에 형성된 상기 제1 접속구멍의 지름보다 큰 것을 특징으로 한다.

Description

반도체 장치, 반도체 장치의 제조 방법, 고체 촬상 장치 및 전자 기기{SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREOF, SOLID-STATE IMAGING DEVICE, AND ELECTRONIC APPARATUS}
본 발명은, 반도체 장치, 반도체 장치의 제조 방법, 고체 촬상 장치 및 전자 기기에 관한 것이다.
종래, 반도체 장치의 고밀도화나, 다른 기능을 갖는 반도체 회로의 복합화의 수단으로서, 반도체 회로를 탑재한 복수의 반도체 웨이퍼를 적층화하는 방법이 있다. 적층화한 반도체 웨이퍼의 반도체 회로끼리를 접속하는데는, 예를 들면 일본국 특개2006-181641호 공보에 개시되는 바와 같이, 전자 부품의 접점끼리를, 솔더를 이용하여 접속하거나, 솔더를 이용하지 않고 직접 접속하거나 하는 방법이 있다.
또한, 그 밖에도 예를 들면 일본국 특개2010-245506호 공보에 개시되는 바와 같이, 비어를 이용하여 반도체 회로끼리를 전기적으로 접속하는 방법도 있다. 일본국 특개2010-245506호 공보에서는, 화소 어레이나 제어 회로가 탑재된 제1의 반도체 웨이퍼와, 로직 회로가 탑재된 제2의 반도체 웨이퍼를 비어를 이용하여 접속하고 있다. 적층화한 반도체 웨이퍼의 회로끼리를 비어로 접속하는 경우, 비어와 반도체 기판을 전기적으로 절연하기 위해 접속구멍의 내벽면에 절연막을 형성한다. 구체적으로는, 접속구멍에 절연막을 형성 후, 접속구멍의 내벽면 이외의 절연막을 에칭으로 제거하여 배선을 노출시키고 나서 비어를 형성한다.
일본국 특개2010-245506호 공보에 개시되는 바와 같이 깊이가 다른 비어를 복수 형성하는 경우, 절연막의 성막량의 커버리지 의존에 의해, 비어의 깊이에 응하여 접속구멍의 저부에 성막되는 절연막의 막두께가 다르다. 막두께가 다른 절연막을 에칭하면, 막두께가 얇은 절연막이 오버에칭되어, 절연막의 아래의 배선이 장시간 에칭에 폭로되어 버린다는 문제가 있다.
또한, 에치백에 의해 접속구멍의 저부의 절연막을 제거할 때에, 접속구멍의 개구부가 에칭되어 기판이 노출하어 버린다는 문제가 있다.
본 발명은, 상술한 점을 감안하여 이루어진 것으로, 비어 형성시의 에칭에 의한 기판이나 배선에의 영향을 억제하면서 적층된 반도체 웨이퍼의 회로끼리를 접속할 수 있는 반도체 장치, 반도체 장치의 제조 방법, 고체 촬상 장치, 및 전자 기기를 제공하는 것이다.
상기 과제를 해결하기 위해, 본 발명의 반도체 장치의 제조 방법은, 제1 기판과 상기 제1 기판의 일면과 접하도록 형성된 제1 절연층을 갖는 제1의 반도체 웨이퍼와, 제2 기판과 상기 제2 기판의 일면과 접하도록 형성된 제2 절연층을 갖는 제2의 반도체 웨이퍼를 접합하는 공정과, 상기 제1 기판의 일면과 반대측의 타면에 제3 절연층을 형성하는 공정과, 상기 제3 절연층, 상기 제1 기판, 및 상기 제1 절연층을 관통하고, 상기 제2 절연층에 형성된 제2 배선층상에 상기 제2 절연층이 남도록 에칭을 행하여, 제1 접속구멍을 형성하는 공정과, 상기 제1 접속구멍에 절연막을 형성하는 공정과, 상기 제2 배선층상의 상기 제2 절연층 및 상기 절연막의 에칭을 행하여, 제2 접속구멍을 형성하고, 상기 제2 배선층을 노출시키는 공정과, 상기 제1 및 제2 접속구멍의 내부에 형성되고, 상기 제2 배선층과 접속하는 제1의 비어를 형성하는 공정을 구비하고, 상기 제1 기판의 상기 타면에 형성된 상기 제1 접속구멍의 지름은, 상기 제3 절연층에 형성된 상기 제1 접속구멍의 지름보다 크다.
상기 제1 기판의 상기 타면에 형성된 상기 제1 접속구멍의 지름이, 상기 제3 절연층에 형성된 상기 제1 접속구멍의 지름보다 더 크기 때문에, 상기 제2 배선층상의 상기 제2 절연층 및 상기 절연막의 에칭을 행하여도 제3 절연층이 마스크가 되어 제1 접속구멍의 내벽면에 성막된 절연막이 에칭되기 어려워지고, 제1 기판이 노출하기 어려워진다. 이에 의해 제1 기판이 에칭에 폭로되기 어려워진다.
본 발명의 반도체 장치는, 제1 기판과 상기 기판의 일면과 접하도록 형성된 제1 절연층을 갖는 제1의 반도체 웨이퍼와, 제2 기판과 상기 제2 기판의 일면과 접하도록 형성된 제2 절연층을 갖는 제2의 반도체 웨이퍼를 접합한 반도체 장치로서, 상기 제1 기판의 일면과 반대측의 타면에 형성된 제3 절연층과, 상기 제3 절연층, 상기 제1 기판, 및 상기 제1 절연층을 관통하고 상기 제2 절연층의 일부에 형성된 제1 접속구멍의 내측으로서, 상기 제1 기판, 제1 절연층, 및 제2 절연층의 일부의 측벽에 형성된 제1 절연막과, 상기 제1 절연막이 형성된 상기 제1 접속구멍의 내측과, 상기 제2 절연층에 형성된 제2 배선층이 노출하도록 형성된 제2 접속구멍의 내측에 형성되고, 상기 제2 배선층과 접속하는 제1의 비어를 구비하고, 상기 제1 기판의 상기 타면에 형성된 상기 제1 접속구멍의 지름은, 상기 제3 절연층에 형성된 상기 제1 접속구멍의 지름보다 크다.
본 발명의 고체 촬상 장치는, 상술한 반도체 장치의 제1의 반도체 웨이퍼가 화소 어레이부를 갖는 구성이다.
본 발명의 전자 기기는, 상술한 고체 촬상 장치와, 광학 렌즈와, 신호 처리 회로를 갖는다.
본 기술에 의하면, 비어 형성시의 에칭에 의한 기판이나 배선에의 영향을 억제하면서 적층된 반도체 웨이퍼의 회로끼리를 접속할 수 있다.
도 1은 제1 실시 형태에 관한 반도체 장치를 도시하는 도면.
도 2는 제1 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 도면.
도 3은 제1 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 도면.
도 4는 제1 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 도면.
도 5는 제1 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 도면.
도 6은 제1 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 도면.
도 7은 제1 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 도면.
도 8은 제1 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 도면.
도 9는 제1 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 도면.
도 10은 변형례 1에 관한 반도체 장치를 도시하는 도면.
도 11은 변형례 1에 관한 반도체 장치의 제조 공정을 도시하는 도면.
도 12는 변형례 1에 관한 반도체 장치의 제조 공정을 도시하는 도면.
도 13은 변형례 2에 관한 반도체 장치를 도시하는 도면.
도 14는 제2 실시 형태에 관한 반도체 장치를 도시하는 도면.
도 15는 제2 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 도면.
도 16은 제3 실시 형태에 관한 반도체 장치를 도시하는 도면.
도 17은 제3 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 도면.
도 18은 제3 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 도면.
도 19는 제4 실시 형태에 관한 고체 촬상 장치를 도시하는 도면.
도 20A 및 도 20B는 제4 실시 형태에 관한 고체 촬상 장치를 도시하는 도면.
도 21은 제4 실시 형태에 관한 고체 촬상 장치를 도시하는 도면.
도 22는 제5 실시 형태에 관한 전자 기기를 도시하는 도면.
(제1 실시 형태)
도 1은, 제1 실시 형태에 관한 반도체 장치(100)를 도시하는 도면이다. 반도체 장치(100)는, 제1의 반도체 웨이퍼(110)와, 제1의 반도체 웨이퍼(110)에 접합된 제2의 반도체 웨이퍼(120)를 갖는다.
제1의 반도체 웨이퍼(110)는, 제1 기판(111)과, 제1 기판(111)의 일면과 접하도록 형성된 제1 절연층(112)과, 제1 절연층(112)에 형성된 제1의 배선(113)을 갖는다. 제1 기판(111)은 예를 들면 실리콘으로 구성된다. 제1의 배선(113)은 예를 들면 구리 등의 금속으로 구성된다.
제2의 반도체 웨이퍼(120)는, 제2 기판(121)과, 제2 기판(121)의 일면과 접하도록 형성된 제2 절연층(122)과, 제2 절연층(122)에 형성된 제2의 배선(123)을 갖는다. 제2 기판(121)은 예를 들면 실리콘으로 구성된다. 제2의 배선(123)은 예를 들면 구리 등의 금속으로 구성된다.
반도체 장치(100)는, 예를 들면 실리콘으로 구성된 지지기판(140)을 갖는다. 지지기판(140)의 일면에 제2의 반도체 웨이퍼(120)의 제2 절연층(122)이 제1 접속층(141)을 통하여 적층되어 있다. 제2의 반도체 웨이퍼(120)의 제2 기판(121)의 일면과 거의 평행한 타면에 제1의 반도체 웨이퍼(110)의 제1 절연층(112)이 제2 접속층(142)을 통하여 적층되어 있다. 제1, 제2 접속층(141, 142)은 예를 들면 실록산계 수지막이다. 제1의 반도체 웨이퍼(110)의 제1 기판(111)의 일면과 거의 평행한 타면에는 제3 절연층(143)이 형성되어 있다.
제1의 반도체 웨이퍼(110)의 제1의 배선(113)과 제2의 반도체 웨이퍼(120)의 제2의 배선(123)은, 제1의 비어(146), 제2의 비어(147), 및 접속 배선(148)에 의해 접속되어 있다.
제1의 비어(146)는, 제1 접속구멍(151) 및 제2 접속구멍(152)의 내측에 형성된 예를 들면 구리 등의 금속이다. 제1 접속구멍(151)은, 제3 절연층(143), 제1 기판(111), 제1 절연층(112), 제2 접속층(142), 제2 기판을 관통하고, 제2 절연층(122)의 도중까지 형성된다. 제2 접속구멍(152)은, 제2 절연층(122)을 도려내어 제2의 배선(123)이 노출하도록 형성된다. 제2 접속구멍(152)은, 제1 접속구멍(151)을 제2 절연층(122)측으로 연장되어 형성된다. 제2 접속구멍(152)은, 제1 접속구멍(151)과 거의 같은 중심축을 갖는다.
제1 접속구멍(151)에 있어서, 제1 기판(111), 제1 절연층(112), 제2 접속층(142), 제2 기판(121), 및 제2 절연층(122)에 형성되는 제1 접속구멍(151)의 내벽면에 제1 절연막(144)이 형성된다. 도 1에서는, 제1 절연막(144)은, 제3 절연층(143)에 형성되는 제1 접속구멍(151) 및 제2 접속구멍(152)에는 형성되지 않는다. 즉, 제1 접속구멍(151)의 내벽면에는, 제1 절연막(144) 및 제1의 비어(146)가 형성된다. 제2 접속구멍(152)의 내벽면에는, 제1의 비어(146)가 형성된다. 또한, 제2 접속구멍(152)의 크기에 의해서는 제2 접속구멍(152)이 제1의 비어(146)로 매입되는 경우가 있다.
제1 절연막(144)이 형성된 제1 접속구멍(151) 및 제2 접속구멍(152)에 의해, 제2 접속구멍(152)측으로 갈수록 지름이 작아지는 원추대(circular truncated cone) 형상의 접속구멍이 형성된다(도 9 참조). 제1 절연막(144)이 형성되지 않은 제1 접속구멍(151)은, 제3 절연층(143)이 구멍의 내측으로 돌출한 형상으로 되어 있다(도 7 참조). 즉, 제3 절연층(143)에 형성되는 제1 접속구멍(151)의 지름은, 제1 기판의 일면에 형성되는 제1 접속구멍(151)의 지름보다 작아진다.
제1, 제2 접속구멍(151, 152)의 형상의 상세에 관해서는 후술한다.
제1의 비어(146)는, 제1 절연막(144)이 형성된 제1 접속구멍(151) 및 제2 접속구멍(152)의 내벽면에 형성된다. 도 1에서는, 제1의 비어(146)는, 내측에 구멍을 갖도록 형성하고 있지만, 제1, 제2 접속구멍(151, 152) 내부를 제1의 비어로 충전하고, 내측에 구멍이 형성되지 않도록 하여도 좋다.
제2의 비어(147)는, 제3 접속구멍(153) 및 제4 접속구멍(154)의 내측에 형성된 예를 들면 구리 등의 금속이다. 제3 접속구멍(153)은, 제3 절연층(143), 및 제1 기판(111)을 관통하고, 제1 절연층(112)의 도중까지 형성된다. 제4 접속구멍(154)은, 제1 절연층(112)을 도려내어 제1의 배선(113)이 노출하도록 형성된다. 제4 접속구멍(154)은 제3 접속구멍(153)을 제1 절연층(112)측으로 신전하여 형성된다. 제4 접속구멍(154)은, 제1 접속구멍(151)과 거의 같은 중심축을 갖는다.
제3 접속구멍(153) 중, 제1 기판(111) 및 제1 절연층(112)에 형성되는 제3 접속구멍(153)의 내벽면에 제2 절연막(145)이 형성된다. 도 1에서는, 제3 절연층(143)에 형성된 제3 접속구멍(153) 및 제4 접속구멍(154)에는 제2 절연막(145)은 형성되지 않는다. 즉, 제3 접속구멍(153)의 내벽면에는, 제2 절연막(145) 및 제2의 비어(147)가 형성된다. 제4 접속구멍(154)의 내벽면에는, 제2의 비어(147)가 형성된다. 또한, 제4 접속구멍(154)의 크기에 의해서는 제4 접속구멍(154)이 제2의 비어(147)로 매입되는 경우가 있다.
제2 절연막(145)이 형성된 제3 접속구멍 및 제4 접속구멍(154)에 의해, 제4 접속구멍(154)측으로 갈수록 지름이 작아지는 원추대 형상의 접속구멍이 형성된다(도 9 참조). 제2 절연막(145)이 형성되지 않은 제1 접속구멍(151)은, 제3 절연층(143)이 구멍의 내측으로 돌출한 형상으로 되어 있다(도 5 참조). 즉, 제3 절연층(143)에 형성된 제3 접속구멍(153)의 지름은, 제1 기판의 일면에 형성된 제3 접속구멍(153)의 지름보다 작아진다.
제3, 제4 접속구멍(153, 154)의 형상의 상세에 관해서는 후술한다.
제1의 비어(146)의 일단은 제2의 배선(123)에 전기적으로 접속되어 있다. 제2의 비어(147)의 일단은 제1의 배선(113)에 전기적으로 접속되어 있다. 접속 배선(148)은, 일단이 제1의 비어(146)의 타단에, 타단이 제2의 비어(147)의 타단에 접속되어 있다. 이에 의해, 제1의 반도체 웨이퍼(110)의 제1의 배선(113)과 제2의 반도체 웨이퍼(120)의 제2의 배선(123)이 전기적으로 접속된다.
다음에, 도 2 내지 도 9를 이용하여 본 실시 형태에 관한 반도체 장치(100)의 제조 방법에 관해 설명한다. 그리고, 제1, 제2의 반도체 웨이퍼(110, 120)의 제조 방법은 종래와 같기 때문에 설명은 생략한다.
도 2에 도시하는 바와 같이, 지지기판(140)상에 제2의 반도체 웨이퍼(120)를, 제1 접속층(141)을 통하여 접합한다. 이 때, 지지기판(140)과 제2 절연층(122)이 접합되도록 한다. 접합은, 예를 들면, 지지기판(140)에 실록산계 수지막으로 구성되는 제1 접속층(141)을 0.5㎛ 정도 성막하고, 제2 절연층(122)을 붙여서, 약 200℃로 가열하고 10kN으로 가압함으로써 행한다.
다음에, 도 3에 도시하는 바와 같이 제2의 반도체 웨이퍼(120)상에 제1의 반도체 웨이퍼(110)를, 제2 접속층(142)을 통하여 접합한다. 이 때, 제2 기판(121)과 제1 절연층(112)이 접합되도록 한다. 구체적으로는, 우선 제2 기판(121)의 표면을 그라인더로 막두께가 50㎛ 이하가 될 때까지 연마한다. 그 후, 제2 기판(121)의 표면에 대해, CMP(Chemical Mechanical Polishing)법 등으로 연마 및 표면 평탄화를 행하여, 막두께가 예를 들면 10㎛ 정도가 되도록 제2 기판(121)을 박막화한다. 다음에, 도 2와 마찬가지로, 제2 기판(121)상에 예를 들면 실록산계 수지막으로 구성된 제2 접속층(142)을 0.5㎛ 정도 성막하고, 제1 절연층(112)을 붙여서, 약 200℃로 가열하고 10kN으로 가압하여, 제2의 반도체 웨이퍼(120)와 제1의 반도체 웨이퍼(110)를 접합한다.
도 4에 도시하는 바와 같이 제1 기판(111)을 박막화하고, 제1 기판(111)상에 제3 절연층(143)을 성막하고, 제3 접속구멍(153)에 대응하는 위치에 구멍(156)이 형성된 레지스트(155)를 형성한다.
구체적으로는, 우선 제1 기판(111)을, 제2 기판(121)과 마찬가지로 그라인더나 CMP법을 이용하여 예를 들면 10㎛ 정도로 박막화한다. 박막화한 제1 기판(111)의 타면상에, 제3 절연층(143)을 성막한다. 제3 절연층(143)은, 제1 기판(111)상에 예를 들면 CVD(Chemical Vapor Deposition)법을 이용하여 SiON을 100㎚ 정도 성막함으로써 형성된다. 다음에, 제3 절연층(143)상에 리소그래피에 의해 제3 접속구멍(153)에 대응하는 위치에 개략 원형의 개구부(156)를 갖는 레지스트(155)를 패터닝한다. 예를 들면, 레지스트(155)에 마련하는 개구부(156)의 지름은 10㎛ 정도로 한다.
도 5에 도시하는 바와 같이, 레지스트(155)를 마스크로 하여 드라이 에칭을 행하여, 제3 절연층(143) 및 제1 기판(111)을 관통하고, 제1 절연층(112)의 도중까지 제3 접속구멍(153)을 형성한다. 이 때, 제3 절연층(143)의 하측이 약 200㎚의 언더 컷트가 되도록 에칭을 행한다. 제3 절연층(143)보다 제1 기판(111)의 쪽이 빨리 에칭이 진행되기 때문에, 도 5에 도시하는 바와 같이 제3 절연층(143)의 하측의 제1 기판(111)이 에칭된다. 이에 의해, 제3 접속구멍(153)은 제3 절연층(143)이 제3 접속구멍(153)의 내측으로 돌출한 형상이 된다. 즉 제3 절연층(143)은, 제3 접속구멍(153)의 내측으로 돌출한 부분(143B)을 갖는다. 따라서 제3 절연층(143)에 형성된 제3 접속구멍(153)의 지름(r3)은, 제1 기판(111)의 일면에 형성된 제3 접속구멍(153)의 지름(r4)보다 작아진다(r3<r4). 또한, 지름(r3)과 지름(r4)의 차, 즉 언더 컷트량(돌출한 부분(143B)의 길이)은, 예를 들면 이 후의 공정에서 성막되는 제2 절연막(145)의 막두께와 거의 같게 되도록 한다.
제3 접속구멍(153)은, 제3 절연층(143) 및 제1 기판(111)을 관통하고, 제1의 배선(113)상에 제1 절연층(112)이 막두께(d1)만큼 남도록 제1 절연층(112)을 파들어가 형성된다. 도 1에서는, 제1 절연층(112)이 제1의 배선(113)상에, 예를 들면 막두께(d1)=100㎚ 정도 남도록 에칭을 행한다.
제3 접속구멍(153)을 상술한 소망하는 형상으로 하기 위해서는, 에칭을 예를 들면 병행 평판 플라즈마 장치로 SF6, O2 가스의 유량을 제어하면서 행하면 좋다.
도 6에 도시하는 바와 같이, 제3 접속구멍(153)을 형성 후, 제3 접속구멍(153)을 매입하도록 레지스트(157)를 성막하고, 리소그래피에 의해 제1 접속구멍(151)에 대응하는 위치에 개략 원형의 개구부(158)를 패터닝한다. 레지스트(157)에 마련하는 개구부(158)의 지름은 예를 들면 10㎛ 정도로 한다.
도 7에 도시하는 바와 같이, 레지스트(157)를 마스크로 하여 드라이 에칭을 행하여, 제3 절연층(143), 제1 기판(111), 제1 절연층(112), 및 제2 접속층(142)을 관통하고, 제2 절연층(122)의 도중까지 제1 접속구멍(151)을 형성한다. 이 때, 제3 접속구멍(153)을 형성하는 경우와 마찬가지로, 제3 절연층(143)의 하측이 약 200㎚의 언더 컷트가 되도록에 에칭을 행한다. 제1 접속구멍(151)은, 제3 절연층(143)이 제1 접속구멍(151)의 내측으로 돌출한 형상이 된다. 제3 절연층(143)은, 제1 접속구멍(151)의 내측으로 돌출한 부분(143A)을 갖는다. 따라서 제3 절연층(143)에 형성되는 제1 접속구멍(151)의 지름(r1)은, 제1 기판(111)의 일면에 형성되는 제1 접속구멍(151)의 지름(r2)보다 작아진다(r1<r2). 또한, 지름(r1)과 지름(r2)의 차, 즉 언더 컷트의 양(돌출한 부분(143A)의 길이)은, 예를 들면 이 후의 공정에서 성막되는 제1 절연막(144)의 막두께와 거의 같게 되도록 한다.
제1 접속구멍(151)은, 제3 절연층(143), 제1 기판(111), 제1 절연층(112), 및 제2 접속층(142)을 관통하고, 제2의 배선(123)상에 제2 절연층(122)이 막두께(d1)만큼 남도록 제2 절연층(122)을 파들어가 형성된다. 제2의 배선(123)상에 남는 제2 절연층(122)의 막두께(d2)는, 제1의 배선(113)상에 남는 제1 절연층(112)의 막두께(d1)보다 크다. 도 1에서는, 제2의 배선(123)상에 남는 제2 절연층(122)의 막두께가, 예를 들면 막두께(d2)=600㎚ 정도가 되도록 에칭을 행한다.
도 8에 도시하는 바와 같이, 제3 절연층(143)상, 및 제1, 제3 접속구멍(151, 153)의 내측에 절연막(159)을 성막한다. 구체적으로는, 제1, 제3 접속구멍(151, 153)의 내측벽에 성막된 절연막(159)의 막두께가 제3 절연층(143)의 언더 컷트량과 같은 정도(본 실시 형태에서는 200㎚ 정도)가 되도록, 절연막(159)을 성막한다. 구체적으로는, 예를 들면 CVD법으로 SiO2인 절연막(159)을 성막하는 경우, 제3 절연층(143)상에 1000㎚ 정도의 막두께의 절연막(159)이 성막되도록 하면 좋다.
CVD법으로 절연막(159)을 성막하면, 접속구멍의 깊이가 깊을수록 접속구멍의 저면에 성막되는 절연막(159)의 막두께가 얇아진다. 구체적으로는, 예를 들면 제3 절연층(143)에 막두께 1000㎚ 정도의 절연막(159)을 성막하면, 제3 접속구멍(153)의 저면에는, 700㎚ 정도의 절연막(159)이 성막된다. 또한, 제1 접속구멍(151)의 저면에는 200㎚ 정도의 절연막(159)이 성막된다.
여기서, 상술한 바와 같이 본 실시 형태에서는, 제1의 배선(113)상에 남는 제1 절연층(112)의 막두께(d1)를 100㎚ 정도로 하고 있기 때문에, 제1의 배선(113)상에 형성된 막(제1 절연층(112) 및 절연막(159))의 막두께는 d3=100㎚+700㎚=800㎚가 된다. 제2의 배선(123)상에 남는 제2 절연층(122)의 막두께(d2)를 600㎚ 정도로 하고 있기 때문에, 제2의 배선(123)상에 형성된 막(제2 절연층(122) 및 절연막(159))의 막두께는 600㎚+200㎚=800㎚가 된다. 이와 같이, 도 5, 도 7에 도시하는 바와 같이 제1 및 제2의 배선(113, 123)에 남는 절연층의 막두께를 조정함으로써, CVD법과 같이 접속구멍의 깊이가 깊을수록 저면에 성막되는 절연막의 막두께가 얇아져도, 제1, 제2의 배선(113, 123)상에 형성된 막의 막두께(d3)를 동등하게 할 수 있다.
또한, 제1 접속구멍(151) 및 제3 접속구멍(153)의 내벽면에 형성되는 절연막(159)의 막두께, 및 배선(113, 123)상에 형성되는 막의 막두께(d3)를 소망하는 두께로 할 수 있으면, 제1의 배선(113)상에 남는 제1 절연층(112)의 막두께(d1)=0으로 하여도 좋다. 즉, 제3 접속구멍(153)을 형성할 때에 제1의 배선(113)이 노출하도록 하여, 제4 접속구멍(154)을 생략하여도 좋다.
도 9에 도시하는 바와 같이, 제1의 배선(113)에 형성되는 막(제1 절연층(112) 및 절연막(159))을 에칭에 의해 제거하여 제4 접속구멍(154)을 형성하고, 제1의 배선(113)을 노출시킨다. 마찬가지로, 제2의 배선(123)에 형성되는 막(제2 절연층(122) 및 절연막(159))을 에칭에 의해 제거하여 제2 접속구멍(152)을 형성하고, 제1의 배선(113)을 노출시킨다.
이때, 이방성이 높은 에칭을 행함으로써, 제1 접속구멍(151) 및 제3 접속구멍(153)의 내측벽에 형성된 절연막(159)을 남겨 두면서, 제3 절연층(143)상과 제1 접속구멍(151) 및 제3 접속구멍의 저면상에 형성된 절연막(159)을 제거할 수 있다. 이 에칭에 의해, 제1 절연막(144), 제2 절연막(145), 제2 접속구멍(152) 및 제4 접속구멍(154)을 형성한다.
이방성이 높은 에칭은, 예를 들면 병행 평판 플라즈마 장치로, C4F8, O2, Ar 가스를 이용하여, 기판에 인가되는 RF 파워를 1000W 이상으로 행함으로써, 이방성이 높은 에칭을 얻을 수 있다. 이 조건으로 에칭을 행함으로써, 접속구멍의 깊이에 의하지 않고 에칭의 속도를 일정하게 할 수 있고, 마이크로 로팅을 적게 할 수 있고, 제2 접속구멍(152)의 깊이와 제4 접속구멍(154)의 깊이를 거의 동등하게 할 수 있다.
또한, 상술한 바와 같이, 제3 절연층(143)은, 제1 접속구멍(151) 및 제3 접속구멍(153)의 내측으로 돌출한 차양상태로 되어 있다. 이 제3 절연층(143)의 돌출한 부분(143A, 143B)의 길이와, 제1 접속구멍(151) 및 제3 접속구멍(153)의 내벽면에 형성한 절연막(159)의 막두께는 거의 동등하다. 그 때문에, 제3 절연층(143)의 돌출한 부분(143A, 143B)이 제1 접속구멍(151) 및 제3 접속구멍(153)의 내벽면에 형성한 절연막(159)의 마스크가 되어, 제1 접속구멍(151) 및 제3 접속구멍(153)의 내벽면에 형성한 절연막(159)이 과도하게 에칭되는 일이 없어지고, 제1 기판(111)이 노출하기 어려워진다.
계속해서, 스퍼터법으로 배리어 메탈(도시 생략) 및 Cu 시드층(도시 생략)을 성막한 후, 리소그래피로 접속 배선(148)에 대응하는 위치 이외에 레지스트(도시 생략)를 패터닝하여 도금법에 의해 Cu 도금을 행한다. 그 후, 불필요한 배리어 메탈을 제거하고, 접속 배선(148)을 형성함으로써 도 1에 도시하는 반도체 장치를 얻을 수 있다.
이상과 같이, 본 실시 형태의 반도체 장치(100)에서는, 제1의 비어(146) 및 제2의 비어(147)를 형성하기 위해 제1 접속구멍(151) 및 제3 접속구멍(153)을 형성하는 경우에, 각 접속구멍의 깊이에 응한 막두께만큼 절연층을 각 배선상에 남김으로써, 절연막(159)을 성막한 때에 각 배선상에 형성되는 막(절연층 및 절연막(159))의 막두께(d3)가 동등하게 된다. 따라서, 에칭에 의해 제2 접속구멍(152) 및 제4 접속구멍(154)을 형성하여 각 배선을 노출시켜도, 에칭의 스피드가 거의 동등하게 때문에, 각 배선이 에칭에 폭로되는 시간을 거의 균등하게 단축할 수 있고, 에칭에 의한 배선의 영향을 억제할 수 있다.
또한, 제3 절연층(143)에 형성되는 제1 접속구멍(151)의 지름(r1)을 제1 기판(111)의 일면에 형성되는 제1 접속구멍(151)의 지름(r2)보다 작게 함으로써, 제3 절연층(143)에 제1 접속구멍(151)의 내측으로 돌출시킨 부분(143A)을 형성하고 있다. 마찬가지로 제3 절연층(143)에 형성된 제3 접속구멍(153)의 지름(r3)을 제1 기판(111)의 일면에 형성된 제3 접속구멍(153)의 지름(r4)보다 작게 함으로써, 제3 절연층(143)에 제3 접속구멍(153)의 내측으로 돌출시킨 부분(143B)을 형성하고 있다. 제3 절연층(143)이 돌출한 부분(143A, 143B)을 제1 절연막(144) 및 제2 절연막(145)을 형성할 때의 마스크로 함으로써, 에칭에 의해 절연막(159)이 제거되어 제1 기판(111)이 노출하지 않도록 할 수 있다. 이에 의해, 제1 기판(111)이 에칭에 폭로되지 않도록 할 수 있다.
이상에 의해, 본 실시 형태에 관한 반도체 장치(100)는, 비어 형성시의 에칭에 의한 기판이나 배선에의 영향을 억제하면서 적층된 반도체 웨이퍼의 회로끼리를 접속할 수 있다.
또한, 각 기판과 각 절연층을 직접 접합할 수 있는 경우는, 제1 접속층(141) 및 제2 접속층(142)을 생략하여도 좋다.
(변형례 1)
다음에, 제1 실시 형태의 변형례 1을 설명한다. 도 10은, 본 변형례에 관한 반도체 장치(100A)를 도시하는 도면이다. 본 변형례로는, 제1의 반도체 웨이퍼(110)상에 제3의 반도체 웨이퍼(130)를 적층하고 있는 점에서 도 1의 반도체 장치(100)와 다르다.
도 10에 도시하는 바와 같이, 반도체 장치(100A)는, 제3 절연층(143)상에 제1 내지 제4 접속구멍(151 내지 154)을 매입하도록 형성된 제4 절연층(169)을 갖는다. 제4 절연층(169)상에 제3 접속층(168)을 통하여 제3의 반도체 웨이퍼(130)가 적층된다.
제3의 반도체 웨이퍼(130)는, 제3 기판(131)과, 제3 기판(131)의 일면과 접하도록 형성된 제5 절연층(132)과, 제5 절연층(132)에 형성된 제3의 배선(133)을 갖는다. 제3 기판(131)은 예를 들면 실리콘으로 형성된다. 제3의 배선(133)은 예를 들면 구리 등의 금속으로 형성된다. 제3 접속층(168)은, 제5 절연층(132)의 제3 기판(131)과 접하는 면과는 반대측의 면에 접속되고, 제3의 반도체 웨이퍼(130) 및 제1의 반도체 웨이퍼(110)를 접합한다. 제3 접속층(168)은 예를 들면 실록산계 수지막이다. 또한, 제4 절연층(169)과 제5 절연층(132)을 직접 접합 가능한 경우는, 제3 접속층(168)을 생략하여도 좋다.
제1의 반도체 웨이퍼(110)의 제1의 배선(113)과 제3의 반도체 웨이퍼(130)의 제3의 배선(133)이, 제3의 비어(162), 제4의 비어(163) 및 접속 배선(166)에 의해 접속되어 있다. 또한, 접속 배선(148)과 제3의 배선(133)이, 제5의 비어(164), 제6의 비어(165) 및 접속 배선(167)에 의해 접속되어 있다.
반도체 장치(100A)는, 제3 기판(131)의 일면과 개략 평행한 타면상에 제6 절연층(161)을 갖고 있다. 또한, 제3의 비어(162)는, 제6 절연층(161), 제3 기판(131), 제5 절연층(132), 제3 접속층(168), 제4 절연층(169), 제3 절연층(143), 및 제1 기판(111)을 관통하고, 제1 절연층(112)의 도중까지 형성되어 있고, 일단이 제1의 배선(113)과 접속되어 있다. 반도체 장치(100A)는, 제3 기판(131), 제5 절연층(132), 제3 접속층(168), 제4 절연층(169), 제3 절연층(143), 및 제1 기판(111)을 관통하고, 제1 절연층(112)의 도중까지 형성된 제3 절연막(181)을 갖는다. 제3 절연막(181)은, 제6 절연층(161)과 동일층에는 형성되어 있지 않고, 또한 제1의 배선(113)상부터 일정한 두께에는 마련되어 있지 않다.
제4의 비어(163)는, 제6 절연층(161), 및 제3 기판(131)을 관통하고, 제5 절연층(132)의 도중까지 형성되어 있고, 일단이 제3의 배선(133)과 접속되어 있다. 반도체 장치(100A)는, 제6 절연층(161), 및 제3 기판(131)을 관통하고, 제5 절연층(132)의 도중까지 형성된 제4 절연막(182)을 갖는다. 제4 절연막(182)은, 제6 절연층(161)과 동일층에는 형성되어 있지 않고, 또한 제3의 배선(133)상부터 일정한 두께에는 마련되어 있지 않다.
접속속 배선(166)은, 일단이 제3의 비어(162)의 타단에, 타단이 제4의 비어(163)의 타단에 접속되어 있다.
제5의 비어(164)는, 제6 절연층(161), 제3 기판(131), 제5 절연층(132), 제3 접속층(168)을 관통하고, 제4 절연층(169)의 도중까지 형성되어 있고, 일단이 접속 배선(148)과 접속되어 있다. 반도체 장치(100A)는, 제3 기판(131), 제5 절연층(132), 제3 접속층(168)을 관통하고, 제4 절연층(169)의 도중까지 형성된 제5 절연막(183)을 갖는다. 제5 절연막(183)은, 제6 절연층(161)과 동일층에는 형성되어 있지 않고, 또한 접속 배선(148)상부터 일정한 두께에는 마련되어 있지 않다.
제6의 비어(165)는, 제6 절연층(161), 및 제3 기판(131)을 관통하고, 제5 절연층(132)의 도중까지 형성되어 있고, 일단이 제3의 배선(133)과 접속되어 있다. 반도체 장치(100A)는, 제6 절연층(161), 및 제3 기판(131)을 관통하고, 제5 절연층(132)의 도중까지 형성된 제6 절연막(184)을 갖는다. 제6 절연막(184)은, 제6 절연층(161)과 동일층에는 형성되어 있지 않고, 또한 제3의 배선(133)상부터 일정한 두께에는 마련되어 있지 않는다.
접속 배선(167)은, 일단이 제5의 비어(164)의 타단에, 타단이 제6의 비어(165)의 타단에 접속되어 있다.
각 절연막은, 각 배선으로부터 소정의 거리만큼 떨어져서 형성된다. 이 거리는, 각 절연막에 대응하는 비어의 깊이에 응하여 길어진다. 각 비어의 깊이는, 제3의 비어(162), 제5의 비어(164), 제4의 비어(163)의 순서로 얕아지고, 제4의 비어(163)의 깊이와 제5의 비어(164)의 깊이가 거의 동등하게 된다. 따라서, 각 배선과 각 절연막과의 거리, 즉 각 배선상에 남는 절연층의 막두께는, 제3 절연막(181), 제5 절연막(183), 제4 절연막(182)의 순서로 얇아지고, 제4 절연막(182)까지의 거리와 제6 절연막까지의 거리가 거의 동등하게 된다.
도 11 및 도 12를 이용하여, 제3의 반도체 웨이퍼(130)의 적층 방법을 설명한다. 우선, 도 11에 도시하는 바와 같이, 예를 들면 CVD법에 의해, 제3 절연층(143)상에 제1내지 제4 접속구멍(151 내지 154)을 매입하도록 SiO2를 성막 후, CMP법으로 평탄화하고, 제4 절연층(169)을 형성한다. 그 후, 제4 절연층(169)과 제5 절연층(132)이 대향하도록 제3의 반도체 웨이퍼(130)를 배치한다.
도 12에 도시하는 바와 같이, 제1의 반도체 웨이퍼(110)와 제3의 반도체 웨이퍼(130)의 사이에 제3 접속층(168)을 형성하고, 제1의 반도체 웨이퍼와 제3의 반도체 웨이퍼(130)를 접합한다. 그 후, 제3 기판(131)을, 그라인더 및 CMP법 등으로 연마 및 표면 평탄화를 행함으로써, 막두께가 예를 들면 10㎛ 정도가 되도록 박막화한다.
그리고, 각 비어의 형성 방법은, 제1 실시 형태와 같기 때문에 설명을 생략한다.
이상과 같이, 2개의 반도체 웨이퍼를 적층하는 경우와 마찬가지로, 비어 형성시의 에칭에 의한 기판이나 배선에의 영향을 억제하면서 3개 이상 적층된 반도체 웨이퍼의 회로끼리를 접속할 수 있다.
(변형례 2)
다음에, 제1 실시 형태의 변형례 2를 설명한다. 도 13은, 본 변형례에 관한 반도체 장치(100B)를 도시하는 도면이다. 본 변형례에서는, 각 반도체 웨이퍼의 배선끼리를 접속하는 것이 아니라, 도시하지 않은 외부 장치와 접속하기 위해 배선과 비어를 접속하고 있다. 그 이외의 구성은, 도 10에 도시하는 반도체 장치(100A)와 같다.
도 13에 도시하는 바와 같이, 반도체 장치(100B)는, 일단이 제2의 배선(123)에 접속한 제7의 비어(171)와, 일단이 제7의 비어(171)의 타단에 접속한 접속 배선(173)과, 일단이 접속 배선(173)에 접속한 제8의 비어(172)를 갖고 있다. 이에 의해, 제2의 반도체 웨이퍼(120)의 제2의 배선(123)과 도시하지 않은 외부 장치를 접속할 수 있다.
제7의 비어(171)는, 제1의 비어와 같은 구성이다. 또한, 제7의 비어(171)의 일면과 접하도록 형성된 제7 절연막(185)은, 제1 절연막(144)과 같은 구성이다. 접속 배선(173)은, 타단이 비어에 접속되지 않은 점을 제외하고 접속 배선(148)과 같은 구성이다. 또한, 제8의 비어(172)는, 타단이 접속 배선과 접속되지 않은 점을 제외하고 제5의 비어(164)와 같은 구성이다.
이와 같이, 각 반도체 웨이퍼의 배선끼리를 접속하는 비어나 접속 배선과 마찬가지로 하여, 도시하지 않은 외부 장치와 각 반도체 웨이퍼의 배선을 접속할 수 있다.
(제2 실시 형태)
도 14는, 제2 실시 형태에 관한 반도체 장치(200)를 도시하는 도면이다. 반도체 장치(200)는, 제1의 반도체 웨이퍼(110)와 제2의 반도체 웨이퍼(120)를 제1 절연층(112) 및 제2 절연층(122)이 대향하도록 접합한 점에서 도 1의 반도체 장치(100)와 다르다.
도 14에 도시하는 바와 같이, 반도체 장치(200)는, 일면이 제1 절연층(112)에, 일면과 개략 평행한 타면이 제2 절연층(122)에 접속된 제2 접속층(201)을 갖는다. 또한 반도체 장치(200)는, 도 1의 지지기판(140)은 갖고 있지 않다. 또한, 제2 기판(121)은, 도 1과 같이 박막화되어 있지 않다.
또한, 제1의 비어(246)는, 제3 절연층(143), 제1 기판(111), 제2 접속층(201)을 관통하고, 제2 절연층(122)의 도중까지 형성되어 있다. 또한 제1 절연막(244)은, 제1 기판(111), 제2 접속층(201)을 관통하고, 제2 절연층(122)의 도중까지 형성되어 있다. 이와 같이, 제1의 비어(246) 및 제1 절연막(244)이 제2 기판(121)을 관통하지 않는 점에서 도 1의 제1의 비어(146) 및 제1 절연막(144)과 다르다.
본 실시 형태의 반도체 장치(200)는, 제1의 반도체 웨이퍼(110) 및 제2의 반도체 웨이퍼(120)의 절연층끼리를 접합하고, 반도체 웨이퍼를 적층화하고 있다. 이 때문에, 제1의 비어(246)는, 제2 기판(121)을 관통하지 않고 형성할 수 있고, 도 1의 제1의 비어(146)에 비하여 제1의 비어(246)의 깊이를 단축할 수 있다. 이에 의해, 제1의 비어(246)의 깊이와 제2의 비어의 깊이의 차(각 비어의 단차)가 작아진다.
따라서, 본 실시 형태에서는, 도 15에 도시하는 바와 같이, 제1의 배선(113)상에 남는 제1 절연층(112)의 막두께(d'1) 및 제2의 배선(123)상에 남는 제2 절연층(122)의 막두께(d'2)를 조정하여, 절연막(159)을 형성한 후의 제1의 배선(113)상에 형성된 막의 막두께(d4)와 제2의 배선(123)상에 형성된 막의 막두께(d5)가 개략 동등하게 되도록 한다. 구체적으로는, 제2 절연층(122)의 막두께(d'2)를, 도 7에 도시하는 제2 절연층(122)의 막두께(d2)보다 얇게 한다. 이것은, 도 14의 제1의 비어(246)가 도 1의 제1의 비어(146)보다 얕고, 도 15에 도시하는 바와 같이, 제1 접속구멍(151)의 저면에 성막된 절연막(159)이, 도 8보다 두꺼워지기 때문이다. 따라서, 제2 절연층(122)의 막두께(d'2)를, 도 7에 도시하는 제2 절연층(122)의 막두께(d2)보다 얇게 함으로써, 절연막(159)을 형성한 후의 제1의 배선(113)상에 형성된 막의 막두께(d4)와 제2의 배선(123)상에 형성된 막의 막두께(d5)를 거의 동등하게 할 수 있다.
또한, 도 15는, 제1의 반도체 웨이퍼(110) 및 제2의 반도체 웨이퍼(120)의 절연층끼리를 접합한 후에, 제1 실시 형태와 마찬가지의 공정에 따라 제1, 제3 접속구멍(151, 153)을 형성하고, 절연막(159)을 성막한 반도체 장치(200)를 도시하는 도면이다.
이상과 같이, 본 실시 형태에 관한 반도체 장치(200)와 같이, 각 반도체 웨이퍼의 절연층이 대향하도록 반도체 웨이퍼를 적층함으로써, 각 비어의 단차가 작아져도 제1 실시 형태와 같은 효과를 얻을 수 있다.
또한, 본 실시 형태의 반도체 장치(200)에 대해, 변형례 1과 같이 다시 제3의 반도체 웨이퍼를 적층하도록 하여도 좋고, 변형례 2와 같이 도시하지 않은 외부 장치라고 접속하도록 하여도 좋다.
(제3 실시 형태)
도 16에, 제3 실시 형태에 관한 반도체 장치(300)를 도시한다. 본 실시 형태에 관한 반도체 장치(300)는, 제3 절연층(143)상에 절연막(301)을 갖고 있는 점, 제1, 제2 절연막(302, 303)의 형상, 및 제2 접속구멍(304), 제4 접속구멍(305)의 형상이 도 14에 도시하는 반도체 장치(200)와 다르다.
예를 들면, 절연막(301)은 SiO2로 구성된다.
제1 절연막(302)은, 제1 접속구멍(151)의 내벽면에 성막된다. 제1 절연막(302)은, 제2의 배선(123)측에 형성되는 제1 절연막(302)의 막두께가 제3 절연층(143)측보다 두꺼워지는 단차를 갖는다. 또한, 본 실시 형태에서는, 제3 절연층(143)에 형성된 제3 접속구멍(153)의 내벽면에도 제2 절연막(303)이 성막되어 있다.
제2 절연막(303)은, 제3 접속구멍(153)의 내벽면에 성막된다. 제2 절연막(303)은, 제1의 배선(113)측에 형성된 제2 절연막(303)의 막두께가 제3 절연층(143)측보다 두꺼워지는 단차를 갖는다. 제1 절연막(302)의 단차에 비하여, 제2 절연막(303)의 단차는 커진다. 또한, 본 실시 형태에서는, 제3 절연층(143)에 형성된 제1 접속구멍(151)의 내벽면에도 제2 절연막(303)이 성막되어 있다.
또한, 제1의 비어(146) 및 제2의 비어(147)는, 제1 절연막(302)이 형성된 제1 접속구멍(151)의 내벽 면, 및 제2 절연막(303)이 형성된 제3 접속구멍(153)의 내벽면에 형성되기 때문에, 이들 내벽면의 형상에 따라 만곡한 형상이 된다. 또한, 접속 배선(148)은, 절연막(301)상에 형성된다.
다음에, 도 17 및 도 18을 이용하여 본 실시 형태의 반도체 장치(300)의 제조 방법을 설명한다. 또한, 절연막(159)을 형성할 때까지는, 도 8에 도시하는 반도체 장치(100)의 제조 방법과 같다.
도 17에 도시하는 바와 같이 절연막(159)을 성막 후, 제1 접속구멍(151) 및 제3 접속구멍(153)에 대응하는 위치에, 제1 접속구멍(151) 및 제3 접속구멍(153)보다 지름이 작은 개구부를 갖는 레지스트(306)를 패터닝한다. 다음에, 레지스트(306)를 마스크로 하여 이방성이 높은 에칭에 의해 제1의 배선(113)상에 형성된 막 및 제2의 배선(123)상에 형성된 막을 제거하고, 제1의 배선(113) 및 제2의 배선(123)을 노출시킨다. 또한, 여기서 행하는 이방성이 높은 에칭은 도 9에서 행하는 에칭과 같은 조건으로 행하면 좋다.
이와 같이, 레지스트(306)를 마스크로 하여 이방성이 높은 에칭을 행함으로써, 도 18에 도시하는 바와 같이, 절연막(301), 제1 절연막(302), 및 제2 절연막(303)을 형성할 수 있다. 또한, 제1 접속구멍(151)보다 지름이 작은 제2 접속구멍(304) 및, 제3 접속구멍(153)보다 지름이 작은 제4 접속구멍(305)을 형성할 수 있다. 제1의 비어(146), 제2의 비어(147) 및 접속 배선(148)을 형성함으로써, 도 16에 도시하는 반도체 장치(300)를 얻을 수 있다. 또한, 제1의 비어(146), 제2의 비어(147) 및 접속 배선(148)의 형성 방법은, 제1 실시 형태와 같다.
이와 같이, 제1 접속구멍(151)보다 지름이 작은 제2 접속구멍(304)을 형성하고, 제3 접속구멍(153)보다 지름이 작은 제4 접속구멍(305)을 형성함으로써, 노출하는 배선의 면적을 작게 할 수 있고, 에칭에 폭로되는 배선의 면적을 작게 할 수 있다. 이것은, 제1 접속구멍(151) 및 제3 접속구멍(153)의 지름이 수십㎚부터 수백㎚로 큰 경우에 특히 유효하다. 또한, 절연막(301)을 에칭으로 제거하지 않기 때문에, 제1 기판(111) 표면의 제3 절연층(143)을 실질적으로 두껍게 하고 싶은 경우에도 유효하다.
(제4 실시 형태)
다음에, 제4 실시 형태에서는, 반도체 장치(100)의 응용례를 설명한다. 여기서는, 반도체 장치(100)를 고체 촬상 장치(400)에 응용한 경우에 관해 설명한다.
도 19에, 반도체 장치(100)를 응용하는 고체 촬상 장치(400)의 개략 구성을 도시한다. 고체 촬상 장치(400)는, 예를 들면 실리콘으로 구성된 반도체 기판(11)에 복수의 광전 변환부를 포함하는 화소(2)가 규칙적으로 2차원 어레이형상으로 배열된 화소 어레이(3)와, 주변 회로부를 갖는다. 화소(2)는, 광전 변환부인 예를 들면 포토 다이오드와, 복수의 화소 트랜지스터를 갖는다. 복수의 화소 트랜지스터는, 예를 들면 전송 트랜지스터, 리셋 트랜지스터 및 증폭 트랜지스터의 3개의 트랜지스터로 구성된다. 그 밖에, 선택 트랜지스터를 추가하여 4개의 트랜지스터로 구성하여도 좋다. 화소(2)는 하나의 단위 화소로서 구성할 수 있다. 또한 단위 화소의 등가 회로는 통상과 같기 때문에 상세 설명은 생략한다. 또한, 화소(2)는, 공유 화소 구조로 할 수도 있다. 이 공유 화소 구조는, 복수의 포토 다이오드와, 복수의 전송 트랜지스터와, 공유하는 하나의 플로팅 디퓨전과, 공유하는 하나씩의 다른 화소 트랜지스터로 구성된다. 즉, 공유 화소 구조에서는, 복수의 단위 화소를 구성하는 포토 다이오드 및 전송 트랜지스터가, 다른 하나씩의 화소 트랜지스터를 공유하여 구성된다.
주변 회로부는, 수직 구동 회로(4)와, 칼럼 신호 처리 회로(5)와, 수평 구동 회로(6)와, 출력 회로(7)와, 제어 회로(8) 등으로 구성된다.
제어 회로(8)는, 입력 클록과, 동작 모드 등을 지령하는 데이터를 수취하고, 또한 고체 촬상 장치의 내부 정보 등의 데이터를 출력한다. 즉, 제어 회로(8)에서는, 수직 동기 신호, 수평 동기 신호 및 마스터 클록에 의거하여, 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등의 동작의 기준이 되는 클록 신호나 제어 신호를 생성한다. 그리고, 이들의 신호를 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등에 입력한다.
수직 구동 회로(4)는, 예를 들면 시프트 레지스터에 의해 구성되고, 화소 구동 배선을 선택하고, 선택된 화소 구동 배선에 화소를 구동하기 위한 펄스를 공급하고, 행 단위로 화소를 구동한다. 즉, 수직 구동 회로(4)는, 화소 영역(3)의 각 화소(2)를 행 단위로 순차적으로 수직 방향으로 선택 주사하고, 수직 신호선(9)을 통하여 각 화소(2)의 광전 변환부가 되는 예를 들면 포토 다이오드에서 수광량에 응하여 생성한 신호 전하에 의거한 화소 신호를 칼럼 신호 처리 회로(5)에 공급한다.
칼럼 신호 처리 회로(5)는, 화소(2)의 예를 들면 열마다 배치되어 있고, 1행분의 화소(2)로부터 출력되는 신호를 화소열마다 노이즈 제거 등의 신호 처리를 행한다. 즉 칼럼 신호 처리 회로(5)는, 화소(2) 고유의 고정 패턴 노이즈를 제거하기 위한 CDS나, 신호 증폭, AD 변환 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(5)의 출력단에는 수평 선택 스위치(도시 생략)가 수평 신호선(10)과의 사이에 접속되어 마련된다.
수평 구동 회로(6)는, 예를 들면 시프트 레지스터에 의해 구성되고, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로(5)의 각각을 순번대로 선택하고, 칼럼 신호 처리 회로(5)의 각각으로부터 화소 신호를 수평 신호선(10)에 출력시킨다.
출력 회로(7)는, 칼럼 신호 처리 회로(5)의 각각으로부터 수평 신호선(10)을 통하여 순차적으로에 공급되는 신호에 대해, 신호 처리를 행하여 출력한다. 예를 들면, 버퍼링만 하는 경우도 있고, 흑레벨 조정, 열편차 보정, 각종 디지털 신호 처리 등이 행하여지는 경우도 있다.
도 20A 및 도 20B에, 본 실시 형태에 관한 고체 촬상 장치(400)의 기본적인 개략 구성을 도시한다. 고체 촬상 장치(400)는, 예를 들면 도 20A에 도시하는 바와 같이, 제1의 반도체 칩(22)에 화소 영역(23)과 제어 회로(24)를 탑재하고, 제2의 반도체 칩(26)에 신호 처리를 행하기 위한 신호 처리 회로를 포함하는 로직 회로(25)를 탑재한다. 이 제1 및 제2의 반도체 칩(22, 26)을 상호 전기적으로 접속하여 하나의 반도체 장치로서 고체 촬상 장치(400)가 구성된다. 고체 촬상 장치(400)의 다른 구성례로서, 예를 들면 도 20B의 구성을 들 수 있다. 도 20B에 도시하는 바와 같이, 고체 촬상 장치(400)는, 제1의 반도체 칩(22)에 화소 영역(23)을 탑재하고, 제2의 반도체 칩(26)에 제어 회로(24)와, 신호 처리 회로를 포함하는 로직 회로(25)를 탑재한다. 이 제1 및 제2의 반도체 칩(22, 26)을 상호 전기적으로 접속하여 하나의 반도체 장치로서 고체 촬상 장치(400)가 구성된다.
도 21에 고체 촬상 장치(400)의 단면도를 도시한다. 도 21에 도시하는 바와 같이, 제1의 반도체 웨이퍼(110)에, 화소 어레이(이하, 화소 영역이라고 한다)(23)와 제어 회로(24)를 형성한다. 즉, 제1의 반도체 웨이퍼(110)의 제1 절연층(112) 내에, 각 화소(2)의 광전 변환부가 되는 포토 다이오드(410)와, 화소 트랜지스터(Tr1, Tr2)로 구성되는 화소 어레이(23)를 형성한다. 화소 트랜지스터(Tr1, Tr2)는, 게이트 전극(401, 402)과 도시하지 않은 소스/드레인 영역으로 구성된다. 화소 트랜지스터의 개수는 2개 이상이라도 좋다. 복수의 화소 트랜지스터를 2개의 화소 트랜지스터(Tr1, Tr2)로 대표하여 나타내고 있다. 포토 다이오드(410)에 인접하는 화소 트랜지스터(Tr1)가 전송 트랜지스터에 상당하고, 화소 트랜지스터(Tr1)의 도시하지 않은 소스/드레인 영역이 플로팅 디퓨전에 상당한다.
제1의 반도체 웨이퍼(110)의 제1 절연층(112) 내에 형성된 MOS 트랜지스터(Tr3, Tr4)에 의해 제어 회로(24)가 구성된다. MOS 트랜지스터(Tr3, Tr4)는, 게이트 전극(403, 404)과 도시하지 않은 소스/드레인 영역으로 구성된다. MOS 트랜지스터의 개수는 2개 이상이라도 좋다. 복수의 MOS 트랜지스터를 2개의 MOS 트랜지스터(Tr3, Tr4)로 대표하여 나타내고 있다.
제2의 반도체 웨이퍼(120)에는, 신호 처리 회로를 포함하는 로직 회로(25)를 형성한다. 즉, 제2의 반도체 웨이퍼(120)의 제2 절연층(122) 내에, 복수의 MOS 트랜지스터(Tr6 내지 Tr8)로 구성되는 로직 회로(25)를 형성한다. MOS 트랜지스터(Tr6 내지 Tr8)는, 게이트 전극(406 내지 408)과, 도시하지 않은 소스/드레인 영역으로 구성된다. MOS 트랜지스터의 개수는 3개 이상이라도 좋다. 복수의 MOS 트랜지스터를 2개의 MOS 트랜지스터(Tr6 내지 Tr8)로 대표하여 나타내고 있다. 여기서는, 로직 회로를 구성하는 트랜지스터로서 MOS 트랜지스터를 나타냈지만 CMOS 트랜지스터로 구성하여도 좋다.
제1의 비어(146), 제2의 비어(147), 및 접속 배선(148)에 의해, 제1의 배선(113)과 제2의 배선(123)을 전기적으로 접속한다. 또한, 제3 절연층(143)상에 평탄화막(411)을 형성한다. 평탄화막(411)상에 각 화소에 대응하여 예를 들면 적색(R), 녹(G), 청(B)의 온 칩 컬러 필터(412)를 형성하고, 그 위에 온 칩 마이크로 렌즈(413)를 형성한다. 각 온 칩 컬러 필터(412) 및 온 칩 마이크로 렌즈(413)는, 화소 어레이의 각 단위 화소에 대응하여 형성된다. 또한, 도 21에서는, 본 실시 형태의 이해를 용이하게 하기 위해, 온 칩 컬러 필터(412) 및 온 칩 마이크로 렌즈(4113)를 제외한 고체 촬상 장치(400)의 단면 구조를 확대하여 나타내고 있다. 이 때문에, 단위 화소의 피치 치수에 대해 온 칩 컬러 필터(412) 및 온 칩 마이크로 렌즈(413)의 피치 치수를 축소하여 표시하고 있다.
화소 어레이(23), 제어 회로(24), 및 로직 회로(25)는, 종래와 같은 제조 방법으로 제조할 수 있고, 제1의 비어(146), 제2의 비어(147), 및 접속 배선(148)은 제1 실시 형태와 같은 제조 방법으로 제조할 수 있기 때문에, 상세 설명은 생략한다.
이상과 같이, 도 1에 도시하는 반도체 장치(100)의 제1 절연층(112)에 화소 어레이(23), 제어 회로(24)를 형성하고, 제2 절연층(122)에 로직 회로(25)를 형성함으로써, 고체 촬상 장치(400)로도 제1 실시 형태와 같은 효과를 얻을 수 있다. 반도체 장치(100)를 고체 촬상 장치(400)에 응용함으로써, 종래의 웨이퍼 프로세스 기술로 화소 어레이와 로직 회로와의 혼재가 가능해진다.
또한, 본 실시 형태에서는, 고체 촬상 장치(400)에 제1 실시 형태의 반도체 장치(100)를 적용하는 예를 나타냈지만, 변형례 1, 2, 제2, 제3 실시 형태에 나타내는 반도체 장치를 적용하여도 좋다.
(제5 실시 형태)
다음에, 도 22를 이용하여, 제5 실시 형태에서는, 고체 촬상 장치(400)의 응용례를 설명한다. 도 22는, 고체 촬상 장치(400)를 전자 기기(500)에 응용한 예를 도시한다. 전자 기기(500)로서는, 예를 들면 디지털 카메라나, 휴대 전화기 등의 카메라, 스캐너, 감시 카메라 등을 들 수 있지만, 여기서는 전자 기기(500)가 디지털 카메라인 경우에 관해 설명한다.
본 실시 형태에 관한 전자 기기(500)는, 고체 촬상 장치(400)와, 광학 렌즈(501)와, 셔터 장치(502)와, 구동 회로(504)와, 신호 처리 회로(503)를 갖는다.
광학 렌즈(501)는, 피사체로부터의 상광(입사광)을 고체 촬상 장치(400)의 촬상 면상에 결상시킨다. 이에 의해 고체 촬상 장치(400) 내에 일정 기간 신호 전하가 축적된다.
셔터 장치(502)는, 고체 촬상 장치(400)에의 광조사 기간 및 차광 기간을 제어한다. 구동 회로(504)는, 고체 촬상 장치(400)의 전송 동작 및 셔터 장치(402)의 셔터 동작을 제어하는 구동 신호를 공급한다.
고체 촬상 장치(400)는, 구동 신호에 의거하여 광전 변환 소자(410)에 축적된 신호 전하를 전기 신호로서 출력한다.
신호 처리 회로(403)는, 각종의 신호 처리를 행한다. 신호 처리 회로(403)는, 고체 촬상 장치(400)가 출력하는 전기 신호에 대해 신호 처리를 시행하여 영상 신호를 생성하고, 도시하지 않은 메모리 등의 기억 매체나 모니터 등에 출력한다.
이상과 같이, 본 실시 형태에 관한 전자 기기(500)는, 제4 실시 형태에 관한 고체 촬상 장치(400)를 탑재하고 있기 때문에, 에칭에 의한 기판이나 배선에의 영향을 억제하면서 반도체 웨이퍼를 적층화할 수 있다. 이에 의해, 종래의 웨이퍼 프로세스 기술로 화소 어레이와 로직 회로와의 혼재가 가능한 고체 촬상 장치를 전자 기기에 응용할 수 있다.
최후로, 상술한 각 실시 형태의 설명은 본 기술의 항 예이고, 본 기술은 상술한 실시의 형태로 한정되는 일은 없다. 이 때문에, 상술한 각 실시의 형태 이외라도, 본 기술에 관한 기술적 사상을 일탈하지 않는 범위라면, 설계 등에 응하여 여러가지의 변경이 가능함 것은 물론이다.

Claims (7)

  1. 제1 기판과 상기 제1 기판의 일면과 접하도록 형성된 제1 절연층을 갖는 제1의 반도체 웨이퍼와, 제2 기판과 상기 제2 기판의 일면과 접하도록 형성된 제2 절연층을 갖는 제2의 반도체 웨이퍼를 적층하여 접합하는 공정과,
    상기 제1 기판의 일면과 반대측의 타면에 제3 절연층을 형성하는 공정과,
    상기 제3 절연층, 상기 제1 기판, 및 상기 제1 절연층을 관통하고, 상기 제2 절연층 내에 형성된 제2 배선층상에 상기 제2 절연층이 남도록 에칭을 행하여, 제1 접속구멍을 형성하는 공정과,
    상기 제1 접속구멍에 절연막을 형성하는 공정과,
    상기 제2 배선층상의 상기 제2 절연층 및 상기 절연막의 에칭을 행하여, 제2 접속구멍을 형성하고, 상기 제2 배선층을 노출시키는 공정과,
    상기 제1 및 제2 접속구멍의 내부에 형성되고, 상기 제2 배선층과 접속하는 제1의 비어를 형성하는 공정을 구비하고,
    상기 제1 기판의 상기 타면에 형성된 상기 제1 접속구멍의 지름은, 상기 제3 절연층에 형성된 상기 제1 접속구멍의 지름보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제3 절연층, 상기 제1 기판 및 상기 제1 절연층에, 상기 제1 절연층에 형성된 제1 배선층상에 상기 제1 절연층이 남도록 에칭을 행하여, 제3 접속구멍을 형성하는 공정과,
    상기 제3 접속구멍에 상기 절연막을 형성하는 공정과,
    상기 제1 배선층상의 상기 제1 절연층 및 상기 절연막에 에칭을 행하여, 제4 접속구멍을 형성하고, 상기 제1 배선층을 노출시키는 공정과,
    상기 제3 및 제4 접속구멍의 내부에 형성되고, 상기 제1 배선층과 접속하는 제2의 비어를 형성하는 공정을 구비하고,
    상기 제1 기판의 상기 타면에 형성된 상기 제3 접속구멍의 지름은, 상기 제3 절연층에 형성된 상기 제3 접속구멍의 지름보다 크고,
    상기 제1 배선층상에 남는 상기 제1 절연층의 막두께는, 상기 제2 배선층상에 남는 상기 제2 절연층의 막두께보다 얇은 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1의 반도체 웨이퍼 및 상기 제2의 반도체 웨이퍼를 접합하는 공정은, 상기 제1 절연층과, 상기 제2 기판에 접속하는 접속층을 통하여 상기 제1의 반도체 웨이퍼 및 상기 제2의 반도체 웨이퍼를 접합하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1의 반도체 웨이퍼 및 상기 제2의 반도체 웨이퍼를 접합하는 공정은, 상기 제1 절연층과 상기 제2 절연층에 접속하는 접속층을 통하여 상기 제1의 반도체 웨이퍼 및 상기 제2의 반도체 웨이퍼를 접합하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1 기판과 상기 제1 기판의 일면과 접하도록 형성된 제1 절연층을 갖는 제1의 반도체 웨이퍼와, 제2 기판과 상기 제2 기판의 일면과 접하도록 형성된 제2 절연층을 갖는 제2의 반도체 웨이퍼를 적층하여 접합한 반도체 장치로서,
    상기 제1 기판의 일면과 반대측의 타면에 형성된 제3 절연층과,
    상기 제3 절연층, 상기 제1 기판, 및 상기 제1 절연층을 관통하고 상기 제2 절연층의 일부에 형성된 제1 접속구멍의 내측으로서, 상기 제1 기판, 제1 절연층, 및 제2 절연층의 일부의 측벽에 형성된 제1 절연막과,
    상기 제1 절연막이 형성된 상기 제1 접속구멍의 내측과, 상기 제2 절연층에 형성된 제2 배선층이 노출하도록 형성된 제2 접속구멍의 내측에 형성되고, 상기 제2 배선층과 접속하는 제1의 비어를 구비하고,
    상기 제1 기판의 상기 타면에 형성된 상기 제1 접속구멍의 지름은, 상기 제3 절연층에 형성된 상기 제1 접속구멍의 지름보다 큰 것을 특징으로 하는 반도체 장치.
  6. 제1 기판과 상기 제1 기판의 일면과 접하도록 형성된 제1 절연층과 화소 어레이부를 갖는 제1의 반도체 웨이퍼와, 제2 기판과 상기 제2 기판의 일면과 접하도록 형성된 제2 절연층과 그 제2 절연층에 형성된 배선층을 갖는 제2의 반도체 웨이퍼를 적층하여 접합한 고체 촬상 장치로서,
    상기 제1 기판의 일면과 반대측의 타면에 형성된 제3 절연층과,
    상기 제3 절연층, 상기 제1 기판, 및 상기 제1 절연층을 관통하고 상기 제2 절연층의 일부에 형성된 제1 접속구멍의 내측으로서, 상기 제1 기판, 제1 절연층, 및 제2 절연층의 일부의 측벽에 형성된 제1 절연막과,
    상기 제1 절연막이 형성된 상기 제1 접속구멍의 내측과, 상기 제2 절연층에 형성된 제2 배선층이 노출하도록 형성된 제2 접속구멍의 내측에 형성되고, 상기 제2 배선층과 접속하는 제1의 비어를 구비하고,
    상기 제1 기판의 상기 타면에 형성된 상기 제1 접속구멍의 지름은, 상기 제3 절연층에 형성된 상기 제1 접속구멍의 지름보다 큰 것을 특징으로 하는 고체 촬상 장치.
  7. 고체 촬상 장치와,
    상기 고체 촬상 장치의 포토 다이오드에 입사광을 유도하는 광학계와,
    상기 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로와를 구비하고,
    상기 고체 촬상 장치는,
    제1 기판과 상기 제1 기판의 일면과 접하도록 형성된 제1 절연층과 화소 어레이부를 갖는 제1의 반도체 웨이퍼와, 제2 기판과 상기 제2 기판의 일면과 접하도록 형성된 제2 절연층과 그 제2 절연층에 형성된 배선층을 갖는 제2의 반도체 웨이퍼를 적층하여 접합한 고체 촬상 장치로서,
    상기 제1 기판의 일면과 반대측의 타면에 형성된 제3 절연층과,
    상기 제3 절연층, 상기 제1 기판, 및 상기 제1 절연층을 관통하고 상기 제2 절연층의 일부에 형성된 제1 접속구멍의 내측으로서, 상기 제1 기판, 제1 절연층, 및 제2 절연층의 일부의 측벽에 형성된 제1 절연막과,
    상기 제1 절연막이 형성된 상기 제1 접속구멍의 내측과, 상기 제2 절연층에 형성된 제2 배선층이 노출하도록 형성된 제2 접속구멍의 내측에 형성되고, 상기 제2 배선층과 접속하는 제1의 비어를 구비하고,
    상기 제1 기판의 상기 타면에 형성된 상기 제1 접속구멍의 지름은, 상기 제3 절연층에 형성된 상기 제1 접속구멍의 지름보다 큰 것을 특징으로 하는 전자 기기.
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