TWI520294B - 半導體裝置，其製造方法，固態成像裝置及電子設備 - Google Patents

半導體裝置，其製造方法，固態成像裝置及電子設備 Download PDF

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Description

半導體裝置，其製造方法，固態成像裝置及電子設備
本發明係關於半導體裝置，其製造方法，固態成像裝置及電子設備。
在相關技術中，為了達成半導體裝置之高密度或具有不同功能之半導體電路的混合，已建議層壓安裝於半導體電路上之複數個半導體晶圓的方法。為了將經層壓半導體晶圓之半導體電路彼此連接，例如，如日本未審查專利申請公開案第2006-181641號中所揭示，存在一種藉由使用焊接將電子組件之接點彼此連接的方法或在無焊接之情況下將接點彼此直接連接的方法。
另外，除了該等方法之外，例如，如日本未審查專利申請公開案第2010-245506號中所揭示，存在一種藉由使用通孔將半導體電路彼此電連接的方法。在日本未審查專利申請公開案第2010-245506號中，上面安裝一像素陣列或一控制電路之第一半導體晶圓與上面安裝一邏輯電路之第二半導體晶圓經由通孔而彼此連接。當經層壓半導體晶圓之電路經由通孔而彼此連接時，一絕緣膜形成於連接孔之內壁表面上，以便在通孔與半導體基板之間電絕緣。特定言之，在絕緣膜形成於連接孔上之後，藉由蝕刻而移除除連接孔之內壁表面外的部分之絕緣膜，曝露一配線，且其後，形成通孔。
如日本未審查專利申請公開案第2010-245506號中所揭示，當形成具有不同深度之複數個通孔時，形成於連接孔之底部部分上的絕緣膜之膜厚度歸因於絕緣膜之形成量的覆蓋相依性根據通孔之深度而彼此不同。若蝕刻具有不同膜厚度之絕緣膜，則具有較薄膜厚度之絕緣膜經過分蝕刻，且存在處於絕緣膜下方之配線在延長時段中經受蝕刻之問題。
另外，當藉由回蝕而移除連接孔之底部部分之絕緣膜時，存在連接孔之開口部分被蝕刻且基板被曝露之問題。
因此，需要提供一半導體裝置，其製造方法，固態成像裝置及能夠在抑制形成通孔時之蝕刻對基板或配線之影響的同時連接經層壓半導體晶圓之電路的電子設備。
根據本發明之實施例，提供一種製造半導體裝置的方法，該方法包括：將包括一第一基板及經形成以使得與該第一基板之一表面接觸的第一絕緣層之第一半導體晶圓與包括一第二基板及經形成以使得與該第二基板之一表面接觸的第二絕緣層之第二半導體晶圓彼此接合；在與第一基板之該表面相對的一側之另一表面上形成一第三絕緣層；穿透該第三絕緣層、該第一基板及該第一絕緣層，執行蝕刻，使得該第二絕緣層保留在形成於第二絕緣層中之第二配線層上，並形成一第一連接孔；在該第一連接孔上形成一絕緣膜；對該第二配線層上之該第二絕緣層及絕緣膜執行蝕刻，形成一第二連接孔，並曝露該第二配線層；及形成第一通孔，該第一通孔係形成於第一連接孔及第二連接 孔之內部部分中且連接至第二配線層，其中形成於該第一基板之該另一表面上的該第一連接孔之直徑大於形成於該第三絕緣層上之第一連接孔的直徑。
因為形成於第一基板之該另一表面上的第一連接孔之直徑大於形成於第三絕緣層上的第一連接孔之直徑，所以甚至當第二配線層上的第二絕緣層及絕緣膜之蝕刻被執行時，第三絕緣層成為一遮罩，形成於第一連接孔之內壁表面上的絕緣膜不易於被蝕刻，且第一基板不易於曝露。因此，第一基板不易於遭到蝕刻。
根據本發明之另一實施例，提供一種半導體裝置，其中包括一第一基板及經形成以使得與該第一基板之一表面接觸的第一絕緣層之第一半導體晶圓與包括一第二基板及經形成以使得與該第二基板之一表面接觸的第二絕緣層之第二半導體晶圓經彼此接合，該半導體裝置包括：一第三絕緣層，其形成於與第一基板之該表面相對的一側之另一表面上；一第一絕緣膜，其在穿透第三絕緣層、第一基板及第一絕緣層且形成於第二絕緣層之一部分上的第一連接孔之內側中形成於第一基板、第一絕緣層及第二絕緣層之一部分的一側壁上；及一第一通孔，其形成於上面形成第一絕緣膜之第一連接孔之內側及經形成使得形成於第二絕緣層上之第二配線層被曝露的第二連接孔之內側中，且連接至第二配線層，其中形成於第一基板之該另一表面上的第一連接孔之直徑大於形成於第三絕緣層上之第一連接孔的直徑。
根據本發明之又一實施例，提供一種固態成像裝置，其中半導體裝置之第一半導體晶圓包括一像素陣列部分。
根據本發明之又一實施例，提供一種電子設備，其包括固態成像裝置、光學透鏡及信號處理電路。
根據本發明之實施例，有可能在抑制形成通孔時之蝕刻對基板或配線之影響的同時連接經層壓半導體晶圓之電路。
第一實施例
圖1為展示根據第一實施例之半導體裝置100的視圖。半導體裝置100包括一第一半導體晶圓110及接合至該第一半導體晶圓110之第二半導體晶圓120。
第一半導體晶圓110包括一第一基板111、經形成以與該第一基板111之一表面接觸的第一絕緣層112，及形成於該第一絕緣層112中之第一配線113。舉例而言，該第一基板111係由矽形成。舉例而言，該第一配線113係由諸如銅之金屬形成。
第二半導體晶圓120包括一第二基板121、經形成以與該第二基板121之一表面接觸的第二絕緣層122，及形成於該第二絕緣層122中之第二配線123。舉例而言，該第二基板121係由矽形成。舉例而言，該第二配線123係由諸如銅之金屬形成。
舉例而言，半導體裝置100包括由矽形成之支撐基板140。第二半導體晶圓120之第二絕緣層122經由一第一連 接層141而層壓於支撐基板140之一表面上。第一半導體晶圓110之第一絕緣層112經由一第二連接層142而層壓於另一表面上，該另一表面實質上平行於第二半導體晶圓120之第二基板121之該表面。舉例而言，第一連接層141及第二連接層142係由矽氧烷基樹脂膜形成。第三絕緣層143形成於實質上平行於第一半導體晶圓110之第一基板111之該表面的另一表面上。
第一半導體晶圓110之第一配線113與第二半導體晶圓120之第二配線123藉由第一通孔146、第二通孔147及連接配線148而彼此連接。
舉例而言，第一通孔146為諸如銅之形成於第一連接孔151及第二連接孔152之內側中的金屬。第一連接孔151穿透第三絕緣層143、第一基板111、第一絕緣層112、第二連接層142及第二基板，且經形成而直至第二絕緣層122之中間。第二連接孔152鑽入第二絕緣層122，且經形成以使得第二配線123曝露。第一連接孔151延伸至第二絕緣層122側，且形成第二連接孔152。第二連接孔152之中心軸與第一連接孔151之中心軸實質上相同。
在第一連接孔151中，第一絕緣膜144形成於形成於第一基板111、第一絕緣層112、第二連接層142、第二基板121及第二絕緣層122上的第一連接孔151之內壁表面上。在圖1中，第一絕緣膜144未形成於形成於第三絕緣層143上之第一連接孔151及第二連接孔152上。亦即，第一絕緣膜144及第一通孔146形成於第一連接孔151之內壁表面上。 第一通孔146形成於第二連接孔152之內壁表面上。此外，根據第二連接孔152之尺寸，存在第一通孔146嵌入第二連接孔152中的狀況。
藉由其中形成第一絕緣膜144之第一連接孔151及第二連接孔152，形成一圓截錐形連接孔，在該圓截錐形連接孔中，直徑朝第二連接孔152側減小(參看圖9)。第三絕緣層143突出至其中未形成第一絕緣膜144之第一連接孔151中之孔之內側(參看圖7)。亦即，形成於第三絕緣層143上的第一連接孔151之直徑小於形成於第一基板之該表面上的第一連接孔151之直徑。
下文中將詳細描述第一連接孔151及第二連接孔152之形狀。
第一通孔146形成於其中形成第一絕緣膜144之第一連接孔151及第二連接孔152之內壁表面上。在圖1中，第一通孔146經形成以具有在內側的孔。然而，第一連接孔151及第二連接孔152之內部部分係以第一通孔填充，且孔可不形成於內部中。
舉例而言，第二通孔147為諸如銅之形成於第三連接孔153及第四連接孔154之內側中的金屬。第三連接孔153穿透第三絕緣層143及第一基板111，且經形成而直至第一絕緣層112之中間。第四連接孔154鑽入第一絕緣層112，並經形成使得第一配線113曝露。第三連接孔153延伸至第一絕緣層112側，且形成第四連接孔154。第四連接孔154之中心軸與第三連接孔153之中心軸實質上相同。
在第三連接孔153中，第二絕緣膜145形成於形成於第一基板111及第一絕緣層112上的第三連接孔153之內壁表面上。在圖1中，第二絕緣膜145未形成於形成於第三絕緣層143上的第三連接孔153及第四連接孔154上。亦即，第二絕緣膜145及第二通孔147形成於第三連接孔153之內壁表面上。第二通孔147形成於第四連接孔154之內壁表面上。此外，根據第四連接孔154之尺寸，存在第二通孔147嵌入第四連接孔154中的狀況。
藉由其中形成第二絕緣膜145之第三連接孔及第四連接孔154，形成一圓截錐形連接孔，在該圓截錐形連接孔中，直徑朝第四連接孔154側減小(參看圖9)。第三絕緣層143突出至其中未形成第二絕緣膜145之第一連接孔151中之孔之內側(參看圖5)。亦即，形成於第三絕緣層143上的第三連接孔153之直徑小於形成於第一基板之該表面上的第三連接孔153之直徑。
下文中將詳細描述第三連接孔153及第四連接孔154之形狀。
第一通孔146之一端電連接至第二配線123。第二通孔147之一端電連接至第一配線113。連接配線148之一端連接至第一通孔146之另一端，且連接配線148之另一端連接至第二通孔147的另一端。藉此，第一半導體晶圓110之第一配線113電連接至第二半導體晶圓120之第二配線123。
接下來，將參看圖2至圖9描述根據實施例之製造半導體裝置100的方法。另外，因為製造第一半導體晶圓110及第 二半導體晶圓120之方法與相關技術中之方法相同，所以省略描述。
如圖2中所示，第二半導體晶圓120經由第一連接層141接合於支撐基板140上。此時，支撐基板140與第二絕緣層122彼此接合。舉例而言，接合係藉由在支撐基板140上形成由約0.5 μm之矽氧烷基樹脂膜形成之第一連接層141，在第一連接層141上接合第二絕緣層122，在約200℃下對其進行加熱並在10 KN下對其進行按壓而執行。
接下來，如圖3中所示，第一半導體晶圓110經由第二連接層142而接合於第二半導體晶圓120上。此時，第二基板121與第一絕緣層112彼此接合。特定言之，首先，第二基板121之表面接地，使得第二基板121之膜厚度藉由研磨器而為至多50 μm或小於50 μm。其後，對於第二基板121之表面藉由CMP(化學機械拋光)方法或其類似者執行研磨及表面平坦化，例如，第二基板121經薄化，使得膜厚度為約10 μm。接下來，類似於圖2，藉由在第二基板121上形成由約0.5 μm之矽氧烷基樹脂膜形成的第二連接層142，在第二連接層142上接合第一絕緣層112，在約200℃下對其進行加熱並在10 KN下對其進行按壓，第二半導體晶圓120與第一半導體晶圓110彼此接合。
如圖4中所示，第一基板111經薄化，第三絕緣層143形成於第一基板111上，且形成一抗蝕劑155，在該抗蝕劑中，孔156形成於對應於第三連接孔153之位置處。
特定言之，首先，例如，第一基板111藉由使用研磨器 或類似於第二基板121之CMP方法而被薄化至約10 μm。第三絕緣層143形成於經薄化之第一基板111的另一表面上。舉例而言，約100 nm之SiON藉由使用CVD(化學汽相沈積)方法而形成於第一基板111上，且因此，形成三絕緣層143。接下來，具有大致圓形開口部分156之抗蝕劑155藉由微影而在對應於第三連接孔153之位置處經圖案化於第三絕緣層143上。舉例而言，設置於抗蝕劑155上之開口部分156之直徑為約10 μm。
如圖5中所示，藉由將抗蝕劑155作為遮罩而執行乾式蝕刻，且形成穿透第三絕緣層143及第一基板111並穿透而直至第一絕緣層112之中間的第三連接孔153。此時，執行蝕刻，使得第三絕緣層143之下側為約200 nm之底切。第一基板111之蝕刻比第三絕緣層143之蝕刻進行得更迅速，且如圖5中所示，在第三絕緣層143下方之第一基板111經蝕刻。藉此，第三連接孔153具有其中第三絕緣層143突出至第三連接孔153之內側的形狀。亦即，第三絕緣層143包括突出至第三連接孔153之內側的部分143B。因此，形成於第三絕緣層143上的第三連接孔153之直徑r3小於形成於第一基板111之該表面上的第三連接孔153之直徑r4(r3<r4)。此外，例如，直徑r3與直徑r4之間的差(亦即，底切量(突出部分143B之長度))變得與形成於隨後製程處之第二絕緣膜145之厚度實質上相同。
第三連接孔153穿透第三絕緣層143及第一基板111，且第一絕緣層112被削薄，使得第一配線113上的第一絕緣層 112之膜厚度僅為d1，且形成第三連接孔153。在圖1中，例如，第一絕緣層112經蝕刻，使得膜厚度d1在第一配線113上為約100 nm。
為了使第三連接孔153成為上文描述之所要形狀，例如，可在藉由平行板電漿設備控制SF6氣體或O2氣體之流動速率的同時執行蝕刻。
如圖6中所示，在形成第三連接孔153之後，形成抗蝕劑157，以內埋第三連接孔153，且大致圓形開口部分158藉由微影在對應於第一連接孔151之位置處經圖案化。舉例而言，設置於抗蝕劑157中的開口部分158之直徑為約10 μm。
如圖7中所示，藉由將抗蝕劑157作為遮罩而執行乾式蝕刻，第一連接孔151穿透第三絕緣層143、第一基板111、第一絕緣層112及第二連接層142，且經形成而直至第二絕緣層122之中間。此時，類似於形成第三連接孔153的狀況，執行蝕刻，使得第三絕緣層143之下側為約200 nm之底切。第一連接孔151具有其中第三絕緣層143突出至第一連接孔151之內側的形狀。第三絕緣層143包括突出至第一連接孔151之內側的部分143A。因此，形成於第三絕緣層143上的第一連接孔151之直徑r1小於形成於第一基板111之該表面上的第一連接孔151之直徑r2(r1<r2)。此外，例如，直徑r1與直徑r2之間的差(亦即，底切量(突出部分143A之長度))變得與在隨後製程處形成之第一絕緣膜144的厚度實質上相同。
第一連接孔151穿透第三絕緣層143、第一基板111、第一絕緣層112及第二連接層142，且第二絕緣層122被削薄，使得第二配線123上的第二絕緣層122之膜厚度僅為d2，且形成第一連接孔151。保留在第二配線123上之第二絕緣層122的膜厚度d2大於保留在第一配線113上之第一絕緣層112的膜厚度d1。在圖1中，例如，保留在第二配線123上之第二絕緣層122之膜經蝕刻，使得膜厚度d2為約600 nm。
如圖8中所示，絕緣膜159形成於第三絕緣層143以及第一連接孔151及第三連接孔153之內側上。特定言之，絕緣膜159經形成，使得形成於第一連接孔151及第三連接孔153之內側壁上的絕緣膜159之厚度與第三絕緣層143之底切量(實施例中約200 nm)大致相同。特定言之，例如，當SiO2之絕緣膜159藉由CVD方法形成時，具有約1000 nm之膜厚度的絕緣膜159可形成於第三絕緣層143上。
若絕緣膜159藉由CVD方法形成，則當連接孔之深度變得較深時，形成於連接孔之底面上的絕緣膜159之厚度變得較薄。特定言之，例如，若具有約1000 nm之膜厚度的絕緣膜159形成於第三絕緣層143上，則具有約700 nm之膜厚度的絕緣膜159形成於第三連接孔153之底面上。另外，具有約200 nm之膜厚度的絕緣膜159形成於第一連接孔151之底面上。
此處，如上文所述，在該實施例中，因為保留在第一配線113上的第一絕緣層112之膜厚度d1為約100 nm，所以形 成於第一配線113上的膜(第一絕緣層112及絕緣膜159)之厚度為d3=100 nm+700 nm=800 nm。因為保留在第二配線123上的第二絕緣層122之膜厚度d2為約600 nm，所以形成於第二配線123上的膜(第二絕緣層122及絕緣膜159)之厚度為600 nm+200 nm=800 nm。以此方式，如圖5及圖7中所示，因為保留在第一配線113及第二配線123上的絕緣層之膜厚度經調整，所以甚至在當連接孔之深度變得較深(如CVD方法)時形成於底面上的絕緣膜之膜厚度變得較薄時，形成於第一配線113及第二配線123上的膜之厚度d3仍可彼此相同。
另外，若形成於第一連接孔151及第三連接孔153之內壁表面上的絕緣膜159之厚度及形成於配線113及123上的膜之厚度d3可為所要厚度，則保留在第一配線113上的第一絕緣層112之厚度d1可為0。亦即，當形成第三連接孔153時，曝露第一配線113，且可省略第四連接孔154。
如圖9中所示，藉由蝕刻而移除形成於第一配線113上的膜(第一絕緣層112及絕緣膜159)，形成第四連接孔154，且曝露第一配線113。類似地，藉由蝕刻而移除形成於第二配線123上的膜(第二絕緣層122及絕緣膜159)，形成第二連接孔152，並曝露第一配線113。
此時，因為執行具有高各向異性的蝕刻，所以在形成於第一連接孔151及第三連接孔153之內側壁上的絕緣膜159保留的同時，可移除形成於第三絕緣層143上以及第一連接孔151及第三連接孔之底面上的絕緣膜159。根據此蝕 刻，形成第一絕緣膜144、第二絕緣膜145、第二連接孔152及第四連接孔154。
舉例而言，藉由使用1000 W或大於1000 W之施加至基板的RF功率、藉由使用C4F8、O2及Ar氣體經由平行板電漿設備而獲得具有高各向異性之蝕刻。因為在此等條件下執行蝕刻，所以蝕刻之速度可無關於連接孔之深度而為恆定的，可減少微浮動(micro-floating)，且第二連接孔152之深度可與第四連接孔154之深度實質上相同。
此外，如上文所描述，第三絕緣層143具有突出至第一連接孔151及第三連接孔153之內側的屋簷形狀。第三絕緣層143之突出部分143A及143B的長度與形成於第一連接孔151及第三連接孔153之內壁表面上的絕緣膜159之膜厚度實質上相同。藉此，第三絕緣層143之突出部分143A及143B變為形成於第一連接孔151及第三連接孔153之內壁表面上的絕緣膜159之遮罩，形成於第一連接孔151及第三連接孔153之內壁表面上的絕緣膜159不會被過分地蝕刻，且第一基板111不易於被曝露。
繼續而言，在藉由濺鍍方法形成障壁金屬(未圖示)及Cu種子層(未圖示)後，抗蝕劑(未圖示)藉由微影經圖案化於除對應於連接配線148之位置外的位置上，且藉由電鍍方法來執行Cu電鍍。其後，移除不必要的障壁金屬，形成連接配線148，且因此，獲得圖1中所示之半導體裝置。
如上文所描述，在該實施例之半導體裝置100中，當第一連接孔151及第三連接孔153經形成以便形成第一通孔 146及第二通孔147時，因為僅具有對應於每一連接孔之深度的膜厚度之絕緣層保留在每一配線上，所以在形成絕緣膜159時形成於每一配線上的膜(絕緣層及絕緣膜159)之厚度d3彼此相同。因此，甚至當藉由蝕刻而形成第二連接孔152及第四連接孔154且曝露每一配線時，因為蝕刻之速度彼此實質上相同，所以每一配線經受蝕刻之時間可實質上均勻且短，且可抑制蝕刻對配線之影響。
此外，因為形成於第三絕緣層143上的第一連接孔151之直徑r1小於形成於第一基板111之一表面上的第一連接孔151之直徑r2，所以突出至第一連接孔151之內側的部分143A形成於第三絕緣層143中。類似地，因為形成於第三絕緣層143上的第三連接孔153之直徑r3小於形成於第一基板111之該表面上的第三連接孔153之直徑r4，所以突出至第三連接孔153之內側的部分143B形成於第三絕緣層143中。因為當形成第一絕緣膜144及第二絕緣膜145時，第三絕緣層143之突出部分143A及143B變為遮罩，所以可不產生歸因於經由蝕刻移除絕緣膜159而對第一基板111之曝露。藉此，第一基板111可不因蝕刻而曝露。
如上文所描述，在根據實施例之半導體裝置100中，有可能在抑制形成通孔時的蝕刻對基板或配線之影響的同時連接經層壓半導體晶圓之電路。
另外，當每一基板及每一絕緣層可彼此直接接合時，可省略第一連接層141及第二連接層142。
第一修改例
接下來，將描述第一實施例之第一修改例。圖10為展示根據該修改例之半導體裝置100A的視圖。該修改例與圖1之半導體裝置100不同，不同之處在於第三半導體晶圓130層壓於第一半導體晶圓110之上。
如圖10中所示，半導體裝置100A包括經形成以內埋第三絕緣層143上之第一連接孔151至第四連接孔154的第四絕緣層169。第三半導體晶圓130經由第三連接層168而層壓於第四絕緣層169上。
第三半導體晶圓130包括第三基板131、經形成以使得與第三基板131之一表面接觸的第五絕緣層132，及形成於第五絕緣層132上的第三配線133。舉例而言，第三基板131係由矽形成。舉例而言，第三配線133係由諸如銅之金屬形成。第三連接層168連接至與第五絕緣層132之第三基板131接觸的表面所相對側之表面，並將第三半導體晶圓130與第一半導體晶圓110彼此連接。舉例而言，第三連接層168係由矽氧烷基樹脂膜形成。另外，當第四絕緣層169及第五絕緣層132可直接接合時，可省略第三連接層168。
第一半導體晶圓110之第一配線113及第三半導體晶圓130之第三配線133經由第三通孔162、第四通孔163及連接配線166而彼此連接。另外，連接配線148與第三配線133經由第五通孔164、第六通孔165及連接配線167而彼此連接。
半導體裝置100A包括在平行於第三基板131之該表面之另一表面上的第六絕緣層161。此外，第三通孔162穿透第 六絕緣層161、第三基板131、第五絕緣層132、第三連接層168、第四絕緣層169、第三絕緣層143及第一基板111，且經形成而直至第一絕緣層112之中間，且第三通孔之一端連接至第一配線113。半導體裝置100A包括穿透第三基板131、第五絕緣層132、第三連接層168、第四絕緣層169、第三絕緣層143及第一基板111且經形成而直至第一絕緣層112之中間的第三絕緣膜181。第三絕緣膜181未形成於與第六絕緣層161相同之層上，且不具備在第一配線113上之恆定厚度。
第四通孔163穿透第六絕緣層161及第三基板131，且經形成而直至第五絕緣層132之中間，且第四通孔之一端連接至第三配線133。半導體裝置100A包括穿透第六絕緣層161及第三基板131且經形成而直至第五絕緣層132之中間的第四絕緣膜182。第四絕緣膜182未形成於與第六絕緣層161相同的層上，且不具備在第三配線133上之恆定厚度。
連接配線166之一端連接至第三通孔162之另一端，且連接配線166之另一端連接至第四通孔163之另一端。
第五通孔164穿透第六絕緣層161、第三基板131、第五絕緣層132及第三連接層168，且經形成而直至第四絕緣層169之中間，且第五通孔之一端連接至連接配線148。半導體裝置100A包括穿透第三基板131、第五絕緣層132及第三連接層168，且經形成而直至第四絕緣層169之中間的第五絕緣膜183。第五絕緣膜183未形成於與第六絕緣層161相同之層上，且不具備在連接配線148上之恆定厚度。
第六通孔165穿透第六絕緣層161及第三基板131，且經形成而直至第五絕緣層132之中間，且第六通孔165之一端連接至第三配線133。半導體裝置100A包括穿透第六絕緣層161及第三基板131，且經形成而直至第五絕緣層132之中間的第六絕緣膜184。第六絕緣膜184未形成於與第六絕緣層161相同之層上，且不具備在第三配線133上之恆定厚度。
連接配線167之一端連接至第五通孔164之另一端，且連接配線167之另一端連接至第六通孔165之另一端。
每一絕緣膜經形成以使得與每一配線分開一預定距離。該距離根據對應於每一絕緣膜之通孔之深度而加長。每一通孔之深度按第三通孔162、第五通孔164及第四通孔163之次序變得較淺，且第四通孔163之深度與第五通孔164之深度實質上相同。因此，每一配線與每一絕緣膜之間的距離(亦即，保留在每一配線上之絕緣層之膜厚度)按第三絕緣膜181、第五絕緣膜183及第四絕緣膜182之次序變得較淺，且直至第四絕緣膜182之距離與直至第六絕緣膜之距離實質上相同。
將參看圖11及圖12描述用於層壓第三半導體晶圓130之方法。首先，如圖11中所示，例如，在SiO2藉由CVD方法而形成於第三絕緣層143上以內埋第一連接孔151至第四連接孔154之後，藉由經由CMP方法平坦化而形成第四絕緣層169。其後，安置第三半導體晶圓130，使得第四絕緣層169與第五絕緣層132彼此面對。
如圖12中所示，第三連接層168形成於第一半導體晶圓110與第三半導體晶圓130之間，且第一半導體與第三半導體晶圓130彼此接合。其後，第三基板131接地，且藉由研磨器、CMP方法或其類似者而經表面平坦化，且因此，例如，第三基板131經薄化使得膜厚度為約10 μm。
另外，因為用於形成每一通孔之方法與第一實施例之方法相同，所以省略描述。
如上文所描述，類似於層壓兩個半導體晶圓的狀況，可在抑制形成通孔時的蝕刻對基板或配線之影響的同時連接層壓三個或三個以上半導體晶圓之電路。
第二修改例
接下來，將描述第一實施例之第二修改例。圖13為展示根據該修改例之半導體裝置100B的視圖。在該修改例中，每一半導體晶圓之配線未彼此連接，且配線與通孔彼此連接，以便將配線連接至外部裝置(未圖示)。除上述組態外的組態與圖10中所示之半導體裝置100A的彼等組態相同。
如圖13中所示，半導體裝置100B包括一端連接至第二配線123之第七通孔171、一端連接至第七通孔171之另一端的連接配線173，及一端連接至連接配線173之第八通孔172。藉此，第二半導體晶圓120之第二配線123可連接至外部裝置(未圖示)。
第七通孔171之組態與第一通孔之組態相同。另外，經形成以使得與第七通孔171之一表面接觸的第七絕緣膜185之組態與第一絕緣膜144之組態相同。連接配線173之組態 除連接配線173之另一端未連接至通孔外與連接配線148之組態相同。另外，第八通孔172之組態除第八通孔172之另一端未連接至連接配線外與第五通孔164之組態相同。
以此方式，類似於連接每一半導體晶圓之配線的通孔或連接配線，有可能連接外部裝置(未圖示)與每一半導體晶圓之配線。
第二實施例
圖14為展示根據第二實施例之半導體裝置200的視圖。半導體裝置200與圖1之半導體裝置100不同，不同之處在於第一半導體晶圓110與第二半導體晶圓120彼此接合，使得第一絕緣層112與第二絕緣層122彼此面對。
如圖14中所示，半導體裝置200包括一表面連接至第一絕緣層112且實質上平行於該表面的另一表面連接至第二絕緣層122的第二連接層210。另外，半導體裝置200不包括圖1之支撐基板140。此外，不同於圖1，第二基板121不經薄化。
另外，第一通孔246穿透第三絕緣層143、第一基板111及第二連接層201，且經形成而直至第二絕緣層122之中間。此外，第一絕緣膜244穿透第一基板111及第二連接層201，且經形成而直至第二絕緣層122之中間。以此方式，第一通孔246及第一絕緣膜244不同於圖1之第一通孔146及第一絕緣膜144，不同之處在於第一通孔246及第一絕緣膜244未穿透第二基板121。
在該實施例之半導體200中，第一半導體晶圓110之絕緣 層與第二半導體晶圓120之絕緣層彼此接合，且因此，半導體晶圓經層壓。藉此，可在不穿透第二基板121之情況下形成第一通孔246，且第一通孔246之深度與圖1之第一通孔146相比可較淺。因此，第一通孔246之深度與第二通孔之深度之間的差(每一通孔之梯級)減少。
因此，在該實施例中，如圖15中所示，保留在第一配線113上的第一絕緣層112之膜厚度d'1及保留在第二配線123上的第二絕緣層122之膜厚度d'2經調整，且在形成絕緣膜159之後形成於第一配線113上之膜的厚度d4與形成於第二配線123上之膜的厚度d5彼此實質上相同。特定言之，第二絕緣層122之膜厚度d'2比圖7中所示之第二絕緣層122的膜厚度d2薄。此係因為圖14之第一通孔246比圖1之第一通孔146淺，且如圖15中所示，形成於第一連接孔151之底面上的絕緣膜159比圖8之絕緣膜厚。因此，歸因於第二絕緣層122之膜厚度d'2比圖7中所示之第二絕緣層122之膜厚度d2薄的事實，在形成絕緣膜159之後形成於第一配線113上之膜的厚度d4與形成於第二配線123上之膜的厚度d5可彼此實質上相同。
另外，圖15為展示半導體裝置200之視圖，其中在第一半導體晶圓110之絕緣層與第二半導體晶圓120之絕緣層彼此接合之後根據與第一實施例之製程相同的製程而形成第一連接孔151及第三連接孔153，且形成絕緣膜159。
如上文所描述，如同根據本發明之實施例的半導體裝置200，因為半導體晶圓經層壓，使得每一半導體晶圓之絕 緣層彼此面對，所以甚至在每一通孔之梯級減少時，仍可獲得類似於第一實施例之效果的效果。
另外，在本發明之實施例的半導體裝置200中，第三半導體晶圓可如同第一修改例而經進一步層壓，且半導體裝置可如同第二修改例而連接至外部裝置(未圖示)。
第三實施例
圖16展示根據第三實施例之半導體裝置300。根據該實施例之半導體裝置300不同於圖14中所示之半導體裝置200，不同之處在於半導體裝置300具有在第三絕緣層143上之絕緣膜301，且在於第一絕緣膜302及第二絕緣膜303之形狀與第二連接孔304及第四連接孔305之形狀。
舉例而言，絕緣膜301係由SiO2形成。
第一絕緣膜302形成於第一連接孔151之內壁表面上。第一絕緣膜302包括一梯級，其中形成於第二配線123側上的第一絕緣膜302之膜厚度比第三絕緣層143側之膜厚度厚。另外，在該實施例中，第二絕緣膜303亦形成於形成於第三絕緣層143上的第三連接孔153之內壁表面上。
第二絕緣膜303形成於第三連接孔153之內壁表面上。第二絕緣膜303包括一梯級，其中形成於第一配線113側上之第二絕緣膜303之膜厚度比第三絕緣層143側之膜厚度厚。第二絕緣膜303之梯級與第一絕緣膜302之梯級相比而言較大。另外，在該實施例中，第二絕緣膜303亦形成於形成於第三絕緣層143上的第一連接孔151之內壁表面上。
此外，因為第一通孔146及第二通孔147形成於其中形成 第一絕緣膜302的第一連接孔151之內壁表面以及其中形成第二絕緣膜303的第三連接孔153之內壁表面上，所以第一通孔及第二通孔包括沿內壁表面之形狀而彎曲的形狀。另外，連接配線148形成於絕緣膜301上。
接下來，將參看圖17及圖18描述製造該實施例之半導體裝置300的方法。此外，直至形成絕緣膜159為止，該方法與圖8中所示之製造半導體裝置100的方法相同。
如圖17中所示，在形成絕緣膜159之後，具有直徑小於第一連接孔151及第三連接孔153之開口的抗蝕劑306在對應於第一連接孔151及第三連接孔153之位置處被圖案化。接下來，藉由將抗蝕劑306作為遮罩藉由具有高各向異性的蝕刻而移除形成於第一配線113上之膜及形成於第二配線123上之膜，且曝露第一配線113及第二配線123。此外，在實施例中執行的具有高各向異性之蝕刻的條件可類似於在圖9中執行的蝕刻之條件。
以此方式，因為具有高各向異性之蝕刻係藉由將抗蝕劑306作為遮罩來執行，因此如圖18中所示，可形成絕緣膜301、第一絕緣膜302及第二絕緣膜303。另外，可形成具有比第一連接孔151之直徑小之直徑的第二連接孔304及具有比第三連接孔153之直徑小之直徑的第四連接孔305。因為形成第一通孔146、第二通孔147及連接配線148，所以可獲得圖16中所示之半導體裝置300。此外，用於形成第一通孔146、第二通孔147及連接配線148之方法與第一實施例之方法相同。
以此方式，因為形成具有比第一連接孔151之直徑小的直徑之第二連接孔304且形成具有比第三連接孔153之直徑小的直徑之第四連接孔305，所以可減小曝露之配線的面積，且可減小經受蝕刻之配線的面積。此在第一連接孔151及第三連接孔153之直徑為數十奈米至數百奈米之尺寸的狀況下係特別有利的。另外，因為未藉由蝕刻而移除絕緣膜301，所以該實施例在實質上加厚第一基板111之表面上的第三絕緣層143的狀況下係有利的。
第四實施例
接下來，在第四實施例中，將描述半導體裝置100之應用。此處，描述半導體裝置100應用於固態成像裝置400的狀況。
圖19展示半導體裝置100所應用於的固態成像裝置400之示意性組態。固態成像裝置400包括一像素陣列3及一周邊電路部分，在像素陣列3中，包括複數個光電轉換部分之像素2以二維陣列之形式規則地配置於(例如)由矽形成之半導體基板11上。像素2包括(例如)為光電轉換部分之光電二極體及複數個像素電晶體。舉例而言，複數個像素電晶體包括三個電晶體(包括一轉移電晶體、一重設電晶體及一放大電晶體)。另外，複數個像素電晶體可包括四個電晶體，其中添加一選擇電晶體至三個電晶體。像素2可藉由單一單位像素而組態。大體而言，因為單位像素之等效電路彼此類似，所以省略詳細描述。另外，像素2可為共用像素結構。共用像素結構係由複數個光電二極體、複數個 轉移電晶體、一被共用之浮動擴散區及另一被供應之像素電晶體而組態。亦即，共用像素結構經組態，使得組態複數個單位像素之光電二極體及轉移電晶體與另一像素電晶體共用。
周邊電路部分包括一垂直驅動電路4、一行信號處理電路5、一水平驅動電路6、一輸出電路7、一控制電路8或其類似者。
控制電路8接收指示輸入時脈、操作模式或其類似者之資料，並輸出諸如固態成像裝置之內部資訊的資料。亦即，控制電路8基於垂直同步信號、水平同步信號及主時脈而產生為垂直驅動電路4、行信號處理電路5及水平驅動電路6或其類似者之操作參考之時脈信號或控制信號及其類似者。另外，此等信號被輸入至垂直驅動電路4、行信號處理電路5、水平驅動電路6或其類似者。
舉例而言，垂直驅動電路4包括移位暫存器，並選擇像素驅動配線。此外，垂直驅動電路4供應用於驅動像素之脈衝至選定之像素驅動配線，且以列為單位驅動像素。亦即，垂直驅動電路4在依序垂直方向上以列為單位選擇性地掃描像素區域3中之每一像素2。另外，垂直驅動電路4經由一垂直信號線9將基於信號電荷之像素信號供應至行信號處理電路5，且該信號電荷係根據在(例如)成為每一像素2之光電轉換部分的光電二極體中接收之光量而產生。
舉例而言，行信號處理電路5經安置於像素2之每一行處，且在每一像素行處執行信號處理(諸如，移除自一列 之像素2輸出之信號的雜訊)。亦即，行信號處理電路5執行信號處理，諸如，用於移除像素2之特定固定型樣雜訊的CDS、信號放大或AD轉換。一水平選擇開關(未圖示)經連接並安裝於行信號處理電路5之輸出端中的水平信號線10之間。
舉例而言，水平驅動電路6包括移位暫存器，藉由依序輸出水平掃描脈衝而依序選擇每一行信號處理電路5，並將像素信號自每一行信號處理電路5輸出至水平信號線10。
輸出電路7對於經由水平信號線10自每一行信號處理電路5依序供應的信號執行信號處理，且輸出一經處理信號。舉例而言，在信號處理中，可僅執行緩衝，或可執行黑階調整、行偏差校正及各種數位信號處理或其類似者。
圖20A及圖20B展示根據實施例之固態成像裝置400的基本及示意性組態。舉例而言，如圖20A中所示，在固態成像裝置400中，像素區域23及控制電路24安裝於第一半導體晶片22上，且包括用於執行信號處理之信號處理電路的邏輯電路25安裝於第二半導體晶片26上。第一半導體晶片22與第二半導體晶片26彼此電連接，並將固態成像裝置400組態為單一半導體裝置。舉例而言，作為固態成像裝置400之另一組態實例，存在圖20B之組態。如圖20B中所示，在固態成像裝置400中，像素區域23安裝於第一半導體晶片22上，且控制電路24及包括信號處理電路之邏輯電路25安裝於第二半導體晶片26上。第一半導體晶片22與第 二半導體晶片26彼此電連接，並將固態成像裝置400組態為單一半導體裝置。
圖21展示固態成像裝置400之橫截面圖。如圖21中所示，像素陣列(下文中，稱為像素區域)23及控制電路24形成於第一半導體晶圓110上。亦即，成為每一像素2之光電轉換部分的光電二極體410及包括像素電晶體Tr1及Tr2之像素陣列23形成於第一半導體晶圓110之第一絕緣層112中。像素電晶體Tr1及Tr2包括閘電極401及402以及一源極/汲極區域(未圖示)。像素電晶體之數目可為2或更多。兩個像素電晶體Tr1及Tr2代表複數個像素電晶體而展示。鄰近於光電二極體410之像素電晶體Tr1對應於轉移電晶體，且像素電晶體Tr1之源極/汲極區域(未圖示)對應於浮動擴散區。
控制電路24係藉由形成於第一半導體晶圓110之第一絕緣層112中的MOS電晶體Tr3及Tr4來組態。MOS電晶體Tr3及Tr4包括閘電極403及404以及一源極/汲極區域(未圖示)。MOS電晶體之數目可為2或更多。兩個MOS電晶體Tr3及Tr4代表複數個MOS電晶體而展示。
包括信號處理電路之邏輯電路25形成於第二半導體晶圓120中。亦即，包括複數個MOS電晶體Tr6至Tr8之邏輯電路25形成於第二半導體晶圓120之第二絕緣層122中。MOS電晶體Tr6至Tr8包括閘電極406至408以及一源極/汲極區域(未圖示)。MOS電晶體之數目可為3或更多。三個MOS電晶體Tr6至Tr8代表複數個MOS電晶體而展示。此處，MOS 電晶體係展示為組態邏輯電路之電晶體。然而，CMOS電晶體可經組態為組態邏輯電路之電晶體。
第一配線113與第二配線123藉由第一通孔146、第二通孔147及連接配線148而彼此電連接。另外，經平坦化膜411形成於第三絕緣層143上。舉例而言，對應於每一像素之紅(R)、綠(G)、藍(B)的晶片上彩色濾光片412形成於經平坦化膜411上，且晶片上微透鏡413形成於晶片上彩色濾光片上。晶片上彩色濾光片412及晶片上微透鏡413中之每一者係對應於像素陣列之每一單位像素而形成。此外，在圖21中，為了促進對實施例之理解，展示除晶片上彩色濾光片412及晶片上微透鏡413外的固態成像裝置400之放大橫截面組態。因此，按比例縮小並展示相對於單位像素之間距尺寸的晶片上彩色濾光片412及晶片上微透鏡413之間距尺寸。
因為像素陣列23、控制電路24及邏輯電路25可藉由類似於先前技術中之方法的方法來製造，且第一通孔146、第二通孔147及連接配線148可藉由與第一實施例之製造方法相同的製造方法來製造，所以省略詳細描述。
如上文所描述，像素陣列23及控制電路24形成於圖1中所示的半導體裝置100之第一絕緣層112中，邏輯電路25形成於第二絕緣層122中，且因此，亦可自固態成像裝置400獲得類似於第一實施例之效果的效果。因為半導體裝置100應用於固態成像裝置400，所以有可能藉由先前技術中之晶圓處理技術來混合像素陣列及邏輯電路。
此外，在該實施例中，描述第一實施例之半導體裝置100應用於固態成像裝置400之實例。此外，第一修改例及第二修改例以及第二實施例及第三實施例中所示的半導體裝置可應用於固態成像裝置400。
第五實施例
接下來，在第五實施例中，參看圖22描述固態成像裝置400之應用。圖22展示其中固態成像裝置400應用於電子設備500的實例。舉例而言，作為電子設備500，存在數位相機、蜂巢式電話或其類似者中之相機、掃描器、監控攝影機及其類似者。然而，此處，描述電子設備500為數位相機之狀況
根據本發明之實施例的電子設備500包括固態成像裝置400、一光學透鏡501、一快門單元502、一驅動電路504及一信號處理電路503。
光學透鏡501將來自物件的影像光(入射光)成像於固態成像裝置400之成像表面上。藉此，在一預定間隔中將信號電荷累積於固態成像裝置400中。
快門單元502控制至固態成像裝置400中的光照射間隔及光屏蔽間隔。驅動電路504供應控制固態成像裝置400之轉移操作及快門單元402之快門操作的驅動信號。
固態成像裝置400基於驅動信號將累積於光電轉換元件410中之信號電荷輸出為電信號。
信號處理電路403執行各種信號處理。信號處理電路403藉由對於自固態成像裝置400輸出之電信號執行信號處理 而產生影像信號，且輸出所產生之信號至諸如記憶體(未圖示)的記錄媒體、監視器或其類似者。
如上文所描述，因為根據該實施例之電子設備500包括根據第四實施例之固態成像裝置400，所以可在抑制蝕刻對基板或配線之影響的同時層壓半導體晶圓。藉此，像素陣列及邏輯電路可藉由相關技術中之晶圓處理技術混合的固態成像裝置可應用於電子設備。
本發明含有與2011年4月19日向日本專利局申請的日本優先權專利申請案JP 2011-093035中揭示之內容相關的標的物，該案之全部內容以引用之方式併入本文中。
熟習此項技術者應理解，視設計要求及其他因素而定，可發生各種修改、組合、子組合及更改，只要該等修改、組合、子組合及更改係在附加申請專利範圍或其等效物之範疇內即可。
2‧‧‧像素
3‧‧‧像素陣列
4‧‧‧垂直驅動電路
5‧‧‧行信號處理電路
6‧‧‧水平驅動電路
7‧‧‧輸出電路
8‧‧‧控制電路
9‧‧‧垂直信號線
10‧‧‧水平信號線
11‧‧‧半導體基板
22‧‧‧第一半導體晶片
23‧‧‧像素區域
24‧‧‧控制電路
25‧‧‧邏輯電路
26‧‧‧第二半導體晶片
100‧‧‧半導體裝置
100A‧‧‧半導體裝置
100B‧‧‧半導體裝置
110‧‧‧第一半導體晶圓
111‧‧‧第一基板
112‧‧‧第一絕緣層
113‧‧‧第一配線
120‧‧‧第二半導體晶圓
121‧‧‧第二基板
122‧‧‧第二絕緣層
123‧‧‧第二配線
130‧‧‧第三半導體晶圓
131‧‧‧第三基板
132‧‧‧第五絕緣層
133‧‧‧第三配線
140‧‧‧支撐基板
141‧‧‧第一連接層
142‧‧‧第二連接層
143‧‧‧第三絕緣層
143A‧‧‧突出部分
143B‧‧‧突出部分
144‧‧‧第一絕緣膜
145‧‧‧第二絕緣膜
146‧‧‧第一通孔
147‧‧‧第二通孔
148‧‧‧連接配線
151‧‧‧第一連接孔
152‧‧‧第二連接孔
153‧‧‧第三連接孔
154‧‧‧第四連接孔
155‧‧‧抗蝕劑
156‧‧‧孔/開口部分
157‧‧‧抗蝕劑
158‧‧‧開口部分
159‧‧‧絕緣膜
161‧‧‧第六絕緣層
162‧‧‧第三通孔
163‧‧‧第四通孔
164‧‧‧第五通孔
165‧‧‧第六通孔
166‧‧‧連接配線
167‧‧‧連接配線
168‧‧‧第三連接層
169‧‧‧第四絕緣層
171‧‧‧第七通孔
172‧‧‧第八通孔
173‧‧‧連接配線
181‧‧‧第三絕緣膜
182‧‧‧第四絕緣膜
183‧‧‧第五絕緣膜
184‧‧‧第六絕緣膜
185‧‧‧第七絕緣膜
200‧‧‧半導體裝置
201‧‧‧第二連接層
244‧‧‧第一絕緣膜
246‧‧‧第一通孔
300‧‧‧半導體裝置
301‧‧‧絕緣膜
302‧‧‧第一絕緣膜
303‧‧‧第二絕緣膜
304‧‧‧第二連接孔
305‧‧‧第四連接孔
306‧‧‧抗蝕劑
400‧‧‧固態成像裝置
401‧‧‧閘電極
402‧‧‧閘電極
403‧‧‧閘電極
404‧‧‧閘電極
406‧‧‧閘電極
407‧‧‧閘電極
408‧‧‧閘電極
410‧‧‧光電轉換元件/光電二極體
411‧‧‧經平坦化膜
412‧‧‧晶片上彩色濾光片
412‧‧‧晶片上微透鏡
502‧‧‧電子設備
501‧‧‧光學透鏡
502‧‧‧快門單元
503‧‧‧信號處理電路
504‧‧‧驅動電路
Tr1‧‧‧像素電晶體
Tr2‧‧‧像素電晶體
Tr3‧‧‧MOS電晶體
Tr4‧‧‧MOS電晶體
Tr6‧‧‧MOS電晶體
Tr7‧‧‧MOS電晶體
Tr8‧‧‧MOS電晶體
圖1為展示根據第一實施例之半導體裝置之視圖。
圖2為展示根據第一實施例之半導體裝置之製造過程的視圖。
圖3為展示根據第一實施例之半導體裝置之製造過程的視圖。
圖4為展示根據第一實施例之半導體裝置之製造過程的視圖。
圖5為展示根據第一實施例之半導體裝置之製造過程的視圖。
圖6為展示根據第一實施例之半導體裝置之製造過程的視圖。
圖7為展示根據第一實施例之半導體裝置之製造過程的視圖。
圖8為展示根據第一實施例之半導體裝置之製造過程的視圖。
圖9為展示根據第一實施例之半導體裝置之製造過程的視圖。
圖10為展示根據第一修改例之半導體裝置之視圖。
圖11為展示根據第一修改例之半導體裝置之製造過程的視圖。
圖12為展示根據第一修改例之半導體裝置之製造過程的視圖。
圖13為展示根據第二修改例之半導體裝置之視圖。
圖14為展示根據第二實施例之半導體裝置之視圖。
圖15為展示根據第二實施例之半導體裝置之製造過程的視圖。
圖16為展示根據第三實施例之半導體裝置之視圖。
圖17為展示根據第三實施例之半導體裝置之製造過程的視圖。
圖18為展示根據第三實施例之半導體裝置之製造過程的視圖。
圖19為展示根據第四實施例之固態成像裝置的視圖。
圖20A及圖20B為展示根據第四實施例之固態成像裝置 的視圖。
圖21為展示根據第四實施例之固態成像裝置的視圖。
圖22為展示根據第五實施例之電子設備的視圖。
100‧‧‧半導體裝置
110‧‧‧第一半導體晶圓
111‧‧‧第一基板
112‧‧‧第一絕緣層
113‧‧‧第一配線
120‧‧‧第二半導體晶圓
121‧‧‧第二基板
122‧‧‧第二絕緣層
123‧‧‧第二配線
140‧‧‧支撐基板
141‧‧‧第一連接層
142‧‧‧第二連接層
143‧‧‧第三絕緣層
144‧‧‧第一絕緣膜
145‧‧‧第二絕緣膜
146‧‧‧第一通孔
147‧‧‧第二通孔
148‧‧‧連接配線
151‧‧‧第一連接孔
152‧‧‧第二連接孔
153‧‧‧第三連接孔
154‧‧‧第四連接孔

Claims (10)

  1. 一種製造一半導體裝置之方法，其包含：層壓一第一半導體晶圓與一第二半導體晶圓並將該第一半導體晶圓與該第二半導體晶圓彼此接合，該第一半導體晶圓包括一第一基板及經形成以使得與該第一基板之一表面接觸之一第一絕緣層，該第二半導體晶圓包括一第二基板及經形成以使得與該第二基板之一表面接觸之一第二絕緣層；在與該第一基板之該表面相對之一側的另一表面上形成一第三絕緣層；穿透該第三絕緣層、該第一基板、該第一絕緣層及該第二絕緣層之一部分，執行蝕刻，使得該第二絕緣層保留在形成於該第二絕緣層中之一第二配線層上，並形成一第一連接孔；在該第一連接孔上形成一第一絕緣膜；對該第二配線層上之該第二絕緣層及該第一絕緣膜執行蝕刻，形成在該第二絕緣層上之一第二連接孔，其中該第二連接孔在該第一連接孔及該第二配線層之間延伸，其中該第二連接孔曝露該第二配線層，且其中該第一絕緣膜並不被形成在該第二連接孔之一內側上；及形成一第一通孔，該第一通孔形成於該第一絕緣膜上之該第一連接孔之一內側中及該第二連接孔之該內側上，其中該第一通孔係連接至該第二配線層，其中該第一連接孔形成於該第一基板之該另一表面上 的一直徑大於該第一連接孔形成於該第三絕緣層上的一直徑，且其中該第二絕緣層中之該第一連接孔之一直徑大於該第二絕緣層中之該第二連接孔之一直徑。
  2. 如請求項1之製造一半導體裝置的方法，其進一步包含：對該第三絕緣層、該第一基板及該第一絕緣層執行蝕刻，使得該第一絕緣層保留在形成於該第一絕緣層中之一第一配線層上，並形成一第三連接孔；在該第三連接孔上形成該絕緣膜；對在該第一配線層上之該第一絕緣層及該絕緣膜執行蝕刻，形成一第四連接孔，並曝露該第一配線層；及形成一第二通孔，該第二通孔形成於該第三連接孔及該第四連接孔之內部部分中並連接至該第一配線層，其中形成於該第一基板之該另一表面上的該第三連接孔之一直徑大於形成於該第三絕緣層上的該第三連接孔之一直徑，且保留在該第一配線層上的該第一絕緣層之一膜厚度比保留在該第二配線層上的該第二絕緣層之一膜厚度薄。
  3. 如請求項1之製造一半導體裝置的方法，其中該第一半導體晶圓與該第二半導體晶圓之該接合包括經由該第一絕緣層及連接至該第二基板之一連接層接合該第一半導體晶圓與該第二半導體晶圓。
  4. 如請求項1之製造一半導體裝置的方法，其中該第一半導體晶圓與該第二半導體晶圓之該接合 包括經由將該第一絕緣層及該第二絕緣層彼此連接的一連接層接合該第一半導體晶圓與該第二半導體晶圓。
  5. 一種半導體裝置，其中一第一半導體晶圓與一第二半導體晶圓經層壓且彼此接合，該第一半導體晶圓包括一第一基板及經形成以使得與該第一基板之一表面接觸之一第一絕緣層，該第二半導體晶圓包括一第二基板及經形成以使得與該第二基板之一表面接觸之一第二絕緣層，該半導體裝置包含：一第三絕緣層，其形成於與該第一基板之該表面相對的一側之另一表面上；一第一絕緣膜，其在穿透該第三絕緣層、該第一基板、該第一絕緣層及該第二絕緣層之一部分的一第一連接孔之一內側上形成於該第一基板、該第一絕緣層及該第二絕緣層之一部分的一側壁上；一第二連接孔，其形成在該第二絕緣層上，其中該第二連接孔在該第一連接孔及形成於該第二絕緣層中之一第二配線層之間延伸，其中該第二連接孔曝露該第二配線層，且其中該第一絕緣膜並不被形成在該第二連接孔之一內側上；及一第一通孔，其形成於該第一絕緣膜上之該第一連接孔之一內側中及該第二連接孔之該內側上，其中該第一通孔經連接至該第二配線層，其中該第一連接孔形成於該第一基板之該另一表面上的一直徑大於該第一連接孔形成於該第三絕緣層上的一 直徑，且其中該第二絕緣層中之該第一連接孔之一直徑大於該第二絕緣層中之該第二連接孔之一直徑。
  6. 如請求項5之半導體裝置，其中該第一絕緣膜並未接觸該第二配線層。
  7. 如請求項5之半導體裝置，其中不在該第二連接孔之一底部表面形成該第一絕緣膜。
  8. 如請求項7之半導體裝置，其進一步包含：一連接配線，其中該連接配線與該第二配線層之一部分、該第二絕緣層之一部分、該第一絕緣膜之至少一部份及該第三絕緣層之一部分接觸。
  9. 一種固態成像裝置，其中一第一半導體晶圓與一第二半導體晶圓經層壓且彼此接合，該第一半導體晶圓包括一第一基板、經形成以使得與該第一基板之一表面接觸的一第一絕緣層及一像素陣列部分，該第二半導體晶圓包括一第二基板、經形成以使得與該第二基板之一表面接觸的一第二絕緣層及形成於該第二絕緣層上之一配線層，該固態成像裝置包含：一第三絕緣層，其形成於與該第一基板之該表面相對的一側之另一表面上；一第一絕緣膜，其在穿透該第三絕緣層、該第一基板、該第一絕緣層及該第二絕緣層之一部分的一第一連接孔之一內側上形成於該第一基板、該第一絕緣層及該第二絕緣層之一部分的一側壁上；一第二連接孔，其形成在該第二絕緣層上，其中該第 二連接孔在該第一連接孔及形成於該第二絕緣層中之一第二配線層之間延伸，其中該第二連接孔曝露該第二配線層，且其中該第一絕緣膜並不被形成在該第二連接孔之一內側上；及一第一通孔，其形成於該第一絕緣膜上之該第一連接孔之一內側中及該第二連接孔之該內側上，其中該第一通孔經連接至該第二配線層，其中該第一連接孔形成於該第一基板之該另一表面上的一直徑大於該第一連接孔形成於該第三絕緣層上之的一直徑，且其中該第二絕緣層中之該第一連接孔之一直徑大於該第二絕緣層中之該第二連接孔之一直徑。
  10. 一種電子設備，其包含：一固態成像裝置；一光學系統，其將入射光引入至該固態成像裝置之一光電二極體；及一信號處理電路，其處理該固態成像裝置之一輸出信號，在該固態成像裝置中，一第一半導體晶圓與一第二半導體晶圓經層壓且彼此接合，該第一半導體晶圓包括一第一基板、經形成以使得與該第一基板之一表面接觸的一第一絕緣層及一像素陣列部分，該第二半導體晶圓包括一第二基板、經形成以使得與該第二基板之一表面接觸的一第二絕緣層及形成於該第二絕緣層上之一配線層，該固態成像裝置包括， 一第三絕緣層，其形成於與該第一基板之該表面相對的一側之另一表面上；一第一絕緣膜，其在穿透該第三絕緣層、該第一基板、該第一絕緣層及該第二絕緣層之一部分的一第一連接孔之一內側上形成於該第一基板、該第一絕緣層及該第二絕緣層之一部分之一側壁上；一第二連接孔，其形成在該第二絕緣層上，其中該第二連接孔在該第一連接孔及形成於該第二絕緣層中之一第二配線層之間延伸，其中該第二連接孔曝露該第二配線層，且其中該第一絕緣膜並不被形成在該第二連接孔之一內側上；及一第一通孔，其形成於該第一絕緣膜上之該第一連接孔之一內側中及該第二連接孔之該內側上，其中該第一通孔經連接至該第二配線層，其中形成於該第一基板之該另一表面上的該第一連接孔之一直徑大於形成於該第三絕緣層上的該第一連接孔之一直徑，且其中該第二絕緣層中之該第一連接孔之一直徑大於該第二絕緣層中之該第二連接孔之一直徑。
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