KR20120089937A - 박막 트랜지스터 어레이 기판 및 이의 제조 방법 - Google Patents

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Abstract

실시예에 따르면, 박막 트랜지스터 어레이 기판은 제1 도전막과 금속막을 포함하는 다수의 게이트 라인; 각 게이트 라인과의 교차에 의해 화소 영역을 정의하는 다수의 데이터 라인; 각 게이트 라인과 각 데이터 라인에 연결된 다수의 박막 트랜지스터; 각 박막 트랜지스터에 연결되고, 제2 도전막을 포함하는 다수의 화소 전극; 데이터 라인과 박막 트랜지스터 상에 보호막; 및 각 화소 영역의 보호막 상에 다수의 공통 전극을 포함한다.

Description

박막 트랜지스터 어레이 기판 및 이의 제조 방법{Thin film transistor array substrate and method thereof}
실시예는 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것이다.
정보를 표시하기 위한 표시 장치가 활발히 개발되고 있다. 예컨대, 표시 장치는 액정표시장치, 플라즈마표시장치, 전계발광표시장치 또는 전계방출표시장치를 포함할 수 있다. 이러한 표시장치는 CRT에 비해 가볍고 대화면 구현이 가능하고 두께가 얇은 장점을 가진다.
이 중에서 액정표시장치는 동화상 표시가 우수하고 높은 콘트라스트비를 가지므로, 노트북, 모니터, 텔레비전 및 네비게이션에 널리 사용되고 있다.
액정표시장치는 박막 트랜지스터가 배열된 박막 트랜지스터 어레이 기판, 컬러 필터가 배열된 컬러 필터 어레이 기판 및 이들 기판들 사이에 개재된 액정층을 포함한다.
도 1은 종래의 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 2는 도 1의 박막 트랜지스터 어레이 기판을 I-I' 라인을 따라 절단한 단면도이다.
도 1 및 도 2에 도시한 바와 같이, 게이트 라인(3)과 데이터 라인(19)이 교차하여 화소 영역을 정의하고, 게이트 라인(3)과 데이터 라인(19)에 박막 트랜지스터(25)가 전기적으로 연결된다.
박막 트랜지스터(25)는 게이트 전극(5), 반도체층(17), 소스 전극(21) 및 드레인 전극(23)에 의해 형성된다.
반도체층(17)은 활성층(13)과 오믹 콘택층(15)을 포함한다.
게이트 전극(5) 상에 게이트 절연막(11)이 형성된다.
화소 영역에는 박막 트랜지스터(25)와 전기적으로 연결된 화소 전극(35)이 형성된다.
각 화소 영역에는 화소 전극(35)의 에지 영역과 오버랩되어 스토리지 캐패시터를 형성하기 위한 공통 전극(7, 9)이 형성된다.
화소 전극(35)은 보호막(27)의 드레인 콘택홀(31)을 통해 박막 트랜지스터(25)의 드레인 전극(23)에 전기적으로 연결될 수 있다.
가로 방향의 각 화소 영역의 공통 전극(7, 9) 사이는 공통 연결 전극(6)에 의해 전기적으로 연결되고, 세로 방향의 각 화소 영역의 공통 전극(7, 9) 사이는 점핑 전극(37)에 의해 전기적으로 연결된다.
공통 연결 전극(6)은 공통 전극(7, 9)과 동일 물질로 동일 층에 형성되지만, 점핑 전극(37)은 공통 전극(7, 9)과 상이한 물질로 상이한 층에 형성된다.
공통 전극(7, 9)과 공통 연결 전극(6)은 게이트 전극(5)과 동일층에 동일 ??질, 예컨대 크롬(Cr)으로 형성될 수 있다.
점핑 전극(37)은 화소 전극(35)과 동일층에 동일 물질, 예컨대 ITO로 형성될 수 있다. ITO는 크롬에 비해 상당히 저항이 크다.
점핑 전극(37)은 보호막(27)의 제1 및 제2 콘택홀(33a, 33b)을 통해 인접하는 화소 영역들에 형성된 공통 전극들(7, 9)에 전기적으로 연결된다.
점핑 전극(37)은 게이트 라인(3)을 교차하여 형성된다.
점핑 전극(37)과 게이트 라인(3)의 교차로 인해 점핑 전극(37)과 게이트 라인(3) 사이에 기생 캐패시터가 형성된다. 또한 점핑 전극(37)의 저항이 크다. 따라서, 기생 캐패시턴스의 캐패시턴스와 점핑 전극(37)의 저항으로 인해, 게이트 라인(3)으로 공급되는 게이트 신호에 의해 공통 전압 신호에 커플링이 발생되는 문제가 있다.
공통 전압 신호가 일정하지 않고 게이트 신호에 따라 공통 전압 신호가 가변됨에 따라, 계조가 일정 정도, 예컨대 20 내지 30 계조 정도 낮아지게 된다.
또한, 공통 전압 신호의 커플링에 의한 수직 및 수평 크로스토크(crosstalk) 불량이 발생한다.
실시예는 새로운 구조의 박막 트랜지스터 어레이 기판 및 이의 제조 방법을 제공한다.
실시예는 공통 전압 신호의 커플링을 방지하는 박막 트랜지스터 어레이 기판 및 이의 제조 방법을 제공한다.
실시예는 수직 및 수평 크로스토크를 방지하는 박막 트랜지스터 어레이 기판 및 이의 제조 방법을 제공한다.
실시예에 따르면, 박막 트랜지스터 어레이 기판은 제1 도전막과 금속막을 포함하는 다수의 게이트 라인; 상기 각 게이트 라인과의 교차에 의해 화소 영역을 정의하는 다수의 데이터 라인; 상기 각 게이트 라인과 상기 각 데이터 라인에 연결된 다수의 박막 트랜지스터; 상기 각 박막 트랜지스터에 연결되고, 제2 도전막을 포함하는 다수의 화소 전극; 상기 데이터 라인과 상기 박막 트랜지스터 상에 보호막; 및 상기 각 화소 영역의 상기 보호막 상에 다수의 공통 전극을 포함한다.
실시예에 따르면, 박막 트랜지스터 어레이 기판의 제조 방법은, 기판 상에 도전막과 금속막 중 적어도 하나를 포함하는 게이트 라인, 게이트 전극 및 화소 전극을 포함하는 제1 패턴 그룹을 형성하는 단계; 상기 제1 패턴 그룹을 포함하는 상기 기판 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 반도체층과 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 제2 패턴 그룹을 형성하는 단계; 상기 제2 패턴 그룹을 포함하는 상기 기판 상에 상기 드레인 전극이 노출된 콘택홀과 상기 화소 전극이 노출된 홈을 포함하는 보호막을 형성하는 단계; 및 상기 보호막 상에 콘택 전극과 공통 전극을 포함하는 제3 패턴 그룹을 형성하는 단계를 포함한다.
실시예는 공통 전압 신호의 커플링을 방지할 수 있다.
실시예는 수직 및 수평 크로스토크를 방지할 수 있다.
도 1은 종래의 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 2는 도 1의 박막 트랜지스터 어레이 기판을 I-I' 라인을 따라 절단한 단면도이다.
도 3은 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 4는 도 3의 박막 트랜지스터 어레이 기판을 K-K' 라인을 따라 절단한 단면도이다.
도 5a 내지 도 5d는 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 단면도이다.
도 6a 내지 도 6e는 도 5a의 제1 공통 전압 신호 그룹을 형성하는 공정을 도시한 단면도이다.
도 7은 종래의 공통 전압 신호와 실시예의 공통 전압 신호의 파형 변화를 도시한 그래프이다.
이하 첨부된 도면들을 참고하여 실시예를 상세히 설명한다.
도 3은 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 4는 도 3의 박막 트랜지스터 어레이 기판을 K-K' 라인을 따라 절단한 단면도이다.
도 3을 참고하면, 제1 방향을 따라 게이트 라인(57)이 형성되고, 제2 방향, 즉 상기 게이트 라인(57)에 교차하는 방향을 따라 데이터 라인(71)이 형성된다.
상기 게이트 라인(57)과 상기 데이터 라인(71)의 교차에 의해 화소 영역이 정의된다.
상기 화소 영역의 상기 게이트 라인(57)과 상기 데이터 라인(71)에 박막 트랜지스터(77)가 전기적으로 연결된다.
상기 박막 트랜지스터(77)는 게이트 전극(55), 반도체층(67), 소스 전극(73) 및 드레인 전극(75)에 의해 형성된다.
상기 게이트 라인(57)은 상기 박막 트랜지스터(77)의 게이트 전극(55)에 전기적으로 연결되고, 상기 데이터 라인(71)은 상기 박막 트랜지스터(77)의 소스 전극(73)에 전기적으로 연결될 수 있다.
상기 게이트 전극(55)은 상기 게이트 라인(57)으로부터 돌출 형성되고, 상기 소스 전극(73)은 상기 데이터 라인(71)으로부터 돌출 형성될 수 있다.
상기 게이트 라인(57)과 상기 게이트 전극((55)은 투명한 도전 물질로 이루어진 도전 패턴(53a)과 금속 물질로 이루어진 금속 패턴(53b)을 포함할 수 있다.
상기 도전 물질은 ITO, IZO 및 ITZO 중 하나일 수 있다. 상기 금속 물질은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)로 이루어지는 그룹으로부터 선택된 적어도 하나일 수 있다.
상기 화소 영역에는 상기 박막 트랜지스터(77)의 드레인 전극(75)과 전기적으로 연결된 화소 전극(59)이 형성될 수 있다. 상기 화소 전극(59)은 투명한 도전 물질로 형성될 수 있다. 상기 도전 물질은 ITO, IZO 및 ITZO 중 하나일 수 있다.
상기 화소 전극(59)은 상기 게이트 라인(57)의 도전 패턴(53a)과 동일 층에 형성될 수 있다.
다시 말해, 상기 게이트 라인(57)의 도전 패턴(53a)과 상기 화소 전극(59)은 동일 물질로 동일 층에 형성될 수 있다.
콘택홀(81)과 화소 영역 홈(82)을 통해 상기 화소 전극(59)과 상기 드레인 전극(75)을 연결시켜 주기 위해 콘택 전극(83)이 형성될 수 있다. 상기 콘택홀(81)은 상기 드레인 전극(75)이 노출되도록 형성되고, 상기 화소 영역 홈(82)은 상기 화소 전극(59)이 노출되도록 형성될 수 있다.
상기 화소 영역 홈(82)은 상기 화소 전극(59)의 전 영역이 노출되도록 형성될 수 있다. 또는 상기 화소 영역 홈(82)은 상기 화소 영역의 일부 영역만 노출되도록 형성될 수 있다. 이러한 경우의 화소 영역 홈(82)은 상기 콘택홀(81)과 비슷한 직경을 가질 수 있다.
상기 콘택 전극(83)은 상기 드레인 전극(75)과 상기 화소 전극(59) 사이를 전기적으로 연결시켜 준다. 즉, 상기 콘택 전극(83)은 상기 화소 영역 홈(82)의 화소 전극(59)으로부터 상기 콘택홀(81)을 경유하여 상기 드레인 전극(75)으로 연장 형성될 수 있다. 상기 콘택 전극(83)의 일 영역은 상기 화소 전극(59)에 전기적으로 연결되고 상기 콘택 전극(83)의 타 영역은 상기 콘택홀(81)을 통해 상기 드레인 전극(75)에 전기적으로 연결될 수 있다.
각 화소 영역에는 화소 전극(59)과 오버랩되어 스토리지 캐패시터를 형성하는 공통 전극(85, 87)이 형성될 수 있다.
제1 방향의 화소 영역들의 공통 전극들(85) 사이는 제1 공통 연결 전극(89a)으로 전기적으로 연결되고, 제2 방향의 화소 영역들의 공통 전극들(85, 87) 사이는 제2 공통 연결 전극(89b)으로 전기적으로 연결될 수 있다.
상기 공통 전극(85, 87)와 상기 제1 및 제2 공통 연결 전극(89a, 89b)은 상기 콘택 전극(83)과 동일 물질로 동일 층에 형성될 수 있다. 상기 공통 전극(85, 87), 상기 제1 및 제2 공통 연결 전극(89a, 89b) 및 상기 콘택 전극(83)은 저항이 거의 없는 금속 물질로 형성될 수 있다. 금속 물질은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)로 이루어지는 그룹으로부터 선택된 적어도 하나일 수 있다.
제2 공통 연결 전극(89b)은 상기 게이트 라인(57)과 교차하여 배치될 수 있다 제2 공통 연결 전극(89b)이 상기 게이트 라인(57)에 교차하더라도, 상기 제2 공통 연결 전극(89b)이 저항이 거의 없기 때문에 상기 게이트 라인(57)에 게이트 신호가 공급되더라도, 상기 공통 전극(85, 87)을 통해 상기 제2 공통 연결 전극(89b)으로 흐르는 공통 전압 신호는 상기 게이트 신호에 의한 영향을 거의 받지 않게 되므로, 게이트 신호에 의해 공통 전압 신호에 커플링이 거의 발생되지 않게 된다.
도 7에 도시한 바와 같이, 종래의 공통 전압 신호는 점핑 전극의 높은 저항으로 인해 상당히 큰 커플링이 발생하게 된다. 이에 반해, 실시예의 공통 전압 신호는 저항이 거의 없는 금속 물질로 형성됨에 따라 커플링이 거의 발생되지 않게 된다.
도 4를 참고하면, 기판(51) 상에 게이트 라인(57), 게이트 전극(55) 및 화소 전극(59)을 포함하는 제1 패턴 그룹을 형성한다.
상기 게이트 전극(55)은 상기 게이트 라인(57)으로부터 돌출 형성될 수 있다.
상기 게이트 라인(57)과 상기 게이트 전극(55)은 도전 패턴(53a)과 금속 패턴(53b)의 2중층을 포함할 수 있다. 상기 도전 패턴(53a)은 ITO, IZO 및 ITZO 중 하나를 포함하는 투명한 도전 물질일 수 있다. 상기 금속 패턴(53b)은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 금속 물질일 수 있다.
상기 화소 전극(59)은 상기 도전 패턴(53a)을 포함할 수 있다. 상기 화소 전극(59)은 상기 도전 패턴(53a)과 상기 금속 패턴(53b)의 이중충에서 상기 금속 패턴(53b)을 제거하여 형성될 수 있다.
상기 제1 패턴 그룹을 포함하는 기판(51) 상에 게이트 절연막(61)을 형성한다.
상기 게이트 절연막(61) 상에 반도체층(67)과 데이터 라인(71), 소스 전극(73) 및 드레인 전극(75)을 포함하는 제2 패턴 그룹을 형성한다.
상기 반도체층(67)은 활성층(63)과 오믹 콘택층(65)을 포함할 수 있다.
상기 데이터 라인(71)은 상기 게이트 라인(57)과 교차하도록 형성될 수 있다. 상기 게이트 라인(57)과 상기 데이터 라인(71)의 교차에 의해 화소 영역이 정의될 수 있다.
상기 소스 전극(73)은 상기 데이터 라인(71)으로부터 돌출 형성될 수 있다.
상기 데이터 라인(71), 상기 소스 전극(73) 및 상기 드레인 전극(75)은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 금속 물질일 수 있다.
상기 게이트 전극(55), 상기 반도체층(67), 상기 소스 전극(73) 및 상기 드레인 전극(75)에 의해 박막 트랜지스터(77)가 형성될 수 있다.
상기 제2 패턴 그룹을 포함하는 기판(51) 상에 보호막(79)을 형성하고, 상기 보호막(79)에 상기 드레인 전극(75)이 노출되는 콘택홀(81)과 상기 화소 전극(59)이 노출되는 화소 영역 홈(82)을 형성할 수 있다.
상기 콘택홀(81)은 상기 보호막(79)을 관통하여 형성되고, 상기 화소 영역 홈(82)은 상기 게이트 절연막(61)과 상기 보호막(79)을 관통하여 형성될 수 있다.
상기 화소 영역 홈(82)은 상기 화소 전극(59)의 전 영역 상에 형성될 수도 있고, 상기 화소 전극(59)의 일부 영역에 형성될 수도 있다. 상기 화소 영역 홈(82)이 상기 화소 전극(59)의 일부 영역에 형성되는 경우, 상기 화소 전극(59)의 일부 영역을 제외한 다른 영역 상에는 상기 보호막(79)이 형성될 수 있다.
상기 보호막(79) 상에 공통 전극(85, 87), 제1 및 제2 공통 연결 전극(89a, 89b) 및 콘택 전극(83)을 포함하는 제3 패턴 그룹을 형성한다.
상기 공통 전극(85, 87)은 각 화소 영역의 보호막(79) 상에 형성되고, 상기 제1 공통 연결 전극(89a)은 제1방향의 화소 영역들의 공통 전극들(85) 사이를 전기적으로 연결시키고, 제2 공통 연결 전극(89b)은 제2 방향의 화소 영역들의 공통 전극들(85, 87) 사이를 전기적으로 연결시킬 수 있다. 상기 제2 공통 연결 전극(89b)은 상기 게이트 라인(57)에 교차하여 상기 보호막(79) 상에 형성될 수 있다.
상기 콘택 전극(83)은 상기 콘택홀(81)을 통해 상기 드레인 전극(75)에 전기적으로 연결되고, 상기 화소 영역 홈(82)을 통해 상기 화소 전극(59)에 전기적으로 연결될 수 있다.
상기 공통 전극(85, 87), 제1 및 제2 공통 연결 전극(89a, 89b) 및 콘택 전극(83)은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 금속 물질일 수 있다.
상기 제2 공통 연결 전극(89b)은 상기 게이트 라인(57)에 교차하여 형성될 수 있다.
상기 제2 공통 연결 전극(89b)이 저항이 거의 없는 금속 물질로 형성되기 때문에, 게이트 라인(57)으로 공급되는 게이트 신호에 의해 상기 제2 공통 연결 전극(89b)으로 흐르는 공통 전압 신호에 커플링이 거의 발생되지 않게 된다. 따라서, 공통 전압 신호의 커플링으로 인해 계조 값이 낮아지는 것을 방지하고 수직 및 수평 크로스토크를 방지할 수 있다.
이에 따라, 액정표시장치의 화상 품질을 향상시킬 수 있다.
도 5a 내지 도 5d는 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 단면도이다.
도 5a에 도시한 바와 같이, 기판(51) 상에 제1 마스크 공정을 이용하여 게이트 라인(57), 게이트 전극(55) 및 화소 전극(59)을 포함하는 제1 패턴 그룹을 형성한다.
제1 패턴 그룹의 형성을 도 6a 내지 도 6e를 참고하여 더욱 상세히 설명한다.
도 6a에 도시한 바와 같이, 기판(51) 상에 도전막(91), 금속막(93) 및 감광막(95)을 형성하고, 그 위에 하프톤 마스크(97)를 정렬시킨다.
상기 도전막(91)은 ITO, IZO 및 ITZO 중 하나를 포함할 수 있다. 상기 금속막(93)은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 하프톤 마스크(97)는 광이 투과되는 투과 영역(97a), 광이 차단되는 차단 영역(97b) 및 광이 부분적으로 투과되는 반투과 영역(97c)을 포함할 수 있다
상기 차단 영역(97b)은 게이트 라인과 게이트 전극을 형성하는 영역에 위치되고, 상기 반투과 영역(97c)은 화소 전극을 형성하는 영역에 위치될 수 있다.
도 6b에 도시한 바와 같이, 상기 하프톤 마스크(97)로 광을 조사하면, 상기 투과 영역(97a)에 대응하는 감광막(95)은 제거되고, 상기 차단 영역(97b)에 대응되는 감광막(95)은 그대로 존재하고, 상기 반투과 영역(97c)에 대응되는 감광막(95)은 그 상부 영역이 제거된 제1 감광 패턴(95a)이 형성될 수 있다. 따라서, 반투과 영역(97c)에 대응되는 감광막(95)은 상기 차단 영역(97b)에 대응되는 감광막(95)에 비해 더 낮은 두께를 가질 수 있다.
도 6c에 도시한 바와 같이, 제1 감광 패턴(95a)을 제1 식각용 마스크로 하여 상기 금속막(93)과 상기 도전막(91)을 연속하여 패터닝하여 게이트 라인(57)과 게이트 전극(55)을 형성한다. 상기 게이트 라인(57)과 상기 게이트 전극(55)은 도전 패턴(53a)과 금속 패턴(53b)의 이중층으로 이루어질 수 있다.
도 6d에 도시한 바와 같이, 상기 반투과 영역(97c)에 대응되는 금속막(53b)이 노출되도록 상기 반투과 영역(97c)에 대응되는 상기 제1 감광 패턴(95a)을 완전히 제거하기 위해 상기 제1 감광 패턴(95a)을 애싱한다.
이에 따라, 상기 차단 영역(97b)에 대응되는 제1 감광 패턴(95a)의 상부 영역이 제거되지만 상기 차단 영역(97b)에 대응되는 제1 감광 패턴(95a)의 하부 영역은 남게 되고 상기 반투과 영역(97c)에 대응되는 제1 감광 패턴(95a)은 완전히 제거된 제2 감광 패턴(95b)이 형성될 수 있다.
도 6e에 도시한 바와 같이, 상기 제2 감광 패턴(95b)을 제2 식각용 마스크로 하여 상기 반투과 영역(97c)에 대응되는 금속막(93)을 제거하여 화소 전극(59)을 형성한다.
도 5b를 참고하면, 상기 제1 패턴 그룹을 포함하는 기판(51) 상에 게이트 절연막(61)을 형성하고, 상기 게이트 절연막(61) 상에 제2 마스크 공정을 이용하여 반도체층(67)과 데이터 라인(71), 소스 전극(73) 및 드레인 전극(75)을 포함하는 제2 패턴 그룹을 형성한다.
상기 반도체층(67)은 비정질막으로부터 형성된 활성층(63)과 불순물을 포함하는 비정질막으로부터 형성된 오믹 콘택층(65)을 포함할 수 있다.
상기 데이터 라인(71)은 상기 게이트 라인(57)과 교차하여 화소 영역을 정의할 수 있다.
상기 게이트 전극(55), 상기 반도체층(67), 상기 소스 전극(73) 및 상기 드레인 전극(75)에 의해 박막 트랜지스터(77)가 형성될 수 있다.
상기 데이터 라인(71), 상기 소스 전극(73) 및 상기 드레인 전극(75)은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
도 5c를 참고하면, 상기 제2 패터 그룹을 포함하는 기판(51) 상에 보호막(79)을 형성하고, 제3 마스크 공정을 이용하여 콘택홀(81)과 화소 영역 홈(83)을 형성한다.
상기 보호막(79)은 실리콘 질화물(SiNx)이나 실리콘 산화물(SiOx)과 같은 무기 절연 물질이나 BCB(benzocyclobutene)와 같은 유기 절연 물질을 포함할 수 있다.
상기 콘택홀(81)은 상기 드레인 전극(75)이 노출되도록 상기 보호막(79)이 제거되어 형성될 수 있다. 상기 화소 영역 홈(82)은 상기 화소 전극(59)이 노출되도록 상기 보호막(79)과 상기 게이트 절연막(61)이 제거되어 형성될 수 있다.
도 5d를 참고하면, 상기 보호막(79) 상에 제4 마스크 공정을 이용하여 콘택 전극(83), 공통 전극(85, 87) 및 제1 및 제2 공통 연결 전극(89a, 89b)을 포함하는 제3 패턴 그룹을 형성한다.
상기 콘택 전극(83), 상기 공통 전극(85, 87) 및 상기 제1 및 제2 공통 연결 전극(89a, 89b)은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 제3 패턴 그룹은 상기 상기 제1 및 제2 패턴 그룹과 동일한 금속 물질로 형성될 수도 있고 상이한 금속 물질로 형성될 수도 있다.
상기 콘택 전극(83)은 상기 콘택홀(81)을 통해 상기 드레인 전극(75)에 전기적으로 연결되고, 상기 화소 영역 홈(82)을 통해 상기 화소 전극(59)에 전기적으로 연결될 수 있다.
상기 콘택 전극(83)은 상기 화소 전극(59)의 상면의 일부 영역, 상기 화소 영역 홈(82)의 측면, 상기 콘택홀(81)과 상기 화소 영역 사이의 상기 보호층(79) 상면, 상기 콘택홀(81)의 측면 및 상기 드레인 전극(75)에 접촉 형성될 수 있다.
상기 공통 전극(85, 87)은 상기 각 화소 영역의 에지 영역을 따라 형성되고 상기 화소 전극(59)의 에지 영역과 오버랩되어 스토리지 캐패시터를 형성할 수 있다.
상기 제1 공통 연결 전극(89a)은 제1 방향의 화소 영역들의 공통 전극들(85) 사이를 전기적으로 연결하고, 상기 제2 공통 연결 전극(89b)은 제2 방향의 화소 영역들의 공통 전극들(85, 87) 사이를 전기적으로 연결시킬 수 있다.
상기 제1 및 제2 공통 연결 전극(89a, 89b)은 상기 보호막(79) 상에 형성될 수 있다.
상기 제2 공통 연결 전극(89b)은 상기 게이트 라인(57)에 교차하여 형성될 수 있다.
제2 공통 연결 전극(89b)은 저항이 없는 금속 물질로 형성되기 때문에 상기 제2 공통 연결 전극(89b)으로 공급되는 공통 전압 신호는 게이트 라인(57)으로 공급되는 게이트 신호에 의해 커플링 영향을 거의 받지 않게 된다. 따라서, 제2 공통 연결 전극(89b)으로 공급되는 공통 전압 신호가 안정으로 유지되므로, 인접하는 화소 영역들의 공통 전극들(85, 87) 또한 안정적인 공통 전압 신호를 유지할 수 있다.
따라서, 커플링에 의해 계조가 줄어드는 것을 방지하고, 수직 및 수평 크로스토크를 방지할 수 있다.
51: 기판 53a: 투명 도전 패턴
53b: 금속 패턴 55: 게이트 전극
57: 게이트 라인 59: 화소 전극
61: 게이트 절연막 63: 활성층
65: 오믹 콘택층 67: 반도체층
71: 데이터 라인; 73: 소스 전극
75: 드레인 전극 77: 박막 트랜지스터
79: 보호막 81: 콘택홀
82: 화소 영역 홈 83: 콘택 전극
85, 87: 공통 전극 89a, 89b: 공통 연결 전극

Claims (16)

  1. 제1 도전막과 금속막을 포함하는 다수의 게이트 라인;
    상기 각 게이트 라인과의 교차에 의해 화소 영역을 정의하는 다수의 데이터 라인;
    상기 각 게이트 라인과 상기 각 데이터 라인에 연결된 다수의 박막 트랜지스터;
    상기 각 박막 트랜지스터에 연결되고, 제2 도전막을 포함하는 다수의 화소 전극;
    상기 데이터 라인과 상기 박막 트랜지스터 상에 보호막; 및
    상기 각 화소 영역의 상기 보호막 상에 다수의 공통 전극을 포함하는 박막 트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 제1 도전막과 상기 제2 도전막은 동일 물질로 동일 층에 형성되는 박막 트랜지스터 어레이 기판.
  3. 제1항에 있어서,
    상기 공통 전극은 상기 데이터 라인과 동일한 물질을 포함하는 박막 트랜지스터 어레이 기판.
  4. 제1항에 있어서,
    상기 화소 전극과 상기 박막 트랜지스터의 드레인 전극을 연결하기 위한 콘택 전극을 더 포함하는 박막 트랜지스터 어레이 기판.
  5. 제4항에 있어서,
    상기 콘택 전극은 상기 공통 전극과 동일 물질로 동일 층에 형성되는 박막 트랜지스터 어레이 기판.
  6. 제4항에 있어서,
    상기 콘택 전극은 상기 드레인 전극이 노출된 콘택홀과 상기 화소 전극이 노출된 화소 영역 홈을 통해 상기 드레인 전극과 상기 화소 전극에 연결되는 박막 트랜지스터 어레이 기판.
  7. 제1항에 있어서,
    상기 공통 전극은 상기 보호막 상에 형성되는 박막 트랜지스터 어레이 기판.
  8. 제1항에 있어서,
    상기 게이트 라인에 교차하는 상기 공통 전극 사이를 연결하는 공통 연결 전극을 더 포함하는 박막 트랜지스터 어레이 기판.
  9. 제8항에 있어서,
    상기 공통 연결 전극은 상기 공통 전극과 동일 물질로 동일층에 형성되는 박막 트랜지스터 어레이 기판.
  10. 기판 상에 도전막과 금속막 중 적어도 하나를 포함하는 게이트 라인, 게이트 전극 및 화소 전극을 포함하는 제1 패턴 그룹을 형성하는 단계;
    상기 제1 패턴 그룹을 포함하는 상기 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 반도체층과 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 제2 패턴 그룹을 형성하는 단계;
    상기 제2 패턴 그룹을 포함하는 상기 기판 상에 상기 드레인 전극이 노출된 콘택홀과 상기 화소 전극이 노출된 홈을 포함하는 보호막을 형성하는 단계; 및
    상기 보호막 상에 콘택 전극과 공통 전극을 포함하는 제3 패턴 그룹을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  11. 제10항에 있어서,
    상기 게이트 라인과 상기 게이트 전극은 상기 도전막과 상기 금속막을 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  12. 제10항에 있어서,
    상기 화소 전극은 상기 도전막을 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  13. 제10항에 있어서,
    상기 콘택 전극은 상기 콘택홀과 상기 홈을 통해 상기 드레인 전극과 상기 화소 전극에 연결되는 박막 트랜지스터 어레이 기판의 제조 방법.
  14. 제10항에 있어서,
    상기 게이트 라인과 상기 데이터 라인의 교차에 의해 화소 영역이 정의되고,
    상기 공통 전극은 상기 각 화소 영역에 형성되고,
    상기 제3 패턴 그룹을 형성하는 단계는,
    상기 게이트 라인에 교차하고 상기 각 화소 영역의 공통 전극 사이를 연결하는 공통 연결 전극을 더 형성하는 박막 트랜지스터 어레이 기판의 제조 방법.
  15. 제14항에 있어서,
    상기 1 내지 제3 금속 패턴 그룹은 금속 물질을 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  16. 제10항에 있어서,
    상기 콘택홀은 상기 보호막을 관통하여 형성되고, 상기 홈은 상기 게이트 절연막과 상기 보호막을 관통하여 형성되는 박막 트랜지스터 어레이 기판의 제조 방법.
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