KR101137861B1 - 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조방법 - Google Patents

프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조방법 Download PDF

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Abstract

본 발명은 공정을 단순화할 수 있는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
본 발명의 프린지 필드 스위칭 타입의 박막 트랜지스터 기판은 기판 위에 투명도전층 및 금속층이 적층된 이중구조의 게이트라인과; 상기 게이트라인과 게이트 절연막을 사이에 두고 교차하는 데이터라인과; 상기 게이트라인과 접속된 게이트전극, 상기 데이터라인에 접속된 소스전극 및 상기 소스전극과 마주보는 드레인전극을 가지는 박막 트랜지스터와; 상기 게이트라인과 나란하며 상기 투명도전층 및 금속층이 적층된 이중구조의 공통라인과; 상기 공통라인의 상기 투명도전층과 일체화되며 상기 게이트라인과 데이터라인의 교차로 정의되는 화소영역에 형성되는 공통전극판과; 상기 박막 트랜지스터의 드레인전극을 덮음과 아울러 상기 화소영역에 상기 공통전극판과 상기 게이트 절연막을 사이에 두고 중첩되는 화소전극 슬릿과; 상기 데이터라인 및 상기 소스전극을 덮는 데이터보호패턴을 구비한다.

Description

프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그 제조방법{THIN FILM TRANSISTER OF FRINGE FIELD SWITCHING TYPE AND FABRICATING METHOD THEREOF}
도 1은 종래의 프린지 필드 스위칭 타입의 박막 트랜지스터 기판을 나타내는 단면도.
도 2a 내지 도 2e는 도 1에 도시된 박막 트랜지스터 기판의 제조방법을 단계적으로 나타내는 단면도.
도 3은 본 발명의 실시 예에 따른 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 나타내는 평면도.
도 4는 도 3에 도시된 Ⅰ-Ⅰ’,Ⅱ-Ⅱ’, Ⅲ-Ⅲ’선을 따라 절취한 단면도.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제1 마스크 공정 진행 후의 평면도 및 단면도.
도 6a 및 도 6e는 본 발명의 실시 예에 따른 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제1 마스크 공정을 단계적으로 나타내는 단면도.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제2 마스크 공정 진행 후의 평면도 및 단면도.
도 8a 및 도 8e는 본 발명의 실시 예에 따른 프린지 필드 스위칭 타입의 박 막 트랜지스터 기판의 제2 마스크 공정을 단계적으로 나타내는 단면도.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제3 마스크 공정 진행 후의 평면도 및 단면도.
도 10a 내지 도 10c는 본 발명의 실시 예에 따른 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제3 마스크 공정을 단계적으로 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2, 102 : 게이트라인 4, 104 : 게이트전극
8, 108 : 소스전극 10, 110 : 드레인전극
12, 112 : 컨택홀 14, 114 : 공통전극판
16, 116 : 공통라인 18, 118 : 화소전극
20, 120 : 기판 22, 122 : 게이트 절연막
24, 124 : 활성층 25, 125 : 반도체패턴
26, 126 : 오믹 접촉층 28 : 보호막
101 : 투명도전층 103 : 게이트 금속층
104 : 데이터라인 130 : 포토레지스트 패턴
132 : 게이트패드 134 : 데이터패드
136 : 게이트패드보호패턴 138 : 데이터보호패턴
본 발명은 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그 제조방법에 관한 것으로 특히, 공정을 단순화할 수 있는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직전계 인가형과 수평전계 인가형으로 대별된다.
수직전계 인가형 액정표시장치는 상부 및 하부기판에 대향하게 배치된 화소전극과 공통전극 사이에 형성되는 수직전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직전계 인가형 액정표시장치는 개구율이 큰 장점을 가지는 반면 시야각이 90°정도로 좁은 단점을 가진다.
수평전계 인가형 액정표시장치는 하부기판에 나란하게 배치된 화소전극과 공통전극 간의 수평전계에 의해 인 플레인 스위치(In Plane Switch : 이하 “IPS”라 함) 모드의 액정을 구동하게 된다. 이러한 수평전계 인가형 액정표시장치는 시야각이 160°정도로 넓은 장점을 가지나 개구율 및 투과율이 낮은 단점을 가진다.
이러한 수평전계 인가형 액정표시장치의 단점을 개선하기 위하여 프린지 필드(Fringe Field)에 의해 동작되는 프린지 필드 스위칭(Fringe Field Switching : 이하, “FFS”라 함) 타입의 액정표시장치가 제안되었다. FFS 타입의 액정표시장 치는 화소영역에 절연막을 사이에 둔 공통전극판과 화소전극을 구비하고, 그 공통전극판과 화소전극의 간격을 상부 및 하부기판의 간격보다 좁게 형성하여 프린지 필드가 형성되게 한다. 그리고, 프린지 필드에 의해 상부 및 하부기판 사이에 채워진 액정 분자들이 동작되게 함으로써 개구율 및 투과율을 향상시키게 된다.
도 1은 종래의 FFS 타입의 박막 트랜지스터 기판을 나타내는 단면도이다.
도 1을 참조하면, 종래의 FFS 타입의 박막 트랜지스터 기판은 기판(20) 위에 게이트 절연막(22)을 사이에 두고 교차하게 형성된 게이트라인(6) 및 데이터라인(미도시)과, 게이트라인(6)과 데이터라인의 교차부마다 형성된 박막 트랜지스터(Thin Flim Transister : 이하 “TFT”라 함)와, 게이트라인(6)과 데이터라인의 교차구조로 마련된 화소영역에 프린지 필드를 형성하도록 게이트 절연막(22) 및 보호막(28)을 사이에 두고 형성된 공통전극판(14) 및 화소전극 슬릿(18)과, 공통전극판(14)과 접속된 공통라인(16)을 구비한다.
공통전극판(14)은 각 화소영역에 형성되어 공통전극판(14) 위에 형성되어 접속된 공통라인(16)을 통해 액정 구동을 위한 기준전압(이하, 공통전압)을 공급받는다. 이러한 공통전극판(14)은 투명도전층으로, 공통라인(16)은 게이트라인과 함께 게이트금속층으로 형성된다.
TFT는 게이트라인의 게이트신호에 응답하여 데이터라인(4)의 화소신호가 화소전극 슬릿(18)에 충전되어 유지되게 한다. 이를 위하여, TFT는 게이트라인에 접속된 게이트전극(6)과, 데이터라인(4)에 접속된 소스전극(8)과, 화소전극 슬릿(18)에 접속된 드레인전극(10)과, 게이트전극(6)과 게이트 절연막(22)을 사이에 두고 중첩되면서 소스전극(8) 및 드레인전극(10) 사이에 채널을 형성하는 활성층(24)과, 소스전극(8) 및 드레인전극(10)과 활성층(24)과의 오믹 접촉을 위한 오믹 접촉층(26)을 포함한다.
화소전극 슬릿(18)은 보호막(28)을 관통하는 컨택홀(12)을 통해 TFT의 드레인전극(10)과 접속되어 공통전극판(14)과 중첩되게 형성된다. 이러한 화소전극 슬릿(18)은 공통전극판(14)과 프린지 필드를 형성하여 TFT 기판과 칼라필터 기판 사이에서 수평방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
그리고, 공통전극판(14)과 화소전극 슬릿(18)의 중첩부에는 화소전극 슬릿(18)에 공급된 비디오 신호를 안정적으로 유지시키는 스토리지 캐패시터가 형성된다.
이하, FFS 타입의 TFT 기판의 제조방법을 도 2a 내지 도 2e를 참조하여 설명하면 다음과 같다.
도 2a를 참조하면, 제1 마스크 공정으로 기판(20)의 각 화소영역에 공통전극판(14)이 형성된다. 공통전극판(14)은 기판(20) 위에 투명도전층을 형성한 다음 제1 마스크를 이용한 포토리소그래피 공정 및 식각공정으로 패터닝함으로써 각 화소영역에 형성된다.
도 2b를 참조하면, 제2 마스크 공정으로 공통전극판(14)이 형성된 기판(20) 위에 게이트라인 및 게이트전극(6)과 공통라인(16)을 포함하는 게이트금속 패턴이 형성된다. 이러한 게이트금속 패턴은 공통전극판(14)이 형성된 기판(20) 위에 게이트 금속층을 형성한 다음 제2 마스크를 이용한 포토리소그래피 공정 및 식각공정으로 패터닝함으로써 형성된다.
도 2c를 참조하면, 게이트금속 패턴이 형성된 기판(20) 위에 게이트 절연막(22)이 형성되고, 제3 마스크 공정으로 게이트 절연막(22) 위에 활성층(24) 및 오믹 접촉층(26)을 포함하는 반도체패턴과, 데이터라인(4)과, 소스전극(8) 및 드레인전극(10)을 포함하는 소스/드레인금속 패턴이 형성된다.
이를 상세히 설명하면, 게이트금속 패턴이 형성된 기판(20) 위에 게이트 절연막(22), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인금속층이 순차적으로 형성된다. 그 다음, 소스/드레인금속층 위에 회절노광 마스크인 제3 마스크를 이용한 포토리소그래피 공정으로 단차를 갖는 포토레지스트 패턴을 형성하게 된다. 단차를 갖는 포토레지스트 패턴은 TFT의 채널부에서 상대적으로 낮은 높이를 갖는다. 이러한 포토레지스트 패턴을 이용한 식각공정으로 소스/드레인 패턴과, 그 아래에 반도체패턴이 형성된다. 이어서, 포토레지스트 패턴을 애싱(Ashing)하고 노출된 소스/드레인 패턴을 그 아래의 오믹 접촉층(26)과 함께 제거함으로써 소스전극(8) 및 드레인전극(10)을 분리시킨다.
도 2d를 참조하면, 소스/드레인금속 패턴이 형성된 게이트 절연막(22) 위에 제4 마스크 공정으로 컨택홀(12)을 포함하는 보호막(28)이 형성된다. 소스/드레인금속 패턴이 형성된 게이트 절연막(22) 위에 보호막(28)이 전면형성되고 제4 마스크를 이용한 포토리소그래피 공정 및 식각공정으로 패터닝함으로써 드레인전극(10) 을 노출시키는 컨택홀(12)이 형성된다.
도 2e를 참조하면, 제5 마스크를 공정으로 보호막(28) 위에 화소전극 슬릿(18)이 형성된다. 화소전극 슬릿(18)은 보호막(28) 위에 투명도전층을 형성한 다음, 제5 마스크를 이용한 포토리소그래피 공정 및 식각공정으로 패터닝함으로써 형성된다.
이와 같이 종래의 FFS 타입의 TFT 기판은 5 마스크 공정을 통해 형성된다. 여기서, 각 마스크 공정은 박막 증착공정, 세정공정, 포토리소그래피 공정, 식각공정, 포토레지스트 박리공정, 검사공정 등과 같은 많은 공정을 포함하고 있어 FFS 타입의 TFT 기판은 그 제조가 복잡하다는 단점이 있다.
따라서, 본 발명의 목적은 공정을 단순화 할 수 있는 FFS 타입의 TFT 기판 및 그 제조방법을 제공하는 것이다.
상기의 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 프린지 필드 스위칭 타입의 박막 트랜지스터 기판은 기판 위에 투명도전층 및 금속층이 적층된 이중구조의 게이트라인과; 상기 게이트라인과 게이트 절연막을 사이에 두고 교차하는 데이터라인과; 상기 게이트라인과 접속된 게이트전극, 상기 데이터라인에 접속된 소스전극 및 상기 소스전극과 마주보는 드레인전극을 가지는 박막 트랜지스터와; 상기 게이트라인과 나란하며 상기 투명도전층 및 금속층이 적층된 이중구조의 공통라인과; 상기 공통라인의 상기 투명도전층과 일체화되며 상기 게이트라인과 데이터라인의 교차로 정의되는 화소영역에 형성되는 공통전극판과; 상기 박막 트랜지스터의 드레인전극을 덮음과 아울러 상기 화소영역에 상기 공통전극판과 상기 게이트 절연막을 사이에 두고 중첩되는 화소전극 슬릿과; 상기 데이터라인 및 상기 소스전극을 덮는 데이터보호패턴을 구비한다.
상기 프린지 필드 스위칭 타입의 박막 트랜지스터 기판은 상기 소스전극 및 드레인전극 아래에 상기 박막 트랜지스터의 채널부를 형성하는 반도체층을 더 구비한다.
상기 소스전극 및 드레인전극은 상기 게이트전극과 상기 게이트 절연막을 사이에 두고 중첩되는 위치에서 서로 분리되어 상기 박막 트랜지스터의 반도체층을 노출시킴으로써 채널부를 형성하며, 상기 박막 트랜지스터의 채널부의 표면은 O2 플라즈마 처리되어진다.
상기 화소전극 슬릿 및 상기 데이터보호패턴은 투명도전층이다.
상기 프린지 필드 스위칭 타입의 박막 트랜지스터 기판은 상기 게이트라인에 접속되며 상기 게이트라인과 동일물질로 형성되는 게이트패드와; 상기 데이터라인과 상기 데이터보호패턴을 통하여 접속되며 상기 게이트라인과 동일물질로 형성되는 데이터패드와; 상기 게이트패드를 덮으며 상기 데이터보호패턴과 동일물질로 형성되는 게이트패드보호패턴을 더 구비한다.
상기 데이터보호패턴은 상기 데이터라인 및 상기 데이터패드에 직접 접속된다.
상기 화소전극 슬릿은, 상기 공통라인을 기준으로 대칭적으로 형성된 다수의 제1 슬릿과; 상기 다수의 제1 슬릿을 공통으로 연결하는 제2 슬릿을 구비한다.
본 발명의 실시 예에 따른 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조방법은 기판 상에 투명도전층 및 금속층을 순차로 적층하는 단계와; 제1 마스크를 이용하여 상기 투명도전층 및 금속층을 패터닝하여 상기 투명도전층 및 금속층의 이중구조의 게이트라인, 상기 게이트라인에 접속된 박막 트랜지스터의 게이트전극, 상기 게이트라인과 나란한 공통라인을 포함하는 게이트금속패턴군과, 상기 공통라인의 상기 투명도전층과 일체화된 공통전극판을 형성하는 단계와; 상기 게이트금속패턴군이 형성된 기판 위에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막이 형성된 기판 위에 소스/드레인금속층을 도포하는 단계와; 제2 마스크를 이용하여 상기 게이트라인과 상기 게이트 절연막을 사이에 두고 교차하는 데이터라인, 상기 데이터라인과 접속된 상기 박막 트랜지스터의 소스전극과, 상기 소스전극과 마주보는 드레인전극을 포함하는 소스/드레인금속패턴군을 형성하는 단계와; 상기 소스/드레인금속패턴군이 형성된 기판 위에 투명도전층을 도포하는 단계와; 제3 마스크를 이용하여 상기 드레인전극을 덮음과 아울러 상기 게이트라인과 데이터라인의 교차로 정의되는 화소영역에 상기 공통전극판과 상기 게이트절연막을 사이에 두고 중첩되는 화소전극 슬릿, 상기 데이터라인 및 상기 소스전극을 덮는 데이터보호패턴을 형성하는 단계를 포함한다.
상기 제1 마스크 및 제2 마스크로 회절 노광 마스크 및 하프 톤 마스크 중 어느 하나의 마스크를 사용한다.
상기 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조방법은 상기 제2 마스크를 이용하여 상기 소스전극 및 드레인전극 아래에 상기 박막 트랜지스터의 채널부를 형성하는 반도체층을 형성하는 단계를 더 포함한다.
상기 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조방법은 상기 제3 마스크를 이용하여 상기 게이트전극과 상기 게이트 절연막을 사이에 두고 중첩되는 위치에서 상기 소스전극 및 드레인전극을 분리하여 상기 박막 트랜지스터의 반도체층을 노출시키는 채널부를 형성하는 단계를 더 포함한다.
상기 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조방법은 상기 박막 트랜지스터의 채널부의 표면에 O2 플라즈마 처리하는 단계를 더 포함한다.
상기 화소전극 슬릿 및 상기 데이터보호패턴은 투명도전물질로 형성된다.
상기 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조방법은 상기 제1 마스크를 이용하여 상기 게이트라인에 접속되는 게이트패드 및 상기 데이터라인과 상기 데이터보호패턴을 통하여 접속되는 데이터패드를 형성하는 단계를 더 포함한다.
상기 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조방법은 상기 제3 마스크를 이용하여 상기 게이트패드를 덮는 게이트패드보호패턴을 형성하는 단계를 더 포함한다.
상기 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조방법은 상기 제2 마스크를 이용하여 상기 게이트패드 및 데이터패드 위의 상기 게이트 절연막을 제거하는 단계를 더 포함한다.
상기 데이터보호패턴은 상기 게이트 절연막이 제거된 상기 데이터라인과 상기 데이터패드에 직접 접속된다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 도 3 내지 도 10c를 참조하여 설명하면 다음과 같다.
도 3은 본 발명의 실시 예에 따른 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 나타내는 평면도이며, 도 4는 도 3에 도시된 Ⅰ-Ⅰ’,Ⅱ-Ⅱ’, Ⅲ-Ⅲ’선을 따라 절취한 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 실시 예에 따른 FFS 타입의 TFT 기판은 기판(120) 위에 게이트 절연막(122)을 사이에 두고 교차하게 형성되는 게이트라인(102) 및 데이터라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(Thin Flim Transister : 이하 “TFT”라 함)(130)와, 게이트라인(102)과 데이터라인(104)의 교차구조로 마련된 화소영역에 프린지 필드를 형성하도록 게이트 절연막(122)을 사이에 두고 형성된 공통전극판(114) 및 화소전극 슬릿(118)과, 공통전극판(114)과 접속된 공통라인(116)을 구비한다. 그리고, 게이트라인(102)에서 연장된 게이트패드(132) 및 게이트패드(132)의 산화를 방지하는 게이트패드보호패턴(136)과 데이터 보호패턴(138)을 통해 데이터라인(104)과 접속되는 데이터패드(134)를 구비한다.
게이트라인(102), 게이트전극(106) 및 게이트패드(132)는 투명도전층(101)과 금속층(103)이 이중구조로 적층되어 형성된다. 이 때, 금속층(103)으로는 단일/이중/삼중 구조의 금속층이 이용될 수 있다.
공통전극판(114)은 각 화소영역에 형성되고, 그 공통전극판(114)과 접속된 공통라인(116)을 통해 액정 구동을 위한 기준전압(이하, 공통전압)을 공급받는다.
이러한 공통전극판(114)은 게이트라인(102)에 포함된 투명도전층(101)과 동일층에 형성되고, 공통라인(116)은 게이트라인(102)의 금속층(103)과 동일층에 형성된다.
TFT(130)는 게이트라인(102)의 게이트신호에 응답하여 데이터라인(104)의 화소신호가 화소전극 슬릿(118)에 충전되어 유지되게 한다. 이를 위하여, TFT(130)는 게이트라인(102)과 접속된 게이트전극(106)과, 데이터라인(104)과 접속된 소스전극(108)과, 화소전극 슬릿(118)과 접속된 드레인전극(110)과, 게이트전극(106)과 게이트 절연막(122)을 사이에 두고 중첩되면서 소스전극(108) 및 드레인전극(110) 사이에 채널을 형성하는 활성층(124)과, 소스전극(108) 및 드레인전극(110)과 활성층(124)과의 오믹 접촉을 위한 오믹 접촉층(126)을 포함하는 반도체패턴(125)을 구비한다. 활성층(124) 및 오믹 접촉층(126)을 포함하는 반도체패턴(125)은 데이터라인(104)과도 중첩되게 형성된다.
데이터보호패턴(138)은 데이터라인(104) 및 소스전극(108) 위에 형성되어 데이터라인(104) 및 소스전극(108)을 보호함과 아울러 데이터라인(104)과 데이터패드 (134)를 접속시킨다. 게이트패드보호패턴(136)는 게이트패드(132)를 덮도록 형성되어 게이트패드(132)의 산화를 방지한다.
TFT의 드레인전극(110)에 직접 접속되는 화소전극 슬릿(118)은 드레인전극(110) 전체를 덮도록 형성되어 드레인전극(110)의 산화를 방지하며 게이트 절연막(122)을 사이에 두고 공통전극판(114)과 중첩되게 형성된다. 화소전극 슬릿(118)은 투명도전층으로 형성되며 공통라인(116)을 기준으로 대칭적으로 형성된 다수의 제1 슬릿과 다수의 제1 슬릿을 공통으로 연결하는 제2 슬릿을 구비한다. 이러한 화소전극 슬릿(118)은 공통전극판(114)과 프린스 필드를 형성하며 액정 분자들은 TFT 기판과 칼라필터 기판 사이에서 수평방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다.
그리고, 공통 전극판(114)과 화소전극 슬릿(118)의 중첩부에는 화소전극 슬릿(118)에 공급된 비디오 신호를 안정적으로 유지시키는 스토리지 캐패시터가 더 형성된다.
이러한 구성을 가지는 FFS 타입의 TFT 기판의 제조 방법을 도 5a 내지 10b를 참조하여 설명하면 다음과 같다.
도 5a 및 5b를 참조하면, 제1 마스크 공정으로 기판(102) 위에 투명도전층(101) 및 금속층(103)으로 형성되는 게이트라인(102), 게이트전극(106), 게이트패드(132), 데이터패드(134) 및 공통라인(116)과, 투명도전층(101)으로 형성되는 공통전극판(114)을 포함하는 게이트패턴군이 형성된다.
이러한 제1 마스크 공정을 6a 내지 6f를 참조하여 상세히 설명하면 다음과 같다.
도 6a를 참조하면, 기판(120) 위에 스퍼터링 등의 증착방법을 통해 투명도전층(101) 및 금속층(103)이 연속 전면증착된다. 여기서, 투명도전층(101)으로는 인듐 틴 옥사이드(Induim Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Zinc Oxide : IZO) 등과 같은 투명도전물질이 사용된다.
특히, 저저항 배선을 위하여 구리를 사용할 수 있는데, 이 경우에는 투명도전층(101)과의 화확적인 손실이 없어 기존의 알루미늄계 금속을 사용하는 것보다 유리하다.
도 6b를 참조하면, 금속층(103) 위에 포토레지스트막이 전면증착하고 기판(120) 상에 제1 마스크(820)가 정렬한 후 포토리쏘그래피 공정으로 기판(120) 위에 포토레지스트 패턴(830)을 형성한다. 여기서, 제1 마스크(820)는 회절 노광 마스크(미도시)와 하프 톤 마스크(820) 중 어느 하나가 사용되나, 본 발명의 실시 예에 대한 설명에서는 하프 톤 마스크(820)를 사용한 실시 예만을 설명하기로 한다.
포토레지스트 패턴(830)은 제1 마스크(820)를 이용하여 포토레지스트막을 노광 및 현상함으로써 제1 마스크(820)의 차단부(822) 및 하프 톤부(823)에 대응하는 차단영역(P2)과 하프 톤영역(P3)에서 단차를 갖도록 형성된다.
이를 상세히 하면, 하프 톤영역(P3)에 형성된 포토레지스트 패턴(830b)은 차단영역(P2)에 형성된 제1 높이를 갖는 포토레지스트 패턴(830a)보다 낮은 제2 높이를 가진다.
이러한 포토레지스트 패턴(830)을 마스크로 이용한 식각 공정으로 도 6c에 도시된 바와 같이 투명도전층(101) 및 금속층(103)이 패터닝된다. 이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing)공정으로 도 6d에 도시된 바와 같이 하프 톤영역(P3)에 제2 높이를 갖는 포토레지스트 패턴(830b)은 제거되고, 차단영역(P2)에 제1 높이를 갖는 포토레지트스 패턴(830a)은 높이가 낮아진 상태가 된다. 이어, 차단영역(P2)에서 높이가 낮아진 포토레지스트 패턴(830)을 마스크로 이용한 식각공정으로 노출된 금속층(103)이 패터닝 된다. 그리고, 스트립공정으로 도 6f에 도시된 바와 같이 포토레지스트패턴(830)을 제거한다.
이와 같이 하프 톤영역(P3)을 갖는 하나의 마스크 공정으로 투명도전층(101) 및 금속층(103)으로 형성되는 게이트라인(102), 게이트전극(103), 게이트패드(132), 데이터패드(134) 및 공통라인(116)과, 그리고 투명도전층(101)으로 형성되는 공통전극판(114)이 형성됨에 따라 종래에 비하여 1 마스크 공정을 줄일 수 있다.
도 7a 및 도 7b를 참조하면, 게이트패턴군이 형성된 기판(120) 위에 게이트 절연막(122)이 형성되고 제2 마스크 공정으로 게이트 절연막(122) 위에 활성층(124) 및 오믹 접촉층(126)을 포함하는 반도체패턴(125)과, 데이터라인(104), 소스전극(108) 및 드레인전극(110)을 포함하는 소스/드레인금속패턴이 형성되며, 게이트패드(132) 및 데이터패드(134)가 노출된다.
이러한 제2 마스크 공정을 8a 내지 8e를 참조하여 상세히 설명하면 다음과 같다.
도 8a를 참조하면, 게이트패턴군이 형성된 기판(120) 위에 게이트 절연막(122), 비정질 실리콘층(210), 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(220), 소스/드레인금속층(230)이 순차적으로 형성된다. 게이트 절연막(122)의 재료로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연물질이 이용된다. 그리고 소스/드레인금속층(230)의 재료로는 Cr, Mo, MoW, Al/Cr, Al(Nd), Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti 등이 이용된다.
도 8b를 참조하면, 소스/드레인금속층(230) 위에 포토레지스트막을 전면증착하고 기판(120) 상에 제2 마스크(810)를 정렬한 후 포토리쏘그래피 공정으로 기판(120) 위에 포토레지스트 패턴(830)을 형성한다.
포토레지스트 패턴(830)은 제2 마스크(810)를 이용하여 포토레지스트막을 노광 및 현상함으로써 제2 마스크(810)의 차단부(822) 및 하프 톤부(823)에 대응하는 차단영역(P2)과 하프 톤영역(P3)에서 단차를 갖도록 형성된다.
이를 상세히 하면, 하프 톤영역(P3)에 형성된 포토레지스트 패턴(830b)은 차단영역(P2)에 형성된 제1 높이를 갖는 포토레지스트 패턴(830a)보다 낮은 제2 높이를 가진다.
이를 상세히 하면, 하프 톤영역(P3)에 형성된 포토레지스트 패턴(830b)은 차단영역(P2)에 형성된 제1 높이를 갖는 포토레지스트 패턴(830a)보다 낮은 제2 높이를 가진다.
이러한 포토레지스트 패턴(830)을 마스크로 이용한 식각 공정으로 도 8c에 도시된 바와 같이 게이트 절연막(122)이 패터닝 되어 게이트패드(132) 및 데이터패 드(134)가 노출된다. 이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing)공정으로 도 8d에 도시된 바와 같이 하프 톤영역(P3)에 제2 높이를 갖는 포토레지스트 패턴(830b)은 제거되고, 차단영역(P2)에 제1 높이를 갖는 포토레지트스 패턴(830a)은 높이가 낮아진 상태가 된다. 이어, 차단영역(P2)에서 높이가 낮아진 포토레지스트 패턴(830)을 마스크로 이용한 식각공정으로 노출된 비정질 실리콘층(210), 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(220), 소스/드레인금속층(230) 패터닝된다. 그리고, 스트립공정으로 도 8e에 도시된 바와 같이 포토레지스트패턴(830)을 제거한다.
도 9a 및 도 9b를 참조하면, 반도체패턴(125) 및 소스/드레인금속패턴이 형성된 기판(120) 상에 제3 마스크 공정으로 화소전극 슬릿(118)과, 데이터라인(104)과 데이터패드(134)를 접속시키는 데이터보호패턴(138) 및 게이트패트(132)를 보호하는 게이트패드보호패턴(136)이 형성된다.
이러한 제3 마스크 공정을 10a 내지 10b를 참조하여 상세히 설명하면 다음과 같다.
도 10a를 참조하면, 반도체패턴(125) 및 소스/드레인금속패턴이 형성된 기판(120) 위에 투명도전물질을 전면도포하고 제3 마스크(870)를 기판(120) 상에 정렬한 후 포토리쏘그래피 공정으로 기판(120) 위에 포토레지스트 패턴(830)을 형성한다.
이러한 포토레지스트 패턴(830)을 마스크로 이용한 식각 공정으로 도 10b에 도시된 바와 같이 화소전극 슬릿(118), 데이터보호패턴(138) 및 게이트패드보호패턴(136)과, TFT의 채널부를 형성한다. 이 때, 노출되는 채널부에는 채널부가 노출됨에 따른 산화를 방지하기 위하여 O2 플라즈마를 실시하여 노출된 채널부의 활성층(124)을 산화시킨다. 이는, 보호막이 없으므로 인하여 채널부의 활성층(124)이 산화되는 것을 방지하여 TFT의 신뢰성을 향상시키기 위함이다.
이와 같이, 본 발명의 실시 예에 따른 FFS 타입의 TFT 기판의 제조방법은 제1 마스크 공정에서 패터닝되어질 투명도전층 및 금속층을 하나의 마스크 공정 즉, 하프 톤 마스크 혹은 회절 노광 마스크를 사용하여 형성하고 채널부 및 소스 및 드레인전극(108, 110)과 데이터라인(104), 데이터패드(134) 및 게이트패드(132)를 보호하는 보호막을 형성하지 않음으로써 FFS 타입의 TFT 기판의 제조 공정수를 줄일 수 있다. 이 때, 노출되는 데이터라인(104), 데이터패드(134) 및 게이트패드(132)는 화소전극 슬릿(118)과 함께 형성되는 데이터보호패턴(138) 및 게이트패드보호패턴(136)에 의해 그 산화를 방지한다.
상술한 바와 같이, 본 발명의 실시 예에 따른 FFS 타입의 TFT 기판의 제조방법은 제1 마스크 공정에서 패터닝되어질 투명도전층 및 금속층을 하나의 마스크 공정 즉, 하프 톤 마스크 혹은 회절 노광 마스크를 사용하여 형성하고 채널부 및 소스 및 드레인전극과 데이터라인, 데이터패드 및 게이트패드를 보호하는 보호막을 형성하지 않음으로써 FFS 타입의 TFT 기판의 제조 공정수를 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (17)

  1. 기판 위에 투명도전층과, 상기 투명도전층 상에 적층된 금속층을 포함하는 이중구조의 게이트라인과;
    상기 게이트라인과 게이트 절연막을 사이에 두고 교차하는 데이터라인과;
    상기 게이트라인과 접속된 게이트전극, 상기 데이터라인에 접속된 소스전극 및 상기 소스전극과 마주보는 드레인전극을 가지는 박막 트랜지스터와;
    상기 게이트라인과 나란하며 상기 투명도전층과, 상기 투명도전층 상에 적층된 상기 금속층을 포함하는 이중구조의 공통라인과;
    상기 공통라인의 상기 투명도전층과 일체화되며 상기 게이트라인과 데이터라인의 교차로 정의되는 화소영역에 상기 게이트라인과 상기 공통라인의 상기 투명도전층과 동일층을 이루도록 형성되는 공통전극판과;
    상기 박막 트랜지스터의 드레인전극을 덮음과 아울러 상기 화소영역에 상기 공통전극판과 상기 게이트 절연막을 사이에 두고 중첩되는 화소전극 슬릿과;
    상기 데이터라인 및 상기 소스전극을 덮는 데이터보호패턴을 구비하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 소스전극 및 드레인전극 아래에 상기 박막 트랜지스터의 채널부를 형성하는 반도체층을 더 구비하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 소스전극 및 드레인전극은 상기 게이트전극과 상기 게이트 절연막을 사이에 두고 중첩되는 위치에서 서로 분리되어 상기 박막 트랜지스터의 반도체층을 노출시킴으로써 채널부를 형성하며,
    상기 박막 트랜지스터의 채널부의 표면은 O2 플라즈마 처리되어지는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 화소전극 슬릿 및 상기 데이터보호패턴은 투명도전층인 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 게이트라인에 접속되며 상기 게이트라인과 동일물질로 형성되는 게이트패드와;
    상기 데이터라인과 상기 데이터보호패턴을 통하여 접속되며 상기 게이트라인과 동일물질로 형성되는 데이터패드와;
    상기 게이트패드를 덮으며 상기 데이터보호패턴과 동일물질로 형성되는 게이트패드보호패턴을 더 구비하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  6. 제 4 항에 있어서,
    상기 데이터보호패턴은 상기 데이터라인 및 상기 데이터패드에 직접 접속되는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  7. 제 1 항에 있어서,
    상기 화소전극 슬릿은,
    상기 공통라인을 기준으로 대칭적으로 형성된 다수의 제1 슬릿과;
    상기 다수의 제1 슬릿을 공통으로 연결하는 제2 슬릿을 구비하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  8. 기판 상에 투명도전층과, 상기 투명도전층 상에 금속층을 순차로 적층하는 단계와;
    제1 마스크를 이용하여 상기 투명도전층 및 금속층을 패터닝하여 상기 투명도전층 및 금속층의 이중구조의 게이트라인, 상기 게이트라인에 접속된 박막 트랜지스터의 게이트전극, 상기 게이트라인과 나란한 공통라인을 포함하는 게이트금속패턴군과, 상기 공통라인의 상기 투명도전층과 일체화되고 상기 게이트라인과 상기 공통라인의 상기 투명도전층과 동일층을 이루도록 공통전극판을 형성하는 단계와;
    상기 게이트금속패턴군이 형성된 기판 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막이 형성된 기판 위에 소스/드레인금속층을 도포하는 단계와;
    제2 마스크를 이용하여 상기 게이트라인과 상기 게이트 절연막을 사이에 두고 교차하는 데이터라인, 상기 데이터라인과 접속된 상기 박막 트랜지스터의 소스전극과, 상기 소스전극과 마주보는 드레인전극을 포함하는 소스/드레인금속패턴군을 형성하는 단계와;
    상기 소스/드레인금속패턴군이 형성된 기판 위에 투명도전층을 도포하는 단계와;
    제3 마스크를 이용하여 상기 드레인전극을 덮음과 아울러 상기 게이트라인과 데이터라인의 교차로 정의되는 화소영역에 상기 공통전극판과 상기 게이트절연막을 사이에 두고 중첩되는 화소전극 슬릿, 상기 데이터라인 및 상기 소스전극을 덮는 데이터보호패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조방법.
  9. 제 8 항에 있어서,
    상기 제1 마스크 및 제2 마스크로 회절 노광 마스크 및 하프 톤 마스크 중 어느 하나의 마스크를 사용하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조방법.
  10. 제 8 항에 있어서,
    상기 제2 마스크를 이용하여 상기 소스전극 및 드레인전극 아래에 상기 박막 트랜지스터의 채널부를 형성하는 반도체층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조방법.
  11. 제 8 항에 있어서,
    상기 제3 마스크를 이용하여 상기 게이트전극과 상기 게이트 절연막을 사이에 두고 중첩되는 위치에서 상기 소스전극 및 드레인전극을 분리하여 상기 박막 트랜지스터의 반도체층을 노출시키는 채널부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조방법.
  12. 제 11 항에 있어서,
    상기 박막 트랜지스터의 채널부의 표면에 O2 플라즈마 처리하는 단계를 더 포함하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조방법.
  13. 제 8 항에 있어서,
    상기 화소전극 슬릿 및 상기 데이터보호패턴은 투명도전물질로 형성되는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조방법.
  14. 제 8 항에 있어서,
    상기 제1 마스크를 이용하여 상기 게이트라인에 접속되는 게이트패드 및 상기 데이터라인과 상기 데이터보호패턴을 통하여 접속되는 데이터패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조방법.
  15. 제 14 항에 있어서,
    상기 제3 마스크를 이용하여 상기 게이트패드를 덮는 게이트패드보호패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조방법.
  16. 제 14 항에 있어서,
    상기 제2 마스크를 이용하여 상기 게이트패드 및 데이터패드 위의 상기 게이트 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조방법.
  17. 제 16 항에 있어서,
    상기 데이터보호패턴은 상기 게이트 절연막이 제거된 상기 데이터라인과 상기 데이터패드에 직접 접속되는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조방법.
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