JPWO2016021318A1 - アクティブマトリクス基板および液晶パネル - Google Patents

Abstract

ＦＦＳモードの液晶パネルのアクティブマトリクス基板は、共通電極と第１共通幹配線３１と第２共通幹配線３２とを電気的に接続するために、繋ぎ換え領域内に複数の繋ぎ換えユニットを備える。繋ぎ換えユニットは、共通電極と一体に形成された繋ぎ換え電極３７と第１共通幹配線３１を接続するコンタクトホール４１と、繋ぎ換え電極３７と第２共通幹配線３２を接続するコンタクトホール４２とを含む。第２共通幹配線３２のアモルファスＳｉ膜１２２は、コンタクトホール４１の位置において、第２共通幹配線３２の主導体部１３１よりも大きく形成され、保護絶縁膜であるＳｉＮｘ膜１５１、１５２で覆われる。これにより、共通幹配線のパターン端部における繋ぎ換え電極の段切れを防止する。

Description

本発明は、表示装置に関し、特に、共通電極を有するアクティブマトリクス基板、これを備えた液晶パネル、および、共通電極を有するアクティブマトリクス基板の製造方法に関する。

液晶表示装置は、薄型、軽量、低消費電力の表示装置として広く利用されている。液晶表示装置に含まれる液晶パネルは、アクティブマトリクス基板と対向基板を貼り合わせ、２枚の基板の間に液晶層を設けた構造を有する。アクティブマトリクス基板には、複数のゲート線と、複数のデータ線と、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）および画素電極を含む複数の画素回路とが形成される。

液晶パネルの液晶層に電界を印加する方式として、縦電界方式と横電界方式が知られている。縦電界方式の液晶パネルでは、画素電極と対向基板に形成された共通電極とを用いて液晶層に概ね縦方向の電界が印加される。横電界方式の液晶パネルでは、共通電極は画素電極と共にアクティブマトリクス基板に形成され、画素電極と共通電極を用いて液晶層に概ね横方向の電界が印加される。横電界方式の液晶パネルは、縦電界方式の液晶パネルよりも視野角が広いという利点を有する。

横電界方式として、ＩＰＳ（In-Plane Switching）モードとＦＦＳ（Fringe Field Switching）モードが知られている。ＩＰＳモードの液晶パネルでは、画素電極と共通電極はそれぞれ櫛歯状に形成され、平面視で重ならないように配置される。ＦＦＳモードの液晶パネルでは、共通電極および画素電極のいずれか一方にスリットが形成され、画素電極と共通電極は保護絶縁膜を介して平面視で重なるように配置される。ＦＦＳモードの液晶パネルは、ＩＰＳモードの液晶パネルよりも開口率が高いという利点を有する。

ＦＦＳモードの液晶パネルでは、共通電極に印加すべき共通電極信号が外部から入力される。入力された共通電極信号を共通電極に印加するために、アクティブマトリクス基板の表示領域の外周部分（額縁領域と呼ばれる）には共通幹配線が形成される。共通幹配線は、ゲート線と同じ配線層に形成された部分（以下、第１共通幹配線という）と、データ線と同じ配線層に形成された部分（以下、第２共通幹配線という）とを有することが好ましい。２種類の共通幹配線を用いれば、ゲート線またはデータ線と共通幹配線との交差部において、共通幹配線の配線層を適切に選択することにより、ゲート線の繋ぎ換え回数やデータ線の繋ぎ換え回数を減らし、ゲート線とデータ線の抵抗を低減することができる。また、抵抗の小さい配線層を選択し、選択した配線層に共通幹配線を形成することにより、共通幹配線の抵抗を低減することができる。

２種類の共通幹配線を有するアクティブマトリクス基板では、異なる配線層に形成された共通幹配線を電気的に接続するための繋ぎ換え回路が必要である。例えば、共通電極と一体に形成された繋ぎ換え電極を用いて２種類の共通幹配線を電気的に接続する繋ぎ換え回路が用いられる。特許文献１には、ＦＦＳモードの液晶パネルについて、共通電極と２種類の共通幹配線を電気的に接続する繋ぎ換え回路の例が記載されている。

ＦＦＳモードの液晶パネルのアクティブマトリクス基板は、５枚または６枚のフォトマスクを用いて製造される。特許文献２には、５枚のフォトマスクを用いたアクティブマトリクス基板の製造方法が記載されている。特許文献２に記載された製造方法では、半導体層用のフォトマスクを使用せずに、ソース層用のフォトマスクを用いて半導体層をパターニングし、画素電極層用のフォトマスクを用いてＴＦＴのチャネル領域を形成する。

国際公開２０１３／７７２６２号 日本国特開２０１０−１９１４１０号公報

しかしながら、特許文献２に記載された製造方法で共通電極と２種類の共通幹配線を接続する繋ぎ換え回路を形成した場合、繋ぎ換え電極が第２共通幹配線のパターン端部で段切れしやすい（後述する図１０を参照）。このような段切れが発生すると、共通電極信号に鈍りが発生し、クロストークなどの表示不良が発生する。

それ故に、本発明は、共通幹配線のパターン端部における繋ぎ換え電極の段切れを防止したアクティブマトリクス基板、および、これを備えた液晶パネルを提供することを目的とする。

本発明の第１の局面は、アクティブマトリクス基板であって、
第１配線層に形成された複数のゲート線と、
半導体層、第２配線層、および、画素電極層に形成された積層配線である複数のデータ線と、
前記ゲート線と前記データ線の交点に対応して配置され、それぞれがスイッチング素子および画素電極を含む複数の画素回路と、
前記ゲート線、前記データ線、前記スイッチング素子、および、前記画素電極よりも上層に形成された保護絶縁膜と、
前記保護絶縁膜の上層に形成された共通電極と、
前記第１配線層に形成され、繋ぎ換え領域内に形成された部分を有する第１共通幹配線と、
前記半導体層、前記第２配線層、および、前記画素電極層に形成された積層配線であり、前記繋ぎ換え領域内に形成された部分を有する第２共通幹配線と、
前記繋ぎ換え領域内に前記共通電極と一体に形成された繋ぎ換え電極と、
前記繋ぎ換え領域内に配置され、それぞれが、前記繋ぎ換え電極と前記第１共通幹配線を接続する第１コンタクトホールと、前記繋ぎ換え電極と前記第２共通幹配線を接続する第２コンタクトホールとを含む複数の繋ぎ換えユニットとを備え、
前記第２共通幹配線の前記半導体層内の一部の層に形成された部分は、前記第１コンタクトホールの位置において、前記第２共通幹配線の前記第２配線層に形成された部分よりも大きく形成され、前記保護絶縁膜で覆われていることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記第１配線層と前記半導体層の間にゲート絶縁膜をさらに備え、
前記ゲート絶縁膜と前記保護絶縁膜は、前記第１コンタクトホールの位置において、下層側ほど大きくなるように、それぞれテーパー状に形成されていることを特徴とする。

本発明の第３の局面は、本発明の第１の局面において、
前記第１および第２コンタクトホールは、前記繋ぎ換えユニット内に別々に形成されていることを特徴とする。

本発明の第４の局面は、本発明の第３の局面において、
前記第１および第２コンタクトホールの少なくとも一方の形状が、長方形、および、長方形以外の多角形のいずれかであることを特徴とする。

本発明の第５の局面は、本発明の第３の局面において、
前記第１および第２コンタクトホールの少なくとも一方の形状が、円形、および、楕円形のいずれかであることを特徴とする。

本発明の第６の局面は、本発明の第１の局面において、
前記第１および第２コンタクトホールは、前記繋ぎ換えユニット内に一体に形成されていることを特徴とする。

本発明の第７の局面は、本発明の第６の局面において、
一体に形成されたコンタクトホールの形状が、長方形、および、長方形以外の多角形のいずれかであることを特徴とする。

本発明の第８の局面は、本発明の第６の局面において、
一体に形成されたコンタクトホールの形状が、円形、および、楕円形のいずれかであることを特徴とする。

本発明の第９の局面は、本発明の第１の局面において、
前記繋ぎ換えユニットは、前記繋ぎ換え領域内に空き領域を形成しながら２次元状に配置されていることを特徴とする。

本発明の第１０の局面は、液晶パネルであって、
アクティブマトリクス基板と、
前記アクティブマトリクス基板に対向して配置された対向基板とを備え、
前記アクティブマトリクス基板は、
第１配線層に形成された複数のゲート線と、
半導体層、第２配線層、および、画素電極層に形成された積層配線である複数のデータ線と、
前記ゲート線と前記データ線の交点に対応して配置され、それぞれがスイッチング素子および画素電極を含む複数の画素回路と、
前記ゲート線、前記データ線、前記スイッチング素子、および、前記画素電極よりも上層に形成された保護絶縁膜と、
前記保護絶縁膜の上層に形成された共通電極と、
前記第１配線層に形成され、繋ぎ換え領域内に形成された部分を有する第１共通幹配線と、
前記半導体層、前記第２配線層、および、前記画素電極層に形成された積層配線であり、前記繋ぎ換え領域内に形成された部分を有する第２共通幹配線と、
前記繋ぎ換え領域内に前記共通電極と一体に形成された繋ぎ換え電極と、
前記繋ぎ換え領域内に配置され、それぞれが、前記繋ぎ換え電極と前記第１共通幹配線を接続する第１コンタクトホールと、前記繋ぎ換え電極と前記第２共通幹配線を接続する第２コンタクトホールとを有する複数の繋ぎ換えユニットとを含み、
前記第２共通幹配線の前記半導体層内の一部の層に形成された部分は、前記第１コンタクトホールの位置において、前記第２共通幹配線の前記第２配線層に形成された部分よりも大きく形成され、前記保護絶縁膜で覆われており、
前記繋ぎ換えユニットは、前記繋ぎ換え領域内に空き領域を形成しながら２次元状に配置されており、
前記対向基板は、前記空き領域に対向する位置に柱スペーサを有することを特徴とする。

本発明の第１１の局面は、繋ぎ換え領域内に複数の繋ぎ換えユニットを有するアクティブマトリクス基板の製造方法であって、
第１配線層に、複数のゲート線と、前記繋ぎ換え領域内に形成された部分を有する第１共通幹配線とを形成するステップと、
ゲート絶縁膜と半導体膜とを成膜するステップと、
第２配線層に、複数のデータ線の主導体部の元になる第１導体部と、前記繋ぎ換え領域内に形成された部分を有する第２共通幹配線の主導体部の元になる第２導体部とを形成すると共に、前記半導体膜をパターニングすることにより、前記データ線の半導体部と前記第２共通幹配線の半導体部とを形成するソース層形成ステップと、
画素電極と、前記データ線の副導体部と、前記第２共通幹配線の副導体部とを形成すると共に、前記第１および第２導体部をパターニングすることにより、前記データ線の主導体部と前記第２共通幹配線の主導体部とを形成する画素電極層形成ステップと、
前記画素電極の上層に保護絶縁膜を形成するステップと、
前記保護絶縁膜の上層に共通電極を形成すると共に、前記共通電極と一体に前記繋ぎ換え領域内に繋ぎ換え電極を形成するステップとを備え、
前記保護絶縁膜を形成するステップは、前記繋ぎ換え電極と前記第１共通幹配線を接続する第１コンタクトホールを前記繋ぎ換えユニット内の第１位置に形成すると共に、前記繋ぎ換え電極と前記第２共通幹配線を接続する第２コンタクトホールを前記繋ぎ換えユニット内の第２位置に形成し、
前記ソース層形成ステップは、前記第１位置において前記第２共通幹配線の半導体部内の一部の層を前記第２共通幹配線の主導体部よりも大きく形成し、
前記保護絶縁膜を形成するステップは、前記第１位置において前記保護絶縁膜を前記第２共通幹配線の半導体部を覆うように形成することを特徴とする。

本発明の第１２の局面は、本発明の第１１の局面において、
前記保護絶縁膜を形成するステップは、前記第１位置において、前記ゲート絶縁膜と前記保護絶縁膜を下層側ほど大きくなるように、それぞれテーパー状に形成することを特徴とする。

本発明の第１３の局面は、本発明の第１２の局面において、
前記保護絶縁膜を形成するステップは、成膜処理、フォトレジスト形成処理、フォトレジストをマスクとして前記ゲート絶縁膜と前記保護絶縁膜をエッチングすると共に、前記フォトレジストをエッチングする処理、および、フォトレジスト剥離処理を含むことを特徴とする。

本発明の第１の局面によれば、第１コンタクトホールの位置において第２共通幹配線を階段状に形成することにより、繋ぎ換え電極に階段部を設け、繋ぎ換え電極の段差を小さくすることができる。また、第１コンタクトホールの位置において第２共通幹配線の半導体層に形成された部分まで保護絶縁膜で覆うことにより、第１コンタクトホールを形成するときに第２共通幹配線の半導体層に形成された部分やその下層にある部分を保護し、第１コンタクトホールの側面を次の層を形成しやすい形状にすることができる。これにより、第２共通幹配線のパターン端部における繋ぎ換え電極の段切れを防止し、繋ぎ換え回路の抵抗を低減することができる。

本発明の第２の局面によれば、第１コンタクトホールの位置においてゲート絶縁膜と保護絶縁膜を下層側ほど大きく形成することにより、第１コンタクトホールの側面を次の層をより形成しやすい形状にして、第２共通幹配線のパターン端部における繋ぎ換え電極の段切れをより効果的に防止することができる。

本発明の第３の局面によれば、第１および第２コンタクトホールを別々に形成することにより、２個のコンタクトホールを高い自由度で形成することができる。

本発明の第４、第５、第７または第８の局面によれば、いずれの形状を有するコンタクトホールを用いても、繋ぎ換え電極と第１共通幹配線と第２共通幹配線とを接続する繋ぎ換えユニットを構成することができる。第５または第８の局面によれば、頂点を有しない形状（円形あるいは楕円形）のコンタクトホールを用いることにより、ラビングに起因する表示むらを抑制することができる。

本発明の第６の局面によれば、第１および第２コンタクトホールを一体に形成することにより、繋ぎ換えユニットのサイズを縮小し、繋ぎ換え領域に多数の繋ぎ換えユニットを配置することができる。したがって、繋ぎ換え抵抗を増大させることなく、共通電極と第１共通幹配線と第２共通幹配線とを確実に電気的に接続することができる。また、繋ぎ換えユニットを配置しない空き領域の位置を高い自由度で決定することができる。

本発明の第９の局面によれば、繋ぎ換えユニットを配置するときに空き領域を形成することにより、対向基板において、空き領域に対向する位置に柱スペーサを形成し、アクティブマトリクス基板と対向基板の間隔を安定的に一定に保つことができる。

本発明の第１０の局面によれば、対向基板において、繋ぎ換えユニットの空き領域に対向する位置に柱スペーサを形成することにより、アクティブマトリクス基板と対向基板の間隔を安定的に一定に保つことができる。

本発明の第１１の局面によれば、第２共通幹配線のパターン端部における繋ぎ換え電極の段切れを防止したアクティブマトリクス基板を工程を増加させることなく製造することができる。

本発明の第１２の局面によれば、第１コンタクトホールの位置においてゲート絶縁膜と保護絶縁膜を下層側ほど大きく形成することにより、第２共通幹配線のパターン端部における繋ぎ換え電極の段切れをより効果的に防止したアクティブマトリクス基板を製造することができる。

本発明の第１３の局面によれば、保護絶縁膜を形成するステップにおいて、ゲート絶縁膜と保護絶縁膜をエッチングすると共に、フォトマスクをエッチングすることにより、ゲート絶縁膜と保護絶縁膜を下層側ほど大きく形成することができる。

本発明の第１の実施形態に係るアクティブマトリクス基板を備えた液晶表示装置の構成を示すブロック図である。 図１に示すアクティブマトリクス基板の平面図である。 図１に示すアクティブマトリクス基板の繋ぎ換え領域近傍のレイアウト図である。 図１に示すアクティブマトリクス基板の繋ぎ換え領域近傍の共通電極層のパターンを示す図である。 図１に示すアクティブマトリクス基板の繋ぎ換えユニットの平面図である。 図５に示す繋ぎ換えユニットの断面図である。 図５に示す繋ぎ換えユニットに形成される開口を示す図である。 図１に示すアクティブマトリクス基板の製造方法を示す図である。 図８Ａの続図である。 図８Ｂの続図である。 図８Ｃの続図である。 図８Ｄの続図である。 図８Ｅの続図である。 図８Ｆの続図である。 図８Ｇの続図である。 図８Ｈの続図である。 図８Ｉの続図である。 図８Ｊの続図である。 上記製造方法に含まれる第５工程のエッチングを説明するための図である。 比較例に係るアクティブマトリクス基板の繋ぎ換えユニットの断面図である。 本発明の第２の実施形態に係るアクティブマトリクス基板の繋ぎ換えユニットの平面図である。 本発明の第３の実施形態に係るアクティブマトリクス基板の繋ぎ換えユニットの第１例の平面図である。 本発明の第３の実施形態に係るアクティブマトリクス基板の繋ぎ換えユニットの第２例の平面図である。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るアクティブマトリクス基板を備えた液晶表示装置の構成を示すブロック図である。図１に示す液晶表示装置１は、液晶パネル２、表示制御回路３、ゲート線駆動回路４、データ線駆動回路５、および、バックライト６を備えている。以下、ｍおよびｎは２以上の整数、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数であるとする。

液晶パネル２は、ＦＦＳモードの液晶パネルである。液晶パネル２は、アクティブマトリクス基板１０と対向基板７を貼り合わせ、２枚の基板の間に液晶層を設けた構造を有する。対向基板７には、ブラックマトリクス（図示せず）などが形成される。アクティブマトリクス基板１０には、ｍ本のゲート線Ｇ１〜Ｇｍ、ｎ本のデータ線Ｓ１〜Ｓｎ、（ｍ×ｎ）個の画素回路２０、および、共通電極３０（点模様部）などが形成される。アクティブマトリクス基板１０には、ゲート線駆動回路４として機能する半導体チップと、データ線駆動回路５として機能する半導体チップとが実装される。なお、図１は液晶表示装置１の構成を模式的に示すものであり、図１に記載された要素の形状は正確ではない。

以下、ゲート線が延伸する方向（図面では水平方向）を行方向、データ線が延伸する方向（図面では垂直方向）を列方向という。ゲート線Ｇ１〜Ｇｍは、行方向に延伸し、互いに平行に配置される。データ線Ｓ１〜Ｓｎは、列方向に延伸し、互いに平行に配置される。ゲート線Ｇ１〜Ｇｍとデータ線Ｓ１〜Ｓｎは、（ｍ×ｎ）箇所で交差する。（ｍ×ｎ）個の画素回路２０は、ゲート線Ｇ１〜Ｇｍとデータ線Ｓ１〜Ｓｎの交差点に対応して２次元状に配置される。

画素回路２０は、Ｎチャネル型のＴＦＴ２１と画素電極２２を含んでいる。ｉ行ｊ列目の画素回路２０に含まれるＴＦＴ２１のゲート電極はゲート線Ｇｉに接続され、ソース電極はデータ線Ｓｊに接続され、ドレイン電極は画素電極２２に接続される。ゲート線Ｇ１〜Ｇｍ、データ線Ｓ１〜Ｓｎ、ＴＦＴ２１、および、画素電極２２よりも上層に、保護絶縁膜（図示せず）が形成される。共通電極３０は、保護絶縁膜の上層に形成される。画素電極２２と共通電極３０は、保護絶縁膜を挟んで対向する。バックライト６は、液晶パネル２の背面側に配置され、液晶パネル２の背面に光を照射する。

表示制御回路３は、ゲート線駆動回路４に対して制御信号Ｃ１を出力し、データ線駆動回路５に対して制御信号Ｃ２とデータ信号Ｄ１を出力する。ゲート線駆動回路４は、制御信号Ｃ１に基づきゲート線Ｇ１〜Ｇｍを駆動する。データ線駆動回路５は、制御信号Ｃ２とデータ信号Ｄ１に基づき、データ線Ｓ１〜Ｓｎを駆動する。より詳細には、ゲート線駆動回路４は、各水平期間（ライン期間）において、ゲート線Ｇ１〜Ｇｍの中から１本のゲート線を選択し、選択したゲート線にハイレベル電圧を印加する。データ線駆動回路５は、各水平期間において、データ線Ｓ１〜Ｓｎに対してデータ信号Ｄ１に応じたｎ個のデータ電圧をそれぞれ印加する。これにより１水平期間内にｎ個の画素回路２０が選択され、選択されたｎ個の画素回路２０にｎ個のデータ電圧がそれぞれ書き込まれる。

図２は、アクティブマトリクス基板１０の平面図である。図２には、アクティブマトリクス基板１０に形成される要素の一部が記載されている。図２に示すように、アクティブマトリクス基板１０は、対向基板７に対向する対向領域１１と、対向基板７に対向しない非対向領域１２とに分けられる。図２では、非対向領域１２は、対向領域１１の右側および下側に位置する。対向領域１１には、画素回路２０を配置するための表示領域１３（破線で示す領域）が設定される。対向領域１１から表示領域１３を除いた部分を額縁領域１４という。

表示領域１３には、（ｍ×ｎ）個の画素回路２０、ｍ本のゲート線２３、および、ｎ本のデータ線２４が形成される。（ｍ×ｎ）個の画素回路２０は、表示領域１３内に２次元状に配置される。非対向領域１２には、ゲート線駆動回路４を実装するための実装領域１５と、データ線駆動回路５を実装するための実装領域１６とが設定される。

非対向領域１２には、共通電極信号を入力するための外部端子１７が設けられる。外部端子１７から入力された共通電極信号を共通電極３０に印加するために、額縁領域１４には、ゲート線２３と同じ工程で同じ配線層に形成された第１共通幹配線３１と、データ線２４と同じ工程で同じ配線層に形成された第２共通幹配線３２とが形成される。図２では、第１共通幹配線３１は表示領域１３の上側、左側および下側に形成され、第２共通幹配線３２は表示領域１３の右側に形成されている。

額縁領域１４の角部には、繋ぎ換え領域が設定される。図２では、額縁領域１４の右下角部に繋ぎ換え領域１８が設定され、額縁領域１４の右上角部に繋ぎ換え領域１９が設定されている。繋ぎ換え領域１８、１９には、共通電極３０と第１共通幹配線３１と第２共通幹配線３２とを電気的に接続する繋ぎ換え回路として、複数の繋ぎ換えユニット（図示せず）が形成される。外部端子１７と第１共通幹配線３１は、ゲート線２３と同じ工程で同じ配線層に形成された接続配線３３を用いて接続される。接続配線３３は、第１共通幹配線３１と一体に形成される。

アクティブマトリクス基板１０は、ガラス基板上に下層から順に、ゲート層、ゲート絶縁層、半導体層、ソース層、画素電極層、保護絶縁層、および、共通電極層を形成することにより形成される（詳細は後述）。ゲート線２３と第１共通幹配線３１は、ゲート層に形成される。データ線２４と第２共通幹配線３２は、半導体層、ソース層、および、画素電極層に形成された積層配線である。ＴＦＴ２１は、ゲート層、半導体層、および、ソース層に形成され、画素電極２２は画素電極層に形成され、共通電極３０は共通電極層に形成される。

図３は、繋ぎ換え領域１８近傍のレイアウト図である。図３において繋ぎ換えユニット４０が配置された領域が、繋ぎ換え領域１８である。図３には、共通電極層のパターンとそれ以外のパターンとが重ねて記載されている。図３において、符号Ｅを付した太線は、共通電極層のパターンの端を表す。図４は、共通電極層のパターンを示す図である。なお、図面の理解を容易にするために、図３では、アクティブマトリクス基板１０に形成される要素のうち、繋ぎ換えユニット４０の説明に不要な要素（例えば、静電気対策用の回路や検査回路など）は省略されている。

図３に示すように、ゲート線２３（右下がり斜線部）は行方向に延伸し、データ線２４（左下がり斜線部）は列方向に延伸する。ゲート線２３とデータ線２４は、異なる配線層に形成される。ゲート線２３とデータ線２４の交点近傍には、ＴＦＴ２１（図３では省略）が形成される。ゲート線２３とデータ線２４によって仕切られた領域には、画素電極２２（図３では省略）が形成される。ＴＦＴ２１のゲート電極はゲート線２３に接続され、ソース電極はデータ線２４に接続され、ドレイン電極は画素電極２２に接続される。このように液晶パネル２は、ゲート線２３とデータ線２４の交点に対応して配置された複数の画素回路２０（図３では省略）を備えている。

第１共通幹配線３１（右下がり斜線部）は、行方向に延伸し、繋ぎ換え領域１８内に形成された部分（以下、繋ぎ換え部という）を有する。第２共通幹配線３２（左下がり斜線部）は、列方向に延伸し、繋ぎ換え部を有する。

共通電極３０は、ＴＦＴ２１、画素電極２２、ゲート線２３、および、データ線２４よりも上層（すなわち、液晶層に近い側）に形成された保護絶縁膜のさらに上層に形成される。図４に示すように、共通電極３０は、以下の部分を除いて、表示領域１３の全面を覆うように形成される。共通電極３０は、画素電極２２と共に液晶層に印加する横電界を発生させるために、画素電極２２に対応して複数のスリット３６を有する。図４では、共通電極３０は、１個の画素電極２２に対応して５個のスリット３６を有する。スリット３６の行方向の長さは、列方向の長さよりも長い。共通電極３０は、ＴＦＴ２１のソース電極の配置領域とチャネル領域を含む領域に切り欠きを有していてもよい。

また、共通電極３０は、額縁領域１４の内部、かつ、繋ぎ換え領域１８、１９の外部で第１共通幹配線３１と第２共通幹配線３２に重なるように形成される。共通電極３０と第１共通幹配線３１が重なる位置には、共通電極３０と第１共通幹配線３１を接続する複数のコンタクトホール３４が形成される。共通電極３０と第２共通幹配線３２が重なる位置には、共通電極３０と第２共通幹配線３２を接続する複数のコンタクトホール３５が形成される。

繋ぎ換え領域１８には、繋ぎ換え電極３７が形成される。繋ぎ換え電極３７は、繋ぎ換え領域１８内に共通電極３０と一体に形成される（図４を参照）。繋ぎ換え電極３７と、第１共通幹配線３１の繋ぎ換え部と、第２共通幹配線３２の繋ぎ換え部とは、繋ぎ換え領域１８内で重なる。繋ぎ換え領域１８内には、繋ぎ換え回路として、複数の繋ぎ換えユニット４０が形成される。図３に示すように、繋ぎ換えユニット４０は、繋ぎ換え領域１８内に、空き領域４９を形成しながら２次元状に配置される。繋ぎ換えユニット４０は、繋ぎ換え電極３７と第１共通幹配線３１を接続するコンタクトホールと、繋ぎ換え電極３７と第２共通幹配線３２を接続するコンタクトホールとを含んでいる（詳細は後述）。繋ぎ換えユニット４０のサイズは、例えば数１０μｍ角程度である。なお、繋ぎ換えユニット４０のサイズ、個数、および、配置形態は任意でよい。繋ぎ換え領域１９の構成は、接続配線３３が存在しない点を除き、繋ぎ換え領域１８の構成と同じである。

アクティブマトリクス基板１０と対向基板７の間隔を一定に保つために、対向基板７には柱スペーサ（図示せず）が形成される。柱スペーサは、対向基板７において、表示領域１３と額縁領域１４に対向する位置に所定の密度で配置される。例えば、対向基板７の数万〜数１０万μｍ² あたりに、直径１０〜１５μｍ程度の柱スペーサが１個配置される。額縁領域１４に対向する位置に配置される柱スペーサのうち、繋ぎ換え領域１８、１９に対向する位置に配置されるものは、空き領域４９に対向する位置に配置される。

図５は、繋ぎ換えユニット４０の平面図である。図６は、繋ぎ換えユニット４０の断面図である。図６には、図５のＡ−Ａ’線断面が記載されている。図６では、左側がＡ側、右側がＡ’側である。図６においてガラス基板１０１上に積層された膜が最も厚い（膜厚が最も厚い）部分では、ガラス基板１０１上に下層から順に、第１共通幹配線３１、ＳｉＮｘ（窒化シリコン）膜１２１、第２共通幹配線３２、ＳｉＮｘ膜１５１、１５２、および、繋ぎ換え電極３７が形成されている。第２共通幹配線３２は、下層から順に、アモルファスＳｉ（アモルファスシリコン）膜１２２、リンがドープされたｎ＋アモルファスＳｉ膜１２３、主導体部１３１、および、ＩＺＯ（酸化インジウム亜鉛）膜１４１を積層して形成された積層配線である。ＳｉＮｘ膜１２１はゲート絶縁膜であり、アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３は２層の半導体層を形成し、ＳｉＮｘ膜１５１、１５２は２層の保護絶縁膜である。

第１共通幹配線３１はゲート線２３と同じ工程でゲート層に形成され、第２共通幹配線３２はデータ線２４と同じ工程で半導体層、ソース層、および、画素電極層に形成され、繋ぎ換え電極３７は共通電極層に形成される。繋ぎ換え電極３７と第１共通幹配線３１は、繋ぎ換えユニット４０の全面に形成される。ゲート層とソース層の間にはゲート絶縁膜（ＳｉＮｘ膜１２１）が存在し、ソース層と共通電極層の間には保護絶縁膜（ＳｉＮｘ膜１５１、１５２）が存在する。そこで、繋ぎ換えユニット４０は、繋ぎ換え電極３７と第１共通幹配線３１を接続するコンタクトホール４１と、繋ぎ換え電極３７と第２共通幹配線３２を接続するコンタクトホール４２とを含んでいる。繋ぎ換え電極３７は、コンタクトホール４１の位置で第１共通幹配線３１に直接接触し、コンタクトホール４２の位置でＩＺＯ膜１４１を介して第２共通幹配線３２の主導体部１３１に電気的に接続される。繋ぎ換え電極３７は共通電極３０と一体に形成されるので、繋ぎ換えユニット４０を用いて、共通電極３０と第１共通幹配線３１と第２共通幹配線３２とを電気的に接続することができる。

本実施形態では、コンタクトホール４１、４２は繋ぎ換えユニット４０内に別々に形成され、コンタクトホール４１、４２の形状は長方形である。コンタクトホール４２を形成するために、ＳｉＮｘ膜１５１、１５２には開口が形成される。コンタクトホール４１を形成するために、ＳｉＮｘ膜１２１、第２共通幹配線３２、および、ＳｉＮｘ膜１５１、１５２には開口が形成される。第２共通幹配線３２の主導体部１３１には、図５に示す長方形の開口４３が形成される。第２共通幹配線３２の主導体部１３１は、繋ぎ換えユニット４０内では開口４３を除いた部分（図７（ａ）の斜線部）に形成される。第２共通幹配線３２のアモルファスＳｉ膜１２２には、図５に示す長方形の開口４４が形成される。第２共通幹配線３２のアモルファスＳｉ膜１２２は、繋ぎ換えユニット４０内では開口４４を除いた部分（図７（ｂ）の斜線部）に形成される。

図６に示すように、繋ぎ換え電極３７は、コンタクトホール４１の位置に、階段状に形成された部分と斜面状に形成された部分とを有する（以下、前者を階段部、後者を斜面部という）。階段部を形成するために、第２共通幹配線３２のアモルファスＳｉ膜１２２は、コンタクトホール４１の位置において、第２共通幹配線３２の主導体部１３１よりも所定の長さＬ１だけ大きく形成される。アモルファスＳｉ膜１２２に形成された開口４４の各辺は、主導体部１３１に形成された開口４３の対応する辺よりも長さ（２×Ｌ１）だけ短い（図７を参照）。アモルファスＳｉ膜１２２を主導体部１３１より長さＬ１だけ大きく形成し、その上にＳｉＮｘ膜１５１、１５２と繋ぎ換え電極３７を形成することにより、繋ぎ換え電極３７の階段部は形成される。

斜面部を形成するために、ＳｉＮｘ膜１５１、１５２は、コンタクトホール４１の位置において、アモルファスＳｉ膜１２２を覆うように形成される。また、ＳｉＮｘ膜１２１、１５１、１５２は、コンタクトホール４１の位置において、下層側ほど大きくなるように、それぞれテーパー状に形成される。ＳｉＮｘ膜１２１、１５１、１５２を下層側ほど大きく形成し、その上に繋ぎ換え電極３７を形成することにより、繋ぎ換え電極３７の斜面部は形成される。

以下、図８Ａ〜図８Ｋを参照して、アクティブマトリクス基板１０の製造方法を説明する。図８Ａ〜図８Ｋの（ａ）〜（ｄ）には、それぞれ、ゲート線２３、データ線２４、ＴＦＴ２１、および、繋ぎ換えユニット４０を形成する過程が記載されている。

（第１工程）ゲート層パターンの形成（図８Ａ）
ガラス基板１０１上にスパッタリング法によって、Ｔｉ（チタン）、Ａｌ（アルミニウム）、および、Ｔｉを順次成膜する。続いて、フォトリソグラフィ法とエッチングを用いてゲート層をパターニングし、ゲート線２３、ＴＦＴ２１のゲート電極１１１、第１共通幹配線３１などを形成する。ここで、フォトリソグラフィ法とエッチングを用いたパターニングとは、以下の処理をいう。まず、基板にフォトレジストを塗布する。次に、所望のパターンを有するフォトマスクを被せて基板を露光することにより、基板上にフォトマスクと同じパターンにフォトレジストを残す。次に、残したフォトレジストをマスクとして基板をエッチングすることにより、基板の表面にパターンを形成する。最後に、フォトレジストを剥離する。

（第２工程）半導体層の形成（図８Ｂ）
図８Ａに示す基板にＣＶＤ（Chemical Vapor Deposition ）法によって、ゲート絶縁膜となるＳｉＮｘ膜１２１と、アモルファスＳｉ膜１２２と、ｎ＋アモルファスＳｉ膜１２３とを連続して成膜する。第２工程では、半導体層のパターニングを行わない。半導体層のパターニングは、ソース層のパターニングと共に第３工程で行われる。

（第３工程）ソース層パターンの形成（図８Ｃ〜図８Ｅ）
図８Ｂに示す基板にスパッタリング法によって、ＭｏＮｂ（モリブデンニオブ）膜１３２を成膜する。続いて、フォトリソグラフィ法とエッチングを用いてソース層と半導体層をパターニングし、データ線２４の主導体部１３４、ＴＦＴ２１の導体部１３５、第２共通幹配線３２の主導体部１３１などを形成する。ＴＦＴ２１の導体部１３５は、ＴＦＴ２１のソース電極、ドレイン電極、および、チャネル領域の位置に形成される。第３工程では、主導体部１３１、１３４、および、導体部１３５などの位置にフォトレジスト１３３を残すフォトマスクが使用される。このため露光後には、主導体部１３１、１３４、および、導体部１３５などの位置にフォトレジスト１３３が残る（図８Ｃ）。フォトレジスト１３３をマスクとして、まず第３工程で成膜したＭｏＮｂ膜１３２をエッチングし、次に第２工程で成膜したｎ＋アモルファスＳｉ膜１２３とアモルファスＳｉ膜１２２とを連続してエッチングする（図８Ｄ）。これにより、アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３は、ソース層とほぼ同じ形状にパターニングされる。最後にフォトレジスト１３３を剥離することにより、図８Ｅに示す基板が得られる。図８Ｅに示す基板では、エッチングされずに残ったＭｏＮｂ膜１３２が、データ線２４の主導体部１３４、ＴＦＴ２１の導体部１３５、および、第２共通幹配線３２の主導体部１３１などになる。図８Ｅに示す基板では、データ線２４の主導体部１３４、ＴＦＴ２１の導体部１３５、および、第２共通幹配線３２の主導体部１３１の下層には、アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３が存在する。

（第４工程）画素電極の形成（図８Ｆ〜図８Ｉ）
図８Ｅに示す基板にスパッタリング法によって、画素電極２２となるＩＺＯ膜１４１を成膜する。続いて、フォトリソグラフィ法とエッチングを用いて画素電極層をパターニングする。第４工程では、画素電極２２の位置とソース層パターンの位置（ただし、ＴＦＴ２１のチャネル領域の位置を除く）にフォトレジスト１４２を残すフォトマスクが使用される。このため露光後には、画素電極２２の位置、および、ソース層パターンの位置からＴＦＴ２１のチャネル領域の位置を除いた位置にフォトレジスト１４２が残る（図８Ｆ）。フォトレジスト１４２をマスクとして、まずウェットエッチングによってＩＺＯ膜１４１とＴＦＴ２１のチャネル領域の位置に存在する導体部１３５とをエッチングし、続いてドライエッチングによってＴＦＴ２１のチャネル領域の位置に存在するｎ＋アモルファスＳｉ膜１２３をエッチングする（図８Ｇ、図８Ｈ）。図８Ｇには、導体部１３５のエッチングが完了した時点の基板が記載されている。図８Ｈには、ｎ＋アモルファスＳｉ膜１２３のエッチングが完了した時点の基板が記載されている。図８Ｈに示すように、ドライエッチングによって、ＴＦＴ２１のチャネル領域に存在するアモルファスＳｉ膜１２２の膜厚は薄くなる。最後にフォトレジスト１４２を剥離することにより、図８Ｉに示す基板が得られる。図８Ｉに示す基板では、ＴＦＴ２１のチャネル領域が形成され、ＴＦＴ２１のソース電極１４３とドレイン電極１４４は分離された状態になる。データ線２４の主導体部１３４、ＴＦＴ２１のソース電極１４３とドレイン電極１４４、および、第２共通幹配線３２の主導体部１３１の上層には、ＩＺＯ膜１４１が残る。

本実施形態に係る製造方法では、完成基板における第２共通幹配線３２のアモルファスＳｉ膜１２２の形状は、第３工程で使用されるフォトマスク（以下、ソース層用のフォトマスクという）のパターンによって決定される（図８Ｄと図８Ｈを参照）。一方、完成基板における第２共通幹配線３２の主導体部１３１の形状は、第４工程で使用されるフォトマスク（以下、画素電極層用のフォトマスクという）のパターンによって決定される。コンタクトホール４１の位置においてアモルファスＳｉ膜１２２を主導体部１３１よりも長さＬ１だけ大きく形成するために、コンタクトホール４１の位置においてソース層用のフォトマスクのパターンを画素電極層用のフォトマスクのパターンよりも長さＬ１だけ大きくする。

（第５工程）保護絶縁膜の形成（図８Ｊ）
図８Ｉに示す基板にＣＶＤ法によって、保護絶縁膜となる２層のＳｉＮｘ膜１５１、１５２を順次成膜する。下層ＳｉＮｘ膜１５１の成膜条件と上層ＳｉＮｘ膜１５２の成膜条件は異なる。例えば、下層ＳｉＮｘ膜１５１には高温条件で成膜した膜密度の高い薄膜が使用され、上層ＳｉＮｘ膜１５２には低温条件で成膜した膜密度の低い厚膜が使用される。続いて、フォトリソグラフィ法とエッチングを用いて、第５工程で形成された２層のＳｉＮｘ膜１５１、１５２、および、第２工程で形成されたＳｉＮｘ膜１２１をパターニングする。繋ぎ換えユニット４０を形成する位置には、図８Ｊ（ｄ）に示すように、ＳｉＮｘ膜１２１、１５１、１５２を貫通するコンタクトホール４１、および、ＳｉＮｘ膜１５１、１５２を貫通するコンタクトホール４２が形成される。

図９を参照して、第５工程のエッチングについて説明する。第５工程では、２層のＳｉＮｘ膜１５１、１５２を成膜する処理、フォトレジスト１５３を形成する処理、ＳｉＮｘ膜１２１、１５１、１５２をエッチングする処理、および、フォトレジスト１５３を剥離する処理が順に行われる。エッチング開始前（図９（ａ））には、第１共通幹配線３１の上に下層から順にＳｉＮｘ膜１２１、１５１、１５２が成膜されており、ＳｉＮｘ膜１５２上にはフォトレジスト１５３が形成されている。第５工程のエッチングでは、フォトレジスト１５３をマスクとしてＳｉＮｘ膜１２１、１５１、１５２をエッチングすると共に、フォトレジスト１５３自身もエッチングする。このため、時間の経過と共に、フォトレジスト１５３は徐々に薄く、かつ、小さくなる（図９（ａ）〜（ｅ））。エッチング完了時（図９（ｅ））には、フォトレジスト１５３が最初からなかった部分Ｐ１では、ＳｉＮｘ膜１２１、１５１、１５２はエッチングされてなくなる。フォトレジスト１５３が最後まであった部分Ｐ３では、ＳｉＮｘ膜１２１、１５１、１５２はエッチングされずに残る。途中でフォトレジスト１５３がなくなった部分Ｐ２では、ＳｉＮｘ膜１２１、１５１、１５２は、フォトレジスト１５３がなくなった後の時間に応じた量だけエッチングされる。したがって、第５工程のエッチングによって、ＳｉＮｘ膜１２１、１５１、１５２を下層側ほど大きく形成することができる。

本実施形態に係る製造方法では、完成基板におけるＳｉＮｘ膜１５１、１５２の形状は、第５工程で使用されるフォトマスク（以下、保護絶縁膜用のフォトマスクという）のパターンによって決定される。コンタクトホール４１の位置においてＳｉＮｘ膜１５１、１５２を第２共通幹配線３２のアモルファスＳｉ膜１２２を覆うように形成するために、コンタクトホール４１の位置において保護絶縁膜用のフォトマスクのパターンをソース層用のフォトマスクのパターンよりも大きくする。上述したように、第５工程のエッチング中に、フォトレジスト１５３は削られて小さくなる。そこで、この点を考慮して、コンタクトホール４１の位置において、保護絶縁膜用のフォトマスクのパターンをソース層用のフォトマスクのパターンよりもさらに余裕を見込んで大きくする。例えば、ＳｉＮｘ膜１５１、１５２が第２共通幹配線３２のアモルファスＳｉ膜１２２を覆うために、フォトリソグラフィ法を実行する際のアラインメントずれや露光量ばらつきを考慮して、保護絶縁膜用のフォトマスクのパターンとソース層用のフォトマスクのパターンの間に５μｍのサイズ差が必要である場合には、フォトレジスト１５３が削られて小さくなる分、例えば、２μｍの余裕をさらに見込んで２個のパターンの間のサイズ差を７μｍにすればよい。

（第６工程）共通電極の形成（図８Ｋ）
図８Ｊに示す基板にスパッタリング法によって、共通電極３０となるＩＺＯ膜を成膜する。続いて、フォトリソグラフィ法とエッチングを用いて共通電極層をパターニングし、共通電極３０と繋ぎ換え電極３７を形成する。図８Ｋ（ｄ）に示すように、繋ぎ換え電極３７は、コンタクトホール４１の位置で第１共通幹配線３１に直接接触し、コンタクトホール４２の位置でＩＺＯ膜１４１を介して第２共通幹配線３２の主導体部１３１に電気的に接続される。

第６工程で使用されるフォトマスクは、スリット３６に対応したパターンを有する。このようなフォトマスクを用いることにより、スリット３６を有する共通電極３０を形成することができる。以上に述べた第１〜第６工程を実行することにより、図８Ｋに示す断面構造を有するアクティブマトリクス基板１０を製造することができる。

本実施形態に係る製造方法では、第１および第３〜第６工程において異なるフォトマスクを用いてフォトリソグラフィ法が実行され、第２工程ではフォトリソグラフィ法は実行されない。本実施形態に係る製造方法で使用されるフォトマスクは、全部で５枚である。なお、第１工程でゲート線２３を形成するとき、および、第３工程でデータ線２４の主導体部１３４などを形成するときに、上記の材料に代えて、Ｃｕ（銅）、Ｍｏ（モリブデン）、Ａｌ、Ｔｉ、ＴｉＮ（窒化チタン）、これらの合金、あるいは、これら金属の積層膜を用いてもよい。例えば、ゲート線２３やデータ線２４の主導体部１３４などの配線材料として、ＭｏＮｂの上層にＡｌ合金を積層し、さらにＡｌ合金の上層にＭｏＮｂを積層した３層膜を用いてもよい。また、第４工程で画素電極２２を形成するとき、および、第６工程で共通電極３０と繋ぎ換え電極３７を形成するときに、ＩＺＯに代えてＩＴＯ（酸化インジウムスズ）を用いてもよい。また、第５工程で保護絶縁膜を形成するときに、２層のＳｉＮｘ膜に代えて１層のＳｉＮｘ膜を成膜してもよい。また、ＳｉＮｘ膜に代えて、ＳｉＯｘ（酸化シリコン）膜、ＳｉＯＮ（窒化酸化シリコン）膜、あるいは、これらの積層膜を用いてもよい。

本実施形態に係る製造方法において、基板上に形成される各種の膜の厚さは、膜の材質や機能などに応じて好適に決定される。膜の厚さは、例えば、１０ｎｍ〜１μｍ程度である。以下、膜厚の一例を示す。例えば、第２工程では、厚さ３６０〜４５０ｎｍのＳｉＮｘ膜１２１と、厚さ１００〜２００ｎｍのアモルファスＳｉ膜１２２と、厚さ３０〜８０ｎｍのｎ＋アモルファスＳｉ膜１２３とを連続して成膜する。第３工程では厚さ１８０〜２２０ｎｍのＭｏＮｂ膜１３２を成膜し、第４工程では厚さ５０〜８０ｎｍのＩＺＯ膜１４１を成膜する。第５工程では厚さ２２０〜２８０ｎｍのＳｉＮｘ膜１５１と、厚さ４５０〜５５０ｎｍのＳｉＮｘ膜１５２とを成膜し、第６工程では厚さ１１０〜１４０ｎｍのＩＺＯ膜を成膜する。この場合、例えば、長さＬ１（コンタクトホール４１の位置におけるアモルファスＳｉ膜１２２と主導体部１３１のサイズの差）を１μｍ以上（例えば、１．５μｍ）に設定する。

以下、本実施形態に係るアクティブマトリクス基板１０の効果を説明する。ここで、比較例として、コンタクトホール４１の位置において、第２共通幹配線３２のアモルファスＳｉ膜１２２が第２共通幹配線３２の主導体部１３１と同じサイズに形成され、ＳｉＮｘ膜１５１、１５２で覆われていないアクティブマトリクス基板を考える。

図１０は、比較例に係るアクティブマトリクス基板の繋ぎ換えユニットの断面図である。図１０には、繋ぎ換え電極３９と第１共通幹配線３１を接続するコンタクトホール４１の断面が記載されている。なお、対比を容易にするために、図１０では繋ぎ換え電極以外の要素には図６と同じ符号を付している。

比較例に係るアクティブマトリクス基板では、コンタクトホール４１の位置において、アモルファスＳｉ膜１２２と主導体部１３１は同じサイズに形成される。このため、繋ぎ換え電極３９は階段部を有さず、繋ぎ換え電極３９の段差は大きい。また、アモルファスＳｉ膜１２２は、ＳｉＮｘ膜１５１、１５２で覆われていない。このため、コンタクトホール４１を形成するときに、ゲート絶縁膜１２１、アモルファスＳｉ膜１２２、および、ｎ＋アモルファスＳｉ膜１２３はエッチングされ、コンタクトホール４１の側面は次の層を形成しにくい状態になる。具体的には、コンタクトホール４１の側面の傾きが大きくなったり、コンタクトホール４１の側面にくぼみができたりする。図１３に示す例では、アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３の位置に、くぼみができている。このように比較例に係るアクティブマトリクス基板では、繋ぎ換え電極３９の段差が大きく、コンタクトホール４１の側面が次の層を形成しにくい状態になるので、繋ぎ換え電極３９は第２共通幹配線３２のパターン端部で段切れしやすい。

これに対して、本実施形態に係るアクティブマトリクス基板１０では、第２共通幹配線３２のアモルファスＳｉ膜１２２は、コンタクトホール４１の位置において、第２共通幹配線３２の主導体部１３１よりも大きく形成される。このため、繋ぎ換え電極３７は階段部を有し、繋ぎ換え電極３７の段差は小さい。また、第２共通幹配線３２のアモルファスＳｉ膜１２２は、コンタクトホール４１の位置において、ＳｉＮｘ膜１５１、１５２で覆われる。このため、コンタクトホール４１を形成するときに、ゲート絶縁膜１２１、アモルファスＳｉ膜１２２、および、ｎ＋アモルファスＳｉ膜１２３はエッチングされず、コンタクトホール４１の側面は次の層を形成しやすい形状になる。このように本実施形態に係るアクティブマトリクス基板１０では、繋ぎ換え電極３７の段差が小さく、コンタクトホール４１の側面が次の層を形成しやすい形状になるので、繋ぎ換え電極３７の第２共通幹配線３２のパターン端部における段切れを防止することができる。

また、ＳｉＮｘ膜１２１、１５１、１５２は、コンタクトホール４１の位置において、下層側ほど大きくなるように、それぞれテーパー状に形成される。したがって、コンタクトホール４１の側面を次の層をより形成しやすい形状にして、第２共通幹配線３２のパターン端部における繋ぎ換え電極の段切れをより効果的に防止することができる。

また、アクティブマトリクス基板１０は、大きな２個のコンタクトホールを含む繋ぎ換え回路ではなく、繋ぎ換え回路として、それぞれが小さな２個のコンタクトホール４１、４２を含む複数の繋ぎ換えユニット４０を備えている。繋ぎ換えユニット４０は、繋ぎ換え領域１８、１９内に空き領域４９を形成しながら２次元状に配置される。対向基板７に形成される柱スペーサは、空き領域４９に対向する位置に配置される。このため、柱スペーサは繋ぎ換えユニット４０のコンタクトホール４１、４２に落ち込むことがない。したがって、アクティブマトリクス基板１０と対向基板７の間隔を安定的に一定に保つことができる。また、柱スペーサに対向する位置にだけ繋ぎ換えユニット４０を配置しないことにより、繋ぎ換え回路の抵抗を低減することができる。

また、アクティブマトリクス基板１０は、繋ぎ換えユニット４０以外に、共通電極３０と第１共通幹配線３１を接続するコンタクトホール３４と、共通電極３０と第２共通幹配線３２を接続するコンタクトホール３５とを備えている（図３）。このため、繋ぎ換えユニット４０で接続不良が発生した場合には、コンタクトホール３４、３５を用いて共通電極３０と２種類の共通幹配線３１、３２とを電気的に接続し、コンタクトホール３４、３５で接続不良が発生した場合には、繋ぎ換えユニット４０を用いて共通電極３０と２種類の共通幹配線３１、３２とを電気的に接続することができる。

以上に示すように、本実施形態に係るアクティブマトリクス基板１０は、第１配線層（ゲート層）に形成された複数のゲート線２３と、半導体層、第２配線層（ソース層）、および、画素電極層に形成された積層配線である複数のデータ線２４と、ゲート線２３とデータ線２４の交点に対応して配置され、それぞれがスイッチング素子（ＴＦＴ２１）および画素電極２２を含む複数の画素回路２０と、ゲート線２３、データ線２４、スイッチング素子、および、画素電極２２よりも上層に形成された保護絶縁膜（ＳｉＮｘ膜１５１、１５２）と、保護絶縁膜の上層に形成された共通電極３０と、第１配線層に形成され、繋ぎ換え領域１８、１９内に形成された部分を有する第１共通幹配線３１と、半導体層、第２配線層、および、画素電極層に形成された積層配線であり、繋ぎ換え領域１８、１９内に形成された部分を有する第２共通幹配線３２と、繋ぎ換え領域１８、１９内に共通電極３０と一体に形成された繋ぎ換え電極３７と、繋ぎ換え領域１８、１９内に配置された複数の繋ぎ換えユニット４０とを備えている。各繋ぎ換えユニット４０は、繋ぎ換え電極３７と第１共通幹配線３１を接続する第１コンタクトホール（コンタクトホール４１）と、繋ぎ換え電極３７と第２共通幹配線３２を接続する第２コンタクトホール（コンタクトホール４２）とを含んでいる。第２共通幹配線３２の半導体層の一部の層に形成された部分（アモルファスＳｉ膜１２２）は、第１コンタクトホールの位置において、第２共通幹配線の第２配線層に形成された部分（主導体部１３１）よりも大きく形成され、保護絶縁膜で覆われる。このように、第１コンタクトホールの位置において第２共通幹配線３２を階段状に形成することにより、繋ぎ換え電極３７に階段部を設け、繋ぎ換え電極３７の段差を小さくすることができる。また、第１コンタクトホールの位置において第２共通幹配線の半導体層に形成された部分（アモルファスＳｉ膜１２２）まで保護絶縁膜で覆うことにより、第１コンタクトホールを形成するときに第２共通幹配線の半導体層に形成された部分やその下層にある部分を保護し、第１コンタクトホールの側面を次の層を形成しやすい形状にすることができる。したがって、第２共通幹配線３２のパターン端部における繋ぎ換え電極の段切れを防止し、繋ぎ換え回路の抵抗を低減することができる。

また、アクティブマトリクス基板１０は、第１配線層と半導体層の間にゲート絶縁膜（ＳｉＮｘ膜１２１）を備え、ゲート絶縁膜と保護絶縁膜は、第１コンタクトホールの位置において、下層側ほど大きくなるように、それぞれテーパー状に形成される。したがって、第１コンタクトホールの側面を次の層をより形成しやすい形状にして、第２共通幹配線３２のパターン端部における繋ぎ換え電極３７の段切れをより効果的に防止することができる。また、第１および第２コンタクトホールは、繋ぎ換えユニット４０内に別々に形成されているので、２個のコンタクトホールを高い自由度で形成することができる。また、繋ぎ換えユニット４０は、繋ぎ換え領域１８、１９内に空き領域４９を形成しながら２次元状に配置されている。したがって、対向基板７において、空き領域４９に対向する位置に柱スペーサを配置し、アクティブマトリクス基板１０と対向基板７の間隔を安定的に一定に保つことができる。

また、本実施形態に係る液晶パネル２は、アクティブマトリクス基板１０と、アクティブマトリクス基板１０に対向して配置された対向基板７とを備えている。繋ぎ換えユニット４０は繋ぎ換え領域１８、１９内に空き領域４９を形成しながら２次元状に配置されており、対向基板７は空き領域４９に対向する位置に柱スペーサを有する。したがって、アクティブマトリクス基板１０と対向基板７の間隔を安定的に一定に保つことができる。

また、上記アクティブマトリクス基板１０の製造方法は、第１配線層に、複数のゲート線２３と、繋ぎ換え領域１８、１９内に形成された部分を有する第１共通幹配線３１とを形成するステップ（第１工程）と、ゲート絶縁膜（ＳｉＮｘ膜１２１）と半導体膜（アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３）とを成膜するステップ（第２工程）と、第２配線層に、複数のデータ線２４の主導体部の元になる第１導体部（図８Ｅ（ｂ）に示す主導体部１３４）と、繋ぎ換え領域１８、１９内に形成された部分を有する第２共通幹配線３２の主導体部の元になる第２導体部（図８Ｅ（ｄ）に示す主導体部１３１）とを形成すると共に、半導体膜をパターニングすることにより、データ線２４の半導体部（図８Ｅ（ｂ）に示すアモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３）と第２共通幹配線３２の半導体部（図８Ｅ（ｄ）に示すアモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３）とを形成するソース層形成ステップ（第３工程）と、画素電極２２と、データ線２４の副導体部（図８Ｉ（ｂ）に示すＩＺＯ膜１４１）と、第２共通幹配線３２の副導体部（図８Ｉ（ｄ）に示すＩＺＯ膜１４１）とを形成すると共に、第１および第２導体部をパターニングすることにより、データ線２４の主導体部１３４と第２共通幹配線３２の主導体部１３１とを形成する画素電極層形成ステップ（第４工程）と、画素電極２２の上層に保護絶縁膜を形成するステップ（第５工程）と、保護絶縁膜の上層に共通電極３０を形成すると共に、共通電極３０と一体に繋ぎ換え領域１８、１９内に繋ぎ換え電極３７を形成するステップ（第６工程）とを備えている。保護絶縁膜を形成するステップは、繋ぎ換え電極３７と第１共通幹配線３１を接続する第１コンタクトホールを繋ぎ換えユニット４０内の第１位置（コンタクトホール４１の位置）に形成すると共に、繋ぎ換え電極３７と第２共通幹配線３２を接続する第２コンタクトホールを繋ぎ換えユニット４０内の第２位置（コンタクトホール４２の位置）に形成する。ソース層形成ステップは、第１位置において第２共通幹配線３２の半導体部内の一部の層（アモルファスＳｉ膜１２２）を第２共通幹配線３２の主導体部１３１よりも大きく形成する。保護絶縁膜を形成するステップは、第１位置において保護絶縁膜を第２共通幹配線３２の半導体部を覆うように形成する。これにより、第２共通幹配線３２のパターン端部における繋ぎ換え電極３７の段切れを防止したアクティブマトリクス基板１０を工程を増加させることなく製造することができる。

また、保護絶縁膜を形成するステップは、第１位置において、ゲート絶縁膜と保護絶縁膜を下層側ほど大きくなるように、それぞれテーパー状に形成する。したがって、第２共通幹配線３２のパターン端部における繋ぎ換え電極３７の段切れをより効果的に防止したアクティブマトリクス基板１０を製造することができる。また、保護絶縁膜を形成するステップは、成膜処理、フォトレジスト形成処理、フォトレジスト１５３をマスクとしてゲート絶縁膜と保護絶縁膜をエッチングすると共に、フォトレジスト１５３をエッチングする処理（図９に示すエッチング）、および、フォトレジスト剥離処理を含んでいる。これにより、ゲート絶縁膜と保護絶縁膜を下層側ほど大きく形成することができる。

（第２の実施形態）
本発明の第２の実施形態に係るアクティブマトリクス基板は、第１の実施形態とは異なる繋ぎ換えユニットを備えている。以下、第１の実施形態との相違点を説明し、第１の実施形態との共通点については説明を省略する。

図１１は、本実施形態に係る繋ぎ換えユニットの平面図である。図１１に示す繋ぎ換えユニット５０は、１個のコンタクトホール５１（太線部）を含んでいる。コンタクトホール５１は、繋ぎ換え電極と第１共通幹配線を接続するコンタクトホール５１ａと、繋ぎ換え電極と第２共通幹配線を接続するコンタクトホール５１ｂとを一体に形成したものである。コンタクトホール５１ａ、５１ｂは、それぞれ、第１の実施形態に係るコンタクトホール４１、４２に対応する。

第１の実施形態と同様に、繋ぎ換え電極と第１共通幹配線（いずれも図示せず）は、繋ぎ換えユニット５０の全面に形成される。第２共通幹配線の主導体部（図示せず）には開口５３が形成され、第２共通幹配線のアモルファスＳｉ膜（図示せず）には開口５４が形成される。繋ぎ換え電極は、コンタクトホール５１ａの位置で第１共通幹配線に直接接触し、コンタクトホール５１ｂの位置でＩＺＯ膜を介して第２共通幹配線の主導体部に電気的に接続される。第２共通幹配線のアモルファスＳｉ膜は、コンタクトホール５１の位置において、第２共通幹配線の主導体部よりも長さＬ１だけ大きく形成される。

繋ぎ換えユニット５０では、図１１に示すＢ−Ｂ’断面で繋ぎ換え電極が段切れする場合がある。しかし、繋ぎ換えユニット５０は、Ｃ−Ｃ’断面では図６に示す構造を有する。したがって、繋ぎ換え電極がＢ−Ｂ’断面で段切れした場合でも、繋ぎ換え電極と第１共通幹配線と第２共通幹配線とを図１１に示す経路Ｄで電気的に接続することができる。

第１の実施形態に係る繋ぎ換えユニット４０（図５）は、２個のコンタクトホール４１、４２を含んでいる。これに対して、本実施形態に係る繋ぎ換えユニット５０は、２個のコンタクトホール５１ａ、５１ｂを一体に形成した１個のコンタクトホール５１を含んでいる。したがって、本実施形態に係るアクティブマトリクス基板によれば、繋ぎ換えユニット５０のサイズを縮小することができる。このため、例えば、額縁領域が狭く、繋ぎ換え領域内の配線の形状が複雑である場合でも、繋ぎ換え領域に多数の繋ぎ換えユニット５０を配置することができる。したがって、繋ぎ換え抵抗を増大させることなく、共通電極と第１共通幹配線と第２共通幹配線とを確実に電気的に接続することができる。また、繋ぎ換えユニット５０を配置しない空き領域の位置を高い自由度で決定することができる。

（第３の実施形態）
本発明の第３の実施形態に係るアクティブマトリクス基板は、第１および第２の実施形態とは異なる繋ぎ換えユニットを備えている。以下、第１および第２の実施形態との相違点を説明し、第１および第２の実施形態との共通点については説明を省略する。

図１２は、本実施形態に係る繋ぎ換えユニットの第１例の平面図である。図１２に示す繋ぎ換えユニット６０は、繋ぎ換え電極と第１共通幹配線を接続するコンタクトホール６１と、繋ぎ換え電極と第２共通幹配線を接続するコンタクトホール６２とを含んでいる。コンタクトホール６１、６２は、それぞれ、第１の実施形態に係るコンタクトホール４１、４２に対応する。第１および第２の実施形態と同様に、繋ぎ換え電極と第１共通幹配線（いずれも図示せず）は、繋ぎ換えユニット６０の全面に形成される。

繋ぎ換えユニット６０では、コンタクトホール６１、６２の形状は円形である。第２共通幹配線の主導体部（図示せず）には円形の開口６３が形成され、第２共通幹配線のアモルファスＳｉ膜（図示せず）には円形の開口６４が形成される。第２共通幹配線のアモルファスＳｉ膜は、コンタクトホール６１の位置において、第２共通幹配線の主導体部よりも長さＬ１だけ大きく形成される。開口６４の半径は、開口６３の半径よりも長さＬ１だけ小さい。

図１３は、本実施形態に係る繋ぎ換えユニットの第２例の平面図である。図１３に示す繋ぎ換えユニット７０は、１個のコンタクトホール７１（太線部）を含んでいる。コンタクトホール７１は、繋ぎ換え電極と第１共通幹配線を接続するコンタクトホール７１ａと、繋ぎ換え電極と第２共通幹配線を接続するコンタクトホール７１ｂとを一体に形成したものである。コンタクトホール７１ａ、７１ｂは、それぞれ、第１の実施形態に係るコンタクトホール４１、４２に対応する。

繋ぎ換えユニット７０では、コンタクトホール７１の形状は円形である。第２共通幹配線の主導体部（図示せず）には長方形の開口７３が形成され、第２共通幹配線のアモルファスＳｉ膜（図示せず）には長方形の開口７４が形成される。第２共通幹配線のアモルファスＳｉ膜は、コンタクトホール７１の位置において、第２共通幹配線の主導体部よりも長さＬ１だけ大きく形成される。開口７４の各辺（一部がコンタクトホール７１内にある辺を除く）は、開口７３の対応する辺よりも長さ（２×Ｌ１）だけ短い。

図１２に示すように、繋ぎ換えユニット内に形成される２個のコンタクトホールの形状は、長方形に限らず、円形でもよい。これ以外にも、２個のコンタクトホールの形状は、長方形以外の多角形でもよく、楕円形でもよい。２個のコンタクトホールの形状は、異なっていてもよい。このように２個のコンタクトホールの少なくとも一方の形状は、長方形、および、長方形以外の多角形のいずれかでもよく、円形、および、楕円形のいずれかでもよい。

また、図１３に示すように、繋ぎ換えユニット内に一体に形成されたコンタクトホールの形状は、長方形に限らず、円形でもよい。また、一体に形成されたコンタクトホールの形状は、長方形以外の多角形でもよく、楕円形でもよい。このように一体に形成されたコンタクトホールの形状は、長方形、および、長方形以外の多角形のいずれかでもよく、円形、および、楕円形のいずれかでもよい。

また、第２共通幹配線の主導体部とアモルファスＳｉ膜に形成される開口の形状は、長方形に限らず、長方形以外の多角形、円形、あるいは、楕円でもよい。コンタクトホールと開口の形状は、各種の設計条件（例えば、繋ぎ換え領域内の配線の形状、柱スペーサの形状やサイズなど）に応じて任意に決定してもよい。

配向膜の配向処理をラビングで行う場合には、ラビングによる筋状のむらを抑制するために、コンタクトホールの形状は頂点を有しないことが好ましい。円形や楕円形のコンタクトホールを用いることにより、ラビングに起因する表示むらを抑制することができる。

以上に示すように、繋ぎ換えユニット内に２個のコンタクトホールを別々に形成する場合、２個のコンタクトホールのうち少なくとも一方の形状は、長方形、および、長方形以外の多角形のいずれかでもよく、円形、および、楕円形のいずれかでもよい。また、繋ぎ換えユニット内に２個のコンタクトホールを一体に形成する場合、一体に形成されたコンタクトホールの形状は、長方形、および、長方形以外の多角形のいずれかでもよく、円形、および、楕円形のいずれかでもよい。いずれの形状を有するコンタクトホールを用いても、共通電極と第１共通幹配線と第２共通幹配線とを接続する繋ぎ換えユニットを構成することができる。特に、頂点を有しない形状（円形あるいは楕円形）のコンタクトホールを用いることにより、ラビングに起因する表示むらを抑制することができる。

本発明のアクティブマトリクス基板は、共通幹配線のパターン端部における繋ぎ換え電極の段切れを防止できるという特徴を有するので、液晶パネルなどに利用することができる。本発明の液晶パネルは、液晶表示装置や、各種の電子機器の表示部などに利用することができる。

１…液晶表示装置
２…液晶パネル
３…表示制御回路
４…ゲート線駆動回路
５…データ線駆動回路
６…バックライト
７…対向基板
１０…アクティブマトリクス基板
１８、１９…繋ぎ換え領域
２０…画素回路
２１…ＴＦＴ
２２…画素電極
２３…ゲート線
２４…データ線
３０…共通電極
３１…第１共通幹配線
３２…第２共通幹配線
３６…スリット
３７…繋ぎ換え電極
４０、５０、６０、７０…繋ぎ換えユニット
４１、４２、５１、６１、６２、７１…コンタクトホール
４３、４４、５３、５４、６３、６４、７３、７４…開口
４９…空き領域
１２１、１５１、１５２…ＳｉＮｘ膜
１２２…アモルファスＳｉ膜
１２３…ｎ＋アモルファスＳｉ膜
１３１、１３４…主導体部
１４１…ＩＺＯ膜

以上に述べたアクティブマトリクス基板は、以下の製造方法によって製造される。
第１の製造方法は、繋ぎ換え領域内に複数の繋ぎ換えユニットを有するアクティブマトリクス基板の製造方法であって、
第１配線層に、複数のゲート線と、前記繋ぎ換え領域内に形成された部分を有する第１共通幹配線とを形成するステップと、
ゲート絶縁膜と半導体膜とを成膜するステップと、
第２配線層に、複数のデータ線の主導体部の元になる第１導体部と、前記繋ぎ換え領域内に形成された部分を有する第２共通幹配線の主導体部の元になる第２導体部とを形成すると共に、前記半導体膜をパターニングすることにより、前記データ線の半導体部と前記第２共通幹配線の半導体部とを形成するソース層形成ステップと、
画素電極と、前記データ線の副導体部と、前記第２共通幹配線の副導体部とを形成すると共に、前記第１および第２導体部をパターニングすることにより、前記データ線の主導体部と前記第２共通幹配線の主導体部とを形成する画素電極層形成ステップと、
前記画素電極の上層に保護絶縁膜を形成するステップと、
前記保護絶縁膜の上層に共通電極を形成すると共に、前記共通電極と一体に前記繋ぎ換え領域内に繋ぎ換え電極を形成するステップとを備え、
前記保護絶縁膜を形成するステップは、前記繋ぎ換え電極と前記第１共通幹配線を接続する第１コンタクトホールを前記繋ぎ換えユニット内の第１位置に形成すると共に、前記繋ぎ換え電極と前記第２共通幹配線を接続する第２コンタクトホールを前記繋ぎ換えユニット内の第２位置に形成し、
前記ソース層形成ステップは、前記第１位置において前記第２共通幹配線の半導体部内の一部の層を前記第２共通幹配線の主導体部よりも大きく形成し、
前記保護絶縁膜を形成するステップは、前記第１位置において前記保護絶縁膜を前記第２共通幹配線の半導体部を覆うように形成することを特徴とする。

第２の製造方法は、第１の製造方法において、
前記保護絶縁膜を形成するステップは、前記第１位置において、前記ゲート絶縁膜と前記保護絶縁膜を下層側ほど大きくなるように、それぞれテーパー状に形成することを特徴とする。

第３の製造方法は、第２の製造方法において、
前記保護絶縁膜を形成するステップは、成膜処理、フォトレジスト形成処理、フォトレジストをマスクとして前記ゲート絶縁膜と前記保護絶縁膜をエッチングすると共に、前記フォトレジストをエッチングする処理、および、フォトレジスト剥離処理を含むことを特徴とする。

上記第１の製造方法によれば、第２共通幹配線のパターン端部における繋ぎ換え電極の段切れを防止したアクティブマトリクス基板を工程を増加させることなく製造することができる。

上記第２の製造方法によれば、第１コンタクトホールの位置においてゲート絶縁膜と保護絶縁膜を下層側ほど大きく形成することにより、第２共通幹配線のパターン端部における繋ぎ換え電極の段切れをより効果的に防止したアクティブマトリクス基板を製造することができる。

上記第３の製造方法によれば、保護絶縁膜を形成するステップにおいて、ゲート絶縁膜と保護絶縁膜をエッチングすると共に、フォトマスクをエッチングすることにより、ゲート絶縁膜と保護絶縁膜を下層側ほど大きく形成することができる。

上記の製造方法では、完成基板における第２共通幹配線３２のアモルファスＳｉ膜１２２の形状は、第３工程で使用されるフォトマスク（以下、ソース層用のフォトマスクという）のパターンによって決定される（図８Ｄと図８Ｈを参照）。一方、完成基板における第２共通幹配線３２の主導体部１３１の形状は、第４工程で使用されるフォトマスク（以下、画素電極層用のフォトマスクという）のパターンによって決定される。コンタクトホール４１の位置においてアモルファスＳｉ膜１２２を主導体部１３１よりも長さＬ１だけ大きく形成するために、コンタクトホール４１の位置においてソース層用のフォトマスクのパターンを画素電極層用のフォトマスクのパターンよりも長さＬ１だけ大きくする。

上記の製造方法では、完成基板におけるＳｉＮｘ膜１５１、１５２の形状は、第５工程で使用されるフォトマスク（以下、保護絶縁膜用のフォトマスクという）のパターンによって決定される。コンタクトホール４１の位置においてＳｉＮｘ膜１５１、１５２を第２共通幹配線３２のアモルファスＳｉ膜１２２を覆うように形成するために、コンタクトホール４１の位置において保護絶縁膜用のフォトマスクのパターンをソース層用のフォトマスクのパターンよりも大きくする。上述したように、第５工程のエッチング中に、フォトレジスト１５３は削られて小さくなる。そこで、この点を考慮して、コンタクトホール４１の位置において、保護絶縁膜用のフォトマスクのパターンをソース層用のフォトマスクのパターンよりもさらに余裕を見込んで大きくする。例えば、ＳｉＮｘ膜１５１、１５２が第２共通幹配線３２のアモルファスＳｉ膜１２２を覆うために、フォトリソグラフィ法を実行する際のアラインメントずれや露光量ばらつきを考慮して、保護絶縁膜用のフォトマスクのパターンとソース層用のフォトマスクのパターンの間に５μｍのサイズ差が必要である場合には、フォトレジスト１５３が削られて小さくなる分、例えば、２μｍの余裕をさらに見込んで２個のパターンの間のサイズ差を７μｍにすればよい。

上記の製造方法では、第１および第３〜第６工程において異なるフォトマスクを用いてフォトリソグラフィ法が実行され、第２工程ではフォトリソグラフィ法は実行されない。上記の製造方法で使用されるフォトマスクは、全部で５枚である。なお、第１工程でゲート線２３を形成するとき、および、第３工程でデータ線２４の主導体部１３４などを形成するときに、上記の材料に代えて、Ｃｕ（銅）、Ｍｏ（モリブデン）、Ａｌ、Ｔｉ、ＴｉＮ（窒化チタン）、これらの合金、あるいは、これら金属の積層膜を用いてもよい。例えば、ゲート線２３やデータ線２４の主導体部１３４などの配線材料として、ＭｏＮｂの上層にＡｌ合金を積層し、さらにＡｌ合金の上層にＭｏＮｂを積層した３層膜を用いてもよい。また、第４工程で画素電極２２を形成するとき、および、第６工程で共通電極３０と繋ぎ換え電極３７を形成するときに、ＩＺＯに代えてＩＴＯ（酸化インジウムスズ）を用いてもよい。また、第５工程で保護絶縁膜を形成するときに、２層のＳｉＮｘ膜に代えて１層のＳｉＮｘ膜を成膜してもよい。また、ＳｉＮｘ膜に代えて、ＳｉＯｘ（酸化シリコン）膜、ＳｉＯＮ（窒化酸化シリコン）膜、あるいは、これらの積層膜を用いてもよい。

上記の製造方法において、基板上に形成される各種の膜の厚さは、膜の材質や機能などに応じて好適に決定される。膜の厚さは、例えば、１０ｎｍ〜１μｍ程度である。以下、膜厚の一例を示す。例えば、第２工程では、厚さ３６０〜４５０ｎｍのＳｉＮｘ膜１２１と、厚さ１００〜２００ｎｍのアモルファスＳｉ膜１２２と、厚さ３０〜８０ｎｍのｎ＋アモルファスＳｉ膜１２３とを連続して成膜する。第３工程では厚さ１８０〜２２０ｎｍのＭｏＮｂ膜１３２を成膜し、第４工程では厚さ５０〜８０ｎｍのＩＺＯ膜１４１を成膜する。第５工程では厚さ２２０〜２８０ｎｍのＳｉＮｘ膜１５１と、厚さ４５０〜５５０ｎｍのＳｉＮｘ膜１５２とを成膜し、第６工程では厚さ１１０〜１４０ｎｍのＩＺＯ膜を成膜する。この場合、例えば、長さＬ１（コンタクトホール４１の位置におけるアモルファスＳｉ膜１２２と主導体部１３１のサイズの差）を１μｍ以上（例えば、１．５μｍ）に設定する。

Claims (13)

1. 第１配線層に形成された複数のゲート線と、
   半導体層、第２配線層、および、画素電極層に形成された積層配線である複数のデータ線と、
   前記ゲート線と前記データ線の交点に対応して配置され、それぞれがスイッチング素子および画素電極を含む複数の画素回路と、
   前記ゲート線、前記データ線、前記スイッチング素子、および、前記画素電極よりも上層に形成された保護絶縁膜と、
   前記保護絶縁膜の上層に形成された共通電極と、
   前記第１配線層に形成され、繋ぎ換え領域内に形成された部分を有する第１共通幹配線と、
   前記半導体層、前記第２配線層、および、前記画素電極層に形成された積層配線であり、前記繋ぎ換え領域内に形成された部分を有する第２共通幹配線と、
   前記繋ぎ換え領域内に前記共通電極と一体に形成された繋ぎ換え電極と、
   前記繋ぎ換え領域内に配置され、それぞれが、前記繋ぎ換え電極と前記第１共通幹配線を接続する第１コンタクトホールと、前記繋ぎ換え電極と前記第２共通幹配線を接続する第２コンタクトホールとを含む複数の繋ぎ換えユニットとを備え、
   前記第２共通幹配線の前記半導体層内の一部の層に形成された部分は、前記第１コンタクトホールの位置において、前記第２共通幹配線の前記第２配線層に形成された部分よりも大きく形成され、前記保護絶縁膜で覆われていることを特徴とする、アクティブマトリクス基板。
2. 前記第１配線層と前記半導体層の間にゲート絶縁膜をさらに備え、
   前記ゲート絶縁膜と前記保護絶縁膜は、前記第１コンタクトホールの位置において、下層側ほど大きくなるように、それぞれテーパー状に形成されていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
3. 前記第１および第２コンタクトホールは、前記繋ぎ換えユニット内に別々に形成されていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
4. 前記第１および第２コンタクトホールの少なくとも一方の形状が、長方形、および、長方形以外の多角形のいずれかであることを特徴とする、請求項３に記載のアクティブマトリクス基板。
5. 前記第１および第２コンタクトホールの少なくとも一方の形状が、円形、および、楕円形のいずれかであることを特徴とする、請求項３に記載のアクティブマトリクス基板。
6. 前記第１および第２コンタクトホールは、前記繋ぎ換えユニット内に一体に形成されていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
7. 一体に形成されたコンタクトホールの形状が、長方形、および、長方形以外の多角形のいずれかであることを特徴とする、請求項６に記載のアクティブマトリクス基板。
8. 一体に形成されたコンタクトホールの形状が、円形、および、楕円形のいずれかであることを特徴とする、請求項６に記載のアクティブマトリクス基板。
9. 前記繋ぎ換えユニットは、前記繋ぎ換え領域内に空き領域を形成しながら２次元状に配置されていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
10. アクティブマトリクス基板と、
    前記アクティブマトリクス基板に対向して配置された対向基板とを備え、
    前記アクティブマトリクス基板は、
    第１配線層に形成された複数のゲート線と、
    半導体層、第２配線層、および、画素電極層に形成された積層配線である複数のデータ線と、
    前記ゲート線と前記データ線の交点に対応して配置され、それぞれがスイッチング素子および画素電極を含む複数の画素回路と、
    前記ゲート線、前記データ線、前記スイッチング素子、および、前記画素電極よりも上層に形成された保護絶縁膜と、
    前記保護絶縁膜の上層に形成された共通電極と、
    前記第１配線層に形成され、繋ぎ換え領域内に形成された部分を有する第１共通幹配線と、
    前記半導体層、前記第２配線層、および、前記画素電極層に形成された積層配線であり、前記繋ぎ換え領域内に形成された部分を有する第２共通幹配線と、
    前記繋ぎ換え領域内に前記共通電極と一体に形成された繋ぎ換え電極と、
    前記繋ぎ換え領域内に配置され、それぞれが、前記繋ぎ換え電極と前記第１共通幹配線を接続する第１コンタクトホールと、前記繋ぎ換え電極と前記第２共通幹配線を接続する第２コンタクトホールとを有する複数の繋ぎ換えユニットとを含み、
    前記第２共通幹配線の前記半導体層内の一部の層に形成された部分は、前記第１コンタクトホールの位置において、前記第２共通幹配線の前記第２配線層に形成された部分よりも大きく形成され、前記保護絶縁膜で覆われており、
    前記繋ぎ換えユニットは、前記繋ぎ換え領域内に空き領域を形成しながら２次元状に配置されており、
    前記対向基板は、前記空き領域に対向する位置に柱スペーサを有することを特徴とする、液晶パネル。
11. 繋ぎ換え領域内に複数の繋ぎ換えユニットを有するアクティブマトリクス基板の製造方法であって、
    第１配線層に、複数のゲート線と、前記繋ぎ換え領域内に形成された部分を有する第１共通幹配線とを形成するステップと、
    ゲート絶縁膜と半導体膜とを成膜するステップと、
    第２配線層に、複数のデータ線の主導体部の元になる第１導体部と、前記繋ぎ換え領域内に形成された部分を有する第２共通幹配線の主導体部の元になる第２導体部とを形成すると共に、前記半導体膜をパターニングすることにより、前記データ線の半導体部と前記第２共通幹配線の半導体部とを形成するソース層形成ステップと、
    画素電極と、前記データ線の副導体部と、前記第２共通幹配線の副導体部とを形成すると共に、前記第１および第２導体部をパターニングすることにより、前記データ線の主導体部と前記第２共通幹配線の主導体部とを形成する画素電極層形成ステップと、
    前記画素電極の上層に保護絶縁膜を形成するステップと、
    前記保護絶縁膜の上層に共通電極を形成すると共に、前記共通電極と一体に前記繋ぎ換え領域内に繋ぎ換え電極を形成するステップとを備え、
    前記保護絶縁膜を形成するステップは、前記繋ぎ換え電極と前記第１共通幹配線を接続する第１コンタクトホールを前記繋ぎ換えユニット内の第１位置に形成すると共に、前記繋ぎ換え電極と前記第２共通幹配線を接続する第２コンタクトホールを前記繋ぎ換えユニット内の第２位置に形成し、
    前記ソース層形成ステップは、前記第１位置において前記第２共通幹配線の半導体部内の一部の層を前記第２共通幹配線の主導体部よりも大きく形成し、
    前記保護絶縁膜を形成するステップは、前記第１位置において前記保護絶縁膜を前記第２共通幹配線の半導体部を覆うように形成することを特徴とする、アクティブマトリクス基板の製造方法。
12. 前記保護絶縁膜を形成するステップは、前記第１位置において、前記ゲート絶縁膜と前記保護絶縁膜を下層側ほど大きくなるように、それぞれテーパー状に形成することを特徴とする、請求項１１に記載のアクティブマトリクス基板の製造方法。
13. 前記保護絶縁膜を形成するステップは、成膜処理、フォトレジスト形成処理、フォトレジストをマスクとして前記ゲート絶縁膜と前記保護絶縁膜をエッチングすると共に、前記フォトレジストをエッチングする処理、および、フォトレジスト剥離処理を含むことを特徴とする、請求項１２に記載のアクティブマトリクス基板の製造方法。

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