KR102411401B1 - 반도체 소자 및 이의 제조방법 - Google Patents

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Abstract

반도체 소자 및 이의 제조방법이 개시된다. 반도체 소자는 소자 분리막에 의해 한정되는 활성영역 및 활성영역과 교차하도록 제1 방향을 따라 연장하는 한 쌍의 게이트 트렌치를 구비하여 활성영역은 게이트 트렌치의 바닥부에 위치하는 게이트 영역과 활성영역의 중앙에 위치하는 제1 접합영역 및 활성영역의 단부에 위치하는 제2 접합영역으로 구분되는 반도체 기판, 게이트 트렌치의 하부 측벽 및 바닥면을 덮는 게이트 절연막, 게이트 절연막의 상면보다 낮은 상면을 갖고 게이트 트렌치의 하부를 매립하는 게이트 라인 및 게이트 라인을 덮고 게이트 절연막과 동일한 상면을 갖도록 게이트 라인의 상부에 위치하는 캡핑라인을 구비하는 제1 도전라인 및 제1 및 제2 접합영역과 동일한 상면을 갖도록 게이트 트렌치의 상부를 매립하여 제1 도전라인을 덮고 게이트 트렌치와 동일한 폭을 갖는 실링라인을 포함한다. 접합영역과 인접한 게이트 절연막을 제거하여 비트라인 콘택의 브리지 불량을 방지할 수 있다.

Description

반도체 소자 및 이의 제조방법 {Method of manufacturing semiconductor devices}
본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로서 보다 상세하게는 매립채널 어레이 트랜지스터(buried channel array transistor, BCAT) 및 이의 제조방법에 관한 것이다.
최근 메모리 소자가 고집적화 됨에 따라 메모리 소자를 구성하는 셀 트랜지스터의 패턴 선폭 및 칩 사이즈가 축소되고 채널 길이가 짧아지는 단채널 효과에 의해 메모리 소자의 리프레시 타임(refresh time)을 확보하는 것이 어려워지고 있다.
이러한 문제점을 방지하기 위해 충분한 유효 채널길이를 확보할 수 있는 리세스 채널을 구비하는 리세스 채널 어레이 트랜지스터(recess channel array transistor, RCAT)가 제안되고 있지만, 게이트 전극과 드레인 영역이 중첩되는 부분의 누설전류인 게이트 유도 드레인 누설전류(gate-induced drain leakage, GIDL)에 의해 소자 성능이 제한되는 문제점이 있다. 리세스 채널 어레이 트랜지스터의 GIDL을 최소화할 수 있도록 게이트 전극의 표면을 기판의 상면보다 하부에 배치하는 매립 채널 어레이 트랜지스터(buried channel array transistor, BCAT)가 메모리 소자로서 널리 이용되고 있다.
특히, BCAT 구조는 6F2(F: minimum feature size) 레이아웃으로 워드라인을 배치하여 워드라인 사이의 피치간격을 0.5F까지 줄임으로써 각 셀 트랜지스터가 차지하는 점유면적을 축소할 수 있어 유효채널 길이뿐만 아니라 메모리 소자의 사이즈를 축소하는 효과도 함께 달성할 수 있다.
그러나, 비트라인 콘택을 형성하는 과정에서 하부의 게이트 절연막이 충분히 제거되지 않는 경우 후속하는 비트라인 콘택 식각과정에서 폴리막이 충분히 제거되지 않아 인접하는 스토리지 노드콘택과 브리지 불량이 빈번하게 발생하고 있다.
본 발명은 상술한 바와 같은 문제점을 개선하기 위해 제안된 것으로서, 본 발명의 목적은 다이렉트 콘택(direct contact, DC)이 위치하는 다이렉트 콘택 영역의 상부로부터 게이트 절연막을 제거함으로써 잔류 게이트 절연막으로 인한 다이렉트 콘택의 브리지 불량을 감소시킬 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 상술한 바와 같은 반도체 소자를 제조하는 제조방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자는 소자 분리막에 의해 한정되는 다수의 활성영역 및 상기 다수의 활성영역과 교차하도록 제1 방향을 따라 연장하는 한 쌍의 게이트 트렌치를 구비하여 상기 활성영역은 상기 게이트 트렌치의 바닥부에 위치하는 한 쌍의 게이트 영역과 상기 게이트 영역의 사이에서 상기 활성영역의 중앙에 위치하는 제1 접합영역 및 상기 활성영역의 단부에 위치하는 제2 접합영역으로 구분되는 반도체 기판, 상기 게이트 트렌치의 하부 측벽 및 바닥면을 덮는 게이트 절연막, 상기 게이트 절연막의 상면보다 낮은 상면을 갖고 상기 게이트 트렌치의 하부를 매립하는 게이트 라인 및 상기 게이트 라인을 덮고 상기 게이트 절연막과 동일한 상면을 갖도록 상기 게이트 라인의 상부에 위치하는 캡핑라인을 구비하는 제1 도전라인, 및 상기 제1 및 제2 접합영역과 동일한 상면을 갖도록 상기 게이트 트렌치의 상부를 매립하여 상기 제1 도전라인을 덮고 상기 게이트 트렌치와 동일한 폭을 갖는 실링라인을 포함한다.
일실시예로서, 상기 캡핑라인은 실리콘 질화물(SiN)을 포함하고, 상기 실링라인은 실리콘 질화물(SiN) 및 브롬화 실리콘 질화물(SiBN) 중의 어느 하나를 포함한다.
일실시예로서, 상기 실링라인과 상기 게이트 트렌치의 상부 측벽 사이에 잔류 게이트 절연막을 더 포함하는 반도체 소자.
일실시예로서, 상기 게이트 절연막은 6nm 내지 8nm의 두께를 갖고 상기 잔류 게이트 절연막은 1nm 내지 2nm의 두께를 갖는다.
일실시예로서, 상기 반도체 소자는 상기 제1 접합영역에 배치되는 제1 콘택, 상기 제1 콘택과 접속하고 제1 방향과 상이한 제2 방향을 따라 연장하는 제2 도전라인, 상기 제2 접합영역과 접속하는 제2 콘택, 및 상기 제2 콘택과 접속하는 전하 저장부를 더 포함한다.
일실시예로서, 상기 제1 콘택은 상기 제1 접합영역에 구비되어 상기 실링라인에 의해 한정되는 제1 콘택 홀에 배치되는 다이렉트 콘택(direct contact, DC)을 포함하고 상기 제2 도전라인은 상기 게이트 라인과 수직학 연장하고 상기 다이렉트 콘택과 접속하는 게이트 비트라인(gate bit line)을 포함한다.
일실시예로서, 상기 제1 콘택 홀의 바닥면은 상기 게이트 절연막의 상면보다 같거나 높게 배치되고 상기 제1 리세스를 한정하는 상기 실링라인은 30nm 내지 35nm의 높이를 갖는다.
일실시예로서, 상기 캡핑라인은 25nm 내지 30nm의 높이를 갖는다.
일실시예로서, 상기 제2 콘택은 상기 제2 접합영역의 내부로 삽입되는 베리드 콘택(buried contact, BC)을 포함하고 상기 전하 저장부는 상기 베리드 콘택과 접속하는 커패시터를 포함한다.
일실시예로서, 상기 활성영역은 상기 제1 방향에 대하여 경사지게 배열되고 상기 활성영역에 배치되는 단위 셀은 6F2(F: minimum feature size)의 레이아웃을 갖는다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에 의하면, 먼저 소자 분리막에 의해 한정되는 다수의 활성영역을 구비하는 반도체 기판 상에 상기 활성영역과 교차하도록 제1 방향을 따라 연장하는 게이트 트렌치를 형성하여 상기 활성영역을 상기 게이트 트렌치의 바닥부에 위치하는 한 쌍의 게이트 영역과 상기 게이트 영역의 사이에서 상기 활성영역의 중앙에 위치하는 제1 접합영역 및 상기 활성영역의 단부에 위치하는 제2 접합영역으로 구분한다. 이어서, 상기 게이트 트렌치의 하부 측벽 및 바닥면을 덮는 게이트 절연막, 상기 게이트 절연막의 상면보다 낮은 상면을 갖고 상기 게이트 트렌치의 하부를 매립하는 게이트 라인 및 상기 게이트 라인을 덮고 상기 게이트 절연막과 동일한 상면을 갖도록 상기 게이트 라인의 상부에 위치하는 캡핑라인을 구비하는 제1 도전라인을 형성하고, 상기 제1 및 제2 접합영역과 동일한 상면을 갖도록 상기 게이트 트렌치의 상부를 매립하여 상기 제1 도전라인을 덮고 상기 게이트 트렌치와 동일한 폭을 갖는 실링라인을 형성한다.
일실시예로서, 상기 제1 도전라인을 형성하는 단계는, 상기 게이트 트렌치의 바닥부 및 측면과 상기 게이트 트렌치를 형성하기 위한 마스크 패턴을 덮도록 상기 게이트 트렌치의 표면 프로파일을 따라 예비 게이트 절연막을 형성하는 단계, 상기 예비 게이트 절연막 상에 상기 게이트 트렌치의 하부공간을 매립하도록 상기 제1 방향을 따라 연장하는 게이트 라인을 형성하는 단계, 상기 기판 상에 상기 게이트 라인 및 상기 예비 게이트 절연막에 의해 한정되는 상기 트렌치를 매립하기에 충분한 두께를 갖는 예비 캡핑막을 형성하는 단계, 상기 예비 캡핑막을 부분적으로 제거하여 상기 제1 및 제2 접속영역의 상면보다 낮은 상면을 갖고 상기 게이트 트렌치별로 분리되어 상기 게이트 라인을 덮는 상기 캡핑라인을 형성하는 단계, 상기 캡핑라인 상부에서 상기 게이트 트렌치의 측벽에 형성된 상기 예비 게이트 절연막을 제거하여 상기 캡핑라인과 동일한 상면을 갖는 게이트 절연막을 형성하고 상기 게이트 트렌치의 상부 영역을 다시 노출하는 단계와 상기 게이트 트렌치의 상기 상부영역을 매립하는 실링라인을 형성하는 단계를 포함할 수 있다.
일실시예로서, 상기 예비 게이트 절연막을 형성하는 것은 실리콘 산화물을 증착하는 것을 포함하고, 상기 예비 캡핑막을 형성하는 것은 실리콘 질화물을 증착하는 것을 포함한다.
일실시예로서, 상기 캡핑라인을 형성하는 것은 상기 마스크 패턴의 상면이 노출되도록 상기 예비 캡핑막을 평탄화 한 후 상기 제1 및 제2 접합영역의 표면보다 낮은 상면을 갖도록 상기 예비 캡핑막을 에치백 하는 단계를 포함한다.
일실시예로서, 상기 예비 게이트 절연막을 제거하는 것은 습식식각 공정에 의해 수행된다.
일실시예로서, 상기 게이트 절연막은 상기 캡핑 라인과 동일한 상면을 갖도록 형성되어, 상기 게이트 라인 및 상기 캡핑라인은 상기 게이트 트렌치의 하부영역에서 상기 게이트 절연막에 의해 둘러싸고 상기 게이트 라인, 상기 캡핑라인 및 상기 게이트 절연막은 동일한 상면을 구비하도록 형성된다.
일실시예로서, 상기 실링라인을 형성하는 것은, 상기 기판 상에 상기 게이트 트렌치의 상부영역을 매립할 정도의 두께를 갖는 실링막을 형성하고, 상기 마스크 패턴의 상면이 노출되도록 상기 실링막을 평탄화하고, 그리고 상기 실링라인의 상면이 상기 제1 및 제2 접합영역의 상면보다 적어도 동일한 평면상에 위치하도록 에치백하는 단계를 포함할 수 있다.
일실시예로서, 상기 기판 상에 층간 절연막을 형성하고, 그리고 상기 층간절연막 및 상기 층간절연막 하부의 상기 제1 접합영역과 상기 제1 접합영역 주변부를 부분적으로 제거하여, 제1 컨택 홀을 형성하는 단계를 더 포함할 수 있다.
일실시예로서, 상기 층간절연막 및 상기 층간절연막 하부의 상기 제1 접합영역과 상기 제1 접합영역 주변부를 부분적으로 제거하는 것은 상기 제1 접합영역을 노출하도록 상기 층간절연막의 상면을 덮는 드레인 노출용 마스크 패턴을 이용한 건식 식각공정에 의해 수행된다.
일실시예로서, 상기 층간절연막 및 상기 층간절연막 하부의 상기 제1 접합영역과 상기 제1 접합영역 주변부를 부분적으로 제거하는 것은 상기 제2 접합영역을 덮음고 상기 제1 접합영역 및 그 주변부를 노출하도록 상기 층간절연막의 상면을 덮는 소스 덮음용 마스크 패턴을 이용한 건식 식각공정에 의해 수행된다.
본 발명에 의한 반도체 소자 및 이의 제조방법에 의하면, 게이트 트렌치의 상부에서 접합영역(J)과 접촉하는 게이트 절연막을 제거하고 절연물질로 구성된 실링라인(400)으로 대체함으로써 활성영역(A)의 길이방향을 따라 접합영역(J) 주변부의 절연영역을 상기 게이트 절연막의 두께만큼 확장할 수 있다.
이에 따라, 게이트 라인(320)의 상부에는 캡핑라인(330) 및 실링라인(400)이 이중으로 적층되어, 콘택 구조물 형성을 위한 식각공정에서 실링라인(400)과 캡핑라인(330)은 게이트 라인(320)을 보호하는 보호막으로 기능할 뿐 아니라 콘택 구조물을 형성하기 위한 정렬마진을 높일 수 있다. 이에 따라, 게이트 라인(320)에 대한 손상을 줄이고 콘택 공정의 신뢰도를 높일 수 있다.
뿐만 아니라, 상기 게이트 트렌치(190)의 상부에서 제1 접합영역(J1)을 한정하는 게이트 절연막(310)을 제거함으로써 비트라인 콘택 홀 형성공정에서 생성되는 잔류 게이트 절연막으로 인한 비트라인 콘택의 브리지 불량을 방지할 수 있다. 이에 따라, 집적도 증가 및 이로 인한 선폭의 감소에도 불구하고 상기 반도체 소자(1000)의 동작 안정성을 안정적으로 유지할 수 있다.
도 1은 본 발명의 일실시예에 의한 반도체 소자를 나타내는 사시도이다.
도 2는 도 1에 도시된 반도체 소자의 레이아웃을 나타내는 도면이다.
도 3은 도 1에 도시된 반도체 소자의 평면도이다.
도 4는 도 1에 도시된 반도체 소자를 도 2의 I-I' 방향을 따라 절단한 단면도이다.
도 5a는 본 발명에 의한 메모리 소자를 도 2의 II-II' 방향을 따라 절단한 단면도이다.
도 5b는 본 발명에 의한 메모리 소자를 도 2의 III-III' 방향을 따라 절단한 단면도이다.
도 5c는 본 발명에 의한 메모리 소자를 도 2의 IV-IV' 방향을 따라 절단한 단면도이다.
도 6a 내지 도 15c는 본 발명의 일실시예에 따라 도 1에 도시된 반도체 소자를 구비하는 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 16a 및 도 16b는 상기 컨택 홀 마스크 패턴을 개략적으로 나타내는 도면이다.
도 17은 본 발명이 일실시예에 의한 메모리 소자를 구비하는 메모리 카드를 나타내는 구성도이다.
도 18은 본 발명의 일실시예에 의한 메모리 소자를 구비하는 정보처리 시스템을 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일실시예에 의한 반도체 소자를 나타내는 사시도이며, 도 2는 도 1에 도시된 반도체 소자의 레이아웃을 나타내는 도면이다. 도 3은 도 1에 도시된 반도체 소자의 평면도이며, 도 4는 도 1에 도시된 반도체 소자를 도 2의 I-I' 방향을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일실시예에 의한 반도체 소자(1000)는 소자 분리막(200)에 의해 한정되는 다수의 활성영역(A) 및 상기 다수의 활성영역(A)과 교차하도록 제1 방향(x)을 따라 연장하는 한 쌍의 게이트 게이트 트렌치(190)를 구비하여 상기 활성영역(A)은 상기 게이트 게이트 트렌치(190)의 바닥부에 위치하는 한 쌍의 게이트 영역(G)과 상기 게이트 영역(G)의 사이에서 상기 활성영역(A)의 중앙에 위치하는 제1 접합영역(J1) 및 상기 활성영역(A)의 단부에 위치하는 제2 접합영역(J2)으로 구분되는 반도체 기판(100), 상기 게이트 게이트 트렌치(190)의 하부 측벽 및 바닥면을 덮는 게이트 절연막(310), 상기 게이트 절연막(310)의 상면보다 낮은 상면을 갖고 상기 게이트 게이트 트렌치(190)의 하부를 매립하는 게이트 라인(320) 및 상기 게이트 라인(320)을 덮고 상기 게이트 절연막(310)과 동일한 상면을 갖도록 상기 게이트 라인(320)의 상부에 위치하는 캡핑라인(330)을 구비하는 제1 도전라인(300) 및 상기 제1 및 제2 접합영역(J1,J2)과 동일한 상면을 갖도록 상기 게이트 게이트 트렌치(190)의 상부를 매립하여 상기 제1 도전라인(300)을 덮고 상기 게이트 게이트 트렌치(190)와 동일한 폭을 갖는 실링라인(400)을 포함한다.
상기 기판(100)은 실리콘 기판, 실리콘-게르마늄(Si-Ge) 또는 SOI (silicon-on-insulation) 기판과 같은 반도체 기판을 포함하며, 도전성 구조물들이 배치되는 다수의 활성영역(A)과 상기 활성영역(A)을 한정하는 필드영역(F)으로 구분된다. 상기 필드영역(F)의 내부에는 절연성 물질이 배치되어 인접하는 활성영역(A) 상에 배치된 도전성 구조물들은 서로 전기적으로 구분된다.
예를 들면, 상기 필드영역(F)에는 협소 트렌치 절연(shallow trench isolation, STI)공정에 의해 형성되는 실리콘 산화막과 같은 소자 분리막(200)이 배치되어 인접하는 활성영역(A) 상에 배치되는 게이트 구조물들을 전기적으로 분리한다.
특히, 페리/코어 영역의 소자 분리막과 달리 셀 영역에 배치되는 상기 소자분리막(200)은 상기 필드영역(F)의 축소에 따라 소자분리막(200)이 형성되는 소자분리용 트렌치(device isolation trench)의 사이즈가 충분히 제공되지 않는다. 이에 따라, 측벽 산화막(sidewall oxide layer)이나 측벽 산화막과 라이너(liner)막 만으로 셀 영역의 소자분리 트렌치가 매립된다. 본 실시예의 경우, 상기 소자분리막(200)은 소자분리용 트렌치의 내부를 매립하는 측벽 산화막인 실리콘 산화막으로 제공될 수 있다.
소자분리막(200)에 의해 한정되는 다수의 활성영역(A)을 구비하는 기판(100)에 일정한 폭을 갖고 제1 방향(x)을 따라 연장하는 게이트 게이트 트렌치(190)가 제2 방향(y)을 따라 일정한 간격으로 이격되어 다수 배치된다.
이때, 상기 게이트 트렌치(190)와 교차하는 활성영역(A)은 상기 게이트 트렌치(190)를 형성하는 동안 부분적으로 제거되어 인접하는 활성영역보다 낮은 상면을 갖게 된다. 상기 게이트 트렌치(190)와 교차하는 활성영역의 상면은 기판의 상면보다 낮게 위치하고 게이트 구조물이 배치되는 게이트 영역(G)으로 제공되고, 게이트 트렌치(190)와 인접하고 기판의 표면에 위치하여 게이트 영역(G)과 단차를 갖고 분리되는 활성영역은 접합영역(J)으로 제공된다. 이에 따라, 본 실시예에서 반도체 소자(1000)의 게이트 구조물은 기판(100)의 상면보다 낮게 배치되어 후술하는 캡핑라인 및 실링라인(330,400)에 의해 매립되는 매립 게이트 구조물(buried gate structure)로 제공된다.
특히, 상기 게이트 트렌치(190)를 따라 게이트 영역(G)을 한정하는 소자 분리막(200)의 상면은 게이트 영역(G)의 상면보다 낮게 배치되어 상기 게이트 트렌치(190)의 바닥부는 소자 분리막(200) 사이로 상기 제1 방향을 따라 게이트 영역(G1, G2)들이 돌출되는 요철구조를 갖는다.
본 실시예의 경우, 상기 활성영역(A)은 상기 기판(100)의 제1 및 제2 방향을(x,y)을 따라 일정한 각도로 경사지게 배치되고, 상기 제1 방향(x)을 따라 연장하고 제1 방향과 수직한 제2 방향(y)을 따라 인접하게 배치되는 한 쌍의 게이트 트렌치(190)와 교차하도록 배치된다.
따라서, 상기 활성영역(A)은 교차하는 각 게이트 트렌치(190)의 내부에 배치되는 한 쌍의 게이트 영역(G1, G2)과 각 게이트 트렌치(190)에 인접하고 기판(190)의 상면에 배치되는 제1 및 제2 접합영역(J1, J2)으로 구분된다. 상기 제1 및 제2 접합영역(J1,J2)은 이온주입 공정에 의해 불순물이 주입되어 상기 게이트 구조물의 채널층과 연결되는 접합층으로 제공된다.
이에 따라, 단일한 활성영역(A)에는 한 쌍의 게이트 구조물이 배치되고 상기 게이트 구조물 사이에 위치하는 활성영역(A)의 중앙부인 제1 접합영역(J1)은 상기 게이트 구조물의 드레인 영역(D)으로 제공된다. 상기 드레인 영역(D)은 다이렉트 콘택(direct contact)과 같은 접속 구조물이 배치되고 상기 접속 구조물을 통하여 비트라인과 같은 제2 도전라인과 연결된다.또한, 상기 활성영역(A)의 양 단부에 위치하는 제2 접합영역(J2)은 각 게이트 구조물의 소스영역으로 제공된다. 상기 소스영역(S)은 매립 콘택(buried contact)과 같은 접속 구조물을 통하여 커패시터와 같은 전하 저장부와 연결된다.
동일한 게이트 트렌치(190)에 배치된 다수의 게이트 구조물들은 제1 방향(x)을 따라 연결되어 제1 도전라인(300)으로 제공된다. 상기 제1 도전라인(300)은 반도체 메모리 소자의 워드라인으로 기능한다.
예를 들면, 상기 제1 도전라인(300)은 상기 게이트 영역(G)에 배치되는 다수의 게이트 구조물들이 연결되고 제1 방향(x)을 따라 연장하는 도전성 패턴인 게이트 라인(320) 및 상기 게이트 라인(320)의 상부에 배치되는 캡핑라인(330)을 포함한다.
요철구조를 갖는 형상 프로파일을 따라 상기 게이트 트렌치(190)의 바닥면을 덮고 상기 접합영역(J)의 측벽 일부 및 상기 소자 분리막(200)의 측벽을 덮는 게이트 절연막(310)이 배치되고 상기 게이트 라인(320)은 상기 게이트 절연막(310)과 접촉하고 상기 게이트 트렌치(190)의 하부를 매립하면서 제1 방향(x)을 따라 연장한다.
예를 들면, 게이트 절연막(310)은 실리콘 산화물을 포함하고 게이트 라인(320)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 도전성 우수한 금속막을 포함한다. 본 실시예의 경우, 게이트 라인(320)은 상기 게이트 절연막(310)의 표면과 접촉하는 장벽층(321) 및 장벽층(321)과 접촉하는 금속막(322)을 구비하는 다층막 구조를 갖는다. 예를 들면, 상기 장벽층(321)은 티타늄 질화막(TiN)을 포함하고 상기 금속막(322)은 텅스텐막을 포함할 수 있다.
이때, 게이트 절연막(310)의 상면은 상기 접합영역(J)의 상면보다 낮게 위치하고 상기 게이트 라인(320)의 상면은 상기 게이트 절연막(310)의 상면보다 낮게 위치하여 상기 게이트 라인(320)은 상기 게이트 트렌치(190)의 내부에서 게이트 절연막(310)에 의해 완전히 둘러싸이도록 배치된다.
상기 게이트 라인(320)의 상부에는 게이트 절연막(310)과 실질적으로 동일한 상면을 갖고 제1 방향(x)을 따라 연장하는 캡핑 라인(330)이 배치된다. 상기 캡핑라인(330)은 후속공정에 의해 형성되는 배선라인이나 콘택 구조물과 같은 도전성 구조물과 상기 게이트 라인(320)을 전기적으로 분리하고 후속 식각공정으로부터 게이트 라인(320)을 보호한다. 예를 들면, 상기 캡핑라인(330)은 실리콘 질화물을 포함한다.
캡핑라인(330)과 게이트 절연막(310)은 동일한 상면을 가지므로, 게이트 트렌치(190)의 상부영역은 캡핑라인(330)에 의해 매립되지 않고 노출된다. 특히, 캡핑라인(330) 상부의 게이트 트렌치(190) 측벽에는 게이트 절연막(310)이 배치되지 않으므로 게이트 트렌치(190)의 측벽을 구성하는 활성영역(A) 및 소자분리막(200)이 노출된다.
상기 캡핑 라인(330)의 상부에는 제1 방향을 따라 연장하고 게이트 트렌치(190)를 매립하는 실링라인(sealing line, 400)이 배치된다. 예를 들면, 상기 실링라인(400)은 상기 캡핑라인(330)과 동일한 절연물질로 구성되고 상기 게이트 트렌치(190)와 나란하게 배치되는 접합영역(J) 및 소자분리막(200)의 상면과 동일한 상면을 갖도록 배치된다.
이에 따라, 상기 게이트 라인(320)의 상부에는 캡핑라인(330) 및 실링라인(400)이 이중으로 적층되어 게이트 라인(320)을 외부와 단절시킨다. 특히, 후속하는 콘택 구조물 형성을 위한 식각공정에서 실링라인(400)과 캡핑라인(330)은 게이트 라인(320)을 보호하는 보호막으로 기능할 뿐 아니라 콘택 구조물을 형성하기 위한 정렬마진을 높일 수 있다. 이에 따라, 게이트 라인(320)에 대한 손상을 줄이고 콘택 공정의 신뢰도를 높일 수 있다.
특히, 상기 게이트 트렌치(190)의 상부 측벽으로부터 게이트 절연막(310)을 제거하고 상기 실링라인(400)으로 대체함으로써 상기 활성영역(A)의 길이방향을 따라 접합영역(J) 주변부의 절연영역을 상기 게이트 절연막(310)의 두께만큼 확장할 수 있다.
뿐만 아니라, 상기 게이트 트렌치(190)의 상부에서 제1 접합영역(J1)을 한정하는 게이트 절연막(310)을 제거함으로써 비트라인 콘택 홀을 형성공정에서 생성될 수 있는 잔류 게이트 절연막으로 인한 비트라인 콘택의 브리지 불량을 방지할 수 있다. 이에 따라, 집적도 증가 및 이로 인한 선폭의 감소에도 불구하고 상기 반도체 소자(1000)의 동작 안정성을 안정적으로 유지할 수 있다.
본 실시예의 경우, 상기 캡핑라인(330)과 실링라인(400)은 동일한 절연물질로 구성되어 상기 게이트 트렌치(190)의 내부에서 게이트 라인(320)을 보호하는 게이트 마스크로 기능한다. 이에 따라, 상기 게이트 라인(320)을 보호하는 게이트 마스크를 게이트 라인(320)과 접촉하고 상대적으로 폭이 좁은 하부 마스크와 게이트 트렌치(190)의 상부영역을 매립하고 상대적으로 폭이 넓은 상부 마스크로 구성하여 버섯형상(mushroom shape)의 2단 구조로 배치할 수 있다.
본 실시예의 경우, 상기 접합영역(J)의 표면으로부터 상기 게이트 라인(320) 상면까지의 깊이(DG)는 약 60nm 내지 70nm로 제공되고, 상기 실링라인의 깊이(Ds)는 약 30nm 내지 35nm로 제공된다. 이에 따라, 상기 캡핑라인(330)은 약 25nm 내지 약 30nm의 깊이를 갖도록 제공될 수 있다.
상기 게이트 절연막(310)은 상기 제1 접합영역(J1)을 부분적으로 리세스하여 비트라인 콘택 홀을 형성하는 과정에서 발생하는 잔류 게이트 절연막에 의한 비트라인 콘택의 브리지 불량을 방지하기 위한 것이므로, 상기 브리지 불량에 영향이 없다면 공정효율을 높이는 범위에서 부분적으로 잔류할 수 도 있다.
도 4b는 도 4a에 도시된 반도체 소자의 변형 실시예를 나타내는 단면도이다.
도 4b를 참조하면, 상기 게이트 트렌치(190)의 상부영역에서 실링라인(400)과 게이트 트렌치(190)의 측벽 사이에 잔류 게이트 절연막(residual Gox, 311)이 배치된다.
상기 게이트 절연막(310)을 제거하기 위한 식각공정의 공정조건 변화나 식각 정밀도의 차이에 의해 상기 게이트 절연막(310)은 부분적으로 게이트 트렌치(190)의 측벽에 잔류하여 상기 잔류 게이트 절연막(311)으로 형성된다.
게이트 절연막(310)을 완전히 제거하지 않더라도 후속공정에서 비트라인 콘택의 브리지 불량을 야기하지 않는다면 굳이 완전하게 제거될 필요성은 낮다. 이에 따라, 게이트 절연막(310)에 대한 식각공정 후 상기 잔류 게이트 절연막(311)이 형성된다 할지라도 추가적인 식각을 통해 잔류 게이트 절연막(311)을 제거할 실익은 없다.
예를 들면, 상기 잔류 게이트 절연막(311)이 약 1nm 내지 2nm의 두께를 가질 경우 비트라인 콘택에 대한 브리지 불량을 무시할 수 있다. 본 실시예의 경우, 상기 게이트 라인(320)을 구성하는 게이트 절연막(310)은 약 6nm 내지 8nm의 두께(tG)를 갖는다. 이에 따라, 상기 게이트 절연막(310)을 제거하기 위한 식각공정은 막질 두께의 최대 33%까지 잔류하는 것을 허용하는 정밀도로 수행될 수 있다.
상기 제1 및 제2 접합영역(J1,J2)에는 이온 주입공정에 의해 불순물이 도핑되어 각각 드레인 영역(D) 및 소스 영역(S)으로 제공된다. 따라서, 상기 소스 및 드레인 영역(S, D)은 상기 제1 도전라인(300)과 나란하게 제1 방향(x)을 따라 일정한 간격으로 배치된다.
상기 게이트 영역(G)에 배치되는 매립 게이트 구조물과 소스 및 드레인 영역은 상기 반도체 소자(1000)의 단위 셀을 구성한다. 이에 따라, 상기 반도체 소자(1000)는 매립 채널 어레이 트랜지스터(buried channel array transistor, BCAT)를 갖는다.
본 실시예의 경우, 상기 반도체 소자(1000)는 상기 제1 및 제2 게이트 영역(G1,G2)에 매립 게이트 구조물이 배치되고 상기 제1 접합영역(J1)에 비트라인 컨택이 연결되며 상기 제2 접합영역(J2)에 스토리지 컨택이 연결되는 메모리 소자를 포함한다. 또한, 제1 방향을 따라 연장하는 상기 제1 도전라인(300)은 상기 메모리 소자의 워드라인으로 제공되고 후술하는 제2 도전라인(600)은 비트라인으로 제공된다. 이에 따라, 상기 반도체 소자(1000)는 6F2(F: minimum feature size)의 레이아웃으로 상기 워드라인을 배치하여 워드라인 사이의 피치간격을 0.5F까지 줄임으로써 각 셀 트랜지스터가 차지하는 점유면적을 축소할 수 있다. 따라서, 유효채널 길이를 증가시키면서 전체적인 사이즈도 축소할 수 있다.
상술한 바와 같은 매립채널 어레이 트랜지스터 구조물의 상부에 제2 도전라인 및 전하 저장부를 배치함으로써 상기 반도체 소자(1000)를 메모리 소자로 제공한다.
도 5a는 본 발명에 의한 메모리 소자를 도 2의 II-II' 방향을 따라 절단한 단면도이며, 도 5b는 본 발명에 의한 메모리 소자를 도 2의 III-III' 방향을 따라 절단한 단면도이다. 또한, 도 5c는 본 발명에 의한 메모리 소자를 도 2의 IV-IV' 방향을 따라 절단한 단면도이다.
도 5a 내지 도 5c를 참조하면, 상기 실링라인(400) 및 소자분리막(200)에 의해 한정되고 소정의 깊이만큼 리세스되어 상기 실링라인(400) 낮은 상면을 구비하는 드레인 영역(D)에 접속하는 제1 콘택(C1) 및 상기 제1 콘택(C1)과 접속하고 상기 제2 방향(y)을 따라 연장하는 제2 도전라인(600) 및 상기 실링 라인(400)에 의해 한정된 소스영역(S)에 매립되는 제2 콘택(C2) 및 상기 제2 콘택(C2)과 접속하는 전하 저장부(800)가 배치된다.
예를 들면, 제1 층간절연막 패턴(500)의 개구(미도시)를 통하여 노출되는 상기 드레인 영역(D)을 부분적으로 제거하여 상기 드레인 영역(D)의 상면이 실링라인(400)의 상면보다 낮게 위치하는 제1 컨택 홀(H1)의 내부에서 상기 드레인 영역(D)과 접촉하는 제1 콘택(C1)을 배치한다.
상기 제1 층간절연막 패턴(500)은 산화물로 구성되는 하부 패턴(미도시)과 질화물로 구성되는 상부 패턴(미도시)을 포함하는 이중막 패턴으로 제공된다.
상기 제1 콘택 홀(H1)은 상기 드레인 영역(D)에 대응하는 제1 층간 절연막 패턴(500)의 상면만을 노출하는 드레인 노출 마스크 패턴이나 상기 드레인 영역(D)과 인접하게 배치되는 소스영역(S)만 덮고 상기 드레인 영역(D) 및 그 주변영역에 대응하는 제1 층간절연막 패턴(500)을 노출하는 소스 덮임 마스크 패턴을 이용하여 형성할 수 있다.
본 실시예의 경우, 상기 드레인 영역(D)은 상기 게이트 절연막(310) 및 상기 캡핑라인(330)의 상면보다 같거나 높은 상면을 갖도록 배치된다. 이에 따라, 상기 제1 콘택 홀(H1)은 상기 실링라인(400)의 깊이(Ds)에 대응하는 30nm 내지 35nm의 깊이를 갖는다.
이때, 상기 드레인 영역(D)과 인접한 게이트 트렌치(190)의 측부에는 게이트 절연막(31)이 배치되지 않으므로 상기 드레인 노출 마스크 패턴 또는 소스 덮임 마스크 패턴이 오정렬되는 경우에도 마스크 패턴의 하부에 미식각 게이트 절연막이 존재하지 않게 된다. 이에 따라, 상기 제1 컨택 홀(H1)의 주변부에 잔존 게이트 절연막이 존재하지 않거나 일정한 잔존두께 이하로 배치된다. 따라서, 미식각 게이트 절연막에 의해 제1 콘택(C1)이 불완전하게 제거되어 인접한 제1 콘택과 연결되는 브리지 불량이 발생하는 것을 원천적으로 방지할 수 있다.
상기 제1 컨택 홀(H1)에는 폴리실리콘이나 저저항 금속과 같은 도전성 물질로 구성되는 제1 콘택(C1)이 배치되어 상기 드레인 영역(D)과 접속한다. 상기 제1 콘택(C1)의 상부에는 상기 제1 컨택(C1)과 연결되고 제2 방향(y)을 따라 연장하는 라인형상을 갖는 도전패턴인 비트라인(610) 및 상기 비트라인(610)을 덮어 외부와 단절시키고 상기 제2 도전라인(600)의 높이를 조절하는 비트라인 마스크(620)를 구비하는 제2 도전라인(600)이 배치된다.
본 실시예의 경우, 상기 제2 도전라인(600)은 워드라인으로 기능하는 제1 도전라인(300)과 수직한 방향으로 연장하여 메모리 소자의 비트라인으로 기능한다.
상기 제1 컨택(C1)과 비트라인(610)은 메모리 소자의 성능을 개선하기 위해 다양하게 배치될 수 있다. 예를 들면, 제1 컨택 홀(H1)의 종횡비로 인한 리닝(leaning) 불량을 방지하기 위해 플러그 형태로 제공될 수도 있고 비트라인(610)과의 접촉면적을 확장할 수 있도록 역사다리꼴 형상으로 제공될 수도 있다.
특히, 상기 드레인 영역(D)을 소정 깊이만큼 리세스하여 높이를 낮춤으로써 비트라인(610)의 높이를 축소하여 메모리 소자의 전체적인 사이즈를 줄일 수 있다. 본 실시예의 경우, 상기 비트라인(620)은 페리/코어 영역에 배치되는 페리 트랜지스터의 게이트 전극과 동일한 평면 상에 배치되는 게이트 비트라인(gate bit line, GBL)으로 제공될 수 있다.
제2 방향(y)을 따라 연장하는 제2 도전라인(600)은 측부에 배치된 스페이서(630)에 의해 절연되고 상기 제2 도전라인(600) 사이의 이격공간은 제2 층간 절연막 패턴(700)으로 매립된다. 상기 제2 층간 절연막 패턴(700)을 관통하여 소스 영역(S)을 노출하는 제2 컨택 홀(H2)의 내부를 매립하는 제2 컨택(C2)을 배치하고 상기 제2 층간 절연막 패턴(700)의 상면에 상기 제2 컨택(C2)과 접촉하는 전하 저장부(800)를 배치한다. 이에 따라, 상기 소스 영역(S)은 제2 컨택(C2)을 통하여 전하 저장부(800)와 전기적으로 연결된다. 본 실시예의 경우, 상기 제2 콘택(C2)은 상기 제2 접합영역(J2)의 내부로 삽입되는 베리드 콘택(buried contact, BC)을 포함하고 상기 전하 저장부(800)는 상기 베리드 콘택과 접속하는 커패시터를 포함한다.
이에 따라, 상기 메모리 소자는 상기 게이트 영역(G)에 배치된 매립 게이트 구조물(BG) 및 제1 및 제2 접합영역(J1,J2)에 배치된 제1 및 제2 콘택(C1, C2)으로 구성된 매립 채널 어레이 트랜지스터(BCAT), 상기 제1 및 제2 도전라인(300,600) 및 상기 전하 저장부(800)로 구성된다.
상술한 바와 같은 반도체 메모리 소자(1000)에 의하면, 게이트 트렌치(190)의 상부 측벽으로부터 게이트 절연막을 제거하고 실링라인(400)으로 대체함으로써 활성영역(A)의 길이방향을 따라 접합영역(J) 주변부의 절연영역을 상기 게이트 절연막의 두께만큼 확장할 수 있다.
이에 따라, 게이트 라인(320)의 상부에는 캡핑라인(330) 및 실링라인(400)이 이중으로 적층되어, 콘택 구조물 형성을 위한 식각공정에서 실링라인(400)과 캡핑라인(330)은 게이트 라인(320)을 보호하는 보호막으로 기능함으로써 게이트 라인(320)의 동작 안정성을 높일 수 있다.
이하에서, 도 1에 도시된 매립 채널 어레이 트랜지스터 구조물을 구비하는 반도체 메모리 소자를 제조하는 방법을 상세하게 설명한다. 이하의 도면에서, 첨자 'a'는 도 2의 II-II' 방향을 따라 절단한 단면도이며, 첨자 'b는 도 2의 III-III' 방향을 따라 절단한 단면도이다. 또한, 첨자 'c'는 도 2의 IV-IV' 방향을 따라 절단한 단면도이다.
도 6a 내지 도 15c는 본 발명의 일실시예에 따라 도 1에 도시된 반도체 소자를 구비하는 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 6a 내지 도 6c를 참조하면, 소자 분리막(200)에 의해 한정되는 활성영역(A)을 구비하는 반도체 기판(100) 상에 상기 활성영역(A)과 교차하도록 제1 방향(x)을 따라 연장하는 트렌치(190)를 형성하여 상기 활성영역(A)을 상기 기판(100) 표면보다 낮게 위치하는 게이트 영역(G) 및 상기 기판 표면에 위치하는 접합영역(J)으로 구분한다.
예를 들면, 상기 기판(100) 상에 소자 분리용 트렌치(미도시)를 형성하고 상기 소자 분리용 트렌치에 소자 절연 물질을 매립하여 활성 영역(A)을 한정하는 소자 분리막(200)을 형성한다.
상기 기판(100)은 단결정 실리콘을 구비하는 실리콘 기판, 실리콘-게르마늄(Si-Ge) 또는 SOI (silicon-on-insulation) 기판과 같은 반도체 기판을 포함하고, 도전성 구조물들이 배치되는 다수의 활성영역(A)과 상기 활성영역(A)을 한정하는 필드영역(F)으로 구분된다. 상기 필드영역(F)의 내부에는 소자 분리막(200)이 배치되어 인접하는 활성영역(A) 상에 배치된 도전성 구조물들은 서로 전기적으로 구분된다.
소자 분리막(200)은 협소 트렌치 절연(shallow trench isolation, STI)공정에 의해 형성한다. 예를 들면, 플라즈마 식각 공정을 이용하여 기판(100) 내부에 상기 소자 분리용 트렌치를 형성하고 상기 소자 분리용 트렌치 내부를 BPSG, USG 혹은 HDP 산화물과 같은 소자 절연 물질로 매립한다.
본 실시예의 경우, 상기 소자 분리막(200)은 상기 활성 영역(A)이 제1 방향(x)에 대하여 일정한 각도로 기울어지고 폭보다 길이가 긴 바 (bar) 형태를 갖고 고립되도록 배치된다. 이에 따라, 기울어진 바(bar) 형상을 갖는 다수의 활성영역(A)들이 상기 소자 분리막(200)에 의해 분리되어 일정한 간격으로 배치된다.
이어서, 상기 제1 방향(x)을 따라 라인형상을 갖는 게이트 매립용 트렌치(190)를 형성한다. 리세스 공정을 통해 상기 활성영역(A)을 형성하는 기판(100)과 활성영역(A)을 한정하는 소자 분리막(200)을 제1 방향(x)을 따라 소정의 깊이를 갖도록 제거하여 상기 게이트 트렌치(190)를 형성한다.
이때, 소자 분리 영역(200)의 상면 레벨이 활성 영역(A)의 상면 레벨보다 낮게 형성하여 소자 분리막(200)의 표면으로부터 활성영역(A)이 돌출된 구조를 갖도록 한다. 따라서, 상기 활성영역(A)은 트렌치(190)의 바닥부에 배치되어 기판(100)의 표면보다 낮게 위치하는 게이트 영역(G)과 상기 트렌치(190)와 인접하도록 상기 기판(100)의 표면에 위치하는 접합영역(J)으로 구분된다.
본 실시예의 경우, 상기 제1 방향(x)에 대하여 일정한 각도로 기울어진 바(bar) 형상을 갖는 활성영역(A)은 제2 방향(y)을 따라 일정한 거리만큼 이격된 한 쌍의 게이트 트렌치(190)와 교차하도록 형성된다. 따라서, 상기 게이트 영역(G)은 상기 트렌치(190)의 상부 및 하부에 배치되는 제1 및 제2 게이트 영역(G1, G2)으로 구분되고 상기 접합영역(J)은 상기 활성영역(A)의 중앙부에 배치되는 제1 접합영역(J1) 및 양 단부에 배치되는 제2 접합영역(J2)으로 구분된다.
도 7a 내지 도 7c를 참조하면, 상기 게이트 영역(G) 상에 배치되는 매립 게이트 구조물(BG)을 포함하고 상기 제1 방향(x)을 따라 배치되는 게이트 라인(320) 및 예비 캡핑막(330a)을 형성한다.
예를 들면, 화학기상증착(chemical vapor deposition, CVD) 공정 혹은 열산화(thermal oxidation) 공정에 의하여 상기 트렌치(190)의 바닥부 및 측면을 덮는 예비 게이트 절연막(310a)을 형성하고, 상기 예비 게이트 절연막(310a) 상에 물리기상증착(physical vapor deposition, PVD) 혹은 스퍼터링 공정에 의하여 상기 게이트 트렌치(190)를 매립하는 예비 게이트 도전막(미도시)을 형성하고, 상기 예비 게이트 도전막의 일부를 평탄화 공정 및 에치백(etch-back) 공정에 의해 제거하여 상기 게이트 트렌치(190)의 하부 공간을 매립하여 상기 제1 방향(x)으로 연장하는 게이트 라인(320)을 형성한다.
이에 따라, 상기 게이트 트렌치(190)의 측벽은 예비 게이트 절연막(310a)으로 덮이고 상기 게이트 라인(320)의 상면은 예비 게이트 절연막(310a) 및 접항영역(J)의 상면보다 낮게 형성된다.
이어서, 기판(100) 상에 상기 게이트 트렌치(190)의 상부공간을 매립하여 예비 캡핑막(330a)을 형성한다. 예를 들면, 상기 게이트 트렌치(190)의 상부공간을 매립하기에 충분한 두께를 갖도록 원시 캡핑막(미도시)을 형성하고 게이트 트렌치(190)와 나란하게 연장하고 상기 게이트 트렌치(190)를 형성하기 마스크 패턴(미도시)의 상면이 노출되도록 상기 원시 캡핑막을 평탄화하여 상기 게이트 트렌치(190)의 상부를 매립하고 상기 게이트 라인(320)을 덮는 예비 캡핑막(330a)을 형성한다.
상기 예비 게이트 절연막(310)은 실리콘 산화물로 형성되고, 상기 게이트 라인(320) 도핑된 폴리실리콘이나 도전성이 우수한 금속 및 금속 화합물로 형성될 수 있다. 본 실시예의 경우, 상기 게이트 라인(320)은 텅스텐 질화막(WN)이나 티타늄 질화막(TiN)을 구비하는 장벽 금속층(321)과 텅스텐이나 티타늄과 같은 도전성이 우수한 금속을 구비하는 게이트 도전막(322)으로 형성된다. 상기 예비 캡핑막(330a)은 절연성과 내식성이 우수한 실리콘 질화물로 형성한다.
도 8a 내지 도 8c를 참조하면, 상기 예비 캡핑막(330a)을 부분적으로 제거하고 게이트 라인(320)을 덮는 캡핑라인(330)을 형성한다.
예를 들면, 상기 게이트 트렌치용 마스크 패턴을 식각 마스크로 이용한 에치백 공정을 수행하여 상부를 제거하여, 게이트 트렌치(190)의 내부에서 제1 방향을 따라 연장하면서 상기 게이트 라인(320)의 상면을 덮는 캡핑라인(330)이 형성한다. 또한, 게이트 트렌치(190)의 상부 측면을 덮는 예비 게이트 절연막(310a)은 노출된다.
이때, 상기 예비 캡핑막(330a)은 후속하는 실링라인(400)의 깊이(Ds)에 대응하는 높이만큼 제거한다.
이와 달리, 상기 예비 게이트 절연막(310a)에 대하여 식각 선택비를 갖는 식각액을 이용한 습식식각을 이용하여 상기 예비 캡핑막(330a)을 제거할 수도 있다.
도 9a 내지 도 9c를 참조하면, 게이트 트렌치(190)를 통하여 노출된 예비 게이트 절연막(310a)을 제거하여 상기 게이트 트렌치(190) 단위로 분리되고 상기 캡핑라인(330) 및 게이트 라인(320)과 게이트 트렌치(190)의 하부 측벽 사이에만 배치되는 게이트 절연막(310)을 형성한다.
예를 들면, 상기 게이트 트렌치용 마스크 패턴과 캡핑라인(330)에 대해 식각 선택비를 갖는 식각액을 이용한 습식 식각을 수행하여 상기 캡핑라인(330)의 상면과 동일한 상면을 갖도록 예비 게이트 절연막(310a)을 제거할 수 있다.
이에 따라, 상기 게이트 트렌치(190)의 상부영역은 다시 개방되고 하부공간은 게이트 절연막(310)으로 둘러싸인 게이트 라인(320) 및 캡핑라인(330)으로 매립된다.
도 10a 내지 도 10c를 참조하면, 다시 개방된 게이트 트렌치(190)의 상부영역을 절연물질로 매립하여 실링라인(400)을 형성한다.
예를 들면, 상기 기판(100) 상에 상기 게이트 트렌치(190)의 상부영역을 매립할 정도의 두께를 갖는 실링막(미도시)을 형성하고, 게이트 트렌치용 마스크 패턴의 상면이 노출되도록 상기 실링막을 평탄화 한 후, 상기 접합영역(J)의 상면이 노출되도록 에치백함으로써 형성할 수 있다. 이때, 상기 게이트 트렌치용 마스크 패턴도 함께 제거될 수 있다.
이에 따라, 상기 실링라인(400)은 상기 캡핑라인(330)을 덮고 상기 게이트 트렌치(190)의 측부와 접촉하도록 형성됨으로써 상기 캡핑라인(330)보다 게이트 절연막(310)의 두께만큼 더 큰 폭을 갖는다.
예를 들면, 상기 실링라인(400)은 캡핑라인(330)과 동일한 절연물질이나 상기 절연물질의 공극성(porosity)을 개선한 물질로 구성될 수 있다. 예를 들면, 상기 실링라인(400)은 실리콘 질화물이나 브롬화 실리콘 질화물로 형성한다.
도 11a 내지 도 11c를 참조하면, 상기 드레인 영역(D)을 노출하는 제1 컨택 홀(H1)을 형성한다.
상기 매립 게이트 구조물(BG)과 소자 분리막(200)을 이온 주입 마스크로 이용하여 이온 주입 공정을 수행하여 소스영역(S) 및 드레인 영역(D)을 형성한다. 이에 따라, 매립 게이트 구조물(BG)과 소스/드레인 영역(S.D)을 구비하는 매립 채널 어레이 트랜지스터(buried channel array transistor, BCAT)가 완성된다. 일실시예로서, 상기 매립채널 어레이 트랜지스터(BCAT)는 도 1에 도시된 반도체 소자(1000)와 동일한 구조를 갖는다.
상기 매립 채널 어레이 트랜지스터에서, 제1 방향(x)을 따라 실링라인(330)이 노출되고 상기 실링라인(330) 사이로 소자 분리막(200)에 의해 한정되는 소스/드레인 영역(S,D)이 일렬로 노출된다.
이때, 상기 활성영역(A)은 제2 방향을 따라 일정한 거리만큼 이격된 한 쌍의 제1 도전라인(300)과 교차하므로, 상기 활성영역(A)의 중앙부에는 드레인 영역(D)이 형성되고 양 단부에는 소스 영역(S)이 형성된다.
이어서, 상기 기판(100)의 전면을 덮는 층간 절연막을 형성하고 상기 층간절연막 및 층간절연막 하부에 구비된 드레인 영역(D) 및/또는 드레인 영역(D)과 인접한 실링라인(400) 및 소자분리막(200)을 제거하여 층간절연막 패턴(500) 및 제1 컨택 홀(H1)을 형성한다.
예를 들면, 화학기상증착(CVD) 공정에 의해 상기 기판(100)의 전면을 통하여 균일하게 상기 층간 절연막을 형성하고 상면에 컨택 홀 마스크 패턴을 형성한다.
도 16a 및 도 16b는 상기 컨택 홀 마스크 패턴을 개략적으로 나타내는 도면이다.
도 16a 및 도 16에 도시된 바와 같이, 상기 컨택 홀 마스크 패턴은 상기 드레인 영역(D)과 중첩하는 상기 층간절연막의 상면을 노출하는 드레인 노출용 마스크 패턴(M1)이나 상기 드레인 영역(D)을 둘러싸는 소스영역(S)과 중첩하는 상기 층간절연막의 상면을 노출하고 상기 드레인 영역(D) 및 그 주변부에 대응하는 층간절연막의 상면을 노출하는 소스 덮음용 마스크 패턴(M2)을 이용하여 수행될 수 있다.
상기 컨택 홀 마스크 패턴(M1, M2)을 식각 마스크로 이용하는 식각공정에 의해 상기 층간절연막 및 하부의 드레인 영역(D)과 드레인 영역(D)을 한정하는 소자분리막(200) 및 실링라인(400)을 부분적으로 제거한다.
본 실시예의 경우, 상기 실링라인(400)의 깊이(Ds)에 대응하는 깊이까지 드레인 영역(D)의 상부를 제거하여 상기 캡핑라인(330) 및 게이트 절연막(310)의 상면과 인접할 정도로 드레인 영역(D)의 리세스시킨다.
이에 따라, 상기 제1 컨택 홀(H1)은 드레인 영역(D)의 상면을 노출하고 실링라인(400) 및 소자분리막(200)에 의해 한정되는 공간을 갖게 된다.
이때, 상기 층간절연막은 실리콘 산화막과 같은 절연막 또는 폴리실리콘과 같은 도전막을 포함한다. 상기 층간절연막(500)이 절연막으로 형성되는 경우, 후속하는 공정에 의해 형성되는 비트라인 컨택을 전기적으로 분리하는 층간 절연막으로 기능한다. 또한, 도전막으로 형성되는 경우 페리영역에 형성되는 페리 게이트 구조물의 게이트 도전막으로 이용된다. 이 경우, 상기 층간절연막을 형성하면서 페리영역에서 페리 게이트 구조물의 게이트 도전막을 동시에 형성할 수 있다.
도 12a 내지 도 12c를 참조하면, 상기 컨택 홀 마스크 패턴(M1, M2)을 제거한 후 상기 제1 컨택 홀(H1)을 매립하기에 충분한 두께를 갖도록 상기 층간절연막 패턴(500)의 상면에 제1 도전막(미도시)을 형성하고, 에치백에 의해 상기 제1 도전막을 제1 컨택 홀(H1)의 내부에만 잔류하도록 제거한다. 이에 따라, 상기 제1 컨택 홀(H1)을 매립하는 제1 컨택(C1)을 형성한다. 예를 들면, 상기 제1 컨택(610)은 폴리실리콘이나 폴리실리콘과 금속의 혼합물로 구성되는 다이렉트 콘택(direct contact)으로 형성될 수 있다.
이어서, 상기 제1 컨택(610)을 구비하는 층간절연막 패턴(500)의 전면을 덮는 제2 도전막(610a) 및 비트라인 마스크막(620a)을 차례대로 형성한다. 상기 제2 도전막(610a)은 알루미늄(Al)이나 구리(Cu)와 같이 도전성이 우수한 금속물질로 형성되고 상기 비트라인 마스크막(640a)은 실리콘 산화물, 실리콘 질화물 및 실리콘산질화물을 포함할 수 있다.
이어서, 상기 비트라인 마스크막(620a)의 상면에 상기 제2 방향(y)을 따라 연장되고 제1 방향(x)을 따라 일정한 간격을 갖는 라인 형상의 포토레지스트 패턴(660)을 형성한다. 이때, 상기 포토레지스트 패턴(660)은 상기 제2 방향(y)을 따라 일렬로 배치되는 드레인 접속층(D)을 덮도록 배치된다.
도 13a 내지 도 13c를 참조하면, 상기 포토레지스트 패턴(660)을 이용하여 리소그래피 공정을 수행하여 비트라인 마스크막(620a), 제2 도전막(610a) 및 상기 층간절연막 패턴(500)을 부분적으로 제거한다.
이에 따라, 상기 제2 도전막(610a)은 제2 방향(y)을 따라 연장하는 비트라인(610)으로 형성되고 상기 비트라인 마스크막(620a)은 상기 비트라인(610)의 상부를 덮도록 제2 방향을 따라 연장하는 비트라인 마스크막(620)으로 형성된다.
또한, 상기 비트라인(640)에 배치되는 층간절연막 패턴(500)을 제외한 나머지는 상기 기판(100)으로부터 제거되어 상기 소스 영역(S) 및 소스 영역(S)을 한정하는 소자 분리막(200)이 부분적으로 노출된다.
즉, 층간절연막 패턴(500) 상에 적층되는 비트라인(610) 및 비트라인 마스크막(620)은 제2 방향(y)을 따라 일렬로 배치되는 드레인 영역(D)을 덮는 제2 도전라인(600)으로 형성된다. 상기 드레인 접합층(D)의 상부에는 상기 층간절연막 패턴(500)을 대신하여 제1 컨택(C1)이 배치되어 비트라인(610)과 드레인 영역(D)을 전기적으로 연결한다.
선택적으로, 상기 제2 도전라인(600)의 측부를 따라 연장하는 비트라인 스페이서(630)를 추가적으로 더 형성할 수 있다. 이때, 필요한 경우, 상기 제1 콘택 홀(H1)의 내부까지 상기 스페이서(630)를 연장하여 제1 컨택(C1)과 인접한 소스 영역(S) 사이의 전기적 간섭을 억제할 수 있다.
도 14a 내지 도 14c를 참조하면, 상기 제2 도전라인(600)이 형성된 기판(100) 상에 상기 예비 절연막(미도시)을 형성하고, 상기 비트라인 마스크막(620)을 노출하도록 예비 절연막을 평탄화 공정에 의해 부분적으로 제거하여 제2 도전라인(600) 사이의 이격공간을 매립하는 절연막(700)을 형성한다. 이어서, 상기 절연막(700)을 부분적으로 제거하여 상기 소스 접합층(S)을 노출하는 제2 컨택 홀(H2)을 형성한다.
도 15a 내지 도 15c를 참조하면, 상기 제2 컨택 홀(H2)을 매립하기에 충분한 두께를 갖도록 제3 도전막(미도시)을 상기 절연막(700) 상에 형성하고 평탄화하여 상기 제2 컨택 홀(H2)을 매립하는 제2 컨택(C2)을 형성하고, 상기 제2 컨택(C2)과 접속하는 전하 저장부(800)를 형성한다. 이에 따라, 상기 소스 접합층(S)과 연결되는 전하 저장부(800)를 완성한다. 예를 들면, 상기 전하 저장부(800)는 하부 전극, 유전막 및 상부전극으로 구성된 커패시터를 포함하고, 상기 제2 컨택(C2)은 커패시터의 하부전극과 연결된다.
도 17은 본 발명이 일실시예에 의한 메모리 소자를 구비하는 메모리 카드를 나타내는 구성도이다.
도 17을 참조하면, 본 발명의 일실시예에 의한 메모리 카드(2000)는 상술한 바와 같은 본 발명의 실시예에 의한 메모리 소자들을 이용하여 구성될 수 있다.
예를 들면, 상기 메모리 카드(2000)는 다수의 메모리 소자들이 배열되어 외부의 호스트(미도시)로부터 데이터를 저장할 수 있는 메모리 유닛(2100) 및 상기 호스트와 연결되어 호스트와 메모리 유닛 사이의 데이터 교환을 제어하는 메모리 컨트롤러(2200)를 포함한다.
상기 메모리 유닛(2100)은 도 1을 이용하여 설명된 다수의 디램 메모리 소자들이 배치되어 상기 호스트(2300)에서 가공된 데이터를 저장한다. 배치되는 상기 디램 메모리 소자의 용량과 수에 따라 상기 메모리 유닛(2100)의 저장용량이 결정되며, 상기 메모리 소자의 성능에 따라 상기 메모리 카드의 성능이 결정된다.
상기 메모리 콘트롤러(2200)는 호스트와 메모리 유닛(2100) 사이의 데이터 교환을 위한 제어동작을 수행하는 중앙처리장치(2210), 메모리 카드(2000)와 접속되는 상기 호스트의 데이터 교환 프로토콜인 호스트 인터페이스(2220), 상기 메모리 유닛(2100)과 접속하는 메모리 인터페이스(2230), 및 상기 메모리 유닛(2100)으로부터 검출된 데이터에 포함되는 오류를 검출 및 정정할 수 있는 오류 수정 코드(2240)를 포함한다. 선택적으로 상기 중앙처리장치(2110)의 동작 메모리로 기능하는 메모리 소자(예를 들면, SRAM)를 더 배치할 수 있다.
상기 메모리 유닛(2100)에 포함된 개별 디램 메모리 소자는 게이트 라인의 상부에 게이트 트렌치의 폭과 동일한 폭을 갖는 실링라인을 구비하여 게이트 라인 방향을 따라 서로 인접한 셀 사이의 전기적 간섭을 최소화 할 수 있다. 또한, 비트라인 컨택을 형성하는 과정에서 잔류 게이트 절연막에 의한 비트라인 브리지 불량을 최소화함으로써 동작 안정성을 현저하게 높일 수 있다.
이에 따라, 상기 메모리 소자의 집적도 및 셀 영역의 사이즈 축소에도 불구하고 트랜지스터의 구동 안정성을 개선하고 상기 메모리 카드의 동작 안정성을 높일 수 있다. 또한, 상기 디램 메모리 소자를 BCAT로 구성함으로써 메모리 카드(2000)의 집적도, 저장용량, 동작속도 및 와 시스템의 안정성을 동시에 향상시킬 수 있다.
도 18은 본 발명의 일실시예에 의한 메모리 소자를 구비하는 정보처리 시스템을 나타내는 구성도이다.
도 18을 참조하면, 본 발명의 일실시예에 의한 정보처리 시스템(3000)은 도 1에 도시된 반도체 소자를 이용하여 구성될 수 있다. 상기 정보처리 시스템(3000)은 스마트 폰이나 태블릿 컴퓨터와 같은 다양한 모바일 기기나 노트북이나 데스크 탑과 같은 전통적인 컴퓨터 시스템을 포함한다.
예를 들면, 상기 정보처리 시스템(3000)은 메모리 시스템(3100)과 각각 시스템 버스(3600)에 전기적으로 연결된 모뎀(3200), 중앙처리장치(3300), 램(3400) 및 유저 인터페이스(3500)를 포함할 수 있다. 메모리 시스템(3100)에는 중앙처리장치(3300)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(3100)은 메모리 유닛(3140)과 메모리 컨트롤러(3120)를 포함할 수 있으며, 도 17을 참조하여 설명한 메모리 카드(2000)와 실질적으로 동일하게 구성될 수 있다.
특히, 상기 메모리 유닛(3140)을 BCAT 구조를 구비하는 모바일 디램으로 구성함으로써 집적도를 높이고 셀 점유면적을 현저하게 줄일 수 있다. 셀 점유면적의 축소에도 불구하고 게이트 절연막의 두께만큼 확장된 두께를 갖는 실링라인에 의해 비트라인 컨택을 안정적으로 절연시킴으로써 메모리 유닛(3140)의 동작 신뢰성을 높일 수 있다.
상술한 바와 같은 반도체 소자 및 이의 제조방법에 의하면, 게이트 트렌치의 상부에서 접합영역(J)과 접촉하는 게이트 절연막을 제거하고 절연물질로 구성된 실링라인(400)으로 대체함으로써 활성영역(A)의 길이방향을 따라 접합영역(J) 주변부의 절연영역을 상기 게이트 절연막의 두께만큼 확장할 수 있다.
이에 따라, 게이트 라인(320)의 상부에는 캡핑라인(330) 및 실링라인(400)이 이중으로 적층되어, 콘택 구조물 형성을 위한 식각공정에서 실링라인(400)과 캡핑라인(330)은 게이트 라인(320)을 보호하는 보호막으로 기능할 뿐 아니라 콘택 구조물을 형성하기 위한 정렬마진을 높일 수 있다. 이에 따라, 게이트 라인(320)에 대한 손상을 줄이고 콘택 공정의 신뢰도를 높일 수 있다.
뿐만 아니라, 상기 게이트 트렌치(190)의 상부에서 제1 접합영역(J1)을 한정하는 게이트 절연막(310)을 제거함으로써 비트라인 콘택 홀 형성공정에서 생성되는 잔류 게이트 절연막으로 인한 비트라인 콘택의 브리지 불량을 방지할 수 있다. 이에 따라, 집적도 증가 및 이로 인한 선폭의 감소에도 불구하고 상기 반도체 소자(1000)의 동작 안정성을 안정적으로 유지할 수 있다.
본 발명은 집적회로 소자를 제조하는 반도체 산업이나 집적회로 소자를 응용하는 통신 장치나 저장 장치 등의 전자 제품을 생산하는 제조업 등 산업 전반에 걸쳐 널리 유용하게 채택되어 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 소자 분리막에 의해 한정되는 다수의 활성영역 및 상기 다수의 활성영역과 교차하도록 제1 방향을 따라 연장하는 한 쌍의 게이트 트렌치를 구비하여 상기 활성영역은 상기 게이트 트렌치의 바닥부에 위치하는 한 쌍의 게이트 영역과 상기 게이트 영역의 사이에서 상기 활성영역의 중앙에 위치하는 제1 접합영역 및 상기 활성영역의 단부에 위치하는 제2 접합영역으로 구분되는 반도체 기판;
    상기 게이트 트렌치의 하부 측벽 및 바닥면을 덮는 게이트 절연막, 상기 게이트 절연막의 상면보다 낮은 상면을 갖고 상기 게이트 트렌치의 하부를 매립하는 게이트 라인 및 상기 게이트 라인을 덮고 상기 게이트 절연막과 동일한 상면을 갖도록 상기 게이트 라인의 상부에 위치하는 캡핑라인을 구비하는 제1 도전라인; 및
    상기 제1 및 제2 접합영역과 동일한 상면을 갖도록 상기 게이트 트렌치의 상부를 매립하여 상기 제1 도전라인을 덮고 상기 게이트 트렌치와 동일한 폭을 갖는 실링라인을 포함하고,
    상기 캡핑라인은 실리콘 질화물(SiN)을 포함하고 상기 실링라인은 실리콘 질화물(SiN) 및 브롬화 실리콘 질화물(SiBN) 중의 어느 하나를 포함하는 반도체 소자.
  2. 삭제
  3. 제1항에 있어서, 상기 실링라인과 상기 게이트 트렌치의 상부 측벽 사이에 잔류 게이트 절연막을 더 포함하는 반도체 소자.
  4. 소자 분리막에 의해 한정되는 다수의 활성영역을 구비하는 반도체 기판 상에 상기 활성영역과 교차하도록 제1 방향을 따라 연장하는 게이트 트렌치를 형성하여 상기 활성영역을 상기 게이트 트렌치의 바닥부에 위치하는 한 쌍의 게이트 영역과 상기 게이트 영역의 사이에서 상기 활성영역의 중앙에 위치하는 제1 접합영역 및 상기 활성영역의 단부에 위치하는 제2 접합영역으로 구분하고;
    상기 게이트 트렌치의 하부 측벽 및 바닥면을 덮는 게이트 절연막, 상기 게이트 절연막의 상면보다 낮은 상면을 갖고 상기 게이트 트렌치의 하부를 매립하는 게이트 라인 및 상기 게이트 라인을 덮고 상기 게이트 절연막과 동일한 상면을 갖도록 상기 게이트 라인의 상부에 위치하고 실리콘 질화물(SiN)을 포함하는 캡핑라인을 구비하는 제1 도전라인을 형성하고;
    상기 제1 및 제2 접합영역과 동일한 상면을 갖도록 상기 게이트 트렌치의 상부를 매립하여 상기 제1 도전라인을 덮고 상기 게이트 트렌치와 동일한 폭을 가지며 실리콘 질화물(SiN) 및 브롬화 실리콘 질화물(SiBN) 중의 어느 하나를 포함하는실링라인을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 제1 도전라인을 형성하는 단계는,
    상기 게이트 트렌치의 바닥부 및 측면과 상기 게이트 트렌치를 형성하기 위한 마스크 패턴을 덮도록 상기 게이트 트렌치의 표면 프로파일을 따라 예비 게이트 절연막을 형성하고;
    상기 예비 게이트 절연막 상에 상기 게이트 트렌치의 하부공간을 매립하도록 상기 제1 방향을 따라 연장하는 게이트 라인을 형성하고;
    상기 기판 상에 상기 게이트 라인 및 상기 예비 게이트 절연막에 의해 한정되는 상기 트렌치를 매립하는 예비 캡핑막을 형성하고;
    상기 예비 캡핑막을 부분적으로 제거하여 상기 제1 및 제2 접속영역의 상면보다 낮은 상면을 갖고 상기 게이트 트렌치별로 분리되어 상기 게이트 라인을 덮는 상기 캡핑라인을 형성하고;
    상기 캡핑라인 상부에서 상기 게이트 트렌치의 측벽에 형성된 상기 예비 게이트 절연막을 제거하여 상기 캡핑라인과 동일한 상면을 갖는 게이트 절연막을 형성하고 상기 게이트 트렌치의 상부 영역을 다시 노출하며; 그리고
    상기 게이트 트렌치의 상기 상부영역을 매립하는 실링라인을 형성하는 반도체 소자의 제조방법.
  6. 제5항에 있어서, 상기 예비 게이트 절연막을 형성하는 것은 실리콘 산화물을 증착하는 것을 포함하고, 상기 예비 캡핑막을 형성하는 것은 실리콘 질화물을 증착하는 것을 포함하는 반도체 소자의 제조방법.
  7. 제5항에 있어서, 상기 캡핑라인을 형성하는 것은,
    상기 마스크 패턴의 상면이 노출되도록 상기 예비 캡핑막을 평탄화하고; 그리고
    상기 제1 및 제2 접합영역의 표면보다 낮은 상면을 갖도록 상기 예비 캡핑막을 에치백 하는 것을 포함하는 반도체 소자의 제조방법.
  8. 제5항에 있어서, 상기 예비 게이트 절연막을 제거하는 것은 습식식각 공정에 의해 수행되는 반도체 소자의 제조방법.
  9. 제5항에 있어서, 상기 실링라인을 형성하는 것은,
    상기 기판 상에 상기 게이트 트렌치의 상부영역을 매립할 정도의 두께를 갖는 실링막을 형성하고;
    상기 마스크 패턴의 상면이 노출되도록 상기 실링막을 평탄화하고; 그리고
    상기 실링라인의 상면이 상기 제1 및 제2 접합영역의 상면과 동일한 평면상에 위치하도록 에치백하는 반도체 소자의 제조방법.
  10. 제4항에 있어서, 상기 기판 상에 층간 절연막을 형성하고; 그리고
    상기 층간절연막 및 상기 층간절연막 하부의 상기 제1 접합영역과 상기 제1 접합영역 주변부를 부분적으로 제거하여, 제1 컨택 홀을 형성하는 반도체 소자의 제조방법.
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