CN111418017B - 用于在存储器装置的信号质量操作中节省功率的***及方法 - Google Patents

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Abstract

本文中所描述的实施例详述如下所述的设计及架构，在所述设计及架构中电路组件可被并入到半导体装置中以控制所提供电压信号(例如，数据)的摆率，使得所得数据眼图具有提高的眼宽，由此改善所述数据的信号质量。

Description

用于在存储器装置的信号质量操作中节省功率的***及方法
相关申请案的交叉参考
本申请案是主张2018年2月17日申请的标题为“用于在存储器装置的信号质量操作中节省功率的***及方法(Systems and Methods for Conserving Power in SignalQuality Operations for Memory Devices)”的第62/631,755号美国临时专利申请案的优先权的非临时申请案，所述案以引用方式并入本文中。
技术领域
本发明的实施例大体上涉及半导体装置领域。更具体来说，本发明的实施例涉及提高由存储器装置接收的输出信号的质量。
背景技术
半导体装置，例如微型计算机、存储器、门阵列等等，可接收待写入到存储器单元中或从存储器单元读取的数据。当半导体装置正在产生数据时，半导体装置可最初在输出缓冲器中驱动数据(例如，低电压或高电压)。为了确保由对应存储器组件准确地读取或写入输出缓冲器处产生的数据，输出缓冲器应产生具有某一摆率的电压信号，所述摆率可被定义为每单位时间的电压变化(例如，V/s)。可基于与存储器组件的操作相关联的某些性质，例如温度、电压、制造工艺、噪声等，定义每一个别类型的存储器组件的摆率。随着存储器组件变得能够在更高频率下产生数据，经接收电压信号的摆率可能变得更加难以控制，且因此，表示经接收数据的数据眼图变得更窄。随着数据眼图变窄，经接收数据的完整性可能更容易被存储器装置错误地读取或错误地写入。本文中所描述的实施例详述如下所述的设计及架构，在所述设计及架构中电路组件可被并入到半导体装置中以控制所提供电压信号(例如，数据)的摆率，使得所得数据眼图具有提高的眼宽，由此改善所述数据的信号质量。
发明内容
本公开的一个或多个实施例描述了一种半导体装置。所述半导体装置包括：多个存储器组；输出缓冲器，其经配置以耦合到所述多个存储器组，其中所述输出缓冲器经配置以产生表示待从所述多个存储器组中的至少一者读取的数据的数据电压信号；驱动器电路，其包括脉冲生成器及经配置以将所述输出缓冲器耦合到接地的下拉开关，其中所述下拉开关经配置以将所述数据电压信号提供到所述输出缓冲器；及测试模式电路，其经配置以：确定所述数据电压信号是可接受还是不可接受，其中所述测试模式电路经配置以基于与所述数据电压信号相关联的数据眼图来确定所述数据电压信号是否可接受；且如果所述数据电压信号不可接受，那么将启用信号发送到所述脉冲生成器，其中所述启用信号经配置以致使所述脉冲生成器进行操作。
本公开的一个或多个实施例描述了一种驱动器电路。所述驱动器电路经配置以：接收待经由表示待从耦合到存储器装置的输出缓冲器的多个存储器组读取的数据的数据电压信号将逻辑0提供到所述输出缓冲器的第一指示；接收其中待基于所述第一指示来闭合经配置以将所述输出缓冲器耦合到接地的第一下拉开关的时间的第二指示；且在脉冲生成器已接收到经配置以致使所述脉冲生成器进行操作的启用信号之后使用所述脉冲生成器来生成脉冲信号，其中所述脉冲信号经配置以基于所述第二指示来致使第二下拉开关与所述第一下拉开关同步闭合，其中所述第二下拉开关经配置以将所述输出缓冲器耦合到所述接地。
本公开的一个或多个实施例描述了一种方法。所述方法包括：经由电路将初始时钟频率传输到时钟组件，所述时钟组件经配置以输出用于存储器装置的时钟信号；经由所述电路将测试数据传输到驱动器电路，所述驱动器电路经配置以在输出缓冲器上输出表示所述测试数据的数据电压信号；经由所述电路在所述存储器装置在所述初始时钟频率下进行操作时基于电压值之间的转变来确定所述数据电压信号是否可接受；及经由所述电路传输启用信号，所述启用信号经配置以响应于所述数据电压信号不可接受而致使脉冲生成器进行操作，其中所述脉冲生成器经配置以生成脉冲信号，所述脉冲信号经配置以基于所述数据电压信号在所述电压值之间转变的指示来致使第一下拉开关与第二下拉开关同步闭合。
本公开的一个或多个实施例描述了一种半导体装置。所述半导体装置包括：多个存储器组；输出缓冲器，其经配置以耦合到所述多个存储器组，其中所述输出缓冲器经配置以产生表示待从所述多个存储器组中的至少一者读取的数据的数据电压信号；驱动器电路，其包括脉冲生成器及经配置以将所述输出缓冲器耦合到接地的下拉开关，其中所述下拉开关经配置以将所述数据电压信号提供到所述输出缓冲器；及测试模式电路，其经配置以：确定所述数据电压信号是可接受还是不可接受，其中所述测试模式电路经配置以基于所述数据电压信号是否在一定时间量内达到低电压值来确定所述数据电压信号是否可接受；且如果所述数据电压信号不可接受，那么将启用信号发送到所述脉冲生成器，其中所述启用信号经配置以致使所述脉冲生成器进行操作。
附图说明
图1是说明根据本发明的实施例的存储器装置的某些特征的简化框图；
图2是说明根据本发明的实施例的图1的存储器装置内的驱动器电路的简化框图；
图3说明根据本发明的实施例的具有由图2的驱动器电路中的预加重下拉驱动器电路控制的摆率的实例数据电压信号；
图4说明根据本发明的实施例的用于使用预加重下拉驱动器电路来提高在图1的存储器装置中数据电压信号从高转变到低的摆率的方法的流程图；及
图5说明根据本发明的实施例的用于在测试模式操作期间启用图2的驱动器电路中的预加重下拉驱动器电路的脉冲生成器的方法的流程图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简要描述，说明书中并未描述实际实施方案的所有特征。应明白，在任何此类实际实施方案的开发中，例如在任何工程或设计项目中，必须做出众多实施方案特定决策以实现开发人员的特定目标，例如遵守***相关约束及业务相关约束，这可能因实施方案而异。此外，应明白，此开发工作可能是复杂且耗时的，但是对于受益于本发明的一般技术人员来说仍将是设计、制作及制造的例行任务。
存储器装置(例如，动态随机存取存储器(DRAM))准确地读取及写入在存储器装置与控制器之间的通道中传输的数据信号的能力可取决于对应于经传输数据信号的数据眼图的性质。数据眼图可例如表征经传输数据电压信号的完整性及存储器装置准确地检测经传输数据电压信号的能力。通常，数据眼图提供可能在数据电压信号上存在的失真的指示。例如，数据眼图可提供关于数据电压信号是否在适当时间量内提供，是否与***时钟同步，是否具有够振幅，是否包含指定电压值范围，是否包含噪声性质等的指示。
随着存储器装置越来越多地在更高频率及更低电压下进行操作，数据电压信号应以有效方式在高电压值与低电压值之间切换。确实，由于数据眼图既是时间相关的又是电压相关的，因此具有快速时钟时间及低电压操作的高频装置，例如双倍数据速率***同步动态随机存取存储器(DDR4)及双倍数据速率第五代同步动态随机存取存储器(DDR5)，通常可能导致具有较小宽度的数据眼图。为了加宽经传输数据电压信号的数据眼图，本发明的本实施例包含使数据电压信号能够在半个循环内在高状态与低状态之间转变以确保数据电压信号的准确值被取样且由存储器装置接收的电路。通过确保数据电压信号在适当时间量内转变，可加宽所得数据眼图，由此使存储器装置能够准确地检测数据电压信号。
考虑到前述内容，存储器装置可包含输出缓冲器，其中可从存储器装置的存储器组读取数据电压信号或可将数据电压信号写入到存储器装置的存储器组中。通常，数据电压信号可经由具有一些外部电阻(例如，50欧姆)的输出端子提供高电压值(例如，VDDQ)。基于存储器装置的类型、制造商、存储器装置的设计等，每一存储器装置可具有某个输出外部电阻。通过使这个外部电阻耦合到高电压源，输出缓冲器可在将提供到输出缓冲器的电压信号提高到高值(例如，VOH)时借助于外部电阻。相比之下，当从高电压值转变为低电压值(例如，VOL)时，存储器装置可经由下拉开关将输出缓冲器耦合到接地，而没有当输出缓冲器经耦合到高电压源时抵消输出缓冲器的外部电阻的线电阻。因而，对于存储器装置来说，以允许存储器装置准确地读取或写入对应数据电压信号的方式将提供到输出缓冲器的数据电压信号从高电压值转变为低电压值可能是个挑战。
在一些实施例中，为了确保在适当时间窗内(例如，在前半个循环内)将数据电压信号从高到低的转变提供到输出缓冲器，下拉驱动器可在转变期间使用两个开关来将输出缓冲器耦合到接地。通过使用到接地的两个单独连接，下拉驱动器可控制数据电压信号的摆率(例如，每单位时间的电压变化(V/s))，使得数据电压信号在半个循环内达到低电压值。另外，当数据电压信号从低转变为高时，两个开关中的一者可经耦合到电阻器以经由外部电阻器抵消存储器装置采用的上拉驱动。
考虑到这一点，在一些实施例中，下拉驱动器可包含第一开关(例如，主开关)，所述第一开关在对应于低数据电压信号的循环的整个持续时间内将输出缓冲器耦合到接地。下拉驱动器还可包含第二开关(例如，预加重开关)，与第一开关相比，所述第二开关可在更短持续时间内将输出缓冲器耦合到接地。两个开关可经同步以经由两个开关将输出缓冲器耦合到接地直到第二开关断开为止，由此在所述循环的剩余部分内经由一个开关将输出缓冲器耦合到接地。因此，施加到输出缓冲器的数据电压信号可具有更宽数据眼图，这对应于输出缓冲器处接收的数据电压信号的质量的改善。在一些实施例中，第二开关保持输出缓冲器耦合到接地的时序可基于存储器装置上存在的外部电阻、关于输出缓冲器上的数据电压信号的值的极限、在某些条件(例如，输出负载、数据模式及噪声剖面)下的电压摆率的最小或最大极限等。
尽管使用第二开关可辅助数据电压信号实现更高质量的信号，但是用于电压转变的下拉驱动器(例如，下拉驱动器的脉冲生成器)的连续操作可能导致某一功耗量。在一些情况下，例如在相对较低的时钟循环(例如，小于2400MHz)下，数据电压信号可具有足够时间量来达到其所要输出而无需采用下拉驱动器。因而，在一些实施例中，测试模式电路可进行各种测试以确定存储器装置是否在某一时钟频率下准确地输出数据电压信号。如果测试模式电路确定数据电压信号足够或可接受，那么存储器装置可经配置以放弃使用下拉驱动器及第二开关。因此，存储器装置可更有效地消耗功率。关于下拉驱动器及其操作的额外细节将在下文参考图1到5进行论述。
现在转到附图，图1是说明存储器装置10的某些特征的简化框图。具体来说，图1的框图是说明存储器装置10的某一功能的功能框图。根据一个实施例，存储器装置10可为双倍数据速率型第五代同步动态随机存取存储器(DDR5 SDRAM)装置。与前几代DDR SDRAM相比，DDR5 SDRAM的各种特征允许降低功耗，更大带宽，提高速度(例如，时控频率)及更多存储容量。
存储器装置10可包含数个存储器组12。例如，存储器组12可为DDR5 SDRAM存储器组。可在布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上提供存储器组12。将明白，每一DIMM可包含数个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器组12。存储器装置10表示具有数个存储器组12的单个存储器芯片(例如，SDRAM芯片)的部分。对于DDR5，存储器组12可进一步经布置以形成存储器组群组。例如，对于8吉位(Gb)DDR5 SDRAM，存储器芯片可包含布置成8个存储器组群组的16个存储器组12，每一存储器组群组包含2个存储器组。例如，对于16Gb DDR5SDRAM，存储器芯片可包含布置成8个存储器组群组的32个存储器组12，每一存储器组群组包含4个存储器组。取决于总体***的应用及设计，可利用存储器装置10上的存储器组12的各种其它配置、组织及大小。
存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14可从例如处理器或控制器的外部装置(未展示)提供数个信号(例如，信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进传输及接收待写入到存储器装置10或从存储器装置10读取的数据。
将明白，命令接口14可包含数个电路，例如时钟输入电路18及命令地址输入电路20，以确保信号15的恰当处置。命令接口14可从外部装置接收一或多个时钟信号。通常，双倍数据速率(DDR)存储器利用***时钟信号的差分对，在本文中被称为真实时钟信号(Clk_t/)及互补时钟信号(Clk_c)。DDR的正时钟边缘是指其中上升的真实时钟信号Clk_t/与下降的互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降的真实时钟信号Clk_t的转变及互补时钟信号Clk_c的上升。通常在时钟信号的正边缘上输入命令(例如，读取命令、写入命令等)且在正时钟边缘及负时钟边缘两者上传输或接收数据。
时钟输入电路18接收真实时钟信号(Clk_t/)及互补时钟信号(Clk_c)且生成内部时钟信号CLK。将内部时钟信号CLK供应到内部时钟生成器30，例如延迟锁相环(DLL)电路。内部时钟生成器30基于经接收内部时钟信号CLK来生成相控内部时钟信号LCLK。相控内部时钟信号LCLK被供应到例如I/O接口16且用作用于确定读取数据的输出时序的时序信号。
内部时钟信号CLK也可被提供到存储器装置10内的各种其它组件且可用于生成各种额外内部时钟信号。例如，内部时钟信号CLK可被提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可对所述命令信号进行解码以提供各种内部命令。例如，命令解码器32可通过总线36将命令信号提供到内部时钟生成器30以协调相控内部时钟信号LCLK的生成。例如，相控内部时钟信号LCLK可用于通过IO接口16对数据进行时控。
此外，命令解码器32可对例如读取命令、写入命令、模式寄存器设置命令、激活命令等的命令进行解码，且经由总线路径39提供对对应于所述命令的特定存储器组12的存取。将明白，存储器装置10可包含各种其它解码器，例如行解码器及列解码器，以促进对存储器组12的存取。在一个实施例中，每一存储器组12包含存储器组控制块22，所述存储器组控制块22提供必要的解码(例如，行解码器及列解码器)以及其它特征，例如时序控制及数据控制，以促进到及来自存储器组12的命令的执行。
在某些实施例中，存储器装置10基于从例如处理器的外部装置接收的命令/地址信号来执行操作，例如读取命令及写入命令。在一个实施例中，命令/地址总线可为用于容纳命令/地址信号(CA<13:0>)的14位总线。使用时钟信号(Clk_t/及Clk_c)来将命令/地址信号时控到命令接口14。所述命令接口可包含命令地址输入电路20，所述命令地址输入电路20经配置以例如通过命令解码器32接收及传输命令以提供对存储器组12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。使用命令在CA<13:0>总线上对存储器装置10内的特定存储器组12的存取进行编码。
另外，命令接口14可经配置以接收数个其它命令信号。例如，可提供裸片终端命令/地址(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。例如在加电期间，可使用重置命令(RESET_n)来重置命令接口14、状态寄存器、状态机等。命令接口14还可接收命令/地址反转(CAI)信号，例如，取决于特定存储器装置10的命令/地址路由，所述命令/地址反转(CAI)信号可被提供来反转命令/地址总线上的命令/地址信号CA<13:0>的状态。还可提供镜像(MIR)信号以促进镜像功能。MIR信号可用于多路复用信号，使得其可经交换以基于特定应用中的多个存储器装置的配置来实现信号到存储器装置10的某一路由。也可提供促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。例如，TEN信号可用于将存储器装置10置于测试模式中以进行连接性测试。
命令接口14还可用于针对可能检测到的某些错误将警报信号(ALERT_n)提供到***处理器或控制器。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置10传输警报信号(ALERT_n)。也可生成其它警报信号。此外，用于从存储器装置10传输警报信号(ALERT_n)的总线及引脚可在例如，如上文所描述，使用TEN信号执行的连接性测试模式的某些操作期间用作输入引脚。
利用上文所论述的命令及时控信号，通过透过IO接口16传输及接收数据信号44，可将数据发送到存储器装置10及从存储器装置10发送数据。更具体来说，可通过数据路径46将数据发送到存储器组12或从存储器组12检索数据，所述数据路径46包含多个双向数据总线。通常在一或多个双向数据总线中传输及接收数据IO信号，通常被称为DQ信号。对于某些存储器装置，例如DDR5 SDRAM存储器装置，IO信号可被划分成高字节及低字节。例如，对于x16存储器装置，IO信号可被划分成例如对应于数据信号的高及低字节的高及低IO信号(例如，DQ<15:8>及DQ<7:0>)。
为了在存储器装置10内允许更高数据速率，某些存储器装置(例如DDR存储器装置)可利用数据选通信号，通常被称为DQS信号。DQS信号由发送数据的外部处理器或控制器(例如，针对写入命令)或由存储器装置10(例如，针对读取命令)驱动。对于读取命令，DQS信号实际上是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号用作时钟信号以捕获对应输入数据或输出数据。正如时钟信号(Clk_t/及Clk_c)，数据选通(DQS)信号可被提供为数据选通信号的差分对(DQS_t/及DQS_c)以在读取及写入期间提供差分对信令。对于某些存储器装置，例如DDR5 SDRAM存储器装置，DQS信号的差分对可被划分成例如对应于发送到存储器装置10及从存储器装置10发送的数据的高及低字节的高及低数据选通信号(例如，UDQS_t/及UDQS_c；LDQS_t/及LDQS_c)。
阻抗(ZQ)校准信号还可通过IO接口16被提供到存储器装置10。ZQ校准信号可被提供到参考引脚且通过跨过程、电压及温度(PVT)值变化调整存储器装置10的上拉及下拉电阻器来调谐输出驱动器及ODT值。因为PVT特性可能影响ZQ电阻值，所以可将ZQ校准信号提供到ZQ参考引脚以用于调整电阻以将输入阻抗校准为已知值。将明白，精密电阻器通常经耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。这个电阻器充当用于调整IO引脚的内部ODT及驱动强度的参考。
另外，可通过IO接口16将回送信号(LOOPBACK)提供到存储器装置10。可在测试或调试阶段期间使用回送信号以将存储器装置10设置成其中通过存储器装置10通过同一引脚回送信号的模式。例如，回送信号可用于设置存储器装置10以测试存储器装置10的数据输出(DQ)。回送可包含数据及选通两者或可能仅包含数据引脚。这通常意在用于监控由存储器装置10在IO接口16处捕获的数据。
在某些实施例中，存储器装置10可经由DQ多路复用器(MUX)48接收待写入到存储器组12中的数据。经由DQ MUX 48多路复用的数据可被提供到驱动器电路50，所述驱动器电路50可经耦合到IO接口16。驱动器电路50可包含控制提供到输出缓冲器52的数据电压信号的摆率的电路组件。数据电压信号表示提供到IO接口16的数据。通常，驱动器电路50可经由DQ MUX 48接收数字数据值(例如，1/0)且生成对应数据电压信号以提供到输出缓冲器52。输出缓冲器52可经耦合到数据路径46，所述数据路径46可将数据电压信号提供到相应存储器组12以进行写入或读取操作。关于驱动器电路50的组件及操作的额外细节将在下文参考图2到4进行描述。
将明白，各种其它组件，例如电源供应器电路(用于接收外部VDD及VSS信号)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等也可被并入到存储器***10中。因此，应理解，提供图1仅是为了突出存储器装置10的某些功能特征以辅助后续详细描述。
考虑到前述内容，图2说明驱动器电路50及其中的组件的框图。如上所述，驱动器电路50可经由DQ MUX 48接收数据，所述DQ MUX 48可基于相控内部时钟信号LCLK来将数据多路复用到驱动器电路50。可将传入数据提供到电阻器-电容器(RC)电路62，所述电阻器-电容器(RC)电路62可为可由电压或电流源驱动的任何合适RC电路。可基于存储器装置10的规格来设计RC电路62以使驱动器电路50能够将时序信号提供到开关72、开关74及开关76以控制提供到输出缓冲器52的数据电压信号的摆率。
开关72、开关74及开关76可为可基于所提供栅极信号来断开或闭合的任何合适开关电路(例如，MOSFET)。如图2中所展示，开关72可将电压源(例如，VDDQ)耦合到输出缓冲器52。每一开关72可表示其中电压源VDDQ可经耦合到输出缓冲器的支路或相位。在一些实施例中，每一支路可包含电阻器(未展示)，使得所连接开关72(例如，内部开关导通电阻)及支路的线阻抗可等于可由存储器装置10指定的某个值。例如，如果存储器装置10期望在数据路径46上存在34欧姆的线电阻，那么七个开关72可并联耦合在一起，使得每一支路可包含270欧姆的电阻器以在所有七个开关72闭合时提供34欧姆的等效电阻。尽管开关74及76被说明为P型开关且开关72被说明为N型开关，但是应注意，开关72、74及76可为任何合适类型的开关。
为了控制经由电压源VDDQ提供到数据路径46的电压的摆率，逻辑电路68可控制开关72闭合的方式。即，如果开关72中的每一者同时闭合，那么提供到数据路径(例如，经由电容器80)的电压可迅速上升到电压源VDDQ的电压值。在一些情况下，提供到数据路径46的电压可能超越电压源VDDQ的电压值。为了避免超越电压值及控制提供在数据路径46上的电压信号的摆率，逻辑电路68可以某一时间间隔将栅极信号输出到不同组开关72或支路。
通常，逻辑电路68可经由RC电路62接收电流信号且基于电流值来确定电流信号的强度。基于电流信号的强度，逻辑电路68可将栅极信号发送到一组开关72，由此提供到电压源VDDQ的额外连接。应注意，当驱动器电路50未接收数据时，输出缓冲器52仍可经由外部电阻器78耦合到电压源VDDQ。可基于由存储器装置10的制造商等指定的某个阻抗值来确定外部电阻器78的电阻值。在一些情况下，选择外部电阻器78的电阻值以匹配输出缓冲器52的预定阻抗值。电压源VDDQ与输出缓冲器52之间的阻抗值的匹配可辅助存储器装置10更有效地进行操作。
在任何情况下，当将逻辑1提供到输出缓冲器52时，逻辑电路68可闭合一或多个开关72以将输出缓冲器52耦合到电压源VDDQ，由此提供多个路径来将电容器80连接到电压源VDDQ。因此，存在于输出缓冲器52上的电压信号可达到高电压VOH，所述高电压VOH可对应于VDDQ。相比之下，当将逻辑0提供到输出缓冲器52时，逻辑电路68可闭合开关74且断开开关72以将输出缓冲器52耦合到接地。然而，当从逻辑1转变为逻辑0时，由于存在于驱动器电路50的上拉部分上的外部电阻器78，施加到输出缓冲器52的电压信号可能包含在达到低电压VOL(例如，VOL＝0.4*VDDQQ)之前的某个延迟。在高频存储器装置中，这个延迟可能使数据眼图变窄且致使存储器装置10使用不正确的电压值来写入或读取对应数据。即，在存储器装置10以高频进行操作的情况下，电压信号可具有更少时间来从高电压值VOH转变为低电压值VOL。
考虑到前述内容，在某些实施例中，除经由开关74之外，预加重下拉驱动器电路82还可提供将输出缓冲器52连接到接地的额外路径。预加重下拉驱动器82可控制可耦合到电阻器84的开关76的操作，以辅助驱动器电路50下拉施加到输出缓冲器52的电压信号。通过提供到接地的多个路径且通过包含电阻器84，预加重下拉驱动器电路82可提高施加到输出缓冲器52的数据电压信号的摆率，由此确保施加到输出缓冲器52的数据电压信号在某一时间量(例如，半个循环)内达到低电压值VOL。
为了确保数据电压信号有效地从高电压值VOH转变为低电压值VOL，预加重下拉驱动器82可包含脉冲生成器86及栅极驱动器88以控制开关76的操作。在一些实施例中，脉冲生成器86可生成脉冲以致使栅极驱动器88在特定时间及在指定持续时间内将栅极信号发送到开关76。脉冲生成器86可基于经由DQ MUX 48的传入数据是逻辑0的指示来生成脉冲。即，在一个实施例中，当逻辑电路68检测到逻辑0待提供到输出缓冲器52时，逻辑电路68可将起始信号发送到脉冲生成器86。可相对于可确保开关76与开关74同步闭合的延迟将起始信号提供到脉冲生成器86。
如上所述，逻辑电路68可发送起始信号以设置开关76闭合的延迟，使得开关76与开关74同步闭合。除包含这个延迟之外，起始信号还可指定可由脉冲生成器86生成的脉冲的脉冲宽度。可基于为存储器装置10指定的阻抗值(例如，为输出缓冲器52指定的阻抗)、为存储器装置10指定的上电压极限(例如VOHlimit)及下电压极限(例如VOLlimit)等来确定脉冲宽度。
考虑到这一点，当两个开关74及76最初闭合时，由于开关72的断开、到接地的连接及电阻器84，输出缓冲器52上存在的所得阻抗实际上变化。如上所述，开关76可在开关74可闭合的时间的部分内闭合。当确定由脉冲生成器86生成的脉冲宽度的时间量时，逻辑电路68可在其中开关74及76均闭合的时间内确定输出缓冲器52上的期望阻抗。逻辑电路68可指定脉冲宽度小于可能致使输出缓冲器52的阻抗大于指定阻抗值的某个范围(例如，百分比)的时间量。
另外，当确定由脉冲生成器86生成的脉冲宽度的时间量时，逻辑电路68还可确定施加到输出缓冲器52的数据电压信号是否将大于为存储器装置10指定的上电压极限(例如VOHlimit)或小于下电压极限(例如VOLlimit)。此外，逻辑电路68在确定脉冲宽度时可考虑存储器装置10的所要摆率。在一些实施例中，逻辑电路68、另一合适的基于处理器的电路、模拟软件等可测试不同脉冲宽度以确定是否满足上述条件中的每一者。
当确定脉冲生成器86提供到栅极驱动器88的脉冲宽度时，逻辑电路68或其它合适组件可确保提供到输出缓冲器52的数据电压信号在从高转变为低时不会降到低于为存储器装置10指定的下电压极限(例如VOLlimit)，在任一转变期间维持所要摆率，且在半个循环内达到所要电压(例如，VOL)。举例来说，图3说明根据本文中所描述的实施例的时序图100，其说明对驱动器电路50及预加重下拉驱动器电路82进行操作以控制施加到输出缓冲器52的数据电压信号。
参考图3，时序图100可包含数据电压信号波形102、下拉栅极信号104及预加重下拉栅极信号106。数据电压波形102可对应于提供到输出缓冲器52的电压，下拉栅极信号104可对应于提供到开关74的栅极的栅极信号，且预加重下拉栅极信号106可对应于提供到开关76的栅极的栅极信号。
考虑到前述内容，在时间t0，输出缓冲器52可产生高电压值VOH。在一些实施例中，当对应数据电压信号表示逻辑1值时或当存储器装置10未接收数据时，输出缓冲器52可产生高电压值VOH。即，当存储器装置10未主动地读取或写入数据(例如，暂停/待机状态)时，输出缓冲器52可产生高电压值VOH。因而，当输出缓冲器52从暂停状态或待机状态转变为读取或写入表示逻辑1的数据时，输出缓冲器52可能已具有高电压值VOH，而不必担心超过上电压极限(例如VOHlimit)或在半个循环内达到高电压值VOH。相反，相控内部时钟信号LCLK可指示应在适当时间对输出缓冲器52上的数据电压信号进行取样以从存储器组12读取对应数据或将对应数据写入到存储器组12。
在时间t1，数据电压波形102可从高电压值VOH转变为低电压值VOL。因而，逻辑电路68可将栅极信号发送到开关74的栅极，由此致使开关74闭合且输出缓冲器52耦合到接地。如上所述，除闭合开关74之外，逻辑电路68还可将栅极信号发送到开关72的栅极以致使开关72断开。
为了更有效地将数据电压波形102从高电压值VOH转变为低电压值VOL，在时间t2，逻辑电路68可将第二栅极信号发送到开关76的栅极以在接地与输出缓冲器52之间提供额外连接。因而，数据电压波形102的有效摆率可变化以致使数据电压波形102更快地转变为低电压值VOL。在一些实施例中，可基于用于确定脉冲宽度的相同因素来测试及确定时间t1与t2之间的延迟。如图3中所展示，脉冲宽度108可对应于开关76闭合时的时间t2到开关76断开时的时间t3之间的时间量。
通过在输出缓冲器52与接地之间提供额外路径，预加重下拉驱动器82可辅助存储器装置10准确地读取及写入输出缓冲器52处产生的数据。即，随着存储器装置10进行操作的频率提高，输出缓冲器52与接地之间的额外路径可辅助数据电压波形102在足够时间量(例如，半个循环)内达到低电压值VOL以确保从输出缓冲器52对准确数据进行取样。
当从低电压值VOL转变回为高电压值VOH时，逻辑电路68可移除提供到开关74的栅极信号且将适当栅极信号提供到开关72以将输出缓冲器52耦合到电压源VDDQ。
尽管预加重下拉驱动器82的前文论述被描述为包含将输出缓冲器52耦合到接地的一个额外开关76，但是在一些实施例中，多个开关76可被包含在预加重下拉驱动器82中以提供到接地的额外路径。在这种情况下，逻辑电路68可鉴于在从高转变为低时为存储器装置10指定的下电压极限(例如VOLlimit)、在从低转变为高时为存储器装置10指定的上电压极限(例如VOHlimit)、任一转变期间的所要摆率等，协调一或多个脉冲生成器86及一或多个栅极驱动器88的操作以使额外开关中的每一者的操作与开关74的操作同步。
考虑到前述内容，图4说明根据本文中所描述的实施例的方法120，驱动器电路50可执行所述方法120以有效地将提供到输出缓冲器的数据电压信号从高电压值VOH转变为低电压值VOL。尽管方法120的以下描述被描述为由上文参考图2所描述的某些组件执行，但是应注意，任何合适组件可执行方法120的任何合适部分。
现在参考图4，在框122处，脉冲生成器86可检测经由DQ MUX 48提供的传入逻辑0。在检测到传入0之后，脉冲生成器86可生成用于栅极驱动器88的脉冲信号以致使开关76与开关74同步闭合。在一个实施例中，逻辑电路68可发送与其中逻辑电路68可将对应栅极信号发送到开关74的栅极的数个时钟循环或特定时间相关的信息。
在框124处，脉冲生成器86可生成可在某个时间传输到栅极驱动器88的脉冲信号，使得开关74及开关76可同时闭合。在一个实施例中，根据上文所论述的过程，脉冲生成器86可生成具有某一宽度的脉冲信号以确保提供到输出缓冲器52的数据电压信号在半个循环内达到低电压值VOL。
在接收脉冲信号之后，在框126处，栅极驱动器88可基于经接收脉冲信号来在某一时间及在某一持续时间内将驱动信号发送到开关76。因此，在框128处，开关76可闭合且操作为预加重下拉开关以辅助开关74将提供到输出缓冲器52的数据电压信号转变为低电压值VOL。可在脉冲信号的持续时间内提供驱动信号且在从开关76的栅极移除驱动信号之后，输出缓冲器52可不再耦合到接地。
尽管使用开关76可辅助提供到输出缓冲器52的数据电压信号在半个循环内达到低电压值VOL，但是脉冲生成器86针对每一高到低转变的连续操作可能导致某一功耗量。在一些情况下，例如在相对较低的时钟循环(例如，小于2400MHz)下，数据电压信号可具有足够时间量来达到其所要输出。因而，确定驱动器电路50是否应在某些存储器装置10中采用预加重下拉驱动器82及对应开关76可能是有用的。即，如果存储器装置10在某一时钟频率下进行操作，那么存储器装置10可放弃采用预加重下拉驱动器82来使用开关76。因此，存储器装置10可更有效地消耗功率。
考虑到这一点，且返回参考图2，在一些实施例中，测试模式电路90可确定存储器装置10是否应采用预加重下拉驱动器82。测试模式电路90可为可基于经接收输入来执行某些动作(例如，输出)的任何合适电路。例如，测试模式电路90可通信地耦合到脉冲生成器86且可控制脉冲生成器86的操作。在一个实施例中，测试模式电路90可将致使脉冲生成器86进行操作的启用信号92提供到脉冲生成器86。在这种情况下，如果未将启用信号92提供到脉冲生成器86，那么预加重下拉驱动器82可能不使用开关76来为输出缓冲器52提供到接地的额外路径。
通过操作，测试模式电路90可扫过内部时钟30的数个时钟频率，同时监控提供到输出缓冲器52的数据电压信号。因而，测试模式电路90可将命令发送到内部时钟30以设置其时钟速度(例如，频率)。替代地，测试模式电路90可通过例如命令接口14等的中介电路组件发送这些命令。
除对内部时钟30的命令之外，测试模式电路90还可将测试数据94发送到DQMUX48。因而，可经由输出缓冲器52上的数据电压信号，基于如上文所描述由内部时钟30提供的相控内部时钟信号LCLK及驱动器电路50的操作来表示测试数据94。在某些实施例中，测试模式电路90可调整提供到内部时钟电路30的命令，使得内部时钟电路30提高其频率。在内部时钟电路30的每一频率步进，测试模式电路90可经由输出缓冲器52接收数据电压信号且确定数据电压信号是否可接受。例如，测试数据可包含从高电压值VOH到低电压值VOL的至少一个转变，且可在存在于输出缓冲器52上的数据电压信号中表示两个电压之间的转变。当确定数据电压信号是否可接受时，测试模式电路90可评估数据电压信号的数据眼图且确定数据电压信号是否在某一时间量(例如，半个循环)内转变为所要电压值等。
如果测试模式电路90确定数据电压信号可接受，那么测试模式电路90可提高内部时钟30的频率且重复上文所描述的测试。测试模式电路90可继续这个测试操作，直到其确定数据电压信号不可接受或时钟频率已达到所要水平为止。如果数据电压信号不可接受，那么测试模式电路90可将启用信号92发送到脉冲生成器86，由此致使脉冲生成器86操作开关76。以这种方式，可操作开关76以提供到接地的额外路径且使数据电压信号能够在足够时间量内达到其所要电压值。替代地，如果时钟频率达到所要水平，那么测试模式电路90可停止其测试操作且允许存储器装置10在没有预加重下拉驱动器82的辅助下进行操作。因而，存储器装置10可通过避免脉冲生成器86的操作同时数据电压信号维持可接受性质来节省功率。在一些实施例中，测试模式电路92可在不同时间执行测试操作以验证随着存储器装置10老化数据电压信号是仍可接受的。
图5说明用于在测试模式操作期间基于提供到输出缓冲器52的数据电压信号来启用预加重下拉驱动器82的脉冲生成器86的方法140。在某些实施例中，可在存储器装置10的操作期间的各个时间执行方法140以确保存储器装置10有效地进行操作。
尽管所述方法被描述为以特定顺序执行，但是应理解，可以任何合适顺序执行方法140。此外，尽管方法140被描述为由测试模式电路90执行，但是应注意，方法140可由任何合适逻辑实施装置(例如，基于处理器的专用集成电路(ASIC))执行。
现在参考图5，在框142处，测试模式电路90可将命令发送到内部时钟30以设置初始时钟频率速度。在接收到命令之后，内部时钟30可基于指定初始时钟频率来生成相控内部时钟信号LCLK。通常，初始时钟频率速度(例如，小于2400MHz)低于在方法140的操作期间提供到内部时钟30的其它时钟频率速度。使用初始时钟频率速度，内部时钟30可生成相控内部时钟信号LCLK且将相控内部时钟信号LCLK发送到存储器装置10的其它组件，如上文所论述。
在框144处，测试模式电路90可将测试数据信号发送到DQ MUX 48。测试数据信号可为方波信号或包含从高电压值VOH到低电压值VOL且反之亦然的多个转变的某个其它信号。因此，驱动器电路50可基于由内部时钟30输出的相控内部时钟信号LCLK来将表示测试数据信号的数据电压信号输出到输出缓冲器52上。
在框146处，测试模式电路90可从输出缓冲器52接收数据电压信号，且在框148处，确定数据电压信号是否可接受。测试模式电路90可使用多种方式来确定数据电压信号是否可接受。例如，测试模式电路90可确定数据电压信号的数据眼图是否包含大于某个阈值的开口。替代地，测试模式电路90可确定数据电压信号是否具有在指定值范围内的摆率，数据电压信号是否在某一时间量(例如，半个循环)内达到其所要值等。
不管用于确定数据电压信号是否可接受的方案如何，如果确定数据电压信号可接受，那么测试模式电路90可前进到框150。在框150处，测试模式电路150可确定提供到内部时钟30的时钟频率速度是否处于指定水平。即，可经由用户输入等将存储器装置10的时钟速度或期望时钟频率指定给测试模式电路90。如果当前时钟频率速度未处于指定速度，那么测试模式电路90可前进到框152且提高内部时钟30的时钟频率速度。因而，测试模式电路90可将命令发送到内部时钟30以将其时钟频率速度提高达某一量。接着，测试模式电路90可重复框144到152，直到时钟速度达到指定水平或数据电压信号不再可接受为止。
如果在数据电压信号变得不可接受之前时钟速度达到指定水平，那么测试模式电路90可前进到框154且退出测试模式。因而，存储器装置10可在不采用预加重下拉驱动器82的情况下进行操作，由此保留可能用已被脉冲生成器86消耗的功率。然而，如果在时钟速度达到指定水平之前在框148处数据电压信号变得不可接受，那么测试模式电路90可前进到框156且将启用信号发送到脉冲生成器86。因此，脉冲生成器86可如上文所描述般开始操作且控制开关76的操作。以这种方式，从高电压值VOH到低电压值VOL的转变可更有效地发生，由此打开对应数据眼图的宽度且改善数据电压信号达到其所要电压的效率。
在将启用信号传输到脉冲生成器86之后，测试模式电路90可前进到框154且退出测试模式。接着，预加重下拉驱动器82可继续进行操作直到不再将启用信号提供到脉冲生成器86为止。在一个实施例中，在框156之后，测试模式电路90可熔断保险丝或其它电路组件以致使启用信号被连续提供到脉冲生成器。在其它实施例中，测试模式电路90可以各种间隔执行方法140以验证是否应由存储器装置使用预加重下拉驱动器82。
虽然本发明可能易于进行各种修改及替代形式，但是特定实施例已在附图中以实例方式展示且已在本文中进行详细描述。然而，应理解，本发明并不意在限于所揭示的特定形式。相反，本发明意在涵盖落入如由所附权利要求书界定的本发明的精神及范围内的所有修改、等效物及替代物。
本文中所提出及所主张的技术被引用且应用于具有实际性质的实物及具体实例，所述实物及具体实例明显地改善本技术领域且因而，不是抽象的、无形的或纯理论的。此外，如果本说明书末尾所附的任何权利要求含有被指定为“用于[执行][功能]…的构件”或“用于[执行][功能]的步骤…”的一或多个元件，那么应意在根据35U.S.C.112(f)解释此类元件。然而，对于含有以任何其它方式指定的元件的任何权利要求，不应意在根据35U.S.C.112(f)解释此类元件。

Claims (20)

1.一种半导体装置，其包括：
多个存储器组；
输出缓冲器，其经配置以耦合到所述多个存储器组，其中所述输出缓冲器经配置以产生表示待从所述多个存储器组中的至少一者读取的数据的数据电压信号；
驱动器电路，其包括脉冲生成器及经配置以将所述输出缓冲器耦合到接地的下拉开关，其中所述下拉开关经配置以将所述数据电压信号提供到所述输出缓冲器；及
测试模式电路，其经配置以：
确定所述数据电压信号是可接受还是不可接受，其中所述测试模式电路经配置以基于与所述数据电压信号相关联的数据眼图来确定所述数据电压信号是否可接受；且
如果所述数据电压信号不可接受，那么将启用信号发送到所述脉冲生成器，其中所述启用信号经配置以致使所述脉冲生成器进行操作。
2.根据权利要求1所述的半导体装置，其中所述测试模式电路经配置以基于所述数据电压信号是否在一定时间量内达到低电压值来确定所述数据电压信号是否可接受。
3.根据权利要求2所述的半导体装置，其中所述时间量对应于所述半导体装置的内部时钟的半个循环。
4.根据权利要求1所述的半导体装置，其中所述脉冲生成器经配置以生成脉冲信号，所述脉冲信号经配置以致使所述下拉开关在一定时间段内闭合。
5.根据权利要求1所述的半导体装置，其中所述测试模式电路经配置以：
响应于确定所述数据电压信号可接受而确定所述半导体装置的内部时钟是否在指定值下进行操作；且
响应于所述内部时钟在所述指定值下进行操作而在不使用所述脉冲生成器的情况下操作所述半导体装置。
6.根据权利要求1所述的半导体装置，其中所述脉冲生成器经配置以经由多路复用器接收所述数据。
7.一种驱动器电路，其经配置以：
接收待经由表示待从耦合到存储器装置的输出缓冲器的多个存储器组读取的数据的数据电压信号将逻辑0提供到所述输出缓冲器的第一指示；
接收其中待基于所述第一指示来闭合经配置以将所述输出缓冲器耦合到接地的第一下拉开关的时间的第二指示；且
在脉冲生成器已接收到经配置以致使所述脉冲生成器进行操作的启用信号之后使用所述脉冲生成器来生成脉冲信号，其中所述脉冲信号经配置以基于所述第二指示来致使第二下拉开关与所述第一下拉开关同步闭合，其中所述第二下拉开关经配置以将所述输出缓冲器耦合到所述接地。
8.根据权利要求7所述的驱动器电路，其中所述脉冲信号包括基于与所述输出缓冲器相关联的阻抗值、与所述输出缓冲器相关联的上电压极限、与所述输出缓冲器相关联的下电压极限、与所述输出缓冲器相关联的摆率或其任何组合确定的宽度。
9.根据权利要求7所述的驱动器电路，其中基于测试模式电路来将所述启用信号提供到所述脉冲生成器。
10.根据权利要求9所述的驱动器电路，其中所述测试模式电路经配置以熔断保险丝，这致使所述启用信号被提供到所述脉冲生成器。
11.根据权利要求7所述的驱动器电路，其中响应于所述数据电压信号未能在半个循环内达到低电压值而将所述启用信号提供到所述脉冲生成器。
12.根据权利要求7所述的驱动器电路，其包括耦合在所述第二下拉开关与所述输出缓冲器之间的电阻器。
13.根据权利要求12所述的驱动器电路，其包括耦合在所述输出缓冲器与电压源之间的第二电阻器，其中基于所述第二电阻器来确定所述电阻器的阻抗值。
14.一种用于电路的操作方法，所述方法包括：
经由所述电路将初始时钟频率传输到时钟组件，所述时钟组件经配置以输出用于存储器装置的时钟信号；
经由所述电路将测试数据传输到驱动器电路，所述驱动器电路经配置以在输出缓冲器上输出表示所述测试数据的数据电压信号；
经由所述电路在所述存储器装置在所述初始时钟频率下进行操作时基于电压值之间的转变来确定所述数据电压信号是否可接受；及
经由所述电路传输启用信号，所述启用信号经配置以响应于所述数据电压信号不可接受而致使脉冲生成器进行操作，其中所述脉冲生成器经配置以生成脉冲信号，所述脉冲信号经配置以基于所述数据电压信号在所述电压值之间转变的指示来致使第一下拉开关与第二下拉开关同步闭合。
15.根据权利要求14所述的方法，其中所述脉冲信号包括基于与所述输出缓冲器相关联的阻抗值、与所述输出缓冲器相关联的上电压极限、与所述输出缓冲器相关联的下电压极限、与所述输出缓冲器相关联的摆率或其任何组合确定的宽度。
16.根据权利要求14所述的方法，其包括：
经由所述电路确定所述初始时钟频率是否对应于指定时钟频率；及
经由所述电路传输命令以响应于所述初始时钟频率不对应于所述指定时钟频率而致使内部时钟提高所述初始时钟频率。
17.根据权利要求16所述的方法，其包括经由所述电路传输第二命令以响应于第二时钟频率不对应于所述指定时钟频率而致使所述内部时钟提高所述第二时钟频率。
18.根据权利要求14所述的方法，其包括：
经由所述电路将第一栅极信号传输到所述第一下拉开关，其中所述第一栅极信号经配置以致使所述第一下拉开关在第一时间闭合；
经由所述电路基于所述脉冲信号来将第二栅极信号传输到所述第二下拉开关，其中所述第二栅极信号经配置以致使所述第二下拉开关在所述第一时间闭合。
19.根据权利要求14所述的方法，其中经由所述电路确定所述数据电压信号是否可接受是基于与所述数据电压信号的所述电压值之间的所述转变相关联的摆率。
20.一种半导体装置，其包括：
多个存储器组；
输出缓冲器，其经配置以耦合到所述多个存储器组，其中所述输出缓冲器经配置以产生表示待从所述多个存储器组中的至少一者读取的数据的数据电压信号；
驱动器电路，其包括脉冲生成器及经配置以将所述输出缓冲器耦合到接地的下拉开关，其中所述下拉开关经配置以将所述数据电压信号提供到所述输出缓冲器；及
测试模式电路，其经配置以：
确定所述数据电压信号是可接受还是不可接受，其中所述测试模式电路经配置以基于所述数据电压信号是否在一定时间量内达到低电压值来确定所述数据电压信号是否可接受；且
如果所述数据电压信号不可接受，那么将启用信号发送到所述脉冲生成器，其中所述启用信号经配置以致使所述脉冲生成器进行操作。
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