CN107045894A - 层叠型半导体装置和包括层叠型半导体装置的*** - Google Patents

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Abstract

可以提供一种层叠型半导体装置。层叠型半导体装置可以包括多个半导体芯片，它们被层叠并且被配置成用来经由穿通孔传送信号。多个层叠的半导体芯片中的每个可以包括错误检测电路，所述错误检测电路被配置成经由穿通孔之中沿列方向的穿通孔来执行用于将信号传送至下方向的向下扫描以及用于将信号传送至上方向的向上扫描，以及根据向下扫描结果值和向上扫描结果值来判断穿通孔是否故障。

Description

层叠型半导体装置和包括层叠型半导体装置的***
相关申请的交叉引用
本申请要求2016年2月5日向韩国知识产权局提交的申请号为10-2016-0014917的韩国申请的优先权，其全部内容如同全文阐述通过引用合并于此。
技术领域
各种实施例总体而言涉及一种半导体集成电路和/或***，并且更具体地，涉及一种层叠型半导体装置。
背景技术
层叠型半导体装置可以被配置成使用穿通孔来传送层叠半导体芯片的信号。
当穿通孔发生故障时，正常的信号传输可能是困难的。因此，用于准确地检测故障穿通孔以及利用正常的穿通孔来代替故障穿通孔的修复操作可能是必须的。
发明内容
根据一个实施例，可以提供了一种层叠型半导体装置。该层叠型半导体装置可以包括多个半导体芯片，它们被层叠并且被配置成用来经由穿通孔传送信号。多个层叠的半导体芯片中的每个可以包括：错误检测电路，所述错误检测电路被配置成经由穿通孔之中沿列方向的穿通孔来执行用于将信号传送至下方向的向下扫描以及用于将信号传送至上方向的向上扫描，以及根据向下扫描结果值和向上扫描结果值来判断穿通孔是否故障。
根据一个实施例，可以提供了一种层叠型半导体装置。该层叠型半导体装置可以包括多个半导体芯片，它们被层叠并且被配置成用来经由穿通孔传送信号。多个层叠的半导体芯片中的每个可以包括错误检测电路，被配置成通过允许电流经由最上面半导体芯片的穿通孔而流经多个半导体芯片之中的最下面半导体芯片的穿通孔来执行向下扫描，通过允许电流从最下面半导体芯片的穿通孔而流经最上面半导体芯片的穿通孔来执行向上扫描，以及根据向下扫描结果值和向上扫描结果值来判断穿通孔是否故障。层叠型半导体装置可以包括修复电路，所述修复电路被配置成将与通过错误检测电路确定为故障的穿通孔耦接的输入和输出(输入/输出，I/O)路径切换成与正常穿通孔耦接的I/O路径。
根据一个实施例，可以提供了一种层叠型半导体装置。层叠型半导体装置可以包括多个半导体芯片，它们被层叠并且被配置成用来经由穿通孔传送信号。多个层叠的半导体芯片中的每个可以包括错误检测电路，所述错误检测电路被配置成根据第一预设信号来初始化预存的向下扫描结果值，以及经由穿通孔之中沿列方向的穿通孔来执行用于将信号传送至下方向的向下扫描；根据第二预设信号来初始化预存的向上扫描结果值，以及经由沿列方向的穿通孔来执行用于将信号传送至上方向的向上扫描，以及根据向下扫描结果值和向上扫描结果值来判断穿通孔是否故障。
附图说明
图1为图示根据一个实施例的半导体装置的配置的示例代表的视图。
图2为图示图1的错误检测电路的配置的示例代表的视图。
图3为图示图2的扫描控制信号发生电路的配置的示例代表的视图。
图4为图示图3的扫描控制信号发生电路的操作的示例代表的时序图。
图5为图示图2的穿通孔扫描电路的配置的示例代表的视图。
图6为图示图1的修复电路的配置的示例代表的视图。
图7为图示根据一个实施例的穿通孔修复操作的示例代表的视图。
图8为图示根据一个实施例的半导体装置的配置的示例代表的视图。
图9为图示图8的错误检测电路的配置的示例代表的视图。
图10为图示图9的扫描控制信号发生电路的配置的示例代表的视图。
图11为图示图10的扫描控制信号发生电路的操作的示例代表的时序图。
图12为图示图9的穿通孔扫描电路的配置的示例代表的视图。
图13图示了利用具有以上结合图1至图12所讨论的各种实施例的层叠型半导体装置的***的代表示例的框图。
具体实施方式
可以提供关于层叠型半导体装置的实施例的一个或多个示例，所述层叠型半导体装置能够改善穿通孔的故障检测和根据故障检测的修复操作的准确性，以及减少故障检测和修复操作所需的时间。
在下文中，将参照附图来描述实施例的示例。本文参照截面图来描述实施例的示例，截面图是实施例的(以及中间结构)的示例的示意性图示。照此，将预料到图示的形状变化是缘于例如制造技术和/或公差。因而，实施例的示例不应被解释为局限于本文所示区域的特定形状，而是可以包括例如来自制造所导致的形状差异。在附图中，为了清楚起见可能夸大层和区域的长度和尺寸。在附图中，相同的附图标记表示相同的元件。还理解的是，当一层被称为在另一层或衬底“上”时，其可以直接在另一层或衬底上，或者还可以存在中间层。
本文中参照其为理想化实施例的示意性图示的截面和/或平面图示来描述构思。然而，实施例不应当被限制。尽管将说明和描述少数实施例，但是本领域的技术人员将理解的是，在不脱离本说明书的原理和精神的情况下，可以对实施例的这些示例做出改变。
参见图1，根据一个实施例的半导体装置100可以包括多个层叠半导体芯片101至104。
多个层叠半导体芯片101至104可以经由穿通孔(例如，穿通硅通孔TSV)来执行信号传送。
层叠半导体芯片101至104可以包括用于信息储存的存储区，并且可以具有彼此相同的配置。
层叠半导体芯片101至104中的每个可以包括错误检测电路200和修复电路700。
错误检测电路200可以通过检测相应半导体芯片的穿通孔的故障来产生故障判断信号FAIL<0:n>。
错误检测电路200可以对穿通孔TSV之中沿列方向的穿通孔来执行用于将信号传送至下方向的向下扫描以及用于将信号传送至上方向的向上扫描，以及通过根据向下扫描结果值和向上扫描结果值来判断穿通孔是否故障而产生故障判断信号FAIL<0:n>。
穿通孔TSV的故障可能涉及穿通孔的信号传送性能等于或小于参考值的状态，或者穿通孔的信号传送不可能的状态。
修复电路700可以根据故障判断信号FAIL<0:n>而用正常穿通孔来代替被确定为故障的穿通孔。
穿通孔TSV可以包括备用穿通孔。
层叠半导体芯片101至104中的每个还可以包括阵列熔丝电路900。
阵列熔丝电路900可以包括阵列熔丝、逻辑电路等，其被配置成输入和输出与包括在半导体芯片中的存储区的存储单元之中的故障存储单元的列/行修复操作相关的信息。
输入、输出、或者输入/输出与阵列熔丝电路900中的故障存储单元的列/行修复操作相关的信息的操作可以指启动操作。在一个实施例中，错误检测电路200可以将用于阵列熔丝电路900的启动操作中的信号用作源信号COUTO。
参见图2，错误检测电路200可以包括扫描控制信号发生电路300和穿通孔扫描电路500。
扫描控制信号发生电路300可以根据时钟信号CLK和源信号COUT0来产生扫描控制信号，即，向上扫描信号UP_SCAN、向下扫描信号DN_SCAN和锁存信号LATCH。
时钟信号CLK和源信号COUT0可以为用于图1的阵列熔丝电路900的启动操作的信号，并且可以用于扫描控制信号发生电路300。
穿通孔扫描电路500可以通过根据向上扫描信号UP_SCAN、向下扫描信号DN_SCAN和锁存信号LATCH来对穿通孔TSV执行扫描，而产生限定穿通孔TSV故障/非故障的多个故障判断信号FAIL<0:n>。
多个故障判断信号FAIL<0:n>可以限定全部穿通孔TSV的故障/非故障，并且穿通孔TSV的数目为n+1的示例可以作为示例来描述。
首先，穿通孔扫描电路500可以通过对穿通孔TSV之中沿列方向的穿通孔TSV执行用于传送同一信号的向上扫描和向下扫描，来产生多个故障判断信号FAIL<0:n>。
参见图3和图4，扫描控制信号发生电路300可以包括：多个触发器FF(即，310)，以及第一逻辑门至第九逻辑门321、322、331、332和341至345。
多个触发器310可以通过根据时钟信号CLK来顺序地移位源信号COUT0而产生多个移位信号COUT1至COUT7。
第一逻辑门321可以将多个移位信号COUT1至COUT7之中的移位信号COUT3反相，以及输出反相结果。
第二逻辑门322可以对源信号COUT0和第一逻辑门321的输出信号执行与运算，以及将与运算结果作为向下扫描信号DN_SCAN输出。
第三逻辑门331可以将多个移位信号COUT1至COUT7之中的移位信号COUT6反相，以及输出反相结果。
第四逻辑门332可以对多个移位信号COUT1至COUT7之中的移位信号COUT3和第三逻辑门331的输出信号执行与运算，以及将与运算结果作为向上扫描信号UP_SCAN输出。
第五逻辑门341可以将多个移位信号COUT1至COUT7之中的移位信号COUT2反相，以及输出反相结果。
第六逻辑门342可以对多个移位信号COUT1至COUT7之中的移位信号COUT1和第五逻辑门341的输出信号执行与非运算，以及输出与非运算结果。
第七逻辑门343可以将多个移位信号COUT1至COUT7之中的移位信号COUT5反相，以及输出反相结果。
第八逻辑门344可以对多个移位信号COUT1至COUT7之中的移位信号COUT4和第七逻辑门343的输出信号执行与非运算，以及输出与非运算结果。
第九逻辑门345可以对第六逻辑门342的输出信号和第八逻辑门344的输出信号执行与非运算，以及将与非运算结果作为锁存信号LATCH输出。
参见图4，向下扫描信号DN_SCAN可以在从源信号COUT0的上升沿至移位信号COUT3的上升沿的时段期间被激活，而向上扫描信号UP_SCAN可以在从移位信号COUT3的上升沿至移位信号COUT6的上升沿的时段期间被激活。
锁存信号LATCH可以在向下扫描信号DN_SCAN的激活时段中被激活一次，以及在向上扫描信号UP_SCAN的激活时段中被激活一次。
参见图5，穿通孔扫描电路500可以被包括在层叠半导体芯片101至104的每个中。图5图示了穿通孔扫描电路500的示例，所述穿通孔扫描电路500对应于被逐个地包括在层叠半导体芯片101至104中的穿通孔，并且在层叠半导体芯片101至104的穿通孔TSV之中，这些穿通孔沿列方向布置在同一排上。
穿通孔扫描电路500可以包括：电流源510、电流泄漏件520以及故障判断电路530。
电流源510可以根据向上扫描信号UP_SCAN或向下扫描信号DN_SCAN而允许电流从电源端子流至穿通孔TSV，并且可以包括反相器和PMOS晶体管。
电流泄漏件520可以根据向上扫描信号UP_SCAN或向下扫描信号DN_SCAN而允许电流从穿通孔TSV流至接地端子，并且可以包括NMOS晶体管。
故障判断电路530可以根据向上扫描信号UP_SCAN和向下扫描信号DN_SCAN，基于穿通孔TSV的电压电平来产生多个故障判断信号FAIL<0:n>。
故障判断电路530可以包括第一逻辑门531至第七逻辑门537、以及第一锁存器538和第二锁存器539。
第一逻辑门531可以对向下扫描信号DN_SCAN和锁存信号LATCH执行与运算，以及输出与运算结果。
第二逻辑门532可以将第一逻辑门531的输出信号反相，以及输出反相结果。
第三逻辑门533可以经由非反相控制端子来接收第一逻辑门531的输出信号，以及经由反相控制端子来接收第二逻辑门532的输出信号。
第三逻辑门533可以仅在非反相控制端子的电平为逻辑高，并且反相控制端子的电平为逻辑低时传送输入信号。
第一锁存器538可以锁存第三逻辑门533的输出信号。
第四逻辑门534可以对向上扫描信号UP_SCAN和锁存信号LATCH执行与运算，以及输出与运算结果。
第五逻辑门535可以将第四逻辑门534的输出信号反相，以及输出反相结果。
第六逻辑门536可以经由非反相控制端子来接收第四逻辑门534的输出信号，以及经由反相控制端子来接收第五逻辑门535的输出信号。
第六逻辑门536可以仅在非反相控制端子的电平为逻辑高，并且反相控制端子的电平为逻辑低时传送输入信号。
第二锁存器539可以锁存第六逻辑门536的输出信号。
第七逻辑门537可以对锁存在第一锁存器538中的信号和锁存在第二锁存器539中的信号执行与非运算，以及将与非运算结果作为与半导体芯片的穿通孔之中的相应穿通孔相对应的多个故障判断信号FAIL<0:n>中的一个输出。
向下扫描信号DN_SCAN可以被输入至层叠半导体芯片101至104之中的最上面半导体芯片104的电流源510，而向上扫描信号UP_SCAN可以被输入至最上面半导体芯片104中的电流泄漏件520。
向上扫描信号UP_SCAN可以被输入至层叠半导体芯片101至104之中的最下面半导体芯片101的电流源510，而向下扫描信号DN_SCAN可以被输入至最下面半导体芯片101中的电流泄漏件520。
除了最上面半导体芯片104和最下面半导体芯片101之外的其它半导体芯片102和103的电流源510和电流泄漏件520的输入端子(即，其它半导体芯片102和103中的反相器的输入端子和NMOS晶体管的栅极)可以浮置。
根据半导体芯片101至104的层叠的层叠信息可以被储存在层叠半导体芯片101至104的每个中。
层叠信息可以为定义相应半导体芯片的层叠位置的信息，即最上面位置、最下面位置或者中间位置。
根据实施例的层叠型半导体装置，穿通孔扫描电路500可以使用图5中所示的层叠信息，根据层叠半导体芯片之中的相应半导体芯片的层叠位置，选择性地将向下扫描信号DN_SCAN和向上扫描信号UP_SCAN输入至电流源510和电流泄漏件520，或者允许电流源510和电流泄漏件520浮置。
将参照图4和图5来描述根据实施例的穿通孔故障检测操作。
首先，当向下扫描信号DN_SCAN被激活时，电流可以经由穿通孔TSV从最上面半导体芯片104的电流源510流至最下面半导体芯片101的电流泄漏件520。
由于向上扫描信号UP_SCAN在向下扫描信号DN_SCAN的激活时段期间被去激活，所以最上面半导体芯片104的电流泄漏件520和最下面半导体芯片101的电流源510可以被去激活。
当锁存信号LATCH在向下扫描信号DN_SCAN被激活的状态下被激活时，在每个层叠半导体芯片101至104中的故障判断电路530可以将根据流经与相应故障判断电路530耦接的穿通孔TSV的电流的电压电平储存为向下扫描结果值。
随后，当向上扫描信号UP_SCAN被激活时，电流可以经由穿通孔TSV从最下面半导体芯片101的电流源510流至最上面半导体芯片104的电流泄漏件520。
由于向下扫描信号DN_SCAN在向上扫描信号UP_SCAN的激活时段期间被去激活，所以最下面半导体芯片101的电流泄漏件520和最上面半导体芯片104的电流源510可以被去激活。
当锁存信号LATCH在向上扫描信号UP_SCAN被激活的状态下被激活时，在每个层叠半导体芯片101至104中的故障判断电路530可以将根据流经与相应故障判断电路530耦接的穿通孔TSV的电流的电压电平储存为向上扫描结果值。
当储存的向下扫描结果值和储存的向上扫描结果值二者都具有限定相应穿通孔TSV正常状态的值(例如，高电平)时，每个层叠半导体芯片101至104中的故障判断电路530可以将故障判断信号FAIL<0:n>中的相应一个去激活成低电平。
当储存的向下扫描结果值和储存的向上扫描结果值中的任意一个具有限定相应穿通孔TSV故障的值(例如，低电平)时，故障判断电路530可以将故障判断信号FAIL<0:n>中的相应一个激活成高电平。
图6图示了用于穿通孔TSV之中的部分穿通孔TSV<m:m+2>的修复电路700。
参见图6，修复电路700可以包括与穿通孔TSV<m:m+2>耦接的第一I/O驱动器710至712和第二I/O驱动器720至722。
第一I/O驱动器710至712可以具有彼此相同的配置，并且第二I/O驱动器720至722可以具有彼此相同的配置。
第一I/O驱动器710至712和第二I/O驱动器720至722可以被配置成根据故障判断信号FAIL<m:m+2>来将与故障穿通孔TSV耦接的I/O路径切换成与正常穿通孔TSV耦接的I/O路径。
第一I/O驱动器710可以耦接在第一信号I/O线GIO<m-1:m+2>之中的第一I/O线GIO<m-1>和GIO<m>与穿通孔TSV<m:m+2>之中的穿通孔TSV<m>和TSV<m+1>之间。
第一I/O驱动器710可以包括输入驱动器RX和输出驱动器TX。
第一I/O驱动器710中的输入驱动器RX可以根据故障判断信号FAIL<m>来将经由第一信号I/O线GIO<m>或者先前第一信号I/O线GIO<m-1>传送来的信号驱动至穿通孔TSV<m>。
第一I/O驱动器710中的输出驱动器TX可以根据故障判断信号FAIL<m>来将经由穿通孔TSV<m>或者下一个穿通孔TSV<m+1>传送来的信号驱动至第一信号I/O线GIO<m>。
第二I/O驱动器720可以耦接在穿通孔TSV<m:m+2>之中的穿通孔TSV<m>和TSV<m+1>与第二信号I/O线MIO<m-1:m+2>之中的第二信号I/O线MIO<m-1>和MIO<m>之间。
第二I/O驱动器720可以包括输入驱动器RX和输出驱动器TX。
第二I/O驱动器720中的输入驱动器RX可以根据故障判断信号FAIL<m>来将经由第二信号I/O线MIO<m>或者先前第二信号I/O线MIO<m-1>传送来的信号驱动至穿通孔TSV<m>。
第二I/O驱动器720中的输出驱动器TX可以根据故障判断信号FAIL<m>来将经由穿通孔TSV<m>或者下一个穿通孔TSV<m+1>传送来的信号驱动至第二信号I/O线MIO<m>。
将参照图7来描述根据一个实施例的用于穿通孔TSV的修复操作。
例如，将描述当穿通孔TSV之中的穿通孔TSV<m+1>故障时的修复操作。
由于穿通孔TSV<m+1>故障，所以故障判断信号FAIL<m:m+2>之中的故障判断信号FAIL<m+1>可以通过已经参照图4和图5所述的穿通孔故障检测操作而被激活，并且包括故障判断信号FAIL<m+2>的下一个故障判断信号也可以被激活。
根据一个实施例的用于穿通孔TSV的修复操作可以基于图7，通过切换与故障穿通孔TSV耦接的I/O路径的方法(即，将与故障穿通孔TSV耦接的I/O路径耦接至正确的正常穿通孔TSV的方法)来执行。
当故障判断信号FAIL<m+1>被激活时，包括紧挨该故障判断信号FAIL<m+1>的故障判断信号FAIL<m+2>的故障判断信号也可以被激活。
由于故障判断信号FAIL<m>处于去激活状态，所以第一信号I/O线GIO<m>与第二信号I/O线MIO<m>之间的信号I/O可以通过第一I/O驱动器710和第二I/O驱动器720，经由穿通孔TSV<m>来执行。
由于故障判断信号FAIL<m+1>处于激活状态，所以第一信号I/O线GIO<m+1>与第二信号I/O线MIO<m+1>之间的信号I/O可以通过第一I/O驱动器711和712以及第二I/O驱动器721和722，经由穿通孔TSV<m+2>来执行。
如上所述，修复操作可以通过将第一信号I/O线GIO与第二信号I/O线MIO之间的信号I/O路径切换至在故障穿通孔TSV<m+1>的基础上增加1的正确的穿通孔TSV<m+2>来完成。
参见图8，根据一个实施例的半导体装置1000可以包括多个层叠半导体芯片101至104。
层叠半导体芯片101至104中的每个可以包括错误检测电路201和修复电路700。
错误检测电路201可以通过检测相应半导体芯片的穿通孔TSV的故障来产生故障判断信号FAIL<0:n>。
错误检测电路201可以将预存的向下扫描结果值初始化，以及对穿通孔TSV之中沿列方向的穿通孔执行用于将信号传送至下方向的向下扫描，可以将预存的向上扫描结果值初始化，以及对沿列方向的穿通孔执行用于将信号传送至上方向的向上扫描，以及可以通过根据向下扫描结果值和向上扫描结果值来判断穿通孔TSV是否故障，而产生故障判断信号FAIL<0:n>。
修复电路700可以根据故障判断信号FAIL<0:n>来用正常穿通孔来代替被确定为故障的穿通孔。
修复电路700的配置和操作可以与参照图6和图7所述的图1中的修复电路700的配置和操作相同，因而将省略其详细描述。
层叠半导体芯片101至104中的每个还可以包括阵列熔丝电路900。
阵列熔丝电路900可以包括阵列熔丝、逻辑电路等，其被配置成输入和输出与包括在半导体芯片中的存储区的存储单元之中的故障存储单元的列/行修复操作相关的信息。
参见图9，错误检测电路201可以包括扫描控制信号发生电路301和穿通孔扫描电路501。
扫描控制信号发生电路301可以根据启动计数信号BU_CNT来产生扫描控制信号，即，第一预设信号PRESET_DN、向下扫描信号DN_SCAN、第二预设信号PRESET_UP以及向上扫描信号UP_SCAN。
启动计数信号BU_CNT可以为用于图8中的阵列熔丝电路900的启动操作的信号。
穿通孔扫描电路501可以执行用于预存的向下扫描结果值的初始化；用于预存的向上扫描结果值的初始化；根据第一预设信号RESET_DN、向下扫描信号DN_SCAN、第二预设信号PRESET_UP以及向上扫描信号UP_SCAN来向下扫描和向上扫描；以及根据向下扫描结果值和向上扫描结果值来产生限定穿通孔故障/非故障的多个故障判断信号FAIL<0:n>。
多个故障判断信号FAIL<0:n>可以限定全部穿通孔TSV的故障/非故障，并且穿通孔TSV的数目为n+1的示例可以作为示例来描述。
首先，穿通孔扫描电路501可以通过对穿通孔TSV之中沿列方向的穿通孔TSV执行用于传送相同信号的向上扫描和向下扫描来产生多个故障判断信号FAIL<0:n>。
参见图10，扫描控制信号发生电路301可以包括触发器阵列350和计数器360。
触发器阵列350中的触发器351可以根据启动计数信号BU_CNT、通过顺序地移位扫描开始信号SCAN_START而产生扫描控制信号，即，第一预设信号PRESET_DN、向下扫描信号DN_SCAN、第二预设信号PRESET_UP以及向上扫描信号UP_SCAN。
计数器360可以通过对启动计数信号BU_CNT计数而以预设时序激活扫描开始信号SCAN_START。
参见图11，在扫描开始信号SCAN_START被激活之后，第一预设信号PRESET_DN可以响应于下一启动计数信号BU_CNT而被立即激活，并且向下扫描信号DN_SCAN、第二预设信号PRESET_UP以及向上扫描信号UP_SCAN可以基于启动计数信号BU_CNT的脉冲以固定间隔被顺序激活。
仅基于图10的穿通孔扫描电路301的电路配置来示例图11的时序图，并且第一预设信号PRESET_DN、向下扫描信号DN_SCAN、第二预设信号PRESET_UP和向上扫描信号UP_SCAN可以通过调节计数器360的内部设定值或者通过调节触发器351之中用于撤回输出信号的触发器351，而以期望时序和期望间隔被激活。
参见图12，穿通孔扫描电路501可以被包括在层叠半导体芯片101至104的每个中。图12图示了穿通孔扫描电路501的示例，所述穿通孔扫描电路501对应于被逐个包括在层叠半导体芯片101至104中的穿通孔，并且在层叠半导体芯片101至104的穿通孔TSV之中，这些穿通孔沿列方向布置在同一排上。
穿通孔扫描电路501可以包括：电流源510、电流泄漏件520以及故障判断电路540。
电流源510和电流泄漏件520可以具有与图5中的穿通孔扫描电路500中的电流源510和电流泄漏件520相同的配置。
故障判断电路540可以根据第一预设信号PRESET_DN来初始化预存的向下扫描结果值，以及根据向下扫描信号DN_SCAN来重新储存向下扫描结果值。
故障判断电路540可以根据第二预设信号PRESET_UP来初始化预存的向上扫描结果值，以及根据向上扫描信号UP_SCAN来重新储存向上扫描结果值。
故障判断电路540可以通过将新存的向下扫描结果值和新存的向上扫描结果值组合来产生多个故障判断信号FAIL<0:n>。
故障判断电路540可以根据向上扫描信号UP_SCAN和向下扫描信号DN_SCAN将穿通孔的电压电平储存为向下扫描结果值和向上扫描结果值。
故障判断电路540可以包括：第一传输门(PG1)541、第二传输门(PG2)542、第一锁存器543、第二锁存器544、逻辑门(例如，与非门545)、第一晶体管546以及第二晶体管547。
当向下扫描信号DN_SCAN为高电平时，第一传输门541可以将输入信号(即，穿通孔TSV的电压电平)储存在第一锁存器543中。
当向上扫描信号UP_SCAN为高电平时，第二传输门542可以将输入信号(即，穿通孔TSV的电压电平)储存在第二锁存器544中。
当储存在第一锁存器543中的信号电平和储存在第二锁存器544中的信号电平二者都为高电平时，与非门545可以输出故障判断信号FAIL<0:n>之中低电平的相应故障判断信号，而当储存在第一锁存器543中的信号电平和储存在第二锁存器544中的信号电平中的任意一个为低电平时，与非门545可以输出故障判断信号FAIL<0:n>之中高电平的相应故障判断信号。
当第一预设信号PRESET_DN为高电平时，第一晶体管546可以将预存的向下扫描结果值(即，预存在第一锁存器543中的信号电平)初始化成高电平。
当第二预设信号PRESET_UP为高电平时，第二晶体管547可以将预存的向上扫描结果值(即，预存在第二锁存器544中的信号电平)初始化成高电平。
由于储存在第一锁存器543中的信号电平和储存在第二锁存器544中的信号电平二者都为高电平，所以故障判断信号FAIL<0:n>之中的相应故障判断信号可以被初始化成低电平。
向下扫描信号DN_SCAN可以被输入至层叠半导体芯片101至104之中的最上面半导体芯片104的电流源510，并且向上扫描信号UP_SCAN可以被输入至最上面半导体芯片104中的电流泄漏件520。
向上扫描信号UP_SCAN可以被输入至层叠半导体芯片101至104之中的最下面半导体芯片101的电流源510，并且向下扫描信号DN_SCAN可以被输入至最下面半导体芯片101中的电流泄漏件520。
除了最上面半导体芯片104和最下面半导体芯片101之外的其它半导体芯片102和103的电流源510和电流泄漏件520的输入端子(即，其它半导体芯片102和103的反相器的输入端子和NMOS晶体管的栅极)可以浮置。
根据半导体芯片101至104的层叠位置的层叠信息可以被储存在层叠半导体芯片101至104的每个中。
层叠信息可以为定义相应半导体芯片的层叠位置的信息，即，最上面位置、最下面位置或者中间位置。
根据实施例的的层叠型半导体装置，穿通孔扫描电路501可以使用图12中所示的层叠信息，根据层叠半导体芯片之中的相应半导体芯片的层叠位置，选择性地将向下扫描信号DN_SCAN和向上扫描信号UP_SCAN输入至电流源510和电流泄漏件520，或者允许电流源510和电流泄漏件520浮置。
将参照图11和图12来描述根据实施例的穿通孔故障检测操作。
在启动操作之前与扫描操作相关的异常信号可能由于在半导体装置的加电之后的若干原因而产生。
然后，可以执行启动操作，并且启动计数信号BU_CNT可以根据启动操作来激活。
扫描开始信号SCAN_START可以在启动计数信号BU_CNT的脉冲可以产生之后以预设时序被激活，并且第一预设信号PRESET_DN、向下扫描信号DN_SCAN、第二预设信号PRESET_UP以及向上扫描信号UP_SCAN可以根据扫描开始信号SCAN_START来顺序激活。
预存的向下扫描结果值可以根据第一预设信号PRESET_DN被初始化成高电平。
当向下扫描信号DN_SCAN被激活时，电流可以经由穿通孔TSV从最上面半导体芯片104的电流源510流至最下面半导体芯片101的电流泄漏件520。
由于向上扫描信号UP_SCAN在向下扫描信号DN_SCAN的激活时段期间被去激活，所以最上面半导体芯片104的电流泄漏件520和最下面半导体芯片101的电流源510可以被去激活。
当向下扫描信号DN_SCAN被激活时，在每个层叠半导体芯片101至104中的故障判断电路540可以将根据流经与相应的故障判断电路540耦接的穿通孔TSV的电流的电压电平重新储存为向下扫描结果值。
预存的向上扫描结果值可以根据第二预设信号PRESET_UP而被初始化成高电平。
随后，当向上扫描信号UP_SCAN被激活时，电流可以经由穿通孔TSV从最下面半导体芯片101的电流源510流至最上面半导体芯片104的电流泄漏件520。
由于向下扫描信号DN_SCAN在向上扫描信号UP_SCAN的激活时段期间被去激活，所以最下面半导体芯片101的电流泄漏件520和最上面半导体芯片104的电流源510可以被去激活。
当向上扫描信号UP_SCAN被激活时，在每个层叠半导体芯片101至104中的故障判断电路540可以将根据流经与相应故障判断电路540耦接的穿通孔TSV的电流的电压电平重新储存为向上扫描结果值。
当新存的向下扫描结果值和新存的向上扫描结果值二者都为限定相应穿通孔TSV正常状态的高电平时，每个层叠半导体芯片101至104中的故障判断电路540可以输出故障判断信号FAIL<0:n>之中低电平的相应的故障判断信号。
当新存的向下扫描结果值和新存的向上扫描结果值中的任意一个为限定相应的穿通孔TSV故障的低电平时，故障判断电路可以输出故障判断信号FAIL<0:n>之中高电平的相应的故障判断信号。
如上讨论的层叠型半导体装置(参见图1至图12)在存储器件、处理器和计算机***的设计中特别有用。例如，参见图13，采用根据各种实施例的层叠型半导体装置的***的框图被图示，并且总体由附图标记1000来表示。***1000可以包括一个或多个处理器(即，处理器)，或者例如不限于，中央处理单元(“CPU”)1100。处理器(即，CPU)1100可以单独使用，或者与其它处理器(即，CPU)组合使用。尽管处理器(即，CPU)1100将主要表示为单数形式，但是本领域的技术人员将理解的是，可以实施具有任意数量的物理或逻辑处理器(即，CPU)的***1000。
芯片组1150可以可操作性地耦接至处理器(即，CPU)1100。芯片组1150为信号在处理器(即，CPU)1100与***1000的其它组件之间的通信路径。***1000的其它组件可以包括：存储器控制器1200、输入/输出(“I/O”)总线1250以及盘驱动器控制器1300。根据***1000的配置，多个不同信号中的任意一个可以通过芯片组1150来传送，并且本领域的技术人员将理解的是，在不改变***1000的根本性质的情况下，能够容易地调整整个***1000的信号路径。
如上所述，存储器控制器1200可以可操作性地与芯片组1150耦接。存储器控制器1200可以包括以上参照图1至图12所讨论的至少一个层叠型半导体装置。因而，存储器控制器1200可以经由芯片组1150来接收从处理器(即，CPU)1100提供的请求。在可选实施例中，存储器控制器1200可以被集成在芯片组1150中。存储器控制器1200可以可操作性地与一个或多个存储器件1350耦接。在一个实施例中，存储器件1350可以包括以上结合图1至图12所讨论的至少一个层叠型半导体装置，存储器件1350可以包括用于限定多个存储单元的多个字线和多个位线。存储器件1350可以为若干工业标准存储器类型中的任意一种，包括但是不限于，单列直插存储器模块(“SIMM”)和双列直插存储器模块(“DIMM”)。另外，存储器件1350可以通过储存指令和数据二者而有助于外部数据储存器件的安全移除。
芯片组1150还可以与I/O总线1250耦接。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括，例如但不限于：鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以采用若干通信协议中的任意一种来与I/O设备1410、1420和1430通信。在一个实施例中，I/O总线1250可以被集成在芯片组1150中。
盘驱动器控制器1300可以可操作性地与芯片组1150耦接。盘驱动器控制器1300可以用作芯片组1150与一个内部盘驱动器1450或者多于一个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据二者而有助于外部数据储存器件的断开连接。盘驱动器控制器1300和内部盘驱动器1450可以使用几乎任何类型的通信协议(包括例如但不限于，以上关于I/O总线1250所提及的所有那些协议)来彼此通信或者与芯片组1150通信。
重要的是要注意，结合图13所描述的***1000仅是采用以上结合图1至图12所讨论的层叠型半导体装置的***1000的一个示例。诸如，在可选实施例中，例如不限于，蜂窝电话或者数码照相机，组件可以不同于图13中所示的实施例。
说明书的以上实施例是说明性的，并非限制性的。各种替选方式和等同方式是可能的。本说明书不限于本文中所述的实施例。实施例也不限于任何特定类型的半导体器件。鉴于本公开，其它添加、删减或变型是显然的，并且旨在落入所附权利要求的范围内。

Claims (27)

1.一种层叠型半导体装置，包括：
多个半导体芯片，被层叠并且被配置成用来经由穿通孔传送信号，
其中，所述多个层叠的半导体芯片中的每个包括错误检测电路，所述错误检测电路被配置成经由穿通孔之中沿列方向的穿通孔来执行用于将信号传送至下方向的向下扫描和用于将信号传送至上方向的向上扫描，以及根据向下扫描结果值和向上扫描结果值来判断穿通孔是否故障。
2.根据权利要求1所述的层叠型半导体装置，其中，错误检测电路被配置成通过允许电流经由沿列方向的穿通孔而流至下方向来执行向下扫描，以及通过允许电流经由沿列方向的穿通孔而流至上方向来执行向上扫描。
3.根据权利要求1所述的层叠型半导体装置，其中，错误检测电路包括：
扫描控制信号发生电路，被配置成根据源信号来产生扫描控制信号；以及
穿通孔扫描电路，被配置成根据扫描控制信号、通过执行向下扫描和向上扫描而产生限定穿通孔故障/非故障的故障判断信号。
4.根据权利要求3所述的层叠型半导体装置，其中，所述多个半导体芯片中的每个还包括阵列熔丝电路，所述阵列熔丝电路被配置成储存被确定为故障的存储单元的信息，以及
错误检测电路使用用于阵列熔丝电路的启动操作的信号作为源信号。
5.根据权利要求3所述的层叠型半导体装置，其中，扫描控制信号发生电路被配置成通过根据时钟信号来顺序地移位源信号而产生多个移位信号，以及通过在预设电路中组合所述多个移位信号来产生扫描控制信号。
6.根据权利要求3所述的层叠型半导体装置，其中，穿通孔扫描电路包括：
电流源，被配置成根据向下扫描信号或向上扫描信号而允许电流从电源端子流至穿通孔之中的一个穿通孔；
电流泄漏件，被配置成根据向上扫描信号或向下扫描信号而允许电流从所述一个穿通孔流至接地端子；以及
故障判断电路，被配置成根据向上扫描信号和向下扫描信号、根据所述一个穿通孔的电压电平来产生与所述一个穿通孔相对应的故障判断信号。
7.根据权利要求6所述的层叠型半导体装置，其中，故障判断电路被配置成根据向下扫描信号和锁存信号来储存向下扫描结果值，根据向上扫描信号和锁存信号来储存向上扫描结果值，以及通过将向下扫描结果值和向上扫描结果值组合来产生故障判断信号。
8.根据权利要求6所述的层叠型半导体装置，其中，所述多个半导体芯片中的每个半导体芯片被配置成储存层叠信息，所述层叠信息限定了在层叠的所述多个半导体芯片内部，所述每个半导体芯片相对于其它半导体芯片的相应的层叠位置，以及穿通孔扫描电路被配置成根据层叠信息来选择性地将向上扫描信号或向下扫描信号提供至电流源。
9.根据权利要求6所述的层叠型半导体装置，其中，所述多个半导体芯片中的每个半导体芯片被配置成储存限定其自身层叠位置的层叠信息，以及穿通孔扫描电路被配置成根据层叠信息而允许所述多个半导体芯片之中除了最上面半导体芯片和最下面半导体芯片之外的其它半导体芯片的电流源浮置。
10.根据权利要求1所述的层叠型半导体装置，其中，错误检测电路被配置成通过允许电流经由最上面半导体芯片的穿通孔而流至半导体芯片之中的最下面半导体芯片的穿通孔来执行向下扫描，以及通过允许电流从最下面半导体芯片的穿通孔而流至最上面半导体芯片的穿通孔来执行向上扫描。
11.一种层叠型半导体装置，包括：
多个半导体芯片，被层叠并且被配置成用来经由穿通孔传送信号，
其中，所述多个半导体芯片中的每个包括：
错误检测电路，被配置成通过允许电流经由最上面半导体芯片的穿通孔而流经所述多个半导体芯片之中的最下面半导体芯片的穿通孔来执行向下扫描，通过允许电流从最下面半导体芯片的穿通孔流经最上面半导体芯片的穿通孔来执行向上扫描，以及根据向下扫描结果值和向上扫描结果值来判断穿通孔是否故障；以及
修复电路，被配置成将与通过错误检测电路确定为故障的穿通孔耦接的输入和输出I/O路径切换成与正常穿通孔耦接的I/O路径。
12.根据权利要求11所述的层叠型半导体装置，其中，错误检测电路包括：
扫描控制信号发生电路，被配置成根据源信号来产生扫描控制信号；以及
穿通孔扫描电路，被配置成通过根据扫描控制信号来执行向下扫描和向上扫描，而产生限定穿通孔故障/非故障的故障判断信号。
13.根据权利要求12所述的层叠型半导体装置，其中，所述多个半导体芯片中的每个还包括阵列熔丝电路，所述阵列熔丝电路被配置成储存被确定为故障的存储单元的信息，以及
错误检测电路使用用于阵列熔丝电路的启动操作的信号作为源信号。
14.根据权利要求12所述的层叠型半导体装置，其中，扫描控制信号发生电路被配置成通过根据时钟信号来顺序地移位源信号而产生多个移位信号，以及通过在预设电路中组合所述多个移位信号来产生扫描控制信号。
15.根据权利要求12所述的层叠型半导体装置，其中，穿通孔扫描电路包括：
电流源，被配置成根据向下扫描信号或向上扫描信号而允许电流从电源端子流至穿通孔之中的一个穿通孔；
电流泄漏件，被配置成根据向上扫描信号或向下扫描信号而允许电流从所述一个穿通孔流至接地端子；以及
故障判断电路，被配置成根据向上扫描信号和向下扫描信号、根据所述一个穿通孔的电压电平来产生与所述一个穿通孔相对应的故障判断信号。
16.根据权利要求15所述的层叠型半导体装置，其中，故障判断电路被配置成根据向下扫描信号和锁存信号来储存向下扫描结果值，根据向上扫描信号和锁存信号来储存向上扫描结果值，以及通过将向下扫描结果值和向上扫描结果值组合来产生故障判断信号。
17.根据权利要求15所述的层叠型半导体装置，其中，所述多个半导体芯片中的每个半导体芯片被配置成储存层叠信息，所述层叠信息限定了在层叠的所述多个半导体芯片内部，所述每个半导体芯片相对于其它半导体芯片的相应的层叠位置，以及穿通孔扫描电路被配置成根据层叠信息来选择性地将向上扫描信号或向下扫描信号提供至电流源。
18.根据权利要求15所述的层叠型半导体装置，其中，所述多个半导体芯片中的每个半导体芯片被配置成储存限定其自身层叠位置的层叠信息，以及穿通孔扫描电路被配置成根据层叠信息而允许所述多个半导体芯片之中除了最上面半导体芯片和最下面半导体芯片之外的其它半导体芯片的电流源浮置。
19.根据权利要求11所述的层叠型半导体装置，其中，修复电路包括：
第一输入驱动器，被配置成根据故障判断信号来将经由第一信号I/O线之中的第一线或第二线传送来的信号驱动至穿通孔之中的第一穿通孔；以及
第一输出驱动器，被配置成根据故障判断信号来将经由第一穿通孔或第二穿通孔传送来的信号驱动至第一线。
20.一种层叠型半导体装置，包括：
多个半导体芯片，被层叠并且被配置成用来经由穿通孔传送信号，
其中，所述多个层叠的半导体芯片中的每个包括错误检测电路，所述错误检测电路被配置成根据第一预设信号来初始化预存的向下扫描结果值，以及执行用于将信号经由穿通孔之中沿列方向的穿通孔传送至下方向的向下扫描，根据第二预设信号来初始化预存的向上扫描结果值，以及执行用于将信号经由沿列方向的穿通孔传送至上方向的向上扫描，以及根据向下扫描结果值和向上扫描结果值来判断穿通孔是否故障。
21.根据权利要求20所述的层叠型半导体装置，其中，错误检测电路包括：
扫描控制信号发生电路，被配置成根据启动计数信号来产生预设信号、向下扫描信号、第二预设信号和向上扫描信号；以及
穿通孔扫描电路，被配置成根据第一预设信号、向下扫描信号、第二预设信号和向上扫描信号来执行向下扫描和向上扫描，以及根据向下扫描结果值和向上扫描结果值来产生限定穿通孔故障或非故障的故障判断信号。
22.根据权利要求21所述的层叠型半导体装置，其中，所述多个半导体芯片中的每个还包括阵列熔丝电路，所述阵列熔丝电路被配置成储存被确定为故障的存储单元的信息，以及
启动计数信号用于阵列熔丝电路的启动操作。
23.根据权利要求21所述的层叠型半导体装置，其中，扫描控制信号发生电路包括：
触发器阵列，被配置成根据启动计数信号、通过顺序地移位扫描开始信号而产生第一预设信号、向下扫描信号、第二预设信号和向上扫描信号；以及
计数器，被配置成根据启动计数信号而产生扫描开始信号。
24.根据权利要求21所述的层叠型半导体装置，其中，穿通孔扫描电路包括：
电流源，被配置成根据向下扫描信号或向上扫描信号而允许电流从电源端子流至穿通孔之中的一个穿通孔；
电流泄漏件，被配置成根据向上扫描信号或向下扫描信号而允许电流从所述一个穿通孔流至接地端子；以及
故障判断电路，被配置成根据向上扫描信号和向下扫描信号、根据所述一个穿通孔的电压电平而产生与所述一个穿通孔相对应的故障判断信号。
25.根据权利要求24所述的层叠型半导体装置，其中，故障判断电路被配置成根据第一预设信号来初始化预存的向下扫描结果值，以及根据向下扫描信号来重新储存向下扫描结果值，根据第二预设值来初始化预存的向上扫描结果值，以及根据向上扫描信号来重新储存向上扫描结果值，以及通过将向下扫描结果值和向上扫描结果值组合来产生故障判断信号。
26.根据权利要求24所述的层叠型半导体装置，其中，所述多个半导体芯片中的每个半导体芯片被配置成储存层叠信息，所述层叠信息限定了在层叠的所述多个半导体芯片内部，所述每个半导体芯片相对于其它半导体芯片的相应的层叠位置，以及穿通孔扫描电路被配置成根据层叠信息来选择性地将向上扫描信号或向下扫描信号提供至电流源。
27.根据权利要求24所述的层叠型半导体装置，其中，所述多个半导体芯片中的每个半导体芯片被配置成储存限定其自身层叠位置的层叠信息，以及穿通孔扫描电路被配置成根据层叠信息而允许所述多个半导体芯片之中除了最上面半导体芯片和最下面半导体芯片之外的其它半导体芯片的电流源浮置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109785873A (zh) * 2017-11-13 2019-05-21 爱思开海力士有限公司 层叠式半导体装置和半导体***
WO2020108315A1 (en) * 2018-11-28 2020-06-04 Changxin Memory Technologies, Inc. Signal transmission circuit and method, and integrated circuit (ic)
CN113035842A (zh) * 2019-12-24 2021-06-25 爱思开海力士有限公司 半导体器件及其测试方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142262B2 (en) * 2009-10-23 2015-09-22 Rambus Inc. Stacked semiconductor device
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10580757B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Face-to-face mounted IC dies with orthogonal top interconnect layers
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US10719762B2 (en) 2017-08-03 2020-07-21 Xcelsis Corporation Three dimensional chip structure implementing machine trained network
US10672745B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D processor
KR102393946B1 (ko) 2016-10-07 2022-05-03 엑셀시스 코포레이션 직접-접합된 네이티브 상호접속부 및 능동 베이스 다이
KR20200106734A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 테스트방법 및 이를 이용한 반도체칩
US11164856B2 (en) * 2019-09-19 2021-11-02 Micron Technology, Inc. TSV check circuit with replica path
US10930363B1 (en) 2019-10-02 2021-02-23 Micron Technology, Inc. TSV auto repair scheme on stacked die
US10916489B1 (en) 2019-10-02 2021-02-09 Micron Technology, Inc. Memory core chip having TSVS
US11646095B2 (en) * 2020-03-06 2023-05-09 Micron Technology, Inc. Configurable soft post-package repair (SPPR) schemes

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100005376A1 (en) * 2008-07-02 2010-01-07 Micron Technology, Inc. Method and apparatus for repairing high capacity/high bandwidth memory devices
US20110006391A1 (en) * 2009-07-10 2011-01-13 Jeong-Woo Lee Semiconductor device
KR20120045366A (ko) * 2010-10-29 2012-05-09 에스케이하이닉스 주식회사 3차원 적층 반도체 집적회로 및 그 ｔｓｖ 리패어 방법
CN103248354A (zh) * 2012-02-14 2013-08-14 爱思开海力士有限公司 半导体集成电路
US20140065729A1 (en) * 2012-09-03 2014-03-06 SK Hynix Inc. Semiconductor apparatus having tsv and testing method thereof
TW201525494A (zh) * 2013-12-26 2015-07-01 Nat Univ Tsing Hua 測試兼具容錯矽穿通道裝置
CN105045158A (zh) * 2014-04-15 2015-11-11 爱思开海力士有限公司 半导体器件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7409669B1 (en) * 2003-06-10 2008-08-05 Altera Corporation Automatic test configuration generation facilitating repair of programmable circuits
US6933853B2 (en) 2003-06-12 2005-08-23 Hewlett-Packard Development Company, L.P. Apparatus and method for detecting and communicating interconnect failures
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
KR101613048B1 (ko) 2005-11-18 2016-04-15 케이엘에이-텐코 코포레이션 검사 데이터와 조합하여 설계 데이터를 활용하는 방법 및 시스템
US8384417B2 (en) 2008-09-10 2013-02-26 Qualcomm Incorporated Systems and methods utilizing redundancy in semiconductor chip interconnects
US8063654B2 (en) 2009-07-17 2011-11-22 Xilinx, Inc. Apparatus and method for testing of stacked die structure
KR20120119960A (ko) * 2011-04-21 2012-11-01 삼성전자주식회사 마이크로 범프 연결성을 테스트할 수 있는 반도체 장치
KR102143517B1 (ko) 2013-02-26 2020-08-12 삼성전자 주식회사 에러 정정회로를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법
KR20160039452A (ko) 2014-10-01 2016-04-11 에스케이하이닉스 주식회사 멀티 칩 패키지 및 그 동작 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100005376A1 (en) * 2008-07-02 2010-01-07 Micron Technology, Inc. Method and apparatus for repairing high capacity/high bandwidth memory devices
US20110006391A1 (en) * 2009-07-10 2011-01-13 Jeong-Woo Lee Semiconductor device
KR20120045366A (ko) * 2010-10-29 2012-05-09 에스케이하이닉스 주식회사 3차원 적층 반도체 집적회로 및 그 ｔｓｖ 리패어 방법
CN103248354A (zh) * 2012-02-14 2013-08-14 爱思开海力士有限公司 半导体集成电路
US20140065729A1 (en) * 2012-09-03 2014-03-06 SK Hynix Inc. Semiconductor apparatus having tsv and testing method thereof
TW201525494A (zh) * 2013-12-26 2015-07-01 Nat Univ Tsing Hua 測試兼具容錯矽穿通道裝置
CN105045158A (zh) * 2014-04-15 2015-11-11 爱思开海力士有限公司 半导体器件

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109785873A (zh) * 2017-11-13 2019-05-21 爱思开海力士有限公司 层叠式半导体装置和半导体***
CN109785873B (zh) * 2017-11-13 2023-06-02 爱思开海力士有限公司 层叠式半导体装置和半导体***
WO2020108315A1 (en) * 2018-11-28 2020-06-04 Changxin Memory Technologies, Inc. Signal transmission circuit and method, and integrated circuit (ic)
US11994553B2 (en) 2018-11-28 2024-05-28 Changxin Memory Technologies, Inc. Signal transmission circuit and method, and integrated circuit (IC)
CN113035842A (zh) * 2019-12-24 2021-06-25 爱思开海力士有限公司 半导体器件及其测试方法
CN113035842B (zh) * 2019-12-24 2024-01-23 爱思开海力士有限公司 半导体器件及其测试方法

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Publication number Publication date
CN107045894B (zh) 2020-09-22
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KR102451650B1 (ko) 2022-10-11

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