KR20120018644A - 반도체 패키지 이송 장치 - Google Patents

반도체 패키지 이송 장치 Download PDF

Info

Publication number
KR20120018644A
KR20120018644A KR1020100081612A KR20100081612A KR20120018644A KR 20120018644 A KR20120018644 A KR 20120018644A KR 1020100081612 A KR1020100081612 A KR 1020100081612A KR 20100081612 A KR20100081612 A KR 20100081612A KR 20120018644 A KR20120018644 A KR 20120018644A
Authority
KR
South Korea
Prior art keywords
semiconductor package
pocket
disposed
tray
main body
Prior art date
Application number
KR1020100081612A
Other languages
English (en)
Inventor
정혁진
박용기
정용진
김희석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100081612A priority Critical patent/KR20120018644A/ko
Priority to US13/193,527 priority patent/US8937483B2/en
Priority to CN201110242821.2A priority patent/CN102709220B/zh
Publication of KR20120018644A publication Critical patent/KR20120018644A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2865—Holding devices, e.g. chucks; Handlers or transport devices
    • G01R31/2867—Handlers or transport devices, e.g. loaders, carriers, trays
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
    • G01R31/2879—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to electrical aspects, e.g. to voltage or current supply or stimuli or to electrical loads
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2893—Handling, conveying or loading, e.g. belts, boats, vacuum fingers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2896—Testing of IC packages; Test features related to IC packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/673—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders
    • H01L21/67333—Trays for chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Environmental & Geological Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Pallets (AREA)
  • Packaging Frangible Articles (AREA)

Abstract

반도체 패키지 이송 장치를 제공한다. 반도체 패키지 이송 장치는, 본체, 본체에 형성되며 반도체 패키지를 수납하는 포켓부 및 본체의 배면에 배치되는 부착 방지부를 포함할 수 있다.

Description

반도체 패키지 이송 장치{Apparatus for transferring semiconductor package}
본 발명은 이송 장치에 관련된 것으로서, 더욱 상세하게는 반도체 패키지 이송 장치에 관련된 것이다.
반도체 제품이 경박단소화됨으로써, 반도체 패키지 이송 장치에서 미세한 정전기에도 반도체 패키지가 이송 장치에 부착되어 떨어지지 않는 경우가 발생하고 있다. 특히, 검사 공정에서, 하나의 포켓 내에 두 개의 반도체 패키지들이 부착되어, 전기적인 검사 완료 후에도 추가적인 검사를 진행하고 있는 실정이다. 따라서, 반도체 패키지 이송 장치에 반도체 패키지가 부착되는 것을 방지하는 연구가 요구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 반도체 패키지가 부착되는 것을 방지하는 반도체 패키지 이송 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 패키지 이송 장치를 제공한다. 상기 반도체 패키지 이송 장치는, 본체, 상기 본체에 형성되며 반도체 패키지를 수납하는 포켓부 및 상기 본체의 배면에 배치되는 부착 방지부를 포함한다.
본 발명의 일 실시예에 따르면, 상기 본체는 사각 평판 형상을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 각각의 포켓부는 그 중심에 관통 홀을 가지며, 일 방향을 장축 방향으로 갖는 사각 형상을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 부착 방지부는 상기 포켓부 배면에 배치되는 다수의 돌기들을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 포켓부는 상기 포켓부 배면의 가장자리로부터 상기 관통 홀으로 연장하는 바 형상의 다수의 패턴들을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 포켓부는 폐루프 형상을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 부착 방지부는, 상기 포켓부 배면의 가장자리를 따라 배치되며 상기 포켓부보다 작은 폭을 갖는 폐루프 형상을 가질 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 패키지 이송 장치를 제공한다. 상기 반도체 패키지 이송 장치는, 수직 방향으로 적층된 다수의 트레이들, 각각의 트레이에 형성되고 반도체 패키지들을 각각 수납하는 포켓부들 및 각각의 포켓부의 배면에 배치되며 각각의 반도체 패키지가 상기 각각의 트레이의 배면에 부착되는 것을 방지하는 제1 부착 방지부를 포함한다.
본 발명의 또 다른 실시예에 따르면, 상기 각각의 트레이는, 그 상면에 배치되며 제1 방향으로 연장하는 제1 연장축들과, 상기 제1 방향과 상이한 제2 방향으로 연장하는 제2 연장축들을 포함하되, 상기 포켓부들은 상기 제1 연장축들 및 제2 연장축들로 한정되는 공간들일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 패키지 이송 장치는 상기 포켓부 상면에 배치되고, 상기 반도체 패키지와의 부착을 방지하는 제2 부착 방지부를 더 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 각각의 포켓부 배면에 부착 방지부가 배치됨으로써, 트레이 내에 로딩된 반도체 패키지가 트레이 배면에 부착되는 것을 방지할 수 있다. 또한, 부착 방지부에 의해 트레이와 반도체 패키지가 접촉하는 면적이 감소하여 반도체 패키지에 이물질이 부착되는 것을 억제할 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 패키지 이송 장치를 설명하기 위한 사시도이다.
도 1b 및 도 1c는 도 1a의 반도체 패키지 이송 장치의 일부를 확대한 확대도들이다.
도 1d 및 도 1e는 도 1a의 반도체 패키지 이송 장치의 일부를 확대한 평면도들이다.
도 1f 및 도 1g는 도 1a의 반도체 패키지 이송 장치의 일부를 확대한 단면도들이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 패키지 이송 장치를 설명하기 위한 평면도들 및 단면도이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 패키지 이송 장치를 설명하기 위한 평면도들 및 단면도이다.
도 4a 및 도 4b는 본 발명의 또 다른 실시예에 따른 반도체 패키지 이송 장치를 설명하기 위한 평면도 및 단면도이다.
도 5a 및 도 5b는 본 발명의 또 다른 실시예에 따른 반도체 패키지 이송 장치를 설명하기 위한 단면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 패키지 이송 장치_ 실시예 1)
도 1a는 본 발명의 실시예들에 따른 반도체 패키지 이송 장치를 설명하기 위한 사시도이고, 도 1b 및 도 1c는 도 1a의 반도체 패키지 이송 장치의 일부를 확대한 확대도들이고, 도 1d 및 도 1e는 도 1a의 반도체 패키지 이송 장치의 일부를 확대한 평면도들이고, 도 1f 및 도 1g는 도 1a의 반도체 패키지 이송 장치의 일부를 확대한 단면도들이다.
도 1b 및 도 1d는 도 1a의 반도체 패키지 이송 장치의 A 부분을 확대한 사시도 및 평면도이며, 도 1c 및 도 1e는 도 1a의 반도체 패키지 이송 장치의 B 부분을 확대한 사시도 및 평면도이다. 도 1f는 도 1d 및 도 1e의 반도체 패키지 이송 장치를 I-I′선으로 절단한 단면도이고, 도 1g는 도 1d 및 도 1e의 반도체 패키지 이송 장치의 트레이들이 적층된 구조를 설명하는 단면도이다.
도 1a를 참조하면, 반도체 패키지 이송 장치(10)는 다수의 트레이들(100)을 포함할 수 있다. 다수의 트레이들(100)은, 각각의 트레이(100)의 표면에 대하여 수직인 방향으로 적층될 수 있다. 본 발명의 실시예들에서는 두 개의 트레이들(100)을 예시적으로 설명하기로 한다.
각각의 트레이(100)는, 본체(101)와, 반도체 패키지들(20)을 수납하도록 본체(101) 내에 형성된 다수의 포켓부들(pocket portions, 110)과 부착 방지부(140)를 포함할 수 있다.
본체(101)는 전체적으로 사각 평판 형상을 가질 수 있다. 도 1b 및 도 1d를 참조하면, 본체(101)의 전면은 X축 방향으로 연장하는 제1 연장축들(102) 및 Y축 방향으로 연장하는 제2 연장축들(104)을 포함할 수 있다. 실시예들에 따르면, 각각의 제1 연장축(102) 및 제2 연장축(104)이 서로 교차함으로써, 본체(101)에 포켓부들(110)을 위한 공간들을 한정할 수 있다.
도 1c 및 도 1e를 참조하면, 본체(101)의 배면은, 본체(101)의 전면의 구조와 대응되는 구조를 가질 수 있다. 본 발명의 실시예들에 따르면, 하나의 트레이(100) 전면에 다른 트레이(100) 배면이 수직된 방향으로 적층될 수 있다. 예컨대, 트레이(100) 전면에 돌출된 부위에 대응하는 트레이(100) 배면은 오목한 부위를 가질 수 있다.
본체(101)의 측부에는 트레이(100)를 이동시키는 손잡이(120)가 배치될 수 있다. 손잡이(120)는 본체(101)로부터 측부 방향으로 연장될 수 있다. 본 발명의 실시예에 따르면, 손잡이(120) 및 본체(101)는 일체형일 수 있다.
포켓부들(110)은 본체(101)에 형성될 수 있다. 본 발명의 실시예들에 따르면, 포켓부들(110)은 제1 연장축들(102) 및 제2 연장축들(104)에 의해 한정된 공간들에 형성될 수 있다. 포켓부들(110)을 평면적으로 볼 때, 전체적으로 사각 형상을 가질 수 있다.
도 1b 및 도 1d를 참조하면, 각각의 포켓부(110)의 전면에는, 각각의 반도체 패키지들(20)이 로딩되는 로딩부(112)가 형성될 수 있다. 로딩부(112)는 평면적 시각으로, X축 방향을 장축 방향으로 갖는 사각 형상을 가질 수 있다. 로딩부(112)는 그 중심을 관통하는 관통 홀(111)을 가질 수 있다. 관통 홀(111)에 의해 로딩부(112)는 폐루프의 형태를 가질 수 있다. 폐루프를 갖는 로딩부(112)의 폭은 실질적으로 동일할 수 있다. 실시예들에 따르면, 관통 홀(111)의 상부가 하부보다 실질적으로 좁은 폭을 가질 수 있다. 관통 홀(111)의 상부 및 하부 사이의 폭의 차이로 인하여, 관통 홀(111)의 측벽에는 단차부가 형성될 수 있다. 관통 홀(111)이 로딩부(112)에 형성됨으로써, 포켓부(110)의 전면과 반도체 패키지(20)가 접하는 면적을 감소시킬 수 있다.
포켓부(110)의 전면에는, 로딩부(112)의 장축으로부터 제1 연장축(102)으로 연장하는 제1 돌출부들(114)과, 로딩부(112)의 단축으로부터 제2 연장축(104)으로 연장하는 제2 돌출부(116)를 더 포함할 수 있다. 제1 돌출부들(114) 및 제2 돌출부(116)는 반도체 패키지(20)를 로딩부(112)로 가이드하는 기능을 수행할 수 있다. 또한, 제1 돌출부들(114) 및 제2 돌출부(116)에 의해 다수의 트레이들(100)이 수직 방향으로 적층되며 고정시킬 수 있다.
제1 돌출부들(114)은 서로 이격되어 배치될 수 있다. 일 실시예에 따르면, 제1 돌출부들(114)이 두 개일 경우, 제1 돌출부들(114)은 로딩부(112)의 장축의 양단에 배치될 수 있다. 다른 실시예에 따르면, 각각의 제1 돌출부(114)는, 로딩부(112)에 인접하게 배치되며 제1 높이를 갖는 제1 부분(114a)과, 제1 부분으로부터 연장되어 제1 연장축(102)에 인접하게 배치되고 제1 높이보다 낮은 제2 높이를 갖는 제2 부분(114b)을 포함할 수 있다. 제1 부분(114a)의 상부면은 로딩부(112)를 향하여 낮아지는 비탈면(downward slope)을 가질 수 있다.
제2 돌출부(116)는 로딩부(112)의 단축의 중앙에 배치될 수 있다. 일 실시예에 따르면, 제2 돌출부(116)는, 로딩부(112)에 인접하게 배치되는 제1 높이의 제3 부분(116a)과, 제3 부분으로부터 연장되어 제2 연장축(104)에 인접하게 배치되는 제2 높이의 제4부분(116b)을 포함할 수 있다. 제3 부분(116a)의 상부면은 로딩부(112)를 향하여 낮아는 비탈면을 가질 수 있다.
도 1c 및 도 1e를 참조하면, 각각의 포켓부(110)의 배면에는, 포켓부(110)의 전면의 로딩부(112)와 대응되는 사각부(130)가 형성될 수 있다. 사각부(130)는 X축 방향을 장축 방향으로 가질 수 있다. 언급한 것과 같이, 사각부(130)는 그 중심을 관통하는 관통 홀(111)을 가지고 있어, 폐루프의 형태를 가질 수 있다. 폐루프 형태의 사각부(130)는 그 폭이 실질적으로 동일할 수 있다.
포켓부(110)의 배면의 구조는 제1 돌출부들(114) 및 제2 돌출부(116)과 대응되는 구조를 가질 수 있다. 본 발명의 실시예들에 따르면, 포켓부(110)의 배면은, 전면의 제1 돌출부들(114)의 사이에 배치되도록 위치하는 제3 돌출부(132)와, 전면의 제2 돌출부(116)의 양측에 배치되도록 위치하는 제4 돌출부들(134)을 포함할 수 있다. 다수의 트레이들(100)을 수직 방향으로 적층할 때, 제1 돌출부들(114) 사이에 제3 돌출부(132)가 삽입되고, 제4 돌출부들(134) 사이에 제2 돌출부(116)가 삽입되는 구조를 가짐으로써, 트레이들(100)을 적층시키고 고정시킬 수 있다.
도 1a, 도 1f 및 도 1g를 참조하면, 다수의 트레이들(100)이 포개질 수 있다. 하부의 트레이(100) 상면에 상부 트레이(100) 하면이 포개질 수 있다. 이때, 하부 트레이(100)의 로딩부들(112)의 구조가 상부 트레이(100)의 사각부들(130) 구조와 대응되어, 다수의 트레이들(100)이 서로 포개질 수 있다.
하부 트레이(100) 상면과 상부 트레이(100) 하면 사이에는 로딩부(112) 및 사각부로 한정되는 공간이 마련될 수 있다. 상기 공간에 반도체 패키지(20)가 삽입될 수 있다. 더욱 상세하게 설명하면, 다수의 반도체 패키지들(20)은 하부 트레이(100) 상면의 포켓부들(110) 내에 배치될 수 있다. 다수의 반도체 패키지들(20)이 배치된 하부 트레이(100) 상면에 상부 트레이(100)를 포갤 수 있다. 상부 트레이(100)의 포켓부들(110)에 다수의 반도체 패키지들(20)이 배치될 수 있다.
다수의 트레이들(100)이 수직 방향으로 적층된 상태에서, 부착 방지부들(140)은 반도체 패키지(20)의 상부면이 트레이(100)의 하면에 부착되는 것을 억제할 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 패키지 이송 장치를 설명하기 위한 평면도이다. 도 2a 및 도 2c는 도 1e의 C 부분을 설명하기 위한 평확대 평면도들이며, 도 2b는 도 2a의 반도체 이송 장치를 II-II′선으로 절단한 단면도들이다.
도 2a 내지 도 2c를 참조하면, 부착 방지부(140)는 포켓부(110)의 사각부(130)의 표면에 배치될 수 있다. 부착 방지부(140)는 사각부(130)의 표면에 배치된 다수의 돌기들(140)을 포함할 수 있다. 각각의 돌기(140)의 단면은 다각형 또는 반원 형상을 가질 수 있다. 도 2a의 본 발명의 일 실시예에 따르면, 돌기들(140)은 사각부(130)의 모서리들에 배치될 수 있다. 일 예로 돌기들(140)은 각 모서리에 배치되어 4개일 수 있다. 도 2c의 본 발명의 다른 실시예에 따르면, 돌기들(140)은 사각부(130)의 장축 및 단축에 각각 배치될 수 있다. 일 예로, 돌기들(140)은 각 축에 배치되어 4개일 수 있다. 그러나, 본 발명에서 부착 방지부(140)의 형상 또는 수량을 한정하는 것은 아니다.
본 발명의 일 실시예에 따르면, 부착 방지부(140)는 포켓부(110)의 사각부(130)의 표면에 배치되어 분리될 수 있다. 본 발명의 다른 실시예에 따르면, 부착 방지부(140)는 포켓부(110)의 사각부(130)와 일체형일 수 있다.
부착 방지부(140)는 반도체 패키지(20)가 트레이(100) 하부에 부착되는 것을 방지할 수 있다. 더욱 상세하게 설명하면, 부착 방지부(140)는, 하부 트레이(100)의 로딩부(112)에 로딩된 반도체 패키지(20)의 상부면이 상부 트레이(100)의 사각부(130)에 부착되는 것을 방지할 수 있다. 이는 부착 방지부(140)가 트레이(100)의 사각부(130)에 배치되어, 반도체 패키지(20)의 상부면과 접촉하는 면적을 감소시킬 수 있기 때문이다. 반도체 패키지(20)의 상부면과 트레이(100)가 접촉하는 면적이 감소함에 따라 반도체 패키지(20)의 상부면과 트레이(100) 사이의 인력을 감소시킬 수 있다. 따라서, 반도체 패키지(20)의 상부면이 트레이(100) 배면에 부착되는 것을 방지할 수 있다.
(반도체 패키지 이송 장치_제2 실시예 )
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 패키지 이송 장치를 설명하는 평면도들 및 단면도이다. 도 3a 및 도 3c는 본 발명의 다른 실시예에 따른 반도체 패키지 이송 장치의 부착 방지막을 설명하는 평면도들이다. 도 3b는 도 3a의 반도체 패키지 이송 장치를 III-III′선으로 절단한 단면도이다.
도 1a, 도 3a 내지 도 3c를 참조하면, 반도체 패키지 이송 장치(10)는 트레이들(100)을 포함할 수 있다. 각각의 트레이(100)는 본체(101)와, 다수의 포켓부들(110) 및 부착 방지부(142)를 포함할 수 있다. 본 실시예에 따른 트레이들(100), 본체(101) 및 포켓부들(110)의 상세한 설명은 도 1a 내지 도 1g의 제1 실시예에서 설명된 트레이들(100), 본체(101) 및 포켓부들(110)의 설명과 실질적으로 동일하여 생략하기로 한다.
도 3a 내지 도 3c를 참조하면, 부착 방지부(142)는, 포켓부(110)의 사각부(130) 표면에 배치될 수 있다. 본 발명의 실시예들에 따르면, 부착 방지부(142)는 바(bar) 형상의 패턴들(142)을 포함할 수 있다. 각각의 패턴(142)은 사각부(130)의 가장자리에서 관통 홀(111) 방향으로 연장하는 바 형상을 가질 수 있다. 따라서, 패턴들(142)은 관통 홀(111)에 부분적으로 오버랩될 수 있다.
도 3a의 본 발명의 일 실시예에 따르면, 패턴들(142)은 사각부(130)의 모서리들에 배치될 수 있다. 일 예로, 패턴들(142)은 각 모서리에 배치되어 4개일 수 있다. 도 3c의 본 발명의 다른 실시예에 따르면, 패턴들(142)은 사각부(130)의 장축 및 단축에 각각 배치될 수 있다. 일 예로, 패턴들(142)은 각 축에 배치되어 4개일 수 있다. 그러나, 본 발명에서 부착 방지부(142)의 형상 및 수량을 한정하는 것을 아니다.
본 발명의 일 실시예에 따르면, 부착 방지부(142)는 포켓부(110)의 사각부(130)의 표면에 배치되어 분리될 수 있다. 본 발명의 다른 실시예에 따르면, 부착 방지부(142)는 포켓부(110)의 사각부(130)와 일체형일 수 있다.
(반도체 패키지 이송 장치_제3 실시예 )
도 4a 및 도 4b는 본 발명의 또 다른 실시예에 따른 반도체 패키지 이송 장치를 설명하는 평면도 및 단면도이다. 도 4a는 본 발명의 또 다른 실시예에 따른 반도체 패키지 이송 장치의 부착 방지막을 설명하는 평면도이다. 도 4b는 도 4a의 반도체 패키지 이송 장치를 IV-IV′선으로 절단한 단면도이다.
도 1a, 도 4a 및 도 4b를 참조하면, 반도체 패키지 이송 장치(10)는 트레이들(100)을 포함할 수 있다. 각각의 트레이(100)는 본체(101)와, 다수의 포켓부들(110) 및 부착 방지부(144)를 포함할 수 있다. 본 실시예에 따른 트레이들(100), 본체(101) 및 포켓부들(110)의 상세한 설명은 도 1a 내지 도 1g의 제1 실시예에서 설명된 트레이들(100), 본체(101) 및 포켓부들(110)의 설명과 실질적으로 동일하여 생략하기로 한다.
도 4a 및 도 4b를 참조하면, 부착 방지부(144)는, 포켓부(110)의 사각부(130) 표면에 배치될 수 있다. 포켓부(110)의 사각부(130)는 폐루프 형상을 가질 수 있다. 본 발명의 실시예들에 따르면, 부착 방지부(144)는 사각부(130)의 형상을 따라 연속적으로 연장된 폐루프 형상을 가질 수 있다. 부착 방지부(144)의 폭은 사각부(130)의 폭보다 실질적으로 작을 수 있다.
본 발명의 일 실시예에 따르면, 부착 방지부(144)는 포켓부(110)의 사각부(130)의 표면에 배치되어 분리될 수 있다. 본 발명의 다른 실시예에 따르면, 부착 방지부(144)는 포켓부(110)의 사각부(130)와 일체형일 수 있다.
(반도체 패키지 이송 장치_제4 실시예 )
도 5a 및 도 5b는 본 발명의 또 다른 실시예에 따른 반도체 패키지 이송 장치를 설명하는 평면도 및 단면도이다. 도 5b는 도 5a의 반도체 패키지 이송 장치를 V-V′선으로 절단한 단면도이다.
도 5a 및 도 5b를 참조하면, 반도체 패키지 이송 장치(10)는 트레이들(100)을 포함할 수 있다. 각각의 트레이(100)는 본체(101)와, 다수의 포켓부들(110), 제1 부착 방지부(140) 및 제2 부착 방지부(150)를 포함할 수 있다.
포켓부(110)의 전면에는 로딩부(112)가 형성되고, 후면에는 사각부(130)가 형성될 수 있다. 제1 부착 방지부(140)는 포켓부(110)의 사각부(130)에 배치될 수 있다. 본 실시예의 트레이들(100), 본체(101), 다수의 포켓부들(110) 및 제1 부착 방지부(140)의 상세한 설명은 도 1a 내지 도 1g의 제1 실시예에서 설명된 트레이들(100), 본체(101), 다수의 포켓부들(110) 및 부착 방지부의 설명과 실질적으로 동일하여 생략하기로 한다.
제2 부착 방지부(150)는 포켓부(110)의 로딩부(112) 표면에 배치될 수 있다. 본 발명의 실시예들에 따르면, 제2 부착 방지부(150)는 제1 부착 방지부(140)와 그 형상 및 구조가 실질적으로 동일할 수 있다. 더욱 상세하게 설명하면, 제2 부착 방지부(150)는 로딩부(112)의 표면에 배치된 다수의 돌기들(150)을 포함할 수 있다. 각각의 돌기의 단면은 다각형 또는 반원 형상을 가질 수 있다. 일 실시예에 따르면, 돌기들은 로딩부(112)의 모서리들에 배치될 수 있다. 일 예로 돌기들(150)은 각 모서리에 배치되어 4개일 수 있다. 다른 실시예에 따르면 돌기들(150)은 사각부(130)의 장축 및 단축에 각각 배치될 수 있다. 일 예로 돌기들(150)은 각 축에 배치되어 4개일 수 있다. 그러나, 본 발명에서 제2 부착 방지부(150)의 형상 및 수량을 한정하는 것은 아니다.
본 발명의 일 실시예에 따르면, 제1 부착 방지부(140)는 포켓부(110)의 사각부(130)의 표면에 배치되어 분리될 수 있다. 본 발명의 다른 실시예에 따르면, 제2 부착 방지부(150)는 포켓부(110)의 사각부(130)와 일체형일 수 있다.
제2 부착 방지부(150)는 반도체 패키지(20)가 트레이(100) 전면에 부착되는 것을 방지할 수 있다. 더욱 상세하게 설명하면, 제2 부착 방지부(150)는, 트레이(100)의 로딩부(112)에 로딩된 반도체 패키지(20)가 로딩부(112)에 부착되는 것을 방지할 수 있다. 이는 제2 부착 방지부(150)가 트레이(100)의 로딩부(112)에 배치되어, 반도체 패키지(20)의 배면과 접촉하는 면적을 감소시키기 때문이다. 반도체 패키지(20)의 배면과 트레이(100)가 접촉하는 면적이 감소함에 따라 반도체 패키지(20)의 배면과 트레이(100) 사이의 인력이 감소할 수 있다. 따라서, 반도체 패키지(20)의 배면이 트레이(100) 상부면과 부착되는 것을 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 패키지 이송 장치 20: 반도체 패키지
100: 트레이 110: 포켓부
112: 로딩부 130: 사각부
140: 제1 부착 방지부 150: 제2 부착 방지부

Claims (10)

  1. 본체(body);
    상기 본체에 형성되며 반도체 패키지를 수납하는 포켓부(pocket portion); 및
    상기 본체의 배면에 배치되는 부착 방지부를 포함하는 반도체 패키지 이송 장치.
  2. 제1항에 있어서,
    상기 본체는 사각 평판 형상을 갖는 반도체 패키지 이송 장치.
  3. 제1항에 있어서,
    상기 포켓부는 그 중심에 관통 홀을 가지며, 일 방향을 장축 방향으로 갖는 사각 형상을 갖는 반도체 패키지 이송 장치.
  4. 제3항에 있어서,
    상기 부착 방지부는 상기 포켓부 배면에 배치되는 다수의 돌기들을 포함하는 반도체 패키지 이송 장치.
  5. 제3항에 있어서,
    상기 포켓부는 상기 포켓부 배면의 가장자리로부터 상기 관통 홀으로 연장하는 바(bar) 형상의 다수의 패턴들을 포함하는 반도체 패키지 이송 장치.
  6. 제3항에 있어서,
    상기 포켓부는 폐루프(close loop) 형상을 갖는 반도체 패키지 이송 장치.
  7. 제6항에 있어서,
    상기 부착 방지부는, 상기 포켓부 배면의 가장자리를 따라 배치되며 상기 포켓부보다 작은 폭을 갖는 폐루프 형상을 갖는 반도체 패키지 이송 장치.
  8. 수직 방향으로 적층된 다수의 트레이들(trays);
    각각의 트레이에 형성되고, 반도체 패키지들을 각각 수납하는 포켓부들; 및
    각각의 포켓부의 배면에 배치되며, 각각의 반도체 패키지가 상기 각각의 트레이의 배면에 부착되는 것을 방지하는 제1 부착 방지부를 포함하는 반도체 패키지 이송 장치.
  9. 제8항에 있어서,
    상기 각각의 트레이는, 그 상면에 배치되며 제1 방향으로 연장하는 제1 연장축들과, 상기 제1 방향과 상이한 제2 방향으로 연장하는 제2 연장축들을 포함하되,
    상기 포켓부들은 상기 제1 연장축들 및 제2 연장축들로 한정되는 공간들인 반도체 패키지 이송 장치.
  10. 제8항에 있어서,
    상기 포켓부 상면에 배치되고, 상기 반도체 패키지와 부착을 방지하는 제2 부착 방지부를 더 포함하는 반도체 패키지 이송 장치.
KR1020100081612A 2010-08-23 2010-08-23 반도체 패키지 이송 장치 KR20120018644A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100081612A KR20120018644A (ko) 2010-08-23 2010-08-23 반도체 패키지 이송 장치
US13/193,527 US8937483B2 (en) 2010-08-23 2011-07-28 Semiconductor package transferring apparatus and method of manufacturing semiconductor device using the same
CN201110242821.2A CN102709220B (zh) 2010-08-23 2011-08-19 半导体封装传送设备及利用其制造半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100081612A KR20120018644A (ko) 2010-08-23 2010-08-23 반도체 패키지 이송 장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020160123274A Division KR20160114568A (ko) 2016-09-26 2016-09-26 반도체 패키지 이송 장치

Publications (1)

Publication Number Publication Date
KR20120018644A true KR20120018644A (ko) 2012-03-05

Family

ID=45593232

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100081612A KR20120018644A (ko) 2010-08-23 2010-08-23 반도체 패키지 이송 장치

Country Status (3)

Country Link
US (1) US8937483B2 (ko)
KR (1) KR20120018644A (ko)
CN (1) CN102709220B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101632828B1 (ko) * 2015-02-12 2016-06-23 주식회사 케이엠에이치하이텍 반도체 칩 트레이
KR20160085995A (ko) * 2015-01-08 2016-07-19 주식회사 케이엠에이치하이텍 반도체 칩 트레이
KR20160136509A (ko) * 2015-05-19 2016-11-30 주식회사 케이엠에이치하이텍 반도체 칩 트레이

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010005048A1 (de) * 2010-01-20 2011-07-21 SEMIKRON Elektronik GmbH & Co. KG, 90431 Anordnung mit mindestens einem Leistungshalbleitermodul und mit einer Transportverpackung
JP6799913B2 (ja) * 2015-12-04 2020-12-16 コスメディ製薬株式会社 マイクロニードルパッチ収納具、下側パレット及び上側パレット
KR20170100353A (ko) * 2016-02-25 2017-09-04 (주)코스탯아이앤씨 반도체 수납 트레이 및 반도체 수납 트레이용 커버
CN106742604B (zh) * 2016-12-07 2019-02-01 中国科学院半导体研究所 半导体单管激光器的存储装置
JP2018202271A (ja) * 2017-05-30 2018-12-27 日本電産株式会社 洗浄用保持具
JP6929596B2 (ja) * 2017-07-13 2021-09-01 株式会社ディスコ ブレードケース
US11626312B2 (en) * 2020-08-06 2023-04-11 Dong Li Metal spring anchor for advanced packaging
EP4092721A1 (en) * 2021-05-21 2022-11-23 STMicroelectronics S.r.l. Containment and transportation tray for electronic components having small dimensions and low weight

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4222737A (en) * 1979-01-22 1980-09-16 Jones Elmer R Burn-in trays for semiconductor circuits
US5418692A (en) * 1994-08-22 1995-05-23 Shinon Denkisangyo Kabushiki-Kaisha Tray for semiconductor devices
US5481438A (en) * 1994-09-06 1996-01-02 Shinon Denkisangyo Kabushiki Kaisha Tray for semiconductor devices
TW379285B (en) * 1997-07-02 2000-01-11 Advantest Corp Testing device for semiconductor components and the testing trays used in the testing apparatus
US6036023A (en) * 1997-07-10 2000-03-14 Teradyne, Inc. Heat-transfer enhancing features for semiconductor carriers and devices
KR100292644B1 (ko) 1997-07-11 2001-07-12 포만 제프리 엘 두이진수의고속비교방법및장치
KR100481297B1 (ko) 1997-10-27 2005-07-07 삼성전자주식회사 반도체패키지의포장시스템및그포장방법
US6097201A (en) * 1997-10-31 2000-08-01 Kinetrix, Inc. System to simultaneously test trays of integrated circuit packages
KR200198850Y1 (ko) 1998-07-14 2000-10-02 윤종용 반도체 패키지용 트레이
JP3771084B2 (ja) 1999-04-30 2006-04-26 Ｎｅｃエレクトロニクス株式会社 半導体集積回路装置用トレイ
JP3405531B2 (ja) * 1999-08-02 2003-05-12 電気化学工業株式会社 半導体集積回路装置格納用トレイ
KR20010028962A (ko) * 1999-09-28 2001-04-06 윤종용 칩 스케일 패키지용 트레이
JP2002002871A (ja) * 2000-04-20 2002-01-09 Hitachi Ltd 半導体装置の製造方法およびそれに用いられるトレイ
US6474477B1 (en) * 2001-05-02 2002-11-05 Ching T. Chang Carrier assembly for semiconductor IC (integrated circuit) packages
JP4043339B2 (ja) * 2002-10-22 2008-02-06 川崎マイクロエレクトロニクス株式会社 試験方法および試験装置
JP4540308B2 (ja) * 2003-06-13 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の搬送方法
KR20050091213A (ko) 2004-03-11 2005-09-15 원용권 반도체 패키지용 수납 트레이 구조
JP4525117B2 (ja) * 2004-03-12 2010-08-18 ルネサスエレクトロニクス株式会社 トレイ
JP4280667B2 (ja) * 2004-04-19 2009-06-17 富士通株式会社 診断方法、電源制御装置、電子装置、電池パック、プログラム及び記憶媒体
JP4429823B2 (ja) * 2004-06-28 2010-03-10 富士通株式会社 半導体装置用トレイ
KR20060023661A (ko) 2004-09-10 2006-03-15 삼성전자주식회사 반도체 패키지용 트레이
KR100769926B1 (ko) 2006-03-27 2007-10-24 주식회사 월드프라텍 칩스케일 패키지용 트레이
US7829990B1 (en) * 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
JP4360431B2 (ja) * 2007-08-20 2009-11-11 セイコーエプソン株式会社 半導体チップ収容トレイ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160085995A (ko) * 2015-01-08 2016-07-19 주식회사 케이엠에이치하이텍 반도체 칩 트레이
KR101632828B1 (ko) * 2015-02-12 2016-06-23 주식회사 케이엠에이치하이텍 반도체 칩 트레이
KR20160136509A (ko) * 2015-05-19 2016-11-30 주식회사 케이엠에이치하이텍 반도체 칩 트레이

Also Published As

Publication number Publication date
US20120043253A1 (en) 2012-02-23
US8937483B2 (en) 2015-01-20
CN102709220B (zh) 2016-02-03
CN102709220A (zh) 2012-10-03

Similar Documents

Publication Publication Date Title
KR20120018644A (ko) 반도체 패키지 이송 장치
US20060118458A1 (en) Carrier tape for electronic components
US9853257B2 (en) Battery tray and battery container including the same
JP2011148510A (ja) 収納トレイ
KR20060086971A (ko) 기판 반송용 트레이
EP3050825B1 (en) Storage system and method for placing two types of articles on a support device
TW201806832A (zh) 電子零件收納帶用承載帶、電子零件收納帶及電子零件收納帶之製造方法
KR101934963B1 (ko) 판형 부품용 트레이
WO2021039153A1 (ja) 基板収納容器
JP2008100693A (ja) 収納トレイ
KR101632828B1 (ko) 반도체 칩 트레이
KR20160114568A (ko) 반도체 패키지 이송 장치
KR101699603B1 (ko) 반도체 칩 트레이
CN109196961B (zh) 印刷基板的连接结构
JP4215622B2 (ja) 基板収納用トレイ
JP2012206746A (ja) 搬送用パレット
KR20160136509A (ko) 반도체 칩 트레이
KR101658306B1 (ko) 반도체 칩 트레이
EP4049940B1 (en) Top cover and package system
KR100596184B1 (ko) 기판용 트레이
JP5609548B2 (ja) 半導体チップトレイ及び半導体チップの搬送方法
JP4607138B2 (ja) 半導体集積回路用トレー
JP2020083424A (ja) キャリアテープ本体及びキャリアテープ
JP4133243B2 (ja) キャリアテープ
JP2007201341A (ja) 枚葉搬送用トレイ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
A107 Divisional application of patent