JP4429823B2 - 半導体装置用トレイ - Google Patents

半導体装置用トレイ Download PDF

Info

Publication number
JP4429823B2
JP4429823B2 JP2004189877A JP2004189877A JP4429823B2 JP 4429823 B2 JP4429823 B2 JP 4429823B2 JP 2004189877 A JP2004189877 A JP 2004189877A JP 2004189877 A JP2004189877 A JP 2004189877A JP 4429823 B2 JP4429823 B2 JP 4429823B2
Authority
JP
Japan
Prior art keywords
semiconductor device
tray
protrusions
protrusion
pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004189877A
Other languages
English (en)
Other versions
JP2006008209A (ja
Inventor
操 猪野毛
幸男 安藤
英靖 橋場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2004189877A priority Critical patent/JP4429823B2/ja
Priority to US10/958,393 priority patent/US7163104B2/en
Publication of JP2006008209A publication Critical patent/JP2006008209A/ja
Application granted granted Critical
Publication of JP4429823B2 publication Critical patent/JP4429823B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/673Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders
    • H01L21/67333Trays for chips
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S206/00Special receptacle or package
    • Y10S206/821Stacking member

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Packaging Frangible Articles (AREA)
  • Stackable Containers (AREA)

Description

本発明は半導体装置用トレイに関する。
BGAタイプの半導体パッケージ等の半導体装置は、トレイに収容され、トレイとともに搬送される。トレイは複数のポケットを形成した本体を備え、半導体装置は各ポケットに収容される。各ポケットは、半導体装置を載せる支持部と、支持部の両側に設けられた一対の第1の突起部を備え、一対の第1の突起部は支持部に載置された半導体装置の対向する2辺に当接可能な位置規制手段として作用する(例えば、特許文献1,2,3,4参照)。一対の第1の突起部の間の間隔は、半導体装置の長さと等しいか(例えば、特許文献1)、あるいは半導体装置の長さよりもわずかに大きい(例えば、特許文献2)。従って、一対の第1の突起部は半導体装置を所定の位置に確実に保持することができる。
さらに、各ポケットは、支持部が設けられた側とは反対側(下側)に一対の第1の突起部とは一対の第2の突起部を有する。半導体装置をトレイとともに搬送する場合には、それぞれに半導体装置が収容された複数のトレイが重ね合わせられる。2つのトレイが重ねられたときには、下方のトレイの一対の第1の突起部と上方のトレイの一対の第2の突起部とがそれぞれ下方のトレイの支持部に支持された半導体装置の両側に位置するようになる。一対の第1の突起部の間の間隔は一対の第2の突起部の間の間隔とほぼ等しいかそれよりも小さいので、一対の第1の突起部が半導体装置の位置を規制し、一対の第2の突起部は半導体装置の位置を規制するものではない。
BGAタイプの半導体パッケージ等の半導体装置は、基板と、基板に搭載された半導体素子と、半導体素子を覆う封止樹脂と、基板の半導体素子とは反対側に設けられたレジストと、レジストの開口部に配置された外部端子とを備える。
半導体装置がトレイとともに搬送されるときに、トレイが衝撃を受けたり落下したりすると、半導体装置がトレイの第1の突起部に衝撃をもって接触する。半導体装置がトレイの第1の突起部に衝撃をもって接触すると、半導体装置のレジストが基板から剥がれることがある。レジストが基板から剥がれると、レジストの保護機能が損なわれるので望ましくない。
特開2001−28391号公報 特開2000−318789号公報 実公平6−27589号公報 特許第2852872号公報
本発明の目的は、半導体装置のレジストが基板から剥がれにくくした半導体装置用トレイを提供することである。
本発明による半導体装置用トレイは、半導体装置を載せるための支持部と、該支持部の両側に設けられた一対の第1の突起部と、該支持部が設けられた側とは反対側に該支持部の両側に設けられた一対の第2の突起部とを有し、該一対の第1の突起部の間の間隔は、該一対の第2の突起部の間の間隔よりも大きいことを特徴とするものである。
この構成によれば、半導体装置がトレイとともに搬送されるときに、トレイが衝撃を受けたり落下したりすると、半導体装置がトレイの第2の突起部に衝撃をもって接触する。この場合、半導体装置の封止樹脂がトレイの第2の突起部に接触し、半導体装置のレジストは第1の突起部に衝撃をもって接触することがない。このため、半導体装置のレジストが基板から剥がれることがなくなる。
従って、本発明の半導体装置用トレイによれば、半導体装置がトレイとともに搬送されるときに、トレイが衝撃を受けても半導体装置のレジストが基板から剥がれにくくなる。
以下本発明の実施例について図面を参照して説明する。図1は半導体装置を支持した本発明によるトレイの一部を示す略図である。図2は重ね合わせた2つのトレイの一部を示す略図である。
図3はトレイの一部を示す上部斜視図である。図4はトレイの一部を示す下部斜視図である。図3及び図4において、トレイ10は本体12を備え、本体12は上面側12A及び下面側12Bを有する。本体12は外枠14と、複数のポケット16とを有する。図3及び図4においては、外枠14の一部と、4つのポケット16のみが示されているが、実際には、外枠14は矩形の環状に形成され、多数のポケット16が矩形の環状の外枠14の内側に設けられる。外枠14は脚部14Aと、脚部14Aの上面14Bと、脚部14Aから段違いに内側に立ち上がった上壁14Cとを有する。
図5は重ね合わせ中の2つのトレイの一部を示す斜視図である。図6は重ね合わせた2つのトレイの一部を示す斜視図である。図5及び図6に示されるように、上方のトレイ10の外枠14の脚部14Aを下方のトレイ10の外枠14の脚部14Aの上面14Bに載せることにより、2つのトレイ10を重ね合わせることができる。こうして2つのトレイ10を重ね合わせると、上方のトレイ10のポケット16が下方のトレイ10のポケット16と同じ位置にくる。さらに多数のトレイ10を重ね合わせることができる。
図7は図3のトレイ10の1つのポケット16の部分を示す斜視図である。つまり、図7はトレイ10の1つのポケット16の部分の上部斜視図である。図8は図4のトレイ10の1つのポケット16の部分を示す斜視図である。つまり、図8はトレイ10の1つのポケット16の部分の下部斜視図である。これらの部分は全て本体12の一部として一体的に形成される。
図9は図7のトレイ10のポケット16の部分を示す平面図である。つまり、図9はトレイ10のポケット16の部分の平面図である。図10は図8のトレイ10のポケット16の部分を示す平面図である。つまり、図10はトレイ10のポケット16の部分の底面図である。
図1は、第1の突起部20については図9の線IA−IAに沿って見た図であり、第2の突起部22については図10の線IB−IBに沿って見た図である。つまり、図1は図9及び図10における水平な方向(X方向)での第1の突起部20と第2の突起部22の位置関係を示している。図2は図1の2つのトレイ10を重ね合わせた図である。
以下、主として1つのポケット16の部分について図7から図10を参照して説明する。ポケット16は、半導体装置50を載せるための支持部18と、支持部18の両側に設けられた一対の第1の突起部20と、支持部18が設けられた側(上面側12A)とは反対側(下面側12B)に一対の第1の突起部20とは同じ方向(X方向)に間隔をあけて支持部18の両側に設けられた一対の第2の突起部22とを有する。さらに、上面側12Aには一対の第1の突起部20とは直交する方向に一対の第3の突起部21が設けられる。また、下面側12Bの第2の突起部22は二対あり、そして、二対の第2の突起部22とは直交する方向に二対の第4の突起部23が設けられている。第2の突起部22と第4の突起部23はL字形に配置されている。以下、主として一対の第1の突起部20と一対の第2の突起部22について説明する。一対の第3の突起部21と一対の第4の突起部23は、一対の第1の突起部20と一対の第2の突起部22の関係と同様な関係で設けられる。
図7に明瞭に示されるように、支持部18は矩形の環状の平坦な表面をもつ環状の壁として形成され、第1の突起部20は支持部18の外縁部から上に立ち上がっている。第1の突起部20は傾斜面を有する。第1の突起部20は矩形のポケット16の対向する2辺の各辺の中央部に位置する。第1の突起部20の上面は外枠14の上壁14Cの上面と実質的に同一平面内にあるように形成されている(図3)。第1の突起部20の両側には平坦な載置部24が形成される。
支持部18の内側には凹部26が形成される。半導体装置50の下面の外周部が環状の支持部18に支持されたときに、半導体装置50の外部端子60が凹部26に収容されるようになっている(図1参照)。凹部26は支持部18から垂下する傾斜壁26Aと、傾斜壁26Aの底部に接続する水平壁26Bとからなる。凹部26の水平壁26Bには開口部28が形成されている。水平壁26B及び開口部28は図8にも示されている。
ポスト30が矩形のポケット16の四隅に下向きに形成されている。第2の突起部22及び第4の突起部23はポスト30の底部にL字形に形成されている。第2の突起部22及び第4の突起部23は傾斜面を有する。載置面24はポスト30の上面に相当する。2つのトレイ10を重ね合わせるときに、上方のトレイ10のポスト30の底部の第2の突起部22及び第4の突起部23は、下方のトレイ10の載置面24に載る。
図1においては、一対の第1の突起部20の間の間隔L1は、一対の第2の突起部22の間の間隔L2よりも大きい。この場合、間隔は、第1の突起部20の傾斜面の下端部及び第2の突起部22の傾斜面の上端部を基準とする。ただし、第2の突起部22の高さが半導体装置50の高さよりもかなり高い場合には、間隔L2は、第2の突起部22の半導体装置50の高さに相当する位置を基準として定める。従って、図2に示すように、半導体装置50を間に挟んで2つのトレイ10を重ね合わせた状態では、上方のトレイ10の第2の突起部22が、下方のトレイ10の第1の突起部20よりも、半導体装置50の端部に近い位置にくる。
図12は半導体装置の例を示し、(A)は底面図、(B)は断面図である。半導体装置50は、基板52と、基板52に搭載された半導体素子54と、半導体素子54を覆う封止樹脂56と、基板52の半導体素子54とは反対側に設けられたレジスト58と、レジスト58の開口部に配置された外部端子60とを備えている。外部端子60ははんだボールからなり、半導体装置50はBGAタイプの半導体装置である。
図13は半導体装置の例を示し、(A)は底面図、(B)は断面図である。半導体装置50は、基板52と、基板52に搭載された半導体素子54と、半導体素子54を覆う封止樹脂56と、基板52の半導体素子54とは反対側に設けられたレジスト58と、レジスト58の開口部に配置された外部端子60とを備えている。図13においては、レジスト58の周辺部分58Bはレジスト58の中央部分58Aよりも剛性の高い材料で作られている。
図11はトレイ10の第1の突起部22と半導体装置50とが接触する場合を説明する図である。トレイ10が衝撃を受けたり落下したりすると、半導体装置50がトレイ10の第1の突起部20に衝撃をもって接触することがある。すると、半導体装置50のレジスト58が基板52から剥がれる現象があらわれることがある。レジスト58が基板52から剥がれると、レジスト58の保護機能が損なわれるので望ましくない。特に、図12及び図13に示されるので、レジスト58は半導体装置50の底部にあるので、レジスト58の端縁が第1の突起部20の傾斜面の下端部に当たり、レジスト58が例えば位置Pで基板52から剥がれやすくなる。
図1及び図2に示すように、一対の第1の突起部20の間の間隔L1は、一対の第2の突起部22の間の間隔L2よりも大きい構成とすることにより、トレイ10が衝撃を受けたり落下したりすると、半導体装置50はトレイ10の第1の突起部20よりも先に第2の突起部22に接触する。この場合、第2の突起部22は上から下に向かって傾斜しているので、半導体装置50の封止樹脂56が第2の突起部22に接触することになり、レジスト58の衝突は回避される。封止樹脂56はレジスト58よりも剛性が高く壊れにくいので、容易に剥離したり、損傷したりすることはない。そして、レジスト58が基板52から剥がれることもない。
このように、本発明では、第1及び第2の突起部20,22は、半導体装置50が第1の突起部20よりも先に第2の突起部22に接触するように構成されている。この特徴は、上記したL1とL2との関係の他に、次のような関係として定めることもできる。半導体装置50と第1の突起部20との間隔をAとし、半導体装置50と第2の突起部22との間隔をBとし、外枠14同士の嵌合のクリアランスをCとすると、A≧B+Cとなるようにする。単純に、A≧Bとなるようにすると、上記したL1とL2との関係になる。しかし、2つのトレイ10を重ね合わせたときに、外枠14同士の嵌合のクリアランスCがあると、上方のトレイ10と下方のトレイ10との間に位置ずれができる可能性がある。そこでA≧B+Cとなるようにして、上方のトレイ10と下方のトレイ10との間に位置ずれができても、半導体装置50がトレイ10の第1の突起部20よりも先に確実に第2の突起部22に接触するようにする。
こうすれば、半導体装置50が衝撃を受けたときに、トレイ10の第2の突起部22が半導体装置10の封止樹脂56に接触し、レジスト58は第1の突起部20に接触しないので、レジスト58が基板52から剥がれることがない。さらに、レジスト58の周辺部分58Bはレジスト58の中央部分58Aよりも剛性の高い材料で作られていると、レジスト58が第1の突起部20に接触したとしても、レジスト58は基板52から剥がれにくくなる。
以上説明したように、本発明によれば、半導体装置が第1の突起部よりも先に第2の突起部に接触するようにしたので、半導体装置のレジストが基板から剥がれるのを防止することができる。また、半導体装置の基板に設けられたレジストをトレイと接触する部分のみ高剛性の材料で形成することにより、レジストが剥がれにくくしている。
図1は半導体装置を支持した本発明によるトレイの一部を示す略図である。 図2は重ね合わせた2つのトレイの一部を示す略図である。 図3はトレイの一部を示す上部斜視図である。 図4はトレイの一部を示す下部斜視図である。 図5は重ね合わせ中の2つのトレイの一部を示す斜視図である。 図6は重ね合わせた2つのトレイの一部を示す斜視図である。 図7は図3のトレイのポケットの部分を示す斜視図である。 図8は図4のトレイのポケットの部分を示す斜視図である。 図9は図7のトレイのポケットの部分を示す平面図である。 図10は図8のトレイのポケットの部分を示す平面図である。 図11はトレイの第1の突起部と半導体装置とが接触する場合を説明する図である。 図12は半導体装置の例を示し、(A)は底面図、(B)は断面図である。 図13は半導体装置の他の例を示し、(A)は底面図、(B)は断面図である。
符号の説明
10 トレイ
12 本体
14 外枠
16 ポケット
18 支持部
20 第1の突起部
22 第2の突起部
24 載置面
26 凹部
28 開口部
30 ポスト
50 半導体装置
52 基板
54 半導体素子
56 封止樹脂
58 レジスト
60 外部端子

Claims (4)

  1. 半導体装置を載せるための支持部と、該支持部の両側に設けられた一対の第1の突起部と、該支持部が設けられた側とは反対側に該支持部の両側に設けられた一対の第2の突起部とを有し、該一対の第1の突起部の間の間隔は、該一対の第2の突起部の間の間隔よりも大きいことを特徴とする半導体装置用トレイ。
  2. 該支持部は平坦な表面をもつ環状の壁からなり、該支持部の内側には半導体装置の外部端子が収容される凹部が設けられていることを特徴とする請求項1に記載の半導体装置用トレイ。
  3. 該第1及び第2の突起部は傾斜面を有していることを特徴とする請求項1に記載の半導体装置用トレイ。
  4. 該本体はさらに外枠を備えることを特徴とする請求項1に記載の半導体装置用トレイ。
JP2004189877A 2004-06-28 2004-06-28 半導体装置用トレイ Expired - Fee Related JP4429823B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004189877A JP4429823B2 (ja) 2004-06-28 2004-06-28 半導体装置用トレイ
US10/958,393 US7163104B2 (en) 2004-06-28 2004-10-06 Tray for semiconductor device and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004189877A JP4429823B2 (ja) 2004-06-28 2004-06-28 半導体装置用トレイ

Publications (2)

Publication Number Publication Date
JP2006008209A JP2006008209A (ja) 2006-01-12
JP4429823B2 true JP4429823B2 (ja) 2010-03-10

Family

ID=35504788

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004189877A Expired - Fee Related JP4429823B2 (ja) 2004-06-28 2004-06-28 半導体装置用トレイ

Country Status (2)

Country Link
US (1) US7163104B2 (ja)
JP (1) JP4429823B2 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4063805B2 (ja) * 2004-09-10 2008-03-19 松下電器産業株式会社 収納トレイおよび収納装置
BE1017396A3 (nl) * 2006-12-13 2008-08-05 Vitalo Plastics Nv Stapelbare houder voor transport van componenten en werkwijze voor de vervaardiging ervan.
WO2008114366A1 (ja) * 2007-03-16 2008-09-25 Fujitsu Microelectronics Limited 電子部品収納容器
US20080295121A1 (en) * 2007-05-25 2008-11-27 David Walter Muhonen Compressible media disk storage trays
JP4360431B2 (ja) * 2007-08-20 2009-11-11 セイコーエプソン株式会社 半導体チップ収容トレイ
JP5113507B2 (ja) * 2007-12-25 2013-01-09 新光電気工業株式会社 放熱板収納トレー
JP5210142B2 (ja) * 2008-12-17 2013-06-12 盛岡セイコー工業株式会社 歯車用収納トレー及び収納体
JP5051797B2 (ja) * 2010-05-06 2012-10-17 シノン電気産業株式会社 半導体集積回路用トレー
US20120032054A1 (en) * 2010-08-09 2012-02-09 Tzung-Lin Huang Stackable holder for an integrated circuit package
KR20120018644A (ko) * 2010-08-23 2012-03-05 삼성전자주식회사 반도체 패키지 이송 장치
JP2012153378A (ja) * 2011-01-24 2012-08-16 Sekisui Plastics Co Ltd 梱包用トレイ、梱包材、およびこれらを用いた梱包体
JP5983988B2 (ja) * 2012-02-15 2016-09-06 Nltテクノロジー株式会社 輸送用トレイ、それを用いた輸送資材及び輸送方法
JP6123329B2 (ja) * 2013-02-12 2017-05-10 大日本印刷株式会社 基板保持部材
CN104576465A (zh) * 2013-10-17 2015-04-29 中国科学院苏州纳米技术与纳米仿生研究所 芯片盛放装置
KR102195724B1 (ko) * 2013-11-07 2020-12-28 삼성에스디아이 주식회사 포장 트레이
KR101442084B1 (ko) 2014-02-26 2014-09-23 주식회사 성곡 보강트레이
JP2016058525A (ja) * 2014-09-09 2016-04-21 シナプティクス・ディスプレイ・デバイス合同会社 半導体チップトレイ
JP2018202271A (ja) * 2017-05-30 2018-12-27 日本電産株式会社 洗浄用保持具
EP4092721A1 (en) * 2021-05-21 2022-11-23 STMicroelectronics S.r.l. Containment and transportation tray for electronic components having small dimensions and low weight
FR3124889A1 (fr) * 2021-06-30 2023-01-06 Aledia Dispositif optoélectronique et procédé de fabrication

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6327589A (ja) 1986-07-18 1988-02-05 Chisato Kajiyama 強誘電性液晶組成物
US5400904C1 (en) 1993-10-15 2001-01-16 Murphy R H Co Inc Tray for ball terminal integrated circuits
US5418692A (en) * 1994-08-22 1995-05-23 Shinon Denkisangyo Kabushiki-Kaisha Tray for semiconductor devices
US5481438A (en) * 1994-09-06 1996-01-02 Shinon Denkisangyo Kabushiki Kaisha Tray for semiconductor devices
US5957293A (en) * 1998-05-04 1999-09-28 Advanced Micro Devices, Inc. Tray to ship ceramic substrates and ceramic BGA packages
JP3771084B2 (ja) * 1999-04-30 2006-04-26 Necエレクトロニクス株式会社 半導体集積回路装置用トレイ
JP2000318789A (ja) 1999-05-07 2000-11-21 Sumitomo Chem Co Ltd 半導体集積回路装置用トレイ
JP2001028391A (ja) 1999-07-14 2001-01-30 Denki Kagaku Kogyo Kk 半導体集積回路装置格納用トレー

Also Published As

Publication number Publication date
US20050285282A1 (en) 2005-12-29
US7163104B2 (en) 2007-01-16
JP2006008209A (ja) 2006-01-12

Similar Documents

Publication Publication Date Title
JP4429823B2 (ja) 半導体装置用トレイ
JP3771084B2 (ja) 半導体集積回路装置用トレイ
US10388595B2 (en) Semiconductor device with lead terminals having portions thereof extending obliquely
JP2005531465A (ja) 電子部品用のキャリアテープ
US7063267B2 (en) Portable electronic device
US10177475B2 (en) Electrical connector having a metal member injection molded in a base and side walls of an insulating body
US10269751B2 (en) Leadless package with non-collapsible bump
WO2021033398A1 (ja) 配線回路基板、容器および基板収容セット
JP3993078B2 (ja) 半導体集積回路用トレー
JP2004155443A (ja) 半導体集積回路用トレー
JP7285898B2 (ja) 配線回路基板、容器および基板収容セット
US8453843B1 (en) Tray for transporting semiconductor devices of a BGA type
US6767222B2 (en) Protective contact cover for chip socket
JP4417397B2 (ja) 半導体集積回路用トレー
KR102412800B1 (ko) 기판 고정구조
JP4607138B2 (ja) 半導体集積回路用トレー
KR100596184B1 (ko) 기판용 트레이
JP3005564B1 (ja) 半導体装置収納用トレイ
JP3801812B2 (ja) 半導体素子収納用パッケージ搬送用トレイ
KR20200076436A (ko) 전자 소자 적재용 트레이
JP2020155465A (ja) 半導体装置
JP2002019909A (ja) 半導体装置用マガジン
JP2009007055A (ja) 半導体集積回路装置用トレイおよび半導体装置の製造方法
JP2018020828A (ja) 収納用トレイ
JP2007266388A (ja) 半導体素子収納容器及び半導体素子収納容器用蓋

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061025

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090305

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090310

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090501

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091208

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091216

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121225

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121225

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131225

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees