KR20120005341A - 반도체 칩 및 패키지 - Google Patents

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Abstract

일면 및 대향하는 타면을 구비하고, 타면은 기울기를 가져 일측단부가 대향되는 타측단부 보다 두꺼운 반도체 기판; 및 일면에 본딩패드를 포함하는 회로패턴을 포함하는 반도체 칩 및 이들이 적층된 반도체 패키지를 제시한다.

Description

반도체 칩 및 패키지{semiconductor chip and package}
본 발명은 패키지 기술에 관한 것으로, 특히, 경사 백그라인딩(slant backgrinding)을 이용한 반도체 칩 및 패키지(package)에 관한 것이다.
고밀도(high density) 및 작은 면적 크기(size)의 반도체 소자를 구현하기 위해서, 다수의 반도체 칩(chip)들을 적층하는 적층형 패키지(stack package) 개발이 활발히 이루어지고 있다. 적층되는 반도체 칩은 표면에 전기적 연결(electrical connecting)을 위한 본딩 패드(bonding pad)들을 구비하고 있으며, 반도체 칩이 적층되는 패키지 기판(substrate)과 본딩 패드를 전기적 연결을 위해서 와이어 본딩(wire bonding)이 도입되고 있다.
반도체 칩들이 다수 개 적층되므로, 하부의 칩 상에 적층되는 상부의 칩이 하부 칩에 연결되는 본딩 와이어와 접촉하여 본딩 와이어를 단락(short)시키거나 또는 본딩 와이어를 손상시킬 수 있다. 이를 극복하여 본딩 와이어의 루프 높이(loop height)에 대한 마진(margin)을 확보하기 위해서, 적층되는 칩과 칩 사이에 이격 간격을 확보하기 위한 스페이서층(spacer layer) 또는 스페이서 테이프(tape)를 도입하는 방법이 고려될 수 있다. 이러한 경우 스페이서층과 스페이서층의 상하부에 도입되는 접착층들에 의해 전체 패키지의 높이가 증가하거나 또는 높이가 한정될 경우 적층될 수 있는 칩의 개수가 줄어들게 된다.
한편, 웨이퍼 백사이드 라미네이션(WBL: Wafer Backside Lamination)층을 와이어가 전단 침투(penetration)하도록 하는 방법이 고려될 수 있지만, 본딩 와이어가 라미네이션층을 전단 침투하므로, 본딩 와이어의 루프(loop) 제어가 어렵고, 라미네이션층 자체의 신뢰성 또한 낮게 평가되고 있다. 또한, 적층되는 칩들이 측 방향으로 어긋나게 적층되어, 상측의 칩이 하측의 칩의 본딩 패드 부분을 가리지 않게 하는 계단형 적층 형태를 고려할 수 있지만, 이러한 적층 형태의 패키지는 패키지의 면적이 증가되는 취약점을 가지게 되고, 또한, 상측 칩들로 갈수록 본딩 와이어의 길이가 길어져야 하는 문제를 수반하게 된다.
본 발명은 패키지의 면적 증가없이 반도체 칩들을 적층하면서도, 본딩 와이어의 마진(margin)을 확보할 수 있는 반도체 칩 및 패키지를 제시하고자 한다.
본 발명의 일 관점은, 일면 및 대향하는 타면을 구비하고, 상기 타면은 상기 기울기를 가져 일측단부가 대향되는 타측단부 보다 두꺼운 반도체 기판; 및 상기 일면에 본딩패드를 포함하는 회로패턴을 포함하는 반도체 칩을 제시한다.
상기 본딩패드는 상기 반도체 기판의 일측단부 상에 형성된 것일 수 있다.
상기 본딩패드를 상기 반도체 기판의 일측단부 상에 위치하게 연장시키는 재배선을 더 포함하는 반도체 칩을 제시한다.
상기 반도체 기판의 타측단부는 상기 일측단부 두께의 30% 내지 80%의 얇은 두께를 가질 수 있다. ,
상기 반도체 기판의 타면 상에 도입되어, 제1면이 상기 반도체 기판 타면의 기울기와 대응하는 기울기를 가지고 상기 제1면에 대향하는 제2면이 상기 반도체 기판의 일면과 평행한 스페이서를 더 포함하는 반도체 칩을 제시한다.
상기 스페이서는 상기 반도체 기판의 타측단부 상의 상기 타면 부분을 노출하는 것일 수 있다.
본 발명의 다른 일 관점은, 일면 및 대향하는 타면을 구비하고, 상기 타면은 상기 기울기를 가져 일측단부가 대향되는 타측단부 보다 두꺼운 반도체 기판, 및 상기 일면에 본딩패드를 포함하는 회로패턴을 포함하고, 상기 일측단부와 상기 타측단부가 중첩되게 교번적으로 적층된 다수의 반도체 칩들; 상기 각각의 반도체 기판들의 타면들 상에 각각 도입되어, 제1면이 상기 반도체 기판 타면의 기울기와 대응하는 기울기를 가지고 상기 제1면에 대향하는 제2면이 상기 반도체 기판의 일면과 평행하며 상기 반도체 기판의 타측단부 상의 상기 타면 부분을 노출하는 스페이서들; 및 상기 다수의 반도체 칩 및 상기 스페이서들이 실장되어 상기 다수의 반도체 칩과 전기적으로 연결되는 기판을 포함하는 반도체 패키지를 제시한다.
상기 다수의 반도체 칩의 각 본딩패드와 상기 기판을 전기적으로 연결하는 연결부재를 더 포함하는 반도체 패키지일 수 있다.
상기 반도체 기판의 타측단부는 상기 일측단부 두께의 30% 내지 80%의 얇은 두께를 가지는 반도체 패키지일 수 있다.
상기 기판과 상기 스페이서들 중 최하부에 위치하는 스페이서 사이에 실장되는 추가 반도체 칩을 더 포함하는 반도체 패키지일 수 있다.
상기 추가 반도체 칩은 시스템 반도체, 메모리 반도체, 컨트롤러 또는 이미지센서일 수 있다.
상기 추가 반도체 칩은 관통전극, 범프 또는 와이어에 의해 상기 기판과 전기적으로 연결될 수 있다.
본 발명의 실시예들은 반도체 칩의 후면에 경사면(slant backside)을 구현하고, 경사면에 수직한 경사면 방향이 적층 순서에 따라 교번적으로 달라지게 칩들을 적층하여, 칩의 일측 가장자리 부분 상에는 상대적으로 큰 이격 간격을 구현하고, 이에 대응되는 타측 가장자리 부분 상에는 상대적으로 작은 이격 간격을 구현할 수 있다. 상대적으로 큰 이격 간격이 구현되는 칩의 가장자리 부분 상에 본딩 패드들이 배치되게 함으로써, 본딩 패드들에 연결되는 본딩 와이어의 루프 마진을 확보할 수 있다. 이에 따라, 패키지의 면적 증가없이 칩들을 적층하면서도, 본딩 와이어의 높이 마진(margin)을 확보할 수 있는 반도체 칩 및 패키지를 제시할 수 있다.
도 1 내지 도 4는 본 발명의 실시예에 따른 경사면을 후면에 가지는 반도체 칩(chip) 및 패키지를 보여주는 도면들이다.
도 5는 본 발명의 실시예에 따른 반도체 칩 및 패키지를 형성하는 공정 흐름도이다.
도 6 내지 도 10은 본 발명의 실시예에 따른 경사 백그라인딩(slant backgrinding)을 보여주는 도면들이다.
본 발명의 실시예는 반도체 칩의 와이어 본딩이 이루어질 본딩 패드가 위치하는 가장자리 부분은 상대적으로 얇고, 반대편 가장자리 부분은 상대적으로 두껍게 경사 백그라운딩(backgrinding)하여, 칩의 후면을 경사면으로 확보한다. 이러한 칩들을 경사면에 수직한 경사면 방향이 교번적으로 반대쪽으로 향하게 달라지도록, 칩들을 수직 방향으로 순차적으로 적층한다. 상대적으로 얇은 두께의 칩 가장자리 부분에 의해 칩 간의 수직 방향의 이격 간격이 국부적으로 보다 더 확보되므로, 이러한 부분에 위치하는 본딩 패드에 본딩 와이어가 본딩되어, 본딩 와이어의 루프 높이가 보다 안정적으로 확보될 수 있어, 루프 마진을 확보할 수 있다. 또한, 본딩 와이어가 이루어지는 반대쪽 칩 가장자리 부분은 상대적으로 두꺼운 두께로 유지될 수 있으므로, 칩 두께(thickness)의 얇아짐에 따른 칩 손상 등의 불량을 유효하게 방지할 수 있다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 칩, 패키지 및 제조방법은, 인쇄회로기판(PCB)와 같이 칩이 적층될 기판(100) 상에 기저(bottom) 반도체 칩(200)을 접착 적층한다. 기판(100)은 후속 실장 과정에서 사용될 솔더볼(solder ball)이 부착될 볼 랜드(ball land: 110)가 솔더 레지스트(solder resist; 130)에 의해 격리되게 구비할 수 있다. 볼 랜드(110)는 기판(100)에 구비된 회로 배선을 통해 본딩 와이어(bonding wire)와 전기적으로 연결될 수 있다. 기저 반도체 칩(200)은 후면(back side)이 플랫(flat)하게 백그라인딩된 후, 픽업(pick up)되어 어태치(attach) 과정을 통해 기판(100) 상에 부착될 수 있다. 기저 반도체 칩(200)이 접착된 후, 기저 반도체 칩(210) 표면 상에 구비된 본딩 패드(bonding pad: 204)와 기판(100)을 연결시키는 기저 본딩 와이어(301)가 와이어 본딩된다. 이때, 본딩 패드(204)는 기판(100)의 일측 가장자리 부분 상에만 배열되며, 본딩 패드(204)의 위치를 가장자리 부분에 제한하기 위해서, 재배선층(re-distributed layer)를 형성하는 과정이 도입될 수 있다. 칩 부착을 위해 기저 반도체 칩(200)과 기판(100)의 계면에 접착층(401)이 도입될 수 있다.
한편, 기저 반도체 칩(210)은 시스템 반도체, 메모리 반도체, 컨트롤러 또는 이미지 센서의 칩일 수 있다. 또한, 기저 반도체 칩(210)은 관통전극 또는 범프에 의해 기판(100)과 전기적으로 연결될 수 있다.
도 2를 참조하면, 기저 반도체 칩(200) 상에 경사 후면(511)을 가지는 적층될 반도체 칩(500)들을 준비한다. 반도체 칩(500)은 일면 및 대향하는 타면을 구비하고, 타면은 기울기를 가져 일측단부가 대향되는 타측단부 보다 두꺼운 반도체 기판 및 일면에 본딩 패드(514)를 포함하는 회로패턴을 포함할 수 있다. 경사 후면(511)은 일측의 제1가장자리 부분(513)의 두께가 상대적으로 두껍게 하고, 이에 대향되는 반대쪽의 제2가장자리 부분(515)의 두께가 상대적으로 얇게 하도록, 반도체 칩(500)의 후면을 경사 백그라인딩(slant backgrinding)하여 준비된다. 이때, 제2가장자리 부분(515)은 제1가장자리 부분(513)에 비해 30% 내지 80%의 얇은 두께를 가진다.
적층 반도체 칩(500)과 하부의 기저 반도체 칩(200)은 후면 상태가 서로 다르게 된다. 이때, 본딩 와이어(302)가 본딩될 본딩 패드(514)는 상대적으로 두꺼운 두께 부분인 제1가장자리 부분(513) 상에만 배치된다. 또한, 적층 반도체 칩(500)은 기저 반도체 칩(200)의 본딩 패드(204)가 배치된 부분 상에 상대적으로 얇은 부분인 제2가장자리 부분(515)가 중첩되게 적층된다. 반도체 칩(500)의 후면에 접착층(403)이 하부의 본딩 패드(204) 부분을 노출하게 도포하고, 가압 가열하여 반도체 칩(500)을 적층한다. 접착층(403)이 스페이서(spacer)의 역할을 하게 되며, 접착층(403)의 스페이서는 반도체 칩(500)인 반도체 기판의 타면에 형성되며, 제1면이 반도체 기판 타면의 기울기와 대응하는 기울기를 가지고, 이에 대향하는 제2면이 반도체 기판의 일면과 평행하게 된다.
이때, 반도체 칩(500)의 앞면이 플랫하게 유지하여, 접착층(403)은 경사 후면(511)의 프로파일(profile)을 따라 경사진 면을 가지게, 즉, 두께가 점차 두꺼워지게(또는 얇아지게) 형성된다.
적층 반도체 칩(500)의 후면이 경사 후면이므로, 적층 반도체 칩(500)의 앞면이 플랫(flat)하게 적층될 경우, 제2가장자리 부분(515) 아래에 본딩 와이어(301)의 루프 높이 이상으로 이격된 이격 간격(231)이 확보된다. 이에 따라, 본딩 와이어(301)의 루프 높이에 대한 마진(margin)을 유효하게 확보하여, 본딩 와이어(301)이 적층된 반도체 칩(500)에 의해 접촉되어 손상되거나 단락되는 불량이 유효하게 억제될 수 있다. 이러한 루프 높이 마진이 반도체 칩(500)의 경사 후면(511)에 의해서 확보되므로, 반도체 칩(500)이 적층됨에도 불구하고, 기판(100) 표면으로부터 적층된 반도체 칩(500) 표면까지의 높이는 보다 얇아질 수 있다. 이에 따라, 전체 패키지의 높이는 보다 얇게 구현되면서도, 반도체 칩(500)이 기저 반도체 칩(200)에 어긋나지 않고 수직하게 정렬된 상태로 중첩 적층되므로, 측 방향으로의 면적 증가는 유효하게 억제된다. 제2가장자리 부분(515) 부분에 반대쪽을 대향되는 제1가장자리 부분(513) 아래에는 보다 좁은 이격 간격(233)이 이루어지지만, 좁은 이격 간격(233)에는 본딩 와이어(301)가 배치되지 않으므로, 좁은 이격 간격(233)에 의한 본딩 와이어(301)의 손상이나 단락이 유발되지 않는다. 또한, 제1가장자리 부분(513)은 제2가장자리 부분(515)이 얇은 두께인데 비해 상대적으로 두꺼운 두께로 유지되므로, 즉, 적층되는 반도체 칩(500)의 두께는 국부적으로 얇아지므로, 두께 얇아짐에 의한 칩 손상 등의 문제를 극복할 수 있다.
경사 후면(511)을 가지는 반도체 칩(500)을 적층하기 위해서, 본딩 패드(514)는 도 3a에 제시된 바와 같이 일측 가장자리 부분 상에만 배치되는 구조를 가진다. 따라서, 제1가장자리 부분(513)에 대향되는 반대쪽의 제2가장자리 부분(515)이나 중앙 부분에는 본딩 패드(514)가 배치되지 않고, 본딩 패드(514)를 제1가장자리 부분(513)에만 제한하기 위해서, 도 3b에 제시된 바와 같은 재배선(RDL: 517)이 반도체 칩(500) 표면 상에 형성될 수 있다. 예컨대, 중앙부에 형성된 원본 패드(original pad: 516)로부터 외측의 본딩 패드(518)로 연장시키는 재배선(517)을 더 포함할 수 있다.
도 4를 참조하면, 경사 후면(511)을 가지는 반도체 칩(500)들을 순차적으로 적층하여 적층 수를 늘릴 수 있다. 예컨대, 기저 반도체 칩(200)에 연결되는 제1본딩 와이어(301)을 연결한 후, 제1반도체 칩(501)을 적층하고, 본딩 패드(513)과 기판(100)을 연결하는 제2본딩 와이어(302)를 연결한 후, 제1반도체 칩(501) 상에 접착층(405)를 이용하여 경사 후면(521)을 가지는 제2반도체 칩(502)를 적층한다. 이러한 접착층(403, 405)는 페이스트(paste) 형태로 도입될 수 있다. 이때, 제1반도체 칩(501)의 제1가장자리 부분(513)에 제2반도체 칩(502)의 제2가장자리 부분(525)가 중첩되고, 제2반도체 칩(501)의 제2가장자리 부분(515)에 제2반도체 칩(502)의 제1가장자리 부분(523)이 중첩되게, 방향을 교번적으로 바꾸어 배치한다. 이에 따라, 제2반도체 칩(502)의 본딩 패드(524)는 제1반도체 칩(501)의 본딩 패드(514)와 반대쪽에서 대향되게 위치하게 된다. 제1반도체 칩(501)의 본딩 패드(514)의 상측에는 상대적으로 얇은 두께의 제2가장자리 부분(525)가 중첩되므로, 제3이격 간격(235)가 제1이격 간격(231)과 마찬가지로 상대적으로 크게 확보된다. 이에 따라, 제1반도체 칩(501)의 본딩 패드(514)에 연결되는 본딩 와이어(302)의 루프 높이 마진 또한 유효하게 확보될 수 있다. 이와 같은 방식으로 반도체 칩(501, 502)들을 순차적으로 적층할 수 있다.
본 발명의 실시예에 따른 패키지 제조방법은 경사 후면(511, 521)을 가지는 반도체 칩(500)들을 이용하므로, 반도체 칩(500)이 경사 후면(511, 521)을 가지게 경사 백그라인딩을 도입한다. 도 5 및 도 6을 참조하면, 반도체 칩(도 6의 500)들이 다수의 열(A, B, C, D, E, F, G, ... K)로 배열된 웨이퍼(600)를 도입한다(도 5의 10). 도 7을 참조하면, 제1열(A)의 반도체 칩(500)들이 동일한 두께 프로파일(Tp) 또는 경사 프로파일을 가지는 경사 후면(511)을 가지게 웨이퍼(600)의 후면에 대해서 제1경사 백그라인딩을 수행한다(도 1의 20). 제1경사 백그라인딩 시 웨이퍼는 제1경사면(601)까지 백그라인딩하는 과정으로 수행된다. 따라서, 제1경사 백그라인딩에 의해서 형성되는 경사 후면(511)된다. 이때, 전형적인 플랫(flat)한 후면(602)을 가지게 하는 백그라인딩에 비해, 반도체 칩(500)들의 경사 후면(511)은 반도체 칩(500)의 두께를 보다 얇게 할 수 있다.
도 8을 참조하면, 제1열(A)의 반도체 칩(500)들을 픽업(pick up)하고 어태치하는 과정을 수행한다(도 5의 30). 픽업을 위한 칩 소잉 과정은 제1경사 백그라인딩 이후나 이전에 수행되거나, 또는 칩(500)이 분리될 수 있는 깊이, 예컨대, 플랫한 후면(602)이 형성될 깊이로 소잉한 후, 제1경사 백그라인딩에 의해 경사 후면(511)을 형성할 때 칩(500)들로 분리되게 하는 하프 커팅 다이싱(half cutting dicing) 과정으로 수행될 수 있다.
도 9를 참조하면,제2열(B)의 반도체 칩(500)들이 제1열(A)의 반도체 칩(500)과 동일한 두께 프로파일을 가지게 웨이퍼(600)를 제2경사 백그라인딩한다(도 1의 40). 제1경사 백그라인딩 시 웨이퍼는 제2경사면(603)까지 백그라인딩하는 과정으로 수행된다. 따라서, 제2경사 백그라인딩 과정은 제1경사 백그라인딩과 동일한 경사 각도를 가지며 백그라인딩하는 과정으로 동일한 장비에서 수행될 수 있다. 이후에, 제2열(B)의 반도체 칩(500)들을 픽업 및 어태치한다. 이러한 과정을 반복(도 1의 60)하여, 동일한 경사 후면(511)을 가지는 반도체 칩(500)들을 구현할 수 있다. 도 10에 제시된 바와 같이, C, D....K열의 반도체 칩(500)들에 대해 경사 백그라인딩을 순차적으로 진행하고, 픽업 및 어태치를 수행한다. 이와 같이 경사 후면(511)을 가지는 반도체 칩(500)들을 도 2 내지 도 4를 참조하여 설명한 바와 같이 적층 및 와이어 본딩하여 패키지를 완성한다(도 5의 70).
상술한 바와 같은 본 발명의 실시예들에 의한 적층형 패키지 및 제조방법은, 와이어 본딩 시 루프 마진을 유효하게 확보하면서, 패키지 크기 축소 및 적층 밀도 증가를 구현할 수 있다.
100: 기판, 301, 302: 본딩 와이어,
401, 402, 403, 405: 접착층, 500, 501, 502: 반도체 칩,
511: 경사 후면, 514, 518, 524: 본딩 패드,
517: 재배선.

Claims (12)

  1. 일면 및 대향하는 타면을 구비하고,
    상기 타면은 기울기를 가져 일측단부가 대향되는 타측단부 보다 두꺼운 반도체 기판; 및
    상기 일면에 본딩패드를 포함하는 회로패턴을 포함하는 반도체 칩.
  2. 제1항에 있어서,
    상기 본딩패드는
    상기 반도체 기판의 일측단부 상에 형성된 반도체 칩.
  3. 제2항에 있어서,
    상기 본딩패드를 상기 반도체 기판의 일측단부 상에 위치하게 연장시키는 재배선을 더 포함하는 반도체 칩.
  4. 제1항에 있어서,
    상기 반도체 기판의 타측단부는 상기 일측단부 두께의 30% 내지 80%의 얇은 두께를 가지는 반도체 칩.
  5. 제1항에 있어서,
    상기 반도체 기판의 타면 상에 도입되어,
    제1면이 상기 반도체 기판 타면의 기울기와 대응하는 기울기를 가지고
    상기 제1면에 대향하는 제2면이 상기 반도체 기판의 일면과 평행한 스페이서를 더 포함하는 반도체 칩.
  6. 제5항에 있어서,
    상기 스페이서는 상기 반도체 기판의 타측단부 상의 상기 타면 부분을 노출하는 반도체 칩.
  7. 일면 및 대향하는 타면을 구비하고, 상기 타면은 기울기를 가져 일측단부가 대향되는 타측단부 보다 두꺼운 반도체 기판, 및 상기 일면에 본딩패드를 포함하는 회로패턴을 포함하고, 상기 일측단부와 상기 타측단부가 중첩되게 교번적으로 적층된 다수의 반도체 칩들;
    상기 각각의 반도체 기판들의 타면들 상에 각각 도입되어, 제1면이 상기 반도체 기판 타면의 기울기와 대응하는 기울기를 가지고 상기 제1면에 대향하는 제2면이 상기 반도체 기판의 일면과 평행하며 상기 반도체 기판의 타측단부 상의 상기 타면 부분을 노출하는 스페이서들; 및
    상기 다수의 반도체 칩 및 상기 스페이서들이 실장되어 상기 다수의 반도체 칩과 전기적으로 연결되는 기판을 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 다수의 반도체 칩의 각 본딩패드와 상기 기판을 전기적으로 연결하는 연결부재를 더 포함하는 반도체 패키지.
  9. 제7항에 있어서,
    상기 반도체 기판의 타측단부는 상기 일측단부 두께의 30% 내지 80%의 얇은 두께를 가지는 반도체 패키지.
  10. 제7항에 있어서,
    상기 기판과 상기 스페이서들 중 최하부에 위치하는 스페이서 사이에 실장되는 추가 반도체 칩을 더 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 추가 반도체 칩은 시스템 반도체, 메모리 반도체, 컨트롤러 및 이미지센서를 포함하는 일군에서 선택되는 어느 하나인 반도체 패키지.
  12. 제 10항에 있어서,
    상기 추가 반도체 칩은 관통전극, 범프 및 와이어를 포함하는 일군에서 선택되는 적어도 어느 하나를 통해 상기 기판과 전기적으로 연결되는 반도체 패키지.

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