KR20110123118A - 패터닝된 발광부를 구비한 수직형 발광소자 - Google Patents
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Abstract
패터닝된 발광부를 구비한 발광소자 및 제조방법이 개시된다. 개시된 패터닝된 발광부를 구비한 발광소자는, 상기 반도체층의 상부에 배치된 제1 전극; 및 상기 반도체층의 하부에 배치된 제2 전극;을 구비하며, 상기 반도체층은 복수의 스택으로 된 패턴 어레이이다. 상기 패턴 사이는 절연층으로 채워지며, 상기 절연층 상에 상기 제1전극이 형성된다.
Description
발광부가 패터닝되어서 패턴 어레이를 형성하는 수직형 발광소자에 관한 것이다.
질화물 반도체 기반 발광소자는 수평형 발광소자와 수직형 발광소자로 나뉜다. 반도체층의 일부를 에칭하고 그 자리에 전극을 형성한 수평형 발광소자와 달리, 수직형 발광소자는 반도체층의 상면과 하면에 직접 전극이 위치하기 때문에, 전극으로부터 질화물 반도체층으로 효율적인 전류 인가가 가능하다. 따라서 수직형 발광소자는 수평형 발광소자에 비하여 향상된 효율과 출력을 얻을 수 있다.
질화물 반도체를 기반으로 하는 발광 소자는 유기금속화학증착(metal-organic chemical vapor deposition: MOCVD 법에 의해 사파이어 기판상에 성장된 Epitaxial 질화물 반도체층을 구비한다. 그러나 사파이어는 비교적 고가이며 대형화에 불리하며, 절연성으로 인해 수직형 소자를 만들기 힘들다.
실리콘 기판은 기존의 반도체 산업에서 널리 이용되고 있는 기판으로 가격이 저렴하고 대형화에 유리하므로, 질화물 반도체를 이용하는 분야에서 실리콘 기판을 이용한 질화물 반도체의 성장방법에 관한 연구가 활발히 진행되고 있다.
MOCVD 법에 의한 Epi 성장은 고온(약 1000℃ 이상)에서 진행되는 공정으로, 기판 선택시 기판과 질화물 반도체와의 격자상수와 열팽창계수의 차이를 고려해야 한다. 격자상수의 차이는 전위밀도를 증가시킬 수 있으며, 열팽창 계수 차이는 상온으로 냉각시 기판이 휘어지는 현상을 가져올 수 있다. 실리콘은 GaN 보다 열팽창계수가 크기 때문에 GaN 층에 인장응력(tensile stress)를 발생시키며, 이는 질화물 반도체에 크랙을 발생시킬 수 있다. 이러한 크랙 발생은 기판이 커짐에 따라 더욱 심각해진다. 따라서 실리콘 기판으로 하는 질화물 반도체의 성장에 관한 연구에서는 이러한 크랙을 줄이는 방법이 중요하다.
실리콘 기판을 사용하여 질화물 반도체를 에피성장시, 어레이로 패터닝된 영역에만 발광층이 형성된 발광소자 및 제조방법을 제공한다.
일 실시예에 따른 패터닝된 발광부를 구비한 수직형 발광소자는:
발광을 위한 활성 영역을 포함하는 반도체층;
상기 반도체층의 상부에 배치된 제1 전극; 및
상기 반도체층의 하부에 배치된 제2 전극;을 구비하며,
상기 반도체층은 복수의 스택으로 된 패턴 어레이이며, 상기 패턴 사이는 절연층으로 채워진다.
일 국면에 따르면, 상기 제2 전극의 하부에 실리콘 기판이 배치된다.
상기 제2전극 및 상기 실리콘 기판 사이에는 본딩 메탈층이 더 형성될 수 있다.
상기 제1전극은 상기 절연층 상에 형성된 그리드 전극일 수 있다.
상기 제1전극 및 상기 절연층 사이에는 상기 패터닝된 반도체층 및 상기 절연층을 덮는 투명전극이 더 배치될 수 있다.
상기 제1전극은 상기 절연층의 폭 이하로 형성된다.
다른 국면에 따르면, 상기 반도체층의 하부에서 배치된 도전성 버퍼층을 더 구비하며,
상기 제2 전극은 상기 버퍼층 및 상기 절연층과 접촉되게 형성된다.
상기 기판에는 복수의 볼록부가 형성되어 있으며,
상기 버퍼층 및 상기 반도체층은 상기 볼록부에 적층된다.
다른 실시예에 따른 패터닝된 발광부를 구비한 발광소자의 제조방법은, 패턴 어레이로 된 복수의 볼록부를 구비한 제1기판에서 상기 볼록부 상에 버퍼층 및 반도체층을 적층하는 단계;
상기 볼록부 사이의 트렌치에 절연층을 상기 반도체층 높이까지 채우는 단계;
상기 반도체층 상에 상기 반도체층 및 상기 절연층을 덮는 제1전극층과 본딩 메탈층을 적층하는 단계;
상기 본딩 메탈층 상에 제2기판을 본딩하는 단계;
상기 제1기판 및 상기 버퍼층을 제거하는 단계; 및
상기 절연층 상에서 상기 반도체층과 접촉되게 제2전극을 형성하는 단계;를 구비한다.
일 국면에 따르면, 상기 버퍼층 및 상기 반도체층 적층 단계는,
상기 제1기판을 패터닝하여 어레이로 배열된 볼록부를 형성하는 단계; 및
상기 볼록부 상에 상기 버퍼층 및 상기 반도체층을 순차적으로 적층하는 단계;를 포함한다.
다른 국면에 따르면, 상기 버퍼층 및 상기 반도체층 적층 단계는,
상기 제1기판 상에 상기 버퍼층 및 상기 반도체층을 순차적으로 적층하는 단계; 및
상기 반도체층, 상기 버퍼층 및 상기 제1기판의 표면을 순차적으로 패터닝하는 단계;를 포함한다.
또 다른 실시예에 따른 패터닝된 발광부를 구비한 발광소자 제조방법은, 패턴 어레이로 된 복수의 볼록부를 구비한 도전성 제1기판에서 상기 볼록부 상에 도전성 버퍼층 및 반도체층을 적층하는 단계;
상기 볼록부 사이의 트렌치에 절연층을 상기 반도체층 높이까지 채우는 단계; 및
상기 절연층 상에서 상기 반도체층과 접촉되게 제1전극을 형성하는 단계;를 구비한다.
상기 실시예에 따른 패터닝된 발광부를 구비한 수직형 발광소자는 저가의 실리콘 기판을 구비하여 제조비용이 감소하며, 패터닝된 어레이로 배열된 반도체층은 크랙 발생이 줄어들어 발광효율이 향상된다. 또한, 패터닝으로 제거된 영역에 전극이 형성되므로 전극으로 인한 발광 손실이 감소될 수 있다.
도 1은 본 발명의 실시예에 따른 패터닝된 발광부를 구비한 수직형 발광소자의 개략적 단면도이다.
도 2는 도 1의 평면도이다.
도 3은 다른 실시예에 따른 패터닝된 발광부를 구비한 수직형 발광소자의 개략적 단면도이다.
도 4는 다른 실시예에 따른 패터닝된 발광부를 구비한 수직형 발광소자의 개략적 단면도이다.
도 5는 또 다른 실시예에 따른 패터닝된 발광부를 구비한 수직형 발광소자의 개략적 단면도이다.
도 6a 내지 도 6f는 도 1의 패턴 어레이 질화물 반도체층이 형성된 수직형 발광소자를 제조하는 방법을 설명하는 단면도이다.
도 7a 내지 도 7c는 도 4의 패턴 어레이 질화물 반도체층이 형성된 수직형 발광소자를 제조하는 방법을 설명하는 단면도이다.
도 2는 도 1의 평면도이다.
도 3은 다른 실시예에 따른 패터닝된 발광부를 구비한 수직형 발광소자의 개략적 단면도이다.
도 4는 다른 실시예에 따른 패터닝된 발광부를 구비한 수직형 발광소자의 개략적 단면도이다.
도 5는 또 다른 실시예에 따른 패터닝된 발광부를 구비한 수직형 발광소자의 개략적 단면도이다.
도 6a 내지 도 6f는 도 1의 패턴 어레이 질화물 반도체층이 형성된 수직형 발광소자를 제조하는 방법을 설명하는 단면도이다.
도 7a 내지 도 7c는 도 4의 패턴 어레이 질화물 반도체층이 형성된 수직형 발광소자를 제조하는 방법을 설명하는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 패터닝된 발광부를 구비한 수직형 발광소자 및 제조방법을 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 본 발명의 실시예에 따른 패터닝된 발광부를 구비한 수직형 발광소자(100)의 개략적 단면도이며, 도 2는 도 1의 평면도이다. 도 2에서는 편의상 일부 구성요소를 생략하였으며, 도 1은 도 2의 I-I' 선단면도이다.
도 1 및 도 2를 함께 참조하면, 기판(110) 상에 제1 전극층(120)이 형성되어 있다. 기판(110) 및 제1 전극층(120) 사이에는 본딩 메탈층(112)이 더 형성될 수 있다. 본딩 메탈층(112)은 아래의 제조방법에서 상세히 설명된다. 제1 전극층(120) 상에는 패터닝된 3족 질화물 반도체층(130)이 형성되어 있다. 반도체층(130)은 복수의 층으로 된 스택이다. 도 2에는 하나의 발광소자에 3 x 3 어레이 반도체층(130)이 배치되어 있으나 본 발명의 실시예는 반드시 이에 한정되는 것은 아니다.
각 반도체층(130)은 제1 전극층(120) 상으로부터 순차적으로 적층된 제1 반도체층(131), 활성층(132), 제2 반도체층(132)을 구비한다. 각 반도체층(130)은 절연층(140)에 의해 격리되어 있다. 반도체층(130) 상에는 투명전극(150)이 평판형상으로 배치된다. 투명전극(150) 상에는 제2전극(160)이 절연층(140)과 대응되게 형성된다. 제2전극(160)은 그리드 전극 형상이다.
절연층(140)은 폴리이미드, cyclobutene, 실리콘 옥사이드, SOG(spin on glass) 등과 같은 물질로 형성될 수 있다.
제1 반도체층(131), 활성층(132), 제2 반도체층(132)은 Ⅲ족 질화물 반도체일 수 있으며, 구체적으로 Ga, In, Al 중 적어도 하나와 질소(N)을 포함하는 화합물일 수 있다. 특히, 활성층(132)은 제1 반도체층(131) 및 제2 반도체층(132)과 비교하여 밴드갭이 작게 형성되며, In 을 포함한다.
제1전극층(120)이 p형 전극인 경우, 제1 반도체층(131)은 p형 반도체층으로, 예컨대, GaN 층에 p형 불순물(예컨대 Mg)이 도핑된 층일 수 있다.
제2전극(160)은 n형 전극이 될 수 있으며, 제2 반도체층(132)은 GaN 층에 n형 불순물(예컨대 Si)이 도핑된 층일 수 있다. 활성층(132)은 전자와 정공을 재결합하여 광을 발생시키기 위한 활성 영역으로서 단일 또는 다중 양자우물 구조를 가질 수 있다. 활성층(132)은 AlGaInN 층일 수 있다.
본딩 메탈층(112)은 기판(110), 예컨대 실리콘 기판(110)과 다른 기판을 웨이퍼 본딩하기 위한 층이다. 본딩 메탈층(112)은 금(Au)이나, 유테틱(eutactic) 본딩 재료, 예를 들어, 전기 전도성을 갖는 AuSn 합금이나 또는 AuGe 합금을 사용할 수 있다. 이러한 재료로 된 본딩 메탈층(112)을 용융시켜 기판(110)과 반도체층을 본딩할 수 있다. 본딩 메탈층(112)은 대략 0.5 ㎛ 이상으로 형성될 수 있다. AuSn 합금은 약 280℃의 용융점을 가지며, AuGe 합금은 약 300℃ 이상의 용융점을 갖는다.
반도체층(130)은 에피성장된 층일 수 있다.
투명전극(층150)은 ITO 등으로 형성될 수 있다. 투명전극(층150)은 제1전극 및 제2전극(160) 사이를 흐르는 전류를 퍼지게 한다. 제2전극(160)은 절연층(140) 상에서 절연층(140)의 폭 이하로 형성됨으로써, 활성층(132)으로부터의 광이 제2전극(160)에 의해서 간섭을 받지 않으며, 따라서, 광추출 효율이 향상될 수 있다.
특히, 상기 실시예에 의한 발광소자(100)는 반도체층이 어레이로 형성되어서 에피성장후 냉각과정에서 크랙발생이 억제되므로 발광효율이 우수한 발광소자를 제조할 수 있게 한다.
도 3은 다른 실시예에 따른 패터닝된 발광부를 구비한 수직형 발광소자(200)의 개략적 단면도이다. 도 1의 발광소자와 동일한 구성요소에 대해서는 동일한 참조번호를 사용하고 상세한 설명은 생략하다.
도 3을 참조하면, 반도체층(130) 상에 투명전극층(도 1의 150)이 형성되어 있지 않다. 제2전극(260)은 절연층(140)과 대응되게 형성되되, 반도체층(130) 상에서 반도체층(130)과 접촉되게 반도체층(130) 상에 배치되어 있다.
도 4는 다른 실시예에 따른 패터닝된 발광부를 구비한 수직형 발광소자(300)의 개략적 단면도이다.
도 4를 참조하면, 기판(310)은 패터닝된 구조이다. 기판(310)에서 볼록부(311) 상에는 도전성 버퍼층(320)이 형성되어 있다. 도전성 버퍼층(320)은 지르코늄 나이트라이드(Zirconium nitride: ZrN), 지르코늄 보라이드(zirconium borige: ZrB2) 등으로 형성될 수 있다.
도전성 버퍼층(320) 상에는 3족 질화물 반도체층(330)이 어레이 형태로 형성되어 있다. 반도체층(330)은 도 2와 같이 어레이 형태의 패턴으로 형성될 수 있다. 각 반도체층(330) 사이의 홈(또는 트렌치)은 절연층(340)으로 채워져 있다.
각 반도체층(330)은 버퍼층(320) 상으로부터 순차적으로 적층된 제1 반도체층(331), 활성층(332), 제2 반도체층(332)을 구비한다. 반도체층(330) 상에는 투명전극(350)이 평판형상으로 배치된다. 투명전극(350) 상에는 제2전극(360)이 절연층(340)과 대응되게 형성된다. 제2전극(360)은 그리드 전극 형상이다.
절연층(340)은 폴리이미드, cyclobutene, 실리콘 옥사이드, SOG 등과 같은 물질로 형성될 수 있다.
제1 반도체층(331), 활성층(332), 제2 반도체층(332)은 Ⅲ족 질화물 반도체일 수 있으며, 구체적으로 Ga, In, Al 중 적어도 하나와 질소(N)을 포함하는 화합물일 수 있다. 특히, 활성층(332)은 제1 반도체층(331) 및 제2 반도체층(332)과 비교하여 밴드갭이 작게 형성되며, In 을 포함한다.
기판(310)은 도전성 기판이다. 예컨대 불순물이 형성된 실리콘 기판일 수 있다. 기판(310)은 반도체층(330)으로 전류를 주입하기 위한 전극으로 작용한다. 제2전극(360)은 n형 전극이 될 수 있으며, 제2 반도체층(332)은 GaN 층에 n형 불순물(예컨대, Si)이 도핑된 층일 수 있다. 활성층(332)은 전자와 정공을 재결합하여 광을 발생시키기 위한 활성 영역으로서 단일 또는 다중 양자우물 구조를 가질 수 있다. 활성층(332)은 AlGaInN 층일 수 있다.
반도체층(330)은 에피성장된 층일 수 있다.
투명전극층(350)은 ITO 등으로 형성될 수 있다. 투명전극층(350)은 기판(310) 및 제2전극(360) 사이를 흐르는 전류를 퍼지게 한다. 제2전극(360)은 절연층(340)과 겹치게 형성됨으로써, 활성층(332)으로부터의 광이 제2전극(360)에 의해서 간섭을 받지 않으며, 따라서, 광추출 효율이 향상될 수 있다.
도 5는 또 다른 실시예에 따른 패터닝된 발광부를 구비한 수직형 발광소자(400)의 개략적 단면도이다. 도 4의 발광소자(300)와 동일한 구성요소에 대해서는 동일한 참조번호를 사용하고 상세한 설명은 생략하다.
도 5를 참조하면, 반도체층(330) 상에 투명전극(도 4의 350)이 형성되어 있지 않다. 제2전극(460)은 절연층(340)과 대응되게 형성되되, 반도체층(330) 상에서 반도체층(330)과 접촉되게 절연층(340) 상에 배치되어 있다.
도 6a 내지 도 6f는 도 1의 패턴 어레이 질화물 반도체층이 형성된 수직형 발광소자를 제조하는 방법을 설명하는 단면도이다.
도 6a를 참조하면, 제1기판(510)을 패터닝하여 복수의 패터닝된 볼록부(511)를 형성한다. 볼록부(511) 사이의 오목부(513)는 트렌치이다. 제1기판(510)은 실리콘 기판일 수 있다. 볼록부(511)는 도 2에서 보는 것처럼 어레이 형태로 형성될 수 있다.
볼록부(511) 상에는 버퍼층(520)을 증착한다. 버퍼층(520)은 AlN로 형성될 수 있다.
이어서, 버퍼층(520) 상에 3족 질화물 반도체층(530)을 에피성장한다. 질화물 반도체층(530)은 버퍼층(520) 상으로부터 제1 반도체층(531), 활성층(532), 제2 반도체층(532) 순으로 적층하여 형성한다. 제1 반도체층(531)은 n형 반도체층으로, 예컨대, GaN 층에 n형 불순물이 도핑된 층일 수 있다. 활성층(532)은 전자와 정공을 재결합하여 광을 발생시키기 위한 활성 영역으로서 단일 또는 다중 양자우물 구조를 가질 수 있다. 활성층(532)은 AlGaInN 층일 수 있다. 제2 반도체층(532)은 GaN 층에 p형 불순물이 도핑된 층일 수 있다.
도 6a에서는 패터닝된 반도 체층 어레이를 형성하기 위해서 기판(511)을 식각하였으나 본 발명은 반드시 이에 한정되는 것은 아니다. 예컨대, 기판(511) 상에 버퍼층(520), 제1 반도체층(531), 활성층(532), 제2 반도체층(532)을 순차적으로 형성한 후, 역순으로 식각하여도 도 6a의 구조를 형성할 수 있다.
도 6b를 참조하면, 패터닝된 반도체층(530) 사이의 트렌치(513)를 절연층(540)으로 채우되, 반도체층(530) 높이까지 채운다. 이는 평탄화된 면을 확보하는 것이며, 또한, 반도체층(530)의 측면을 패시베이션하여 기생저항으로 인한 전기적 특성을 개선한다. 트렌치(513)는 유기 또는 무기 재료로 채울 수 있다. 그 예로는 Cyclobutene계열 폴리머, 폴리이미드, 실리콘 옥사이드, SOG 등이 사용될 수 있다. 도 6b의 평면도는 도 2와 같을 수 있다.
도 6c를 참조하면, 반도체(530) 상에 제1전극층(550)을 형성하고 제1전극층(550) 상에 웨이퍼 본딩을 위한 본딩 메탈층(552)을 형성한다. 제1전극층(550)은 p형 반도체층인 제2 반도체층(532) 상에 형성된다.
제1전극층(550) 형성시에는 전류 흐름을 개선하기 위해서 CBL (Current Blocking Layer)(미도시)를 반도체층(530)과 제1전극층(550) 사이에 삽입할 수도 있다. 또한 제1전극층(550)과 본딩 메탈층(552)은 각각 복수 층으로 형성될 수 있다. 또한, 활성층(532)으로부터 방출된 광이 후술하는 실리콘 기판(도 6d의 560)으로 흡수되지 않도록 본딩 메탈층(552)과 제1전극층(550)이 광반사층으로 작용할 수 있다. 본딩 메탈층(552)은 Au 또는 유테틱(eutactic) 본딩 재료, 예를 들어, 전기 전도성을 갖는 AuSn 합금이나 또는 AuGe 합금을 사용할 수 있다. 본딩 메탈층(552)은 대략 0.5㎛ 이상으로 형성될 수 있다. AuSn 합금은 약 280℃의 용융점을 가지며, AuGe 합금은 약 300℃ 이상의 용융점을 갖는다.
도 6d를 참조하면, 본딩 메탈층(512) 상에 도전성 기판인 제2기판(560)을 본딩한다. 제2기판(560)은 실리콘 기판일 수 있다. 본딩 메탈층(512)을 Au 로 형성하는 경우, 본딩 메탈층(512)과 실리콘 기판은 접합면에서 Au-Si 층을 형성하여 저온에서 안정적으로 본딩될 수 있다.
도 6e를 참조하면, 제1기판(510)과, 버퍼층(520)을 순차적으로 제거한다.
절연층(540) 형성은 도 6b에서 수행되었으나 본 발명의 실시예는 반드시 이에 한정되는 것이 아니다. 예컨대, 제1기판(510) 및 버퍼층(520)을 제거한 후, 노출된 트렌치에 절연층을 형성할 수도 있다.
도 6f를 참조하면, 반도체층(530) 상으로 전류를 퍼지게 하는 투명전극층(570)을 증착한다. 투명전극층(570)은 ITO를 사용하여 형성할 수 있다.
투명전극층(570) 상에 제2전극(580)을 형성한다. 제2전극(580)은 n형 반도체층인 제1 반도체층(531) 상에 형성되므로 n형 전극물질로 형성된다. 제2전극(580)은 활성층(532)으로부터의 광이 외부로 방출하는 데 방해되지 않도록 절연층(540)과 대응되게 형성하며, 그 폭도 절연층(540)의 폭 이하로 되게 한다. 제2전극(580)은 도 2의 절연층과 같은 모양의 그리드 전극으로 형성될 수 있다.
한편, 도 6f에서 투명전극층(570)을 형성하지 않고 절연층(540) 상에 제2전극(580)을 형성할 수도 있다. 이 경우, 제2전극(580)이 도 3에서처럼 반도체층(530)과 접촉하도록 형성된다.
도 6f는 편의상 하나의 발광소자를 도시한 것이다. 웨이퍼 본딩에서 형성된 복수의 발광소자는 다이싱하여 도 6f와 같은 개별소자가 얻어진다.
상기 실시예에 따른 발광소자 제조방법은 복수의 반도체층 스택을 어레이 형태로 배열하므로, 반도체층에 크랙 형성을 감소시킬 수 있다. 또한, 반도체 스택 사이의 공간을 절연층으로 채워서 보호하며, 절연층 상에 전극을 형성함으로써 광추출 효율을 향상시킬 수 있다.
도 7a 내지 도 7c는 도 4의 패턴 어레이 질화물 반도체층이 형성된 수직형 발광소자를 제조하는 방법을 설명하는 단면도이다.
도 7a를 참조하면, 도전성 기판인 제1기판(610)을 패터닝하여 복수의 패터닝된 볼록부(611)를 형성한다. 볼록부(611) 사이의 오목부(613)는 트렌치이다. 제1기판(610)은 불순물로 실리콘 기판일 수 있다.
볼록부(611) 상에는 버퍼층(620)을 증착한다. 버퍼층(620)은 도전성 물질인 ZrN, ZrB2 로 형성될 수 있다.
이어서, 버퍼층(620) 상에 3족 질화물 반도체층(630)을 에피성장한다. 질화물 반도체층(630)은 버퍼층(631) 상으로부터 제1 반도체층(631), 활성층(632), 제2 반도체층(632) 순으로 적층하여 형성한다. 제1 반도체층(631)은 n형 반도체층으로, 예컨대, GaN 층에 n형 불순물이 도핑된 층일 수 있다. 활성층(632)은 전자와 정공을 재결합하여 광을 발생시키기 위한 활성 영역으로서 단일 또는 다중 양자우물 구조를 가질 수 있다. 활성층(632)은 AlGaInN 층일 수 있다. 제2 반도체층(632)은 GaN 층에 p형 불순물이 도핑된 층일 수 있다.
제1기판(610)은 불순물로 도핑된 실리콘 기판일 수 있다.
도 7a에서는 패터닝된 반도체층 어레이를 형성하기 위해서 제1기판(610)을 먼저 식각하였으나 본 발명은 반드시 이에 한정되는 것은 아니다. 예컨대, 제1기판(610) 상에 버퍼층(6200, 제1 반도체층(631), 활성층(632), 제2 반도체층(632)을 순차적으로 형성한 후, 역순으로 식각하여도 도 7a의 구조를 형성할 수 있다.
도 7b를 참조하면, 패터닝된 반도체층(610) 사이의 트렌치(613)를 절연층(640)으로 채운다. 이는 평탄화된 면을 확보하는 것이며, 또한, 반도체층(640)의 측면을 보호하여 전기적 특성을 개선하는 것이다. 트렌치가 빈 상태로 남는 경우, 후술되는 공정에서 전기적 단락(electrical short)으로 전기적 특성이 나빠지는 것을 방지할 수 있다. 절연층(640)은 유기 또는 무기 재료로 형성될 수 있다. 도 7b의 평면도는 도 2와 같을 형상일 수 있다.
도 7c를 참조하면, 반도체층(630) 상으로 전류를 퍼지게 하는 투명전극층(650)을 증착한다. 투명전극층(650)은 ITO를 사용하여 형성할 수 있다.
투명전극층(650) 상에 제1전극(660)을 형성한다. 제1전극(660)은 p형 반도체층인 제1 반도체층(631) 상에 형성되므로 p형 전극물질로 형성된다. 제1전극(660)은 p 형 전극물질, 예컨대 Cu, Ni, Au 등이 사용될 수 있다.
제1전극(660)은 활성층(632)으로부터의 광이 외부로 방출하는 데 방해되지 않도록 절연층(640)과 대응되게 형성하며, 그 폭도 절연층(640)의 폭 이하로 되게 한다. 제1전극(660)은 도 2의 절연층(140)과 같은 모양의 그리드 전극으로 형성될 수 있다.
한편, 도 7c에서 투명전극층(650)을 형성하지 않고 절연층(640) 상에 제1전극(660)을 형성할 수도 있다. 이 경우, 제1전극(660)이 도 3에서처럼 반도체층(630)과 접촉하도록 형성된다.
지금까지, 본 발명의 이해를 돕기 위하여 도면에 도시된 실시예들을 기준으로 본 발명이 설명되었다. 그러나, 이러한 실시예들은 단지 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해서 정해져야 할 것이다.
Claims (21)
- 발광을 위한 활성 영역을 포함하는 반도체층;
상기 반도체층의 상부에 배치된 제1 전극; 및
상기 반도체층의 하부에 배치된 제2 전극;을 구비하며,
상기 반도체층은 복수의 스택으로 된 패턴 어레이이며, 상기 패턴 사이는 절연층으로 채워진 발광 소자. - 제 1 항에 있어서,
상기 제2 전극의 하부에 배치된 실리콘 기판;을 더 구비한 발광 소자. - 제 2 항에 있어서,
상기 제2전극 및 상기 실리콘 기판 사이에는 본딩 메탈층이 더 형성된 발광소자. - 제 2 항에 있어서,
상기 제1전극은 상기 절연층 상에 형성된 그리드 전극인 발광 소자. - 제 4 항에 있어서,
상기 제1전극 및 상기 절연층 사이에는 상기 패터닝된 반도체층 및 상기 절연층을 덮는 투명전극이 더 배치된 발광 소자. - 제 5 항에 있어서,
상기 제1전극은 상기 절연층의 폭 이하로 형성된 발광 소자. - 제 4 항에 있어서,
상기 제1전극은 상기 절연층 상에서 상기 반도체층과 접촉하도록 상기 절연층 보다 넓은 폭을 가지는 배치된 발광 소자. - 제 1 항에 있어서,
상기 반도체층의 하부에서 배치된 도전성 버퍼층을 더 구비하며,
상기 제2 전극은 상기 버퍼층 및 상기 절연층과 접촉하는 도전성 실리콘 기판인 발광 소자. - 제 8 항에 있어서,
상기 기판에는 복수의 볼록부가 형성되어 있으며,
상기 버퍼층 및 상기 반도체층은 상기 볼록부에 적층된 발광소자. - 제 9 항에 있어서,
상기 제1전극은 상기 절연층 상에 형성된 그리드 전극인 발광 소자. - 제 10 항에 있어서,
상기 제1전극은 상기 절연층 상에서 상기 반도체층과 접촉하도록 상기 절연층 보다 넓은 폭을 가지는 배치된 발광 소자. - 제 10 항에 있어서,
상기 제1전극 및 상기 절연층 사이에는 상기 패터닝된 반도체층 및 상기 절연층을 덮는 투명전극이 더 배치된 발광 소자. - 제 12 항에 있어서,
상기 제1전극은 상기 절연층의 폭 이하로 형성된 발광 소자. - 패턴 어레이로 된 복수의 볼록부를 구비한 제1기판에서 상기 볼록부 상에 버퍼층 및 반도체층을 적층하는 단계;
상기 볼록부 사이의 트렌치에 절연층을 상기 반도체층 높이까지 채우는 단계;
상기 반도체층 상에 상기 반도체층 및 상기 절연층을 덮는 제1전극층과 본딩 메탈층을 적층하는 단계;
상기 본딩 메탈층 상에 제2기판을 본딩하는 단계;
상기 제1기판 및 상기 버퍼층을 제거하는 단계;
상기 절연층 상에서 상기 반도체층과 접촉되게 제2전극을 형성하는 단계;를 구비한 발광소자의 제조방법. - 제 14 항에 있어서,
상기 반도체층과 상기 제2전극 사이에 투명전극층을 형성하는 단계;를 더 포함하는 발광 소자 제조 방법. - 제 14 항에 있어서,
상기 버퍼층 및 상기 반도체층 적층 단계는,
상기 제1기판을 패터닝하여 어레이로 배열된 볼록부를 형성하는 단계; 및
상기 볼록부 상에 상기 버퍼층 및 상기 반도체층을 순차적으로 적층하는 단계;를 포함하는 발광소자 제조방법. - 제 14 항에 있어서,
상기 버퍼층 및 상기 반도체층 적층 단계는,
상기 제1기판 상에 상기 버퍼층 및 상기 반도체층을 순차적으로 적층하는 단계; 및
상기 반도체층, 상기 버퍼층 및 상기 제1기판의 표면을 순차적으로 패터닝하는 단계;를 포함하는 발광소자 제조방법. - 패턴 어레이로 된 복수의 볼록부를 구비한 도전성 제1기판에서 상기 볼록부 상에 도전성 버퍼층 및 반도체층을 적층하는 단계;
상기 볼록부 사이의 트렌치에 절연층을 상기 반도체층 높이까지 채우는 단계;
상기 절연층 상에서 상기 반도체층과 접촉되게 제1전극을 형성하는 단계;를 구비한 발광소자의 제조방법. - 제 18 항에 있어서,
상기 반도체층과 상기 제1전극 사이에 투명전극층을 형성하는 단계;를 더 포함하는 발광 소자 제조 방법. - 제 18 항에 있어서,
상기 버퍼층 및 상기 반도체층 적층 단계는,
상기 제1기판을 패터닝하여 어레이로 배열된 볼록부를 형성하는 단계; 및
상기 볼록부 상에 상기 버퍼층 및 상기 반도체층을 순차적으로 적층하는 단계;를 포함하는 발광소자 제조방법. - 제 18 항에 있어서,
상기 버퍼층 및 상기 반도체층 적층 단계는,
상기 제1기판 상에 상기 버퍼층 및 상기 반도체층을 순차적으로 적층하는 단계; 및
상기 반도체층, 상기 버퍼층 및 상기 제1기판의 표면을 순차적으로 패터닝하는 단계;를 포함하는 발광소자 제조방법.
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