KR20110118384A - Display substrate and method for fabricating the same - Google Patents

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KR20110118384A
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reflection film
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김도현
정창오
이우근
류혜영
김기원
최영주
이영욱
이동훈
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삼성전자주식회사
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Abstract

표시 기판이 제공된다. 표시 기판은 기판 상에 형성된 게이트 배선 패턴, 게이트 배선 상에 형성된 산화물 액티브층 패턴, 산화물 액티브층 패턴 상에 형성된 데이터 배선 패턴, 및 게이트 배선 패턴 상부 및 데이터 배선 패턴 하부 중 적어도 하나에 형성된 반사방지막 패턴을 포함한다.A display substrate is provided. The display substrate includes a gate wiring pattern formed on the substrate, an oxide active layer pattern formed on the gate wiring, a data wiring pattern formed on the oxide active layer pattern, and an antireflection film pattern formed on at least one of the upper portion of the gate wiring pattern and the lower portion of the data wiring pattern. It includes.

Description

표시 기판 및 그 제조 방법{Display substrate and method for fabricating the same}Display substrate and method for fabricating the same

본 발명은 표시 기판에 관한 것이다.The present invention relates to a display substrate.

액정 표시 장치(Liquid Crystal Display: LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display: FPD) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.Liquid crystal display (LCD) is one of the most widely used flat panel display (FPD), and consists of two substrates on which electrodes are formed and a liquid crystal layer interposed therebetween. A display device adjusts the amount of light transmitted by rearranging liquid crystal molecules of a liquid crystal layer by applying a voltage to an electrode.

근래에는 이러한 표시 장치 중, 누설 광전류가 적고 잔상이 감소되는 산화물 반도체가 형성된 표시 기판을 포함하는 표시 장치에 대한 연구가 활발히 진행되고 있다.Recently, researches on display devices including a display substrate on which an oxide semiconductor with less leakage photocurrent and a reduced afterimage are formed have been actively conducted.

이러한 산화물 반도체는 누설 광전류가 적고 잔상이 감소되는 장점이 있으나, 광반응 테스트를 수행해보면 광에 의해 디그레데이션(degradation) 현상이 발생함을 발견할 수 있다. 이는 표시 장치의 색빠짐 등의 불량으로 연결될 수 있기 때문에 이를 예방하는 것이 필요하다.These oxide semiconductors have the advantage of low leakage photocurrent and reduced afterimage, but when the photoreaction test is performed, it can be found that degradation occurs due to light. It may be necessary to prevent this because it may lead to defects such as color dropout of the display device.

본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 표시 기판을 제공하는 것이다.The technical problem to be solved by the present invention is to provide a display substrate with improved product reliability.

본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 표시 기판의 제조방법을 제공하는 것이다.Another technical problem to be solved by the present invention is to provide a method of manufacturing a display substrate having improved product reliability.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 표시 기판 일 태양(aspect)은, 기판 상에 형성된 게이트 배선 패턴, 게이트 배선 상에 형성된 산화물 액티브층 패턴, 산화물 액티브층 패턴 상에 형성된 데이터 배선 패턴, 및 게이트 배선 패턴 상부 및 데이터 배선 패턴 하부 중 적어도 하나에 형성된 반사방지막 패턴을 포함한다.An aspect of the present invention provides a gate wiring pattern formed on a substrate, an oxide active layer pattern formed on a gate wiring, a data wiring pattern formed on an oxide active layer pattern, and a gate. An anti-reflection film pattern is formed on at least one of an upper portion of the wiring pattern and a lower portion of the data wiring pattern.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 표시 기판의 제조방법의 일 태양은, 기판 상에 게이트 배선 패턴을 형성하고, 게이트 배선 패턴 상에 산화물 액티브층을 형성하고, 산화물 액티브층 상에 제1 반사방지막 및 데이터 배선을 형성하고, 산화물 액티브층, 제1 반사방지막 및 데이터 배선을 패터닝하여 각각 산화물 액티브층 패턴, 제1 반사방지막 패턴 및 데이터 배선 패턴을 형성하는 것을 포함한다.According to one aspect of a method of manufacturing a display substrate of the present invention for achieving the above another technical problem, a gate wiring pattern is formed on a substrate, an oxide active layer is formed on the gate wiring pattern, and a first layer is formed on the oxide active layer. And forming the oxide active layer pattern, the first antireflection film pattern, and the data wiring pattern by patterning the oxide active layer, the first antireflection film, and the data wiring, respectively.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 표시 기판의 제조방법의 다른 태양은, 기판 상에 게이트 배선용 금속막을 형성하고, 게이트 배선용 금속막 상에 제2 반사방지막을 형성하고, 게이트 배선용 금속막 및 제2 반사방지막을 패터닝하여 게이트 배선 패턴 및 제2 반사방지막 패턴을 형성하고, 제2 반사방지막 패턴 상에 산화물 액티브층을 형성하고, 산화물 액티브층 상에 데이터 배선을 형성하고, 산화물 액티브층 및 데이터 배선을 패터닝하여 각각 산화물 액티브층 패턴 및 데이터 배선 패턴을 형성하는 것을 포함한다.Another aspect of the method for manufacturing a display substrate of the present invention for achieving the above another technical problem is to form a gate wiring metal film on the substrate, a second antireflection film on the gate wiring metal film, the gate wiring metal film and Patterning the second anti-reflection film to form a gate wiring pattern and a second anti-reflection film pattern, forming an oxide active layer on the second anti-reflection film pattern, forming a data wiring on the oxide active layer, an oxide active layer and data Patterning the wirings to form an oxide active layer pattern and a data wiring pattern, respectively.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.

도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시 기판의 배치도이다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시 기판을 도 1의 A-A'선을 따라 절단한 단면도이다.
도 3는 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시 기판과 비교예에 따른 표시 기판의 광 노출 시간에 따른 전압 및 전류 특성 변화를 나타낸 도면이다.
도 4는 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시 기판의 광 노출 시간에 따른 문턱 전압 강하 정도를 나타낸 도면이다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 다른 실시예 및 또 다른 실시예에 따른 표시 기판을 도 1의 A-A'선을 따라 절단한 단면도이다.
도 6 내지 도 11은 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시 기판의 제조방법을 공정 단계별로 나타낸 단면도이다.1 is a layout view of a display substrate according to an exemplary embodiment of the inventive concept.
2 is a cross-sectional view of the display substrate taken along the line AA ′ of FIG. 1 according to the exemplary embodiment of the inventive concept.
3 is a view illustrating a change in voltage and current characteristics according to light exposure time of a display substrate according to an exemplary embodiment and a display substrate according to a comparative example according to the inventive concept.
4 is a diagram illustrating a threshold voltage drop according to light exposure time of a display substrate according to an exemplary embodiment of the inventive concept.
5A and 5B are cross-sectional views taken along the line AA ′ of FIG. 1, according to another embodiment and another embodiment of the inventive concept.
6 to 11 are cross-sectional views illustrating a method of manufacturing a display substrate according to an exemplary embodiment of the inventive concept, step by step.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and the general knowledge in the art to which the present invention pertains. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. The size and relative size of the components shown in the drawings may be exaggerated for clarity of explanation.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.When elements or layers are referred to as "on" or "on" of another element or layer, intervening other elements or layers as well as intervening another layer or element in between. It includes everything. On the other hand, when a device is referred to as "directly on" or "directly on", it means that no device or layer is intervened in the middle.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.Like reference numerals refer to like elements throughout the specification, and "and / or" includes each and every combination of one or more of the mentioned items.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. As used herein, the terms "comprises" and / or "made of" means that a component, step, operation, and / or element may be embodied in one or more other components, steps, operations, and / And does not exclude the presence or addition thereof.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.Embodiments described herein will be described with reference to plan and cross-sectional views, which are ideal schematic diagrams of the invention. Accordingly, shapes of the exemplary views may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include variations in forms generated by the manufacturing process. Thus, the regions illustrated in the figures have schematic attributes, and the shape of the regions illustrated in the figures is intended to illustrate a particular form of region of the device, and is not intended to limit the scope of the invention.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used in the present specification may be used in a sense that can be commonly understood by those skilled in the art. In addition, the terms defined in the commonly used dictionaries are not ideally or excessively interpreted unless they are specifically defined clearly.

이하 도 1 및 도 2를 참조하여 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시 기판에 대해 설명한다.Hereinafter, a display substrate according to an exemplary embodiment of the inventive concept will be described with reference to FIGS. 1 and 2.

도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시 기판의 배치도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.1 is a layout view of a display substrate according to an exemplary embodiment of the inventive concept, and FIG. 2 is a cross-sectional view taken along line AA ′ of FIG. 1.

도 1 및 도 2를 참조하면, 표시 기판은 절연 기판(10) 상에 형성된 박막 트랜지스터 등 다양한 소자들을 포함할 수 있다.1 and 2, the display substrate may include various elements such as a thin film transistor formed on the insulating substrate 10.

절연 기판(10)은 소다석회유리(soda lime glass) 또는 보로 실리케이트 유리 등의 유리 또는 플라스틱 등으로 이루어질 수 있다.The insulating substrate 10 may be made of glass or plastic such as soda lime glass or boro silicate glass.

절연 기판(10) 상에는 게이트 신호를 전달하는 게이트 배선 패턴(22, 26, 27, 28)이 형성될 수 있다. 게이트 배선 패턴(22, 26, 27, 28)은 일 방향, 예를 들어 가로 방향으로 뻗어 있는 게이트선(22)과, 게이트선(22)으로부터 돌출되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26)을 포함할 수 있다.Gate wiring patterns 22, 26, 27, and 28 that transmit gate signals may be formed on the insulating substrate 10. The gate wiring patterns 22, 26, 27, and 28 have the gate line 22 extending in one direction, for example, a horizontal direction, and the gate electrode 26 of the thin film transistor protruding from the gate line 22 to form a protrusion. ) May be included.

한편, 게이트 배선 패턴(22, 26, 27, 28)은 절연 기판(10) 상에 형성되어 공통 전압(common voltage)을 전달하는 스토리지 전극(27) 및 스토리지선(28)을 더 포함할 수 있다. 스토리지선(28)은 게이트선(22)과 실질적으로 평행하게 가로 방향으로 형성될 수 있고, 스토리지 전극(27)은 스토리지선(28)보다 폭이 넓게 형성될 수 있다. 스토리지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터를 이룰 수 있다.The gate wiring patterns 22, 26, 27, and 28 may further include a storage electrode 27 and a storage line 28 formed on the insulating substrate 10 to transfer a common voltage. . The storage line 28 may be formed in a horizontal direction substantially parallel to the gate line 22, and the storage electrode 27 may be formed to be wider than the storage line 28. The storage electrode 27 may overlap the drain electrode extension 67 connected to the pixel electrode 82, which will be described later, to form a storage capacitor to improve the charge retention capability of the pixel.

이와 같은 스토리지 전극(27) 및 스토리지선(28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴스가 충분할 경우 스토리지 배선(27, 28)이 형성되지 않을 수도 있다.The shape and arrangement of the storage electrode 27 and the storage line 28 may be modified in various forms, and the storage wiring may be sufficient when the storage capacitance generated by the overlap of the pixel electrode 82 and the gate line 22 is sufficient. (27, 28) may not be formed.

게이트 배선 패턴(22, 26, 27, 28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.The gate wiring patterns 22, 26, 27, and 28 are formed of aluminum-based metals such as aluminum (Al) and aluminum alloys, silver-based metals such as silver (Ag) and silver alloys, and copper-based metals such as copper (Cu) and copper alloys. Metal, molybdenum (Mo) and molybdenum alloys such as molybdenum-based metal, it may be made of chromium (Cr), titanium (Ti), tantalum (Ta) and the like.

절연 기판(10), 게이트 배선 패턴(22, 26, 27, 28) 상에는 예를 들어 산화 규소(SiOx) 또는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성될 수 있다. 상기 게이트 절연막(30)은 질화 규소(SiNx)와 산화규소(SiOx)가 적층된 2중층 구조를 가질 수도 있다. The gate insulating layer 30 made of, for example, silicon oxide (SiOx) or silicon nitride (SiNx) may be formed on the insulating substrate 10 and the gate wiring patterns 22, 26, 27, and 28. The gate insulating layer 30 may have a double layer structure in which silicon nitride (SiNx) and silicon oxide (SiOx) are stacked.

게이트 절연막(30) 상에는 산화물 액티브층 패턴(42, 44)이 형성될 수 있다. 여기서, '액티브'란 구동 전류 인가시 전기적 특성을 가지게 되는 활성 물질을 의미하며, 반도체 및 금속 산화물 등을 모두 포함할 수 있다. 본 발명의 실시예들에 따른 산화물 액티브층 패턴(42, 44)은 제1 물질을 포함하는 산화물로 이루어질 수 있다. 제1 물질은 Zn, In, Sn, Ga, 및 Hf로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다. 산화물 액티브층 패턴(42, 44)은 이들 제1 물질에 2족 원소, 3족 원소, 12족 원소, 14족 원소, 또는 15족 원소를 도핑 또는 합금한 것일 수 있다. 구체적으로 본 발명의 실시예들에 따른 산화물 액티브층 패턴(42, 44)은 제1 물질의 산화물, 예를 들어 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO, TaZnSnO 및 ZnO로 이루어진 군으로부터 선택된 어느 하나의 물질로 이루어지거나, 상술한 원소들을 도핑 또는 합금한 것일 수 있다.Oxide active layer patterns 42 and 44 may be formed on the gate insulating layer 30. Here, the term 'active' refers to an active material having electrical characteristics when a driving current is applied, and may include both a semiconductor and a metal oxide. The oxide active layer patterns 42 and 44 according to embodiments of the present invention may be formed of an oxide including a first material. The first material may include any one or more selected from the group consisting of Zn, In, Sn, Ga, and Hf. The oxide active layer patterns 42 and 44 may be doped or alloyed with Group 2 elements, Group 3 elements, Group 12 elements, Group 14 elements, or Group 15 elements to these first materials. Specifically, the oxide active layer patterns 42 and 44 according to the embodiments of the present invention are oxides of the first material, for example, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO, TaZnSnO, and ZnO. It may be made of any one material selected from the group consisting of or doped or alloyed with the above-described elements.

산화물 액티브층 패턴(42, 44)은 그 명칭에 불구하고 질화물을 더 포함할 수 있으며, 산화물을 제외한 제1 물질의 질화물만으로 이루어진 소위 질화물 액티브층 패턴일 수 있다. 질화물 액티브층 패턴은 예를 들어 GaN으로 이루어질 수 있다.The oxide active layer patterns 42 and 44 may further include nitrides despite their names, and may be so-called nitride active layer patterns formed only of nitrides of the first material excluding oxides. The nitride active layer pattern may be made of GaN, for example.

이러한 산화물 액티브층 패턴(42, 44)은 수소화 비정질 규소에 비하여 전하의 유효 이동도(effective mobility)가 2 내지 100배 정도 크고, 온/오프 전류비가 105 내지 108 의 값을 가짐으로써 뛰어난 반도체 특성을 가질 수 있다. 또한, 산화물 액티브층 패턴(42, 44)은 비정질 상태이지만 높은 전하의 유효 이동도를 가지고 있고, 기존 비정질 규소의 제조 공정을 그대로 적용할 수 있어 대면적 표시 장치에 적용될 수 있다.The oxide active layer patterns 42 and 44 have excellent semiconductors with an effective mobility of about 2 to 100 times greater than the hydrogenated amorphous silicon and an on / off current ratio of 10 5 to 10 8 . Can have characteristics. In addition, the oxide active layer patterns 42 and 44 are in an amorphous state, but have an effective mobility of high charge, and can be applied to a large-area display device because the existing manufacturing process of amorphous silicon can be applied as it is.

산화물 액티브층 패턴(42, 44)과 데이터 배선 패턴(62, 65, 66, 67)의 패턴 형상은 서로 상이하거나 동일할 수 있다. 즉, 산화물 액티브층 패턴(42, 44)은 게이트 전극(26)과 소스 전극(65) 및 드레인 전극(66)이 오버랩되는 부위에만 형성되어 섬형(island type) 형상을 가질 수 있다. 또한, 산화물 반도체 패턴(42, 44)은 산화물 박막 트랜지스터의 채널 영역을 제외하고는 후술할 데이터 배선 패턴(62, 65, 66, 67)과 실질적으로 동일한 형상을 가지는 선형(linear type) 형상을 가질 수도 있다.The pattern shapes of the oxide active layer patterns 42 and 44 and the data wiring patterns 62, 65, 66 and 67 may be different or the same. That is, the oxide active layer patterns 42 and 44 may be formed only at a portion where the gate electrode 26, the source electrode 65, and the drain electrode 66 overlap with each other to have an island type shape. In addition, the oxide semiconductor patterns 42 and 44 may have a linear type shape having substantially the same shape as the data wiring patterns 62, 65, 66, and 67 to be described later except for the channel region of the oxide thin film transistor. It may be.

산화물 액티브층 패턴(42, 44)의 상부에는 제1 반사방지막 패턴(52, 55, 56, 57)이 형성될 수 있다. 이러한 제1 반사방지막 패턴(52, 55, 56, 57)은 후술하는 데이터 배선 패턴(62, 65, 66, 67)의 형상에 정렬되게 형성될 수 있다.First anti-reflection film patterns 52, 55, 56, and 57 may be formed on the oxide active layer patterns 42 and 44. The first anti-reflection film patterns 52, 55, 56, and 57 may be formed to be aligned with the shape of the data wiring patterns 62, 65, 66, and 67, which will be described later.

제1 반사방지막 패턴(52, 55, 56, 57)은 외부 광 또는 백라이트 유닛(미도시)으로부터 입사된 광이 제1 금속막 패턴(62_1, 65_2, 66_1, 67_1)에 반사되어 산화물 액티브층 패턴(44)의 채널영역으로 유입되는 것을 막는 역할을 할 수 있다. . 제1 반사방지막 패턴(52, 55, 56, 57)은 제1 금속막 패턴(62_1, 65_2, 66_1, 67_1)에 비해 반사율이 낮은 물질, 즉 다시 말해 광흡수율이 높은 물질을 포함할 수 있다. 구체적으로 제1 반사방지막 패턴(52, 55, 56, 57)이 형성되지 않는다면, 외부 광 또는 백라이트 유닛(미도시)으로부터 입사된 광이 제1 금속막 패턴(62_1, 65_2, 66_1, 67_1)에 반사되어 산화물 액티브층 패턴(44)의 채널영역으로 유입될 수 있으나, 제1 반사방지막 패턴(52, 55, 56, 57)이 형성되면 외부 광 또는 백라이트 유닛(미도시)으로부터 입사된 광이 제1 금속막 패턴(62_1, 65_2, 66_1, 67_1)에 반사되기 전에 제1 반사방지막 패턴(52, 55, 56, 57)에 흡수되기 때문에 광의 산화물 액티브층 패턴(44)의 채널영역 유입을 막을 수 있다. 이러한 제1 반사방지막 패턴(52, 55, 56, 57)은 제1 금속막 패턴(62_1, 65_2, 66_1, 67_1)의 산화물막 패턴 또는 질화물막 패턴일 수 있다.In the first anti-reflection film patterns 52, 55, 56, and 57, external light or light incident from a backlight unit (not shown) is reflected on the first metal film patterns 62_1, 65_2, 66_1, and 67_1 to form an oxide active layer pattern. It may serve to prevent the flow into the channel region of (44). . The first anti-reflection film patterns 52, 55, 56, and 57 may include a material having a lower reflectance, that is, a material having a higher light absorption than the first metal film patterns 62_1, 65_2, 66_1, and 67_1. Specifically, if the first anti-reflection film patterns 52, 55, 56, and 57 are not formed, external light or light incident from a backlight unit (not shown) is applied to the first metal film patterns 62_1, 65_2, 66_1, and 67_1. Although the light may be reflected and introduced into the channel region of the oxide active layer pattern 44, when the first anti-reflection film patterns 52, 55, 56, and 57 are formed, external light or light incident from a backlight unit (not shown) is generated. Since the first anti-reflection film patterns 52, 55, 56, and 57 are absorbed before the first metal film patterns 62_1, 65_2, 66_1, and 67_1 are reflected, the inflow of the channel region of the oxide active layer pattern 44 of light can be prevented. have. The first antireflection film patterns 52, 55, 56, and 57 may be an oxide film pattern or a nitride film pattern of the first metal film patterns 62_1, 65_2, 66_1, and 67_1.

제1 반사방지막 패턴(52, 55, 56, 57) 상에는 제1 금속막 패턴(62_1, 65_2, 66_1, 67_1)이 형성될 수 있고, 제1 금속막 패턴(162, 165, 166, 167) 상에는 제2 금속막 패턴(62_2, 65_2, 66_2, 67_2)이 형성될 수 있다. 여기서 제1 금속막 패턴(62_1, 65_2, 66_1, 67_1)과 제2 금속막 패턴(62_2, 65_2, 66_2, 67_2)은 각각 이중막 구조의 데이터 배선 패턴(62, 65, 66, 67)을 형성할 수 있다. 이러한 제1 금속막 패턴(62_1, 65_2, 66_1, 67_1)은 Mo, Ti, Cu, Al 또는 이들의 합금 중 적어도 어느 하나를 포함할 수 있고, 제2 금속막 패턴(62_2, 65_2, 66_2, 67_2)은 Cu 또는 Al을 포함할 수 있다.First metal film patterns 62_1, 65_2, 66_1, and 67_1 may be formed on the first anti-reflection film patterns 52, 55, 56, and 57, and on the first metal film patterns 162, 165, 166, and 167. Second metal layer patterns 62_2, 65_2, 66_2, and 67_2 may be formed. Here, the first metal film patterns 62_1, 65_2, 66_1, and 67_1 and the second metal film patterns 62_2, 65_2, 66_2, and 67_2 respectively form the data wiring patterns 62, 65, 66, and 67 having a double layer structure. can do. The first metal film patterns 62_1, 65_2, 66_1, and 67_1 may include at least one of Mo, Ti, Cu, Al, or alloys thereof, and the second metal film patterns 62_2, 65_2, 66_2, and 67_2. ) May include Cu or Al.

비록 도시하지는 않았으나, 데이터 배선 패턴(62, 65, 66, 67)은 제2 금속막 패턴(62_2, 65_2, 66_2, 67_2) 상부에 형성된 제1 금속막 패턴(62_2, 65_2, 66_2, 67_2)과 동일한 재질의 금속막 패턴(미도시)을 더 포함할 수 있다. 이 경우 데이터 배선 패턴(62, 65, 66, 67)은 삼중막 구조일 수 있다.Although not shown, the data line patterns 62, 65, 66, and 67 may be formed of the first metal layer patterns 62_2, 65_2, 66_2, and 67_2 formed on the second metal layer patterns 62_2, 65_2, 66_2, and 67_2. It may further include a metal film pattern (not shown) of the same material. In this case, the data wiring patterns 62, 65, 66, and 67 may have a triple layer structure.

데이터 배선 패턴(62, 65, 66, 67)은 예를 들어 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62)과, 데이터선(62)으로부터 분지되어 산화물 액티브층 패턴(42, 44)의 상부까지 연장되어 있는 소스 전극(65)과, 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 산화물 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하도록 산화물 액티브층 패턴(42, 44) 상부에 형성되어 있는 드레인 전극(66)과, 드레인 전극(66)으로부터 연장되어 스토리지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함할 수 있다.The data wiring patterns 62, 65, 66, and 67 are formed in, for example, a vertical direction and are branched from the data line 62 and the data line 62 to cross the gate line 22 to define pixels. A source electrode 65 extending to the upper portions of the layer patterns 42 and 44, and separated from the source electrode 65 and facing the source electrode 65 around the channel portion of the gate electrode 26 or the oxide thin film transistor. A drain electrode 66 formed on the oxide active layer patterns 42 and 44, and a drain electrode extension 67 having a large area extending from the drain electrode 66 and overlapping the storage electrode 27. can do.

소스 전극(65)은 산화물 액티브층 패턴(42, 44)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 산화물 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하며 산화물 액티브층 패턴(42, 44)과 적어도 일부분이 중첩될 수 있다.The source electrode 65 overlaps at least a portion of the oxide active layer patterns 42 and 44, and the drain electrode 66 faces the source electrode 65 around the channel portion of the oxide thin film transistor, and the oxide active layer pattern 42. 44 and at least a portion thereof may overlap.

데이터 배선 패턴(62, 65, 66, 67) 및 산화물 액티브층 패턴(42, 44) 상에는 보호막(70)이 형성될 수 있다. 이러한 보호막(70)에는 드레인 전극 확장부(67)를 드러내는 컨택홀(77)이 형성될 수 있다. 그리고 보호막(70) 상에는 컨택홀(77)을 통하여 드레인 전극(66)과 전기적으로 연결되는 화소 전극(82)이 형성될 수 있다.The passivation layer 70 may be formed on the data line patterns 62, 65, 66, and 67 and the oxide active layer patterns 42 and 44. In the passivation layer 70, a contact hole 77 exposing the drain electrode extension 67 may be formed. In addition, a pixel electrode 82 may be formed on the passivation layer 70 to be electrically connected to the drain electrode 66 through the contact hole 77.

화소 전극(82)은 ITO 또는 IZO 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다. 화소 전극(82)은 컨택홀(77)을 통하여 드레인 전극 확장부(67)와 전기적으로 연결되어 있을 수 있으며, 데이터 전압이 인가된 화소 전극(82)은 공통 전극 표시판(미도시)의 공통 전극(미도시)과 함께 전계를 생성함으로써 박막 트랜지스터 표시판과 공통 전극 표시판 사이에 개재된 액정층(미도시)의 액정 분자들을 회전시킬 수 있다.The pixel electrode 82 may be made of a transparent conductor such as ITO or IZO or a reflective conductor such as aluminum. The pixel electrode 82 may be electrically connected to the drain electrode extension 67 through the contact hole 77, and the pixel electrode 82 to which the data voltage is applied is a common electrode of a common electrode display panel (not shown). By generating an electric field together with (not shown), the liquid crystal molecules of the liquid crystal layer (not shown) interposed between the thin film transistor array panel and the common electrode display panel may be rotated.

이하, 도 3 및 도 4를 참조하여 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시 기판의 전압 및 전류 특성에 대해 설명한다.Hereinafter, voltage and current characteristics of a display substrate according to an exemplary embodiment of the inventive concept will be described with reference to FIGS. 3 and 4.

도 3는 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시 기판과 비교예에 따른 표시 기판의 광 노출 시간에 따른 전압 및 전류 특성 변화를 나타낸 도면이고, 도 4는 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시 기판의 광 노출 시간에 따른 문턱 전압 강하 정도를 나타낸 도면이다.3 is a view illustrating a change in voltage and current characteristics according to light exposure time of a display substrate according to an embodiment and a display substrate according to a comparative example according to an exemplary embodiment of the present invention, and FIG. A diagram of threshold voltage drop according to light exposure time of a display substrate according to an exemplary embodiment.

도 3 및 도 4를 참조하면, 제1 반사방지막 패턴(52, 55, 56, 57)이 형성되지 않은 표시 기판의 경우(도 3의 (a), 도 4의(a)), 광 노출 시간이 증가함에 따라 문턱 전압(Vth)의 네거티브 시프팅(negative shfting) 현상이 발생하여 표시 기판의 전압 및 전류 특성이 불안정함을 볼 수 있다.3 and 4, in the case of the display substrate on which the first anti-reflection film patterns 52, 55, 56, and 57 are not formed (FIG. 3A and FIG. 4A), the light exposure time As this increases, a negative shift of the threshold voltage Vth occurs, and thus voltage and current characteristics of the display substrate may be unstable.

반면, 제1 반사방지막 패턴(52, 55, 56, 57)이 형성된 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시 기판의 경우(도 3의 (b), 도 4의(b)), 광 노출 시간이 증가하여도 이러한 문턱 전압의 네거티브 시프팅 현상이 발생하지 않고, 안정된 전압 및 전류 특성을 보임을 알 수 있다.On the other hand, in the case of the display substrate according to an embodiment according to the technical spirit of the present invention in which the first antireflection film patterns 52, 55, 56, and 57 are formed ((b) of FIG. 3 and (b) of FIG. 4), It can be seen that even when the light exposure time is increased, the negative shifting of the threshold voltage does not occur, and stable voltage and current characteristics are shown.

이는 앞서 설명한 바와 같이 외부 광이나 백라이트 유닛(미도시)으로부터 입사된 광을 제1 반사방지막 패턴(52, 55, 56, 57)이 흡수함으로써, 광이 산화물 액티브층 패턴(44)의 채널영역으로 유입되는 것을 막았기 때문으로 볼 수 있다.As described above, the first anti-reflection film patterns 52, 55, 56, and 57 absorb light incident from external light or a backlight unit (not shown), and thus the light is transferred to the channel region of the oxide active layer pattern 44. It may be because it prevented the inflow.

다음 도 1 및 도 5a를 참조하여 본 발명의 기술적 사상에 의한 다른 실시예에 따른 표시 기판에 대해 설명한다. Next, a display substrate according to another exemplary embodiment of the inventive concept will be described with reference to FIGS. 1 and 5A.

도 5a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 표시 기판을 도 1의 A-A'선을 따라 절단한 단면도이다. 이하에서는 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시 기판과 동일한 구성요소에 대해서는 그 설명을 생략하고, 차이점에 대해서만 설명하도록 한다.5A is a cross-sectional view of the display substrate taken along the line AA ′ of FIG. 1 according to another embodiment of the inventive concept. Hereinafter, the same components as those of the display substrate according to the exemplary embodiment of the inventive concept will be omitted and only the differences will be described.

도 1 및 도 5a를 참조하면, 본 발명의 기술적 사상에 의한 다른 실시예에 따른 표시 기판의 게이트 배선 패턴(22, 26, 27, 28)은 물리적 성질이 다른 두 개의 금속막을 포함하는 이중막 구조일 수 있다. 즉, 도 5a에 도시된 바와 같이 제3 금속막 패턴(22_2, 26_2, 27_2)과 제4 금속막 패턴(22_1, 26_1, 27_1)이 각각 이중막 구조의 게이트 배선(22, 26, 27)을 형성할 수 있다.1 and 5A, a gate wiring pattern 22, 26, 27, or 28 of a display substrate according to another exemplary embodiment of the inventive concept may include a double layer structure including two metal layers having different physical properties. Can be. That is, as shown in FIG. 5A, the third metal film patterns 22_2, 26_2, and 27_2 and the fourth metal film patterns 22_1, 26_1, and 27_1 respectively form gate wirings 22, 26, and 27 having a double layer structure. Can be formed.

이 중 한 금속막 패턴은 게이트 배선 패턴(22, 26, 27, 28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어질 수 있다. 이와는 달리, 다른 금속막 패턴은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선 패턴(22, 26, 27, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.One of the metal film patterns may be a low resistivity metal such as aluminum-based metal, silver-based metal, or copper-based metal so as to reduce signal delay or voltage drop of the gate wiring patterns 22, 26, 27, and 28. Metal and the like. On the other hand, other metal film patterns may be made of other materials, particularly materials having excellent contact properties with zinc oxide (ZnO), indium tin oxide (ITO) and indium zinc oxide (IZO), such as molybdenum-based metals, chromium, titanium, tantalum, and the like. Can be done. However, the present invention is not limited thereto, and the gate wiring patterns 22, 26, 27, and 28 may be made of various metals and conductors.

제3 금속막 패턴(22_2, 26_2, 27_2) 상에는 제2 반사방지막 패턴(23, 24, 25)이 형성될 수 있다. 이러한 제2 반사방지막 패턴(23, 24, 25)은 게이트 배선 패턴(22, 26, 27)의 형상을 따라 패터닝될 수 있다. 즉, 제2 반사방지막 패턴(23, 24, 25)은 게이트 배선 패턴(22, 26, 27)에 정렬되게 형성될 수 있다.Second anti-reflection film patterns 23, 24, and 25 may be formed on the third metal film patterns 22_2, 26_2, and 27_2. The second anti-reflection film patterns 23, 24, and 25 may be patterned along the shapes of the gate wiring patterns 22, 26, and 27. That is, the second antireflection film patterns 23, 24, and 25 may be formed to be aligned with the gate wiring patterns 22, 26, and 27.

제2 반사방지막 패턴(23, 24, 25)은 제3 금속막 패턴(22_2, 26_2, 27_2) 보다 반사율이 낮은 물질, 즉 광흡수율이 높은 물질을 포함할 수 있다. 제2 반사방지막 패턴(23, 24, 25)은 외부 광 또는 백라이트 유닛(미도시)으로부터 입사된 광이 제3 금속막 패턴(22_2, 26_2, 27_2)에 반사되어 산화물 액티브층 패턴(44)의 채널영역으로 유입되는 것을 막는 역할을 할 수 있다. 구체적으로 제2 반사방지막 패턴(23, 24, 25)이 형성되지 않는다면, 외부 광 또는 백라이트 유닛(미도시)으로부터 입사된 광이 제3 금속막 패턴(22_2, 26_2, 27_2)에 반사되어 산화물 액티브층 패턴(44)의 채널영역으로 유입될 수 있으나, 제2 반사방지막 패턴(23, 24, 25)이 형성되면 외부 광 또는 백라이트 유닛(미도시)으로부터 입사된 광이 제3 금속막 패턴(22_2, 26_2, 27_2)에 반사되기 전에 제2 반사방지막 패턴(23, 24, 25)에 흡수되기 때문에 광의 산화물 액티브층 패턴(44)의 채널영역 유입을 막을 수 있다. 이러한 제2 반사방지막 패턴(23, 24, 25)은 제3 금속막 패턴(22_2, 26_2, 27_2)의 산화물막 패턴 또는 질화물막 패턴일 수 있다.The second antireflection film patterns 23, 24, and 25 may include a material having a lower reflectance than that of the third metal film patterns 22_2, 26_2, and 27_2, that is, a material having a high light absorption rate. The second anti-reflection film patterns 23, 24, and 25 may include external light or light incident from a backlight unit (not shown) to reflect the third metal film patterns 22_2, 26_2, and 27_2 to form the oxide active layer pattern 44. It can prevent the inflow into the channel area. Specifically, if the second anti-reflection film patterns 23, 24, and 25 are not formed, external light or light incident from a backlight unit (not shown) is reflected on the third metal film patterns 22_2, 26_2, and 27_2 to form an oxide active material. Although the second anti-reflection film patterns 23, 24, and 25 are formed, light incident from an external light or a backlight unit (not shown) may be introduced into the channel region of the layer pattern 44. The second anti-reflection film patterns 23, 24, and 25 may be absorbed by the second anti-reflective film patterns 23, 24, and 25 before the light is reflected by the second, second, second, and second angles 26_2 and 27_2. The second anti-reflection film patterns 23, 24, and 25 may be oxide patterns or nitride film patterns of the third metal film patterns 22_2, 26_2, and 27_2.

다음 도 1 및 도 5b를 참조하여 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 표시 기판에 대해 설명한다. Next, a display substrate according to another exemplary embodiment of the inventive concept will be described with reference to FIGS. 1 and 5B.

도 5b는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 표시 기판을 도 1의 A-A'선을 따라 절단한 단면도이다. 이하에서는 마찬가지로 본 발명의 기술적 사상에 의한 일 실시예 및 다른 실시예에 따른 표시 기판과 동일한 구성요소에 대해서는 그 설명을 생략하고, 차이점에 대해서만 설명하도록 한다.5B is a cross-sectional view of the display substrate taken along the line AA ′ of FIG. 1 according to another exemplary embodiment of the inventive concept. Hereinafter, the same elements as those of the display substrate according to the exemplary embodiments and the other embodiments of the inventive concept will be omitted, and only differences will be described.

도 1 및 도 5b를 참조하면, 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 표시 기판은 게이트 배선 패턴(22, 26, 27, 28) 상부 및 데이터 배선 패턴(62, 65, 66, 67) 하부에 각각 제1 반사방지막 패턴(52, 55, 56, 57) 및 제2 반사방지막 패턴(23, 24, 25)이 형성될 수 있다. 이러한 제1 반사방지막 패턴(52, 55, 56, 57) 및 제2 반사방지막 패턴(23, 24, 25)은 각각 외부 광 또는 백라이트 유닛(미도시)으로부터 입사된 광이 제1 금속막 패턴(62_1, 65_2, 66_1, 67_1)과 제3 금속막 패턴(22_2, 26_2, 27_2)에 반사되기 전에 이를 흡수하여 광이 산화물 액티브층 패턴(44)의 채널영역에 유입되는 것을 막을 수 있다. 기타 다른 사항에 대해서는 앞서 설명한 바와 동일한바 중복된 자세한 설명을 생략한다.1 and 5B, a display substrate according to another exemplary embodiment of the inventive concept may include upper portions of gate wiring patterns 22, 26, 27, and 28 and data wiring patterns 62, 65, 66, and 67. The first anti-reflection film patterns 52, 55, 56, and 57 and the second anti-reflection film patterns 23, 24, and 25 may be formed at the bottom thereof, respectively. Each of the first anti-reflection film patterns 52, 55, 56, 57 and the second anti-reflection film patterns 23, 24, and 25 may receive external light or light incident from a backlight unit (not shown). The light may be absorbed before being reflected by the 62_1, 65_2, 66_1, and 67_1 and the third metal film patterns 22_2, 26_2, and 27_2 to prevent the light from flowing into the channel region of the oxide active layer pattern 44. For other matters, the same detailed description as that described above is omitted.

다음 도 1, 도 6 내지 도 11을 참조하여 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시 기판의 제조방법에 대해 설명한다. Next, a method of manufacturing a display substrate according to an exemplary embodiment of the inventive concept will be described with reference to FIGS. 1 and 6 to 11.

도 6 내지 도 11은 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시 기판의 제조방법을 공정 단계별로 나타낸 단면도이다. 설명의 편의상, 이하에서는 상기 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시 기판의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 그 설명은 생략하거나 간략화한다.6 to 11 are cross-sectional views illustrating a method of manufacturing a display substrate according to an exemplary embodiment of the inventive concept, step by step. For convenience of explanation, hereinafter, members having the same functions as the members shown in the drawings of the display substrate according to the exemplary embodiments of the present invention will be denoted by the same reference numerals, and description thereof will be omitted or simplified.

먼저, 도 1 및 도 6을 참조하면, 절연 기판(10) 위에 게이트 배선용 금속막(미도시)을 적층한 후, 이를 패터닝하여 게이트선(22), 게이트 전극(26), 스토리지 전극(27), 스토리지선(28)을 포함하는 게이트 배선 패턴(22, 26, 27, 28)을 형성한다.First, referring to FIGS. 1 and 6, a metal layer for gate wiring (not shown) is stacked on the insulating substrate 10, and then patterned to form the gate line 22, the gate electrode 26, and the storage electrode 27. The gate wiring patterns 22, 26, 27, and 28 including the storage lines 28 are formed.

여기서 게이트 배선용 금속막(미도시)을 형성하기 위해 스퍼터링(sputtering)법을 이용할 수 있다. 스퍼터링은 200℃ 이하의 저온 공정에서 수행할 수 있으며, 이러한 저온의 스퍼터링 방식으로 게이트 배선용 금속막(미도시)을 형성함으로써 예를 들어 소다석회유리로 이루어진 절연 기판(10)의 열화를 방지할 수 있다. 이어서, 게이트 배선용 금속막(미도시)을 습식 식각 또는 건식 식각하여 게이트선(22), 게이트 전극(26), 스토리지 전극(27) 및 스토리지선(28)을 포함하는 게이트 배선 패턴(22, 26, 27, 28)을 형성할 수 있다. 이러한 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다.Here, a sputtering method may be used to form a metal film for gate wiring (not shown). Sputtering can be performed at a low temperature process of 200 ° C. or lower, and by forming a metal film for gate wiring (not shown) by such a low temperature sputtering method, it is possible to prevent deterioration of the insulating substrate 10 made of, for example, soda-lime glass. have. Subsequently, the gate wiring patterns 22 and 26 including the gate line 22, the gate electrode 26, the storage electrode 27, and the storage line 28 are wet-etched or dry-etched on the gate wiring metal film (not shown). , 27, 28). In the case of such wet etching, an etchant such as phosphoric acid, nitric acid, and acetic acid may be used.

이어서, 절연 기판(10) 및 게이트 배선 패턴(22, 26, 27, 28) 상에 게이트 절연막(30)을 예를 들어, 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD) 또는 리액티브 스퍼터링(reactive sputtering)을 이용하여 증착할 수 있다. 즉, 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD)을 이용하여 질화 규소(SiNx), 산화 규소(SiOx), 산질화규소(SiON), 및 SiOC 등으로 이루어진 게이트 절연막(30)을 형성할 수도 있고, 리액티브 스퍼터링(reactive sputtering)을 이용하여 질화 규소(SiNx), 산화 규소(SiOx), 및 산질화규소(SiON)로 이루어진 게이트 절연막(30)을 형성할 수도 있다. 리액티브 스퍼터링 시 N2, O2, 또는 이들의 혼합물을 반응 가스로 이용할 수 있으며, 예를 들어 Ar과 같은 불활성 기체를 혼합 가스로 이용할 수 있다.Subsequently, the gate insulating film 30 is formed on the insulating substrate 10 and the gate wiring patterns 22, 26, 27, and 28, for example, by plasma enhanced CVD (PECVD) or reactive sputtering. can be deposited by sputtering). That is, the gate insulating film 30 made of silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiON), SiOC, or the like may be formed by using plasma enhanced CVD (PECVD). Reactive sputtering may be used to form the gate insulating layer 30 made of silicon nitride (SiNx), silicon oxide (SiOx), and silicon oxynitride (SiON). In reactive sputtering, N2, O2, or a mixture thereof may be used as the reaction gas, and an inert gas such as, for example, Ar may be used as the mixed gas.

이어서, 도 7을 참조하면, 예를 들어, 리액티브 스퍼터링을 이용하여 제1 물질의 산화물을 증착하여 게이트 절연막(30) 상에 제1 물질을 포함하는 산화물 액티브층(40)을 형성할 수 있다.Subsequently, referring to FIG. 7, for example, an oxide active layer 40 including the first material may be formed on the gate insulating layer 30 by depositing an oxide of the first material using reactive sputtering. .

이어서, 예를 들어, 리액티브 스퍼터링을 이용하여 산화물 액티브층(40) 상에 제1 반사방지막(50) 및 제1 금속막(60_1)과 제2 금속막(60_2)을 포함하는 데이터 배선(60_1, 60_2)을 형성한다. 보다 구체적으로 먼저, 산화물 액티브층(40) 상에 제1 반사방지막(50) 및 제1 금속막(60_1)을 형성하고, 제1 금속막(60_1) 상에 제2 금속막(60_2)을 형성한다.Subsequently, for example, the data line 60_1 including the first antireflection film 50, the first metal film 60_1, and the second metal film 60_2 on the oxide active layer 40 using reactive sputtering. , 60_2). More specifically, first, the first anti-reflection film 50 and the first metal film 60_1 are formed on the oxide active layer 40, and the second metal film 60_2 is formed on the first metal film 60_1. do.

이 때, 산화물 액티브층(40) 상에 제1 반사방지막(50) 및 제1 금속막(60_1)을 형성하는 것은 아르곤, 산소 또는 아르곤, 산소, 질소 가스 분위기의 챔버 내에서 예를 들어, 리액티브 스퍼터링 공정을 통해 인시츄(in-situ)로 제1 반사방지막(50) 및 제1 금속막(60_1)을 형성하는 것을 포함할 수 있다. 즉, 제1 반사방지막(50)은 제1 금속막(60_1)의 금속 원소의 산화물 또는 질화물로서 제1 금속막(60_1)과 동일한 금속 원소를 포함하고 있으며, 제1 반사방지막(50)과 제1 금속막(60_1)은 동시에 한 챔버 내에서 형성되므로 공정 상 효율을 높일 수 있다.At this time, forming the first anti-reflection film 50 and the first metal film 60_1 on the oxide active layer 40 is, for example, in a chamber of argon, oxygen or argon, oxygen, nitrogen gas atmosphere. The method may include forming the first anti-reflection film 50 and the first metal film 60_1 in-situ through an active sputtering process. That is, the first antireflection film 50 includes the same metal element as the first metal film 60_1 as an oxide or a nitride of the metal element of the first metal film 60_1, and the first antireflection film 50 and the first antireflection film 50 Since the first metal film 60_1 is formed in one chamber at the same time, efficiency in the process may be increased.

이어서, 도 8을 참조하면, 제2 금속막(60_2) 상에 포토레지스트 막(110)을 도포할 수 있다. 그리고, 마스크를 통하여 포토레지스트막(110)에 빛을 조사한 후 현상하여, 포토레지스트막 패턴(미도시)을 형성하고, 이를 마스크로 산화물 액티브층(40), 제1 반사방지막(50), 제1 금속막(60_1) 및 제2 금속막(60_2)을 각각 식각하여 도 9와 같은 산화물 액티브층 패턴(42, 44), 제1 반사방지막 패턴(52, 55, 56, 57), 제1 금속막 패턴(62_1, 65_1, 66_1, 67_1) 및 제2 금속막 패턴(62_2, 65_2, 66_2, 67_2)을 형성할 수 있다. 여기서, 제1 금속막 패턴(62_1, 65_1, 66_1, 67_1) 및 제2 금속막 패턴(62_2, 65_2, 66_2, 67_2)은 데이터 배선 패턴(62, 65, 66, 67)을 형성할 수 있다.Subsequently, referring to FIG. 8, the photoresist film 110 may be coated on the second metal film 60_2. Then, the photoresist film 110 is irradiated with light through a mask and developed to form a photoresist film pattern (not shown), and the oxide active layer 40, the first antireflection film 50, The first metal film 60_1 and the second metal film 60_2 are etched, respectively, to form the oxide active layer patterns 42 and 44, the first antireflection film patterns 52, 55, 56, and 57, and the first metal as shown in FIG. 9. The film patterns 62_1, 65_1, 66_1, and 67_1 and the second metal film patterns 62_2, 65_2, 66_2, and 67_2 may be formed. Here, the first metal film patterns 62_1, 65_1, 66_1, and 67_1 and the second metal film patterns 62_2, 65_2, 66_2, and 67_2 may form data wiring patterns 62, 65, 66, and 67.

다음 도 10을 참조하면, 산화물 액티브층 패턴(42, 44) 및 데이터 배선 패턴(62, 65, 66, 67) 상에 보호막(70)을 형성할 수 있다. 보호막(70)은 게이트 절연막(30)과 동일한 방법으로 형성할 수 있다. Next, referring to FIG. 10, a passivation layer 70 may be formed on the oxide active layer patterns 42 and 44 and the data line patterns 62, 65, 66, and 67. The protective film 70 may be formed in the same manner as the gate insulating film 30.

이어서, 도 11에 도시된 바와 같이, 보호막(70)을 사진 식각하여 드레인 전극 확장부(67)를 드러내는 컨택홀(77)을 형성할 수 있다. 마지막으로, 예를 들어 ITO, IZO 등과 같은 투명 도전체 또는 반사성 도전체를 증착하고 사진 식각하여 드레인 전극 확장부(67)와 연결된 화소 전극(82)을 형성하여 도 2의 표시 기판을 완성할 수 있다.Subsequently, as illustrated in FIG. 11, the protective layer 70 may be photo-etched to form a contact hole 77 exposing the drain electrode extension 67. Finally, a transparent or reflective conductor such as ITO, IZO, or the like may be deposited and photo-etched to form the pixel electrode 82 connected to the drain electrode extension 67 to complete the display substrate of FIG. 2. have.

비록 도 6 내지 11에는 도 2에 도시된 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시 기판의 제조방법이 도시되어 있으나, 도 5a 및 도 5b에 도시된 본 발명의 기술적 사상에 의한 다른 실시예 및 또 다른 실시예에 따른 표시 기판 역시 유사한 제조방법으로 형성이 가능하다. 예를 들어, 도 5a에 도시된 본 발명의 기술적 사상에 의한 다른 실시예 따른 표시 기판의 제조 방법의 경우, 기판(도 5a 10) 상에 제3 금속막(미도시)과 제4 금속막(미도시)을 포함하는 게이트 배선용 금속막(미도시)을 형성하고, 게이트 배선용 금속막(미도시) 상부에 제2 반사방지막(미도시)을 형성한 후, 게이트 배선용 금속막(미도시)과 제2 반사방지막(미도시)을 패터닝하여 제3 금속막 패턴(도 5a의 22_2, 26_2, 27_2)과 제4 금속막 패턴(도 5a의 22_1, 26_1, 27_1)을 포함하는 게이트 배선 패턴(도 5a의 22, 26, 27) 및 제2 반사방지막 패턴(도 5a의 23, 24, 25)을 형성하는 것을 포함할 수 있다. 또한, 도 5b에 도시된 본 발명의 기술적 사상에 의한 또 다른 실시예 따른 표시 기판의 제조 방법의 경우, 앞서 설명한 본 발명의 기술적 사상에 의한 일 실시예 및 다른 실시예에 따른 표시 기판의 제조 방법의 조합일 수 있다. 이에 대해서는 앞서 설명한 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시 기판의 제조방법을 참고하면 충분히 유추가능한 바 자세한 설명은 생략하도록 한다.6 to 11 illustrate a method of manufacturing a display substrate according to an exemplary embodiment of the inventive concept shown in FIG. 2, another embodiment of the inventive concept illustrated in FIGS. 5A and 5B is illustrated. A display substrate according to an example and another embodiment can also be formed by a similar manufacturing method. For example, in the method of manufacturing the display substrate according to another exemplary embodiment of the inventive concept illustrated in FIG. 5A, a third metal film (not shown) and a fourth metal film (not shown) may be formed on the substrate (FIG. 5A 10). A gate wiring metal film (not shown) including a gate wiring metal film (not shown), a second anti-reflection film (not shown) is formed on the gate wiring metal film (not shown), and a gate wiring metal film (not shown) and A gate wiring pattern including a third metal film pattern (22_2, 26_2, 27_2 in FIG. 5A) and a fourth metal film pattern (22_1, 26_1, 27_1 in FIG. 5A) by patterning a second anti-reflection film (not shown) (FIG. 5A). It may include forming 22, 26, 27 of 5a and the second anti-reflective film pattern (23, 24, 25 of FIG. 5a). In addition, in the case of the manufacturing method of the display substrate according to another embodiment of the inventive concept shown in FIG. 5B, the method of manufacturing the display substrate according to the exemplary embodiments and the other exemplary embodiments of the inventive concept described above is described. It can be a combination of. For this, referring to the manufacturing method of the display substrate according to the exemplary embodiment of the present invention described above, it can be sufficiently inferred, and thus the detailed description thereof will be omitted.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the present invention is not limited to the above embodiments but may be manufactured in various forms, and having ordinary skill in the art to which the present invention pertains. It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

10: 절연 기판 22: 게이트선
26: 게이트 전극 27: 스토리지 전극
28: 스토리지선 30: 게이트 절연막
40: 산화물 액티브층 42, 44: 산화물 액티브층 패턴
50: 제1 반사방지막 60_1: 제1 금속막
60_2: 제2 금속막 60: 데이터 배선용 도전막
62: 데이터선 65: 소스 전극
66: 드레인 전극 67: 드레인 전극 확장부
70: 보호막 77: 컨택홀
82: 화소 전극 110: 포토레지스트막10: insulating substrate 22: gate line
26: gate electrode 27: storage electrode
28: storage line 30: gate insulating film
40: oxide active layer 42, 44: oxide active layer pattern
50: first antireflection film 60_1: first metal film
60_2: second metal film 60: conductive film for data wiring
62: data line 65: source electrode
66: drain electrode 67: drain electrode extension
70: Shield 77: Contact Hole
82: pixel electrode 110: photoresist film

Claims (18)

기판 상에 형성된 게이트 배선 패턴;
상기 게이트 배선 상에 형성된 산화물 액티브층 패턴;
상기 산화물 액티브층 패턴 상에 형성된 데이터 배선 패턴; 및
상기 게이트 배선 패턴 상부 및 데이터 배선 패턴 하부 중 적어도 하나에 형성된 반사방지막 패턴을 포함하는 표시 기판.A gate wiring pattern formed on the substrate;
An oxide active layer pattern formed on the gate wiring;
A data wiring pattern formed on the oxide active layer pattern; And
And an anti-reflection film pattern formed on at least one of an upper portion of the gate wiring pattern and a lower portion of the data wiring pattern. 제 1항에 있어서,
상기 데이터 배선 패턴은 제1 및 제2 금속막 패턴을 포함하고,
상기 반사방지막 패턴은 상기 제1 금속막 패턴 하부에 형성된 제1 반사방지막 패턴을 포함하고,
상기 제1 반사방지막 패턴은 상기 제1 금속막의 산화물막 패턴 또는 상기 제1 금속막의 질화물막 패턴을 포함하는 표시 기판.The method of claim 1,
The data wiring pattern includes first and second metal film patterns,
The anti-reflection film pattern includes a first anti-reflection film pattern formed under the first metal film pattern.
The first anti-reflection film pattern includes an oxide film pattern of the first metal film or a nitride film pattern of the first metal film. 제 2항에 있어서,
상기 제1 금속막은 Mo, Ti, Cu, Al 또는 이들의 합금막 중 적어도 어느 하나를 포함하는 표시 기판.The method of claim 2,
The first metal layer includes at least one of Mo, Ti, Cu, Al, or an alloy thereof. 제 1항에 있어서,
상기 제2 금속막은 Cu 또는 Al막을 포함하는 표시 기판.The method of claim 1,
The second metal film includes a Cu or Al film. 제 2항에 있어서,
상기 제1 반사방지막 패턴은 상기 제1 금속막 패턴에 정렬되게 형성된 표시 기판.The method of claim 2,
The first anti-reflection film pattern is formed to be aligned with the first metal film pattern. 제 1항에 있어서,
상기 게이트 배선 패턴은 제3 및 제4 금속막 패턴을 포함하고,
상기 반사방지막 패턴은 상기 제3 금속막 패턴 상부에 형성된 제2 반사방지막 패턴을 포함하고,
상기 제2 반사방지막 패턴은 상기 제3 금속막의 산화물막 패턴 또는 상기 제3 금속막의 질화물막 패턴을 포함하는 표시 기판.The method of claim 1,
The gate wiring pattern includes third and fourth metal film patterns,
The anti-reflection film pattern includes a second anti-reflection film pattern formed on the third metal film pattern,
The second anti-reflection film pattern may include an oxide film pattern of the third metal film or a nitride film pattern of the third metal film. 제 6항에 있어서,
상기 제3 금속막은 Mo, Ti, Cr, Cu, Al 또는 이들의 합금막 중 적어도 어느 하나를 포함하는 표시 기판.The method of claim 6,
The third metal film includes at least one of Mo, Ti, Cr, Cu, Al, or an alloy film thereof. 제 6항에 있어서,
상기 제4 금속막은 Cu, Al 또는 Ag막을 포함하는 표시 기판.The method of claim 6,
The fourth metal film includes a Cu, Al, or Ag film. 제 6항에 있어서,
상기 제2 반사방지막 패턴은 상기 제3 금속막 패턴에 정렬되게 형성된 표시 기판.The method of claim 6,
The second anti-reflection film pattern is formed to be aligned with the third metal film pattern. 제 1항에 있어서,
상기 데이터 배선 패턴은 제1 및 제2 금속막 패턴을 포함하고,
상기 게이트 배선 패턴은 제3 및 제4 금속막 패턴을 포함하고,
상기 반사방지막 패턴은 상기 제1 금속막 패턴 하부에 형성된 제1 반사방지막 패턴과 상기 제3 금속막 패턴 상부에 형성된 제2 반사방지막 패턴을 포함하고,
상기 제1 반사방지막 패턴은 상기 제1 금속막의 산화물막 패턴 또는 상기 제1 금속막의 질화물막 패턴을 포함하고,
상기 제2 반사방지막 패턴은 상기 제3 금속막의 산화물막 패턴 또는 상기 제3 금속막의 질화물막 패턴을 포함하는 표시 기판.The method of claim 1,
The data wiring pattern includes first and second metal film patterns,
The gate wiring pattern includes third and fourth metal film patterns,
The anti-reflection film pattern may include a first anti-reflection film pattern formed under the first metal film pattern and a second anti-reflection film pattern formed on the third metal film pattern.
The first anti-reflection film pattern includes an oxide film pattern of the first metal film or a nitride film pattern of the first metal film,
The second anti-reflection film pattern may include an oxide film pattern of the third metal film or a nitride film pattern of the third metal film. 기판 상에 게이트 배선 패턴을 형성하고,
상기 게이트 배선 패턴 상에 산화물 액티브층을 형성하고,
상기 산화물 액티브층 상에 제1 반사방지막 및 데이터 배선을 형성하고,
상기 산화물 액티브층, 제1 반사방지막 및 데이터 배선을 패터닝하여 각각 산화물 액티브층 패턴, 제1 반사방지막 패턴 및 데이터 배선 패턴을 형성하는 것을 포함하는 표시 기판의 제조 방법.Forming a gate wiring pattern on the substrate,
An oxide active layer is formed on the gate wiring pattern,
Forming a first anti-reflection film and a data line on the oxide active layer,
And patterning the oxide active layer, the first antireflection film, and the data wiring to form an oxide active layer pattern, a first antireflection film pattern, and a data wiring pattern, respectively. 제 11항에 있어서,
상기 데이터 배선은 제1 및 제2 금속막을 포함하고,
상기 산화물 액티브층 상에 제1 반사방지막 및 제1 금속막을 형성하는 것은 인시츄(in-situ)로 상기 제1 반사방지막 및 제1 금속막을 형성하는 것을 포함하는 표시 기판의 제조 방법.12. The method of claim 11,
The data line includes first and second metal films,
Forming the first antireflection film and the first metal film on the oxide active layer includes forming the first antireflection film and the first metal film in-situ. 제 12항에 있어서,
상기 인시츄(in-situ)로 상기 제1 반사방지막 및 제1 금속막을 형성하는 것은 아르곤, 산소 또는 아르곤, 산소, 질소 가스 분위기의 챔버 내에서 리액티브 스퍼터링 공정을 통해 인시츄(in-situ)로 상기 제1 반사방지막 및 제1 금속막을 형성하는 것을 포함하는 표시 기판의 제조 방법.The method of claim 12,
Forming the first antireflection film and the first metal film in-situ may be performed in-situ through a reactive sputtering process in a chamber of argon, oxygen, or argon, oxygen, and nitrogen gas atmospheres. And forming the first anti-reflection film and the first metal film. 제 11항에 있어서,
상기 제1 반사방지막 패턴 및 데이터 배선 패턴을 형성하는 것은 상기 제1 반사방지막 패턴이 상기 데이터 배선 패턴에 정렬되도록 형성하는 것을 포함하는 표시 기판의 제조 방법.12. The method of claim 11,
The forming of the first anti-reflection film pattern and the data wiring pattern may include forming the first anti-reflection film pattern so as to be aligned with the data wiring pattern. 기판 상에 게이트 배선용 금속막을 형성하고,
상기 게이트 배선용 금속막 상에 제2 반사방지막을 형성하고,
상기 게이트 배선용 금속막 및 제2 반사방지막을 패터닝하여 게이트 배선 패턴 및 제2 반사방지막 패턴을 형성하고,
상기 제2 반사방지막 패턴 상에 산화물 액티브층을 형성하고,
상기 산화물 액티브층 상에 데이터 배선을 형성하고,
상기 산화물 액티브층 및 데이터 배선을 패터닝하여 각각 산화물 액티브층 패턴 및 데이터 배선 패턴을 형성하는 것을 포함하는 표시 기판의 제조 방법.Forming a gate wiring metal film on the substrate;
Forming a second anti-reflection film on the gate wiring metal film,
Patterning the gate wiring metal film and the second anti-reflection film to form a gate wiring pattern and a second anti-reflection film pattern,
Forming an oxide active layer on the second anti-reflection film pattern,
A data line is formed on the oxide active layer,
Patterning the oxide active layer and the data wiring to form an oxide active layer pattern and a data wiring pattern, respectively. 제 15항에 있어서,
상기 제2 반사방지막 패턴 및 게이트 배선 패턴을 형성하는 것은 상기 제2 반사방지막 패턴이 상기 게이트 배선 패턴에 정렬되도록 형성하는 것을 포함하는 표시 기판의 제조 방법.16. The method of claim 15,
The forming of the second anti-reflection film pattern and the gate wiring pattern may include forming the second anti-reflection film pattern so as to be aligned with the gate wiring pattern. 제 15항에 있어서,
상기 산화물 액티브층 상에 제1 반사방지막을 형성하는 것과,
상기 제1 반사방지막을 패터닝하여 제1 반사방지막 패턴을 형성하는 것을 더 포함하는 표시 기판의 제조 방법.16. The method of claim 15,
Forming a first antireflection film on the oxide active layer;
And patterning the first anti-reflection film to form a first anti-reflection film pattern. 제 17항에 있어서,
상기 제1 반사방지막 패턴 및 데이터 배선 패턴을 형성하는 것은 상기 제1 반사방지막 패턴이 상기 데이터 배선 패턴에 정렬되도록 형성하는 것을 포함하는 표시 기판의 제조 방법.The method of claim 17,
The forming of the first anti-reflection film pattern and the data wiring pattern may include forming the first anti-reflection film pattern so as to be aligned with the data wiring pattern.
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KR20210148371A (en) * 2012-09-13 2021-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Display device

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