KR20100070085A - Thin film transistor substrate and method of fabricating thereof - Google Patents

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KR20100070085A
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silicon
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forming
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이제훈
김도현
이동훈
김기원
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삼성전자주식회사
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Abstract

PURPOSE: A thin film transistor substrate and a method for manufacturing the same are provided to improve electrical properties and anti moist infiltration properties. CONSTITUTION: Gate lines(22,26) are formed on an insulating substrate(10). A gate insulating layer(30) is formed on the gate lines. An oxide active layer pattern directly contacts the gate insulating layer on the gate insulating layer. A data line is formed on the oxide active layer pattern. A protective film directly contacts the oxide active layer pattern on the data line and the oxide active layer pattern.

Description

박막 트랜지스터 표시판 및 이의 제조 방법{Thin film transistor substrate and method of fabricating thereof}Thin film transistor substrate and method for manufacturing the same

본 발명은 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 전기적 특성 및 수분 침투 내성이 향상된 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor array panel and a method of manufacturing the same, and more particularly, to a thin film transistor array panel and a method of manufacturing the same having improved electrical characteristics and moisture penetration resistance.

액정 표시 장치(Liquid Crystal Display : LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display : FPD) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다. Liquid crystal display (LCD) is one of the most widely used flat panel display (FPD), and consists of two substrates on which electrodes are formed and a liquid crystal layer interposed therebetween. A display device adjusts the amount of light transmitted by rearranging liquid crystal molecules of a liquid crystal layer by applying a voltage to an electrode.

최근 액정 표시 장치에 대한 수요가 급증하고 고품질화가 요구됨에 따라 전류 및 광 내성 등이 향상된 액정 표시 장치가 연구되고 있다. 액티브층 패턴으로 산화물 반도체를 이용하는 산화물 박막 트랜지스터 표시판은, 고이동도, 광 둔감성(light insensitivity), 및 저온 증착 특성 등의 장점으로 인해 액정 표시 장치에의 사용 빈도가 점점 증가하고 있다. Recently, as the demand for liquid crystal display devices has rapidly increased and high quality is required, liquid crystal display devices having improved current and light resistance have been studied. BACKGROUND ART An oxide thin film transistor array panel using an oxide semiconductor as an active layer pattern has been increasingly used in liquid crystal displays due to advantages such as high mobility, light insensitivity, and low temperature deposition characteristics.

산화물 박막 트랜지스터 표시판은 산화물 반도체로 이루어진 산화물 액티브층 패턴, 산화물 액티브층 패턴 상부에 배치된 보호막, 및 산화물 액티브층 패턴 하부에 배치된 게이트 절연막 등을 포함한다. The oxide thin film transistor array panel includes an oxide active layer pattern made of an oxide semiconductor, a passivation layer disposed over the oxide active layer pattern, a gate insulating layer disposed under the oxide active layer pattern, and the like.

산화물 박막 트랜지스터 표시판의 보호막 또는 게이트 절연막에 수소 원자들이 포함되는 경우 수소 원자들이 산화물 액티브층 패턴으로 이동할 수 있으며, 이에 따라 산화물 액티브층 패턴이 전도성을 띄게되어 산화물 박막 트랜지스터 표시판의 기능이 상실될 수 있다.When hydrogen atoms are included in the passivation layer or the gate insulating layer of the oxide thin film transistor array panel, the hydrogen atoms may move to the oxide active layer pattern, and thus, the oxide active layer pattern may become conductive and thus the function of the oxide thin film transistor array panel may be lost. .

이를 방지하기 위해 규소 산화물 또는 산질화물 등을 화학 기상 증착하여 보호막을 형성하는 방법이 연구되었다. 그러나, 이러한 방법으로 형성한 보호막은 막질이 열화될 수 있다.In order to prevent this, a method of forming a protective film by chemical vapor deposition of silicon oxide or oxynitride has been studied. However, the protective film formed in this way may deteriorate the film quality.

본 발명이 이루고자 하는 기술적 과제는 전기적 특성 및 수분 침투 내성이 향상된 박막 트랜지스터 표시판을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a thin film transistor array panel having improved electrical characteristics and moisture permeation resistance.

본 발명이 이루고자 하는 다른 기술적 과제는 전기적 특성 및 수분 침투 내성이 향상된 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a thin film transistor array panel having improved electrical characteristics and moisture penetration resistance.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical objects of the present invention are not limited to the above-mentioned technical problems, and other technical subjects not mentioned can be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은, 절연 기판 상에 형성된 게이트 배선과, 상기 게이트 배선 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 상기 게이트 절연막과 직접 접촉 하도록 형성된 산화물 액티브층 패턴과, 상기 산화물 액티브층 패턴 상에 형성된 데이터 배선과, 상기 데이터 배선 및 상기 산화물 액티브층 패턴 상에 상기 산화물 액티브층 패턴과 직접 접촉하도록 형성된 보호막을 포함하되, 상기 게이트 절연막과 상기 보호막 중 적어도 하나는, 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함한다.According to an aspect of the present invention, a thin film transistor array panel includes a gate wiring formed on an insulating substrate, a gate insulating film formed on the gate wiring, and a direct contact with the gate insulating film on the gate insulating film. An oxide active layer pattern formed on the oxide active layer pattern, a data line formed on the oxide active layer pattern, and a passivation layer formed on the data line and the oxide active layer pattern to be in direct contact with the oxide active layer pattern. At least one of the passivation layers is silicon doped with a Group 3 element or Group 5 element and includes any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은, 절연 기판 상에 형성된 데이터 배선과, 상기 데이터 배선 상에 형성된 산화물 액티브층 패턴과, 상기 산화물 액티브층 패턴 상에 상기 산화물 액티브층 패턴과 직접 접촉하도록 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 배선을 포함하되, 상기 게이트 절연막은, 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함한다.According to another aspect of the present invention, a thin film transistor array panel includes a data line formed on an insulating substrate, an oxide active layer pattern formed on the data line, and the oxide formed on the oxide active layer pattern. A gate insulating film formed to be in direct contact with the active layer pattern and a gate wiring formed on the gate insulating film, wherein the gate insulating film is silicon doped with a Group 3 element or a Group 5 element, and includes silicon oxide, silicon nitride, and an acid. It includes any one selected from the group consisting of silicon nitride.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 절연 기판 상에 게이트 배선을 형성하는 단계와, 상기 게이트 배선 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 상기 게이트 절연막과 직접 접촉하도록 산화물 액티브층 패턴, 상기 산화물 액티브층 패턴 상에 데이터 배선, 및 상기 데이터 배선 및 상기 산화물 액티브층 패턴 상에 상기 산화물 액티브층 패턴과 직접 접촉하도록 보호막을 형성하는 단계를 포함하되, 상기 게이트 절연막과 상기 보호막 중 적어도 하나는, 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor array panel, including forming a gate wiring on an insulating substrate, forming a gate insulating film on the gate wiring, and Forming a protective layer on the gate insulating layer so as to be in direct contact with the gate insulating layer, a data line on the oxide active layer pattern, and a protective layer on the data line and the oxide active layer pattern to directly contact the oxide active layer pattern. And at least one of the gate insulating film and the passivation film is silicon doped with a Group 3 element or Group 5 element, and includes any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride. .

상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 절연 기판 상에 데이터 배선을 형성하는 단계와, 상기 데이터 배선 상에 산화물 액티브층 패턴을 형성하는 단계와, 상기 산화물 액티브층 패턴 상에 상기 산화물 액티브층 패턴과 직접 접촉하도록 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 배선을 형성하는 단계를 포함하되, 상기 게이트 절연막은, 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor array panel, including forming a data wiring on an insulating substrate, and forming an oxide active layer pattern on the data wiring; And forming a gate insulating film on the oxide active layer pattern so as to be in direct contact with the oxide active layer pattern, and forming a gate wiring on the gate insulating film, wherein the gate insulating film is a Group III element or 5; Silicon doped with a group element includes any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific details of the invention are included in the detailed description and drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되 지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and the general knowledge in the art to which the present invention pertains. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Thus, in some embodiments, well known process steps, well known device structures and well known techniques are not described in detail in order to avoid obscuring the present invention. Like reference numerals refer to like elements throughout.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다. The terms spatially relative, "below", "beneath", "lower", "above", "upper" May be used to readily describe a device or a relationship of components to other devices or components. Spatially relative terms are to be understood as including terms in different directions of the device in use or operation in addition to the directions shown in the figures. For example, when flipping a device shown in the figure, a device described as "below" or "beneath" of another device may be placed "above" of another device. Thus, the exemplary term "below" can encompass both an orientation of above and below. The device can also be oriented in other directions, so that spatially relative terms can be interpreted according to orientation.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. In this specification, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, “comprises” and / or “comprising” refers to the presence of one or more other components, steps, operations and / or elements. Or does not exclude additions.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다. Unless otherwise defined, all terms (including technical and scientific terms) used in the present specification may be used in a sense that can be commonly understood by those skilled in the art. In addition, the terms defined in the commonly used dictionaries are not ideally or excessively interpreted unless they are specifically defined clearly.

이하, 도 1a 및 도 1b를 참조하여, 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 1a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 도 1b는 도 1a의 A-A'선을 따라 자른 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.Hereinafter, a thin film transistor array panel according to a first exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1A and 1B. 1A is a layout view of a thin film transistor array panel according to a first exemplary embodiment of the present invention. FIG. 1B is a cross-sectional view of the thin film transistor array panel according to the first exemplary embodiment of the present invention, taken along the line AA ′ of FIG. 1A.

도 1a 및 도 1b를 참조하면, 박막 트랜지스터 표시판은 절연 기판(10) 상에 형성된 박막 트랜지스터 등 다양한 소자들을 포함한다. 1A and 1B, the thin film transistor array panel includes various elements such as a thin film transistor formed on the insulating substrate 10.

절연 기판(10)은 소다석회유리(soda lime glass) 또는 보로 실리케이트 유리 등의 유리 또는 플라스틱 등으로 이루어질 수 있다. The insulating substrate 10 may be made of glass or plastic such as soda lime glass or boro silicate glass.

절연 기판(10) 위에는 게이트 신호를 전달하는 게이트 배선(22, 26)이 형성되어 있다. 게이트 배선(22, 26)은 일 방향, 예를 들어 가로 방향으로 뻗어 있는 게이트선(22)과, 게이트선(22)으로부터 돌출되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26)을 포함한다. Gate wirings 22 and 26 that transmit gate signals are formed on the insulating substrate 10. The gate lines 22 and 26 include a gate line 22 extending in one direction, for example, a horizontal direction, and a gate electrode 26 of the thin film transistor protruding from the gate line 22 to form a protrusion.

그리고 절연 기판(10) 위에는 공통 전압(common voltage)을 전달하고 스토리지 전극(27) 및 스토리지선(28)을 포함하는 스토리지 배선(27, 28)이 형성되어 있다. 스토리지선(28)은 게이트선(22)과 실질적으로 평행하게 가로 방향으로 형성될 수 있다. 스토리지 전극(27)은 스토리지선(28)보다 폭이 넓게 형성될 수 있다. 스토리지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터를 이룬다.The storage wirings 27 and 28 are formed on the insulating substrate 10 to transmit a common voltage and include a storage electrode 27 and a storage line 28. The storage line 28 may be formed in a horizontal direction substantially in parallel with the gate line 22. The storage electrode 27 may be formed wider than the storage line 28. The storage electrode 27 overlaps the drain electrode extension 67 connected to the pixel electrode 82, which will be described later, to form a storage capacitor that improves charge preservation capability of the pixel.

이와 같은 스토리지 배선(27, 28)의 모양 및 배치 등은 다양한 형태로 변형 될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴스가 충분할 경우 스토리지 배선(27, 28)이 형성되지 않을 수도 있다.The shape and arrangement of the storage wirings 27 and 28 may be modified in various forms, and when the storage capacitance generated due to the overlap of the pixel electrode 82 and the gate line 22 is sufficient, the storage wirings 27 and 28 may be modified. ) May not be formed.

게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다. 또한, 게이트 배선(22, 26), 스토리지 전극(27) 및 스토리지선(28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 26) 및 스토리지 전극(27) 및 스토리지선(28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 26), 스토리지 배선(27, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다. The gate wirings 22 and 26 and the storage wirings 27 and 28 include aluminum-based metals such as aluminum (Al) and aluminum alloys, silver-based metals such as silver (Ag) and silver alloys, copper (Cu) and copper alloys, and the like. It may be made of a copper-based metal, molybdenum-based metals such as molybdenum (Mo) and molybdenum alloy, chromium (Cr), titanium (Ti), tantalum (Ta) and the like. In addition, the gate lines 22 and 26, the storage electrode 27, and the storage line 28 may have a multilayer structure including two conductive layers (not shown) having different physical properties. One of these conductive films is a low resistivity metal such as aluminum-based metal, silver, so as to reduce the signal delay or voltage drop of the gate wirings 22 and 26 and the storage electrode 27 and the storage line 28. It consists of a series metal, a copper series metal, etc. In contrast, the other conductive layer is made of a material having excellent contact properties with other materials, in particular zinc oxide (ZnO), indium tin oxide (ITO) and indium zinc oxide (IZO), such as molybdenum-based metals, chromium, titanium, tantalum and the like. A good example of such a combination is a chromium bottom film and an aluminum top film and an aluminum bottom film and a molybdenum top film. However, the present invention is not limited thereto, and the gate wirings 22 and 26 and the storage wirings 27 and 28 may be made of various metals and conductors.

절연 기판(10), 게이트 배선(22, 26), 스토리지 배선(27, 28)의 위에는 비환원성 물질, 예를 들어 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiON)로 이루어진 군으로부터 선택된 어느 하나로 이루어진 게이트 절연막(30)이 형성되 어 있다. 게이트 절연막(30)은 후술하는 산화물 액티브층 패턴(42, 44)의 하부에 배치되어 산화물 액티브층 패턴(42, 44)과 직접 접촉한다. 비환원성 물질로 이루어진 게이트 절연막(30)에는 수소가 함유되지 않거나 미량만 함유되어 산화물 액티브층 패턴(42, 44)을 구성하는 물질을 환원시키지 않는다. 이에 따라 산화물 액티브층 패턴(42, 44)은 양호한 박막 트랜지스터 특성을 가진다.The insulating substrate 10, the gate wirings 22 and 26, and the storage wirings 27 and 28 are formed of a non-reducing material such as silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON). A gate insulating film 30 made of any one selected from the group is formed. The gate insulating layer 30 is disposed under the oxide active layer patterns 42 and 44 which will be described later to directly contact the oxide active layer patterns 42 and 44. The gate insulating film 30 made of a non-reducing material does not contain hydrogen or contains only a small amount of the gate insulating film 30 so as not to reduce the materials constituting the oxide active layer patterns 42 and 44. Accordingly, the oxide active layer patterns 42 and 44 have good thin film transistor characteristics.

본 실시예의 게이트 절연막(30)은 3족 원소 또는 5족 원소로 도핑된 규소를 포함할 수 있다. 3족 원소로서, 예를 들어 붕소(B), 및 알루미늄(Al)이 적합하게 예시된다. 5족 원소로서, 예를 들어 질소(N), 및 인(P)이 적합하게 예시된다. 즉, 본 실시예의 게이트 절연막(30)은 예를 들어 인으로 도핑된 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiON)일 수 있다. 이에 따라 게이트 절연막(30)의 막질이 밀(dense)해져서 산화물 액티브층 패턴(42, 44)에 수분이 침투하는 것을 방지할 수 있다.The gate insulating film 30 of the present embodiment may include silicon doped with a group 3 element or a group 5 element. As the group 3 element, for example, boron (B) and aluminum (Al) are suitably illustrated. As the Group 5 element, for example, nitrogen (N) and phosphorus (P) are suitably illustrated. That is, the gate insulating layer 30 of the present embodiment may be, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON) doped with phosphorus. As a result, the film quality of the gate insulating film 30 is dense and moisture can be prevented from penetrating into the oxide active layer patterns 42 and 44.

게이트 절연막(30) 위에는 Zn, In, Ga, Sn 및 이들의 조합에서 선택된 물질의 산화물로 이루어진 산화물 액티브층 패턴(42, 44)이 형성되어 있다. 산화물 액티브층 패턴(42, 44)에서 '액티브'란 구동 전류 인가시 전기적 특성을 가지게 되는 활성 물질을 의미하며, 반도체 및 금속 산화물 등을 모두 포함한다. 예를 들어 산화물 액티브층 패턴(42, 44)으로는 ZnO, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO 또는 GaInZnO로 이루어진 군으로부터 선택된 어느 하나의 물질로 이루어질 수 있다. 이러한 산화물 액티브층 패턴(42, 44)은 수소화 비정질 규소에 비하여 전하의 유효 이동도(effective mobility)가 2 내지 100배 정도 크고, 온/오 프 전류비가 105 내지 108 의 값을 가짐으로써 뛰어난 반도체 특성을 가지고 있다. 또한 산화물 액티브층 패턴(42, 44)의 경우, 밴드갭(band gap)이 약 3.0 내지 3.5eV 이므로 가시광에 대하여 누설 광전류가 발생하지 않는다. 따라서 산화물 박막 트랜지스터의 순간 잔상을 방지할 수 있고, 산화물 박막 트랜지스터 하부에 광차단막을 형성할 필요가 없으므로 박막 트랜지스터 표시판의 개구율을 높일 수 있다. 산화물 반도체의 특성을 향상시키기 위해 주기율표상의 3족, 4족, 5족 또는 전이원소가 추가로 포함될 수 있다. 또한, 산화물 액티브층 패턴(42, 44)은 비정질 상태이지만 높은 전하의 유효 이동도를 가지고 있고, 기존 비정질 규소의 제조 공정을 그대로 적용할 수 있어서 대면적 표시 장치에 대하여 적용할 수 있다.Oxide active layer patterns 42 and 44 made of an oxide of a material selected from Zn, In, Ga, Sn, and a combination thereof are formed on the gate insulating layer 30. In the oxide active layer patterns 42 and 44, 'active' refers to an active material having electrical characteristics when a driving current is applied, and includes both semiconductors and metal oxides. For example, the oxide active layer patterns 42 and 44 may be formed of any one material selected from the group consisting of ZnO, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, or GaInZnO. The oxide active layer patterns 42 and 44 have an excellent mobility of about 2 to 100 times greater than the hydrogenated amorphous silicon and have an on / off current ratio of 10 5 to 10 8 . It has semiconductor characteristics. In addition, in the oxide active layer patterns 42 and 44, since the band gap is about 3.0 to 3.5 eV, leakage photocurrent does not occur with respect to visible light. Therefore, the afterimage of the oxide thin film transistor can be prevented, and since the light blocking film is not required to be formed under the oxide thin film transistor, the aperture ratio of the thin film transistor array panel can be increased. Group 3, group 4, group 5 or transition elements on the periodic table may be further included to improve the characteristics of the oxide semiconductor. In addition, the oxide active layer patterns 42 and 44 are in an amorphous state, but have an effective mobility of high charge, and can be applied to a large-area display device because the existing manufacturing process of amorphous silicon can be applied as it is.

산화물 액티브층 패턴(42, 44) 및 게이트 절연막(30) 위에는 데이터 배선(62, 65, 66, 67)이 형성되어 있다. 데이터 배선(62, 65, 66, 67)은 예를 들어 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62)과, 데이터선(62)으로부터 분지되어 산화물 액티브층 패턴(42, 44)의 상부까지 연장되어 있는 소스 전극(65)과, 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 산화물 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하도록 산화물 액티브층 패턴(42, 44) 상부에 형성되어 있는 드레인 전극(66)과, 드레인 전극(66)으로부터 연장되어 스토리지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.Data lines 62, 65, 66, and 67 are formed on the oxide active layer patterns 42 and 44 and the gate insulating layer 30. The data lines 62, 65, 66, 67 are formed in the vertical direction, for example, a data line 62 defining a pixel by crossing the gate line 22, and branched from the data line 62 to be an oxide active layer. A source electrode 65 extending to the upper portions of the patterns 42 and 44, and separated from the source electrode 65 so as to face the source electrode 65 around the channel portion of the gate electrode 26 or the oxide thin film transistor. A drain electrode 66 formed on the oxide active layer patterns 42 and 44, and a drain electrode extension 67 having a large area extending from the drain electrode 66 and overlapping the storage electrode 27. .

이러한 데이터 배선(62, 65, 66, 67)은 도 1b에 도시한 바와 같이 산화물 반 도체 패턴(42)과 직접 접촉하여 오믹 컨택(Ohmic contact)을 형성할 수 있다. 오믹 컨택을 이루기 위하여 데이터 배선(62, 65, 66, 67)은 Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, 또는 Ta 등으로 이루어진 단일막 또는 다중막 구조를 가지는 것이 바람직하다. 다중막 구조의 예로는 Ta/Al, Ta/Al, Ni/Al, Co/Al, Mo(Mo 합금)/Cu 등과 같은 이중막 또는 Ti/Al/Ti, Ta/Al/Ta, Ti/Al/TiN, Ta/Al/TaN, Ni/Al/Ni, Co/Al/Co 등과 같은 삼중막을 들 수 있다. 다만, 데이터 배선(62, 65, 66, 67)은 상술한 물질로 제한되는 것은 아니며, 데이터 배선(62, 65, 66, 67)과 산화물 액티브층 패턴(42, 44)이 직접 접촉하지 않고, 이들 사이에 오믹 컨택을 위한 오믹 컨택층(미도시)을 더 포함할 수도 있다.As illustrated in FIG. 1B, the data wires 62, 65, 66, and 67 may directly contact the oxide semiconductor pattern 42 to form ohmic contacts. In order to form an ohmic contact, the data lines 62, 65, 66, and 67 may be formed of a single layer or multiple layers made of Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, or Ta. It is desirable to have a membrane structure. Examples of the multi-layer structure include a double film such as Ta / Al, Ta / Al, Ni / Al, Co / Al, Mo (Mo alloy) / Cu, or Ti / Al / Ti, Ta / Al / Ta, Ti / Al / And triple films such as TiN, Ta / Al / TaN, Ni / Al / Ni, Co / Al / Co and the like. However, the data wires 62, 65, 66, and 67 are not limited to the above-described materials, and the data wires 62, 65, 66, and 67 do not directly contact the oxide active layer patterns 42 and 44. An ohmic contact layer (not shown) for ohmic contact may be further included therebetween.

소스 전극(65)은 산화물 액티브층 패턴(42, 44)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 산화물 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하며 산화물 액티브층 패턴(42, 44)과 적어도 일부분이 중첩된다. The source electrode 65 overlaps at least a portion of the oxide active layer patterns 42 and 44, and the drain electrode 66 faces the source electrode 65 around the channel portion of the oxide thin film transistor, and the oxide active layer pattern 42. , 44) and at least a portion overlap.

데이터 배선(62, 65, 66, 67) 및 산화물 액티브층 패턴(42, 44) 상에는 보호막(70)이 형성되어 있다. 본 실시예의 보호막(70)은 산화물 액티브층 패턴(42, 44)과 직접 접촉하도록 형성되므로 보호막(70)은 수소 원자의 함유량이 적은 것이 바람직하다. 게이트 절연막(30)과 마찬가지로 보호막(70)에 함유되어 있는 수소 원자는 산화물 액티브층 패턴(42, 44)으로 이동할 수 있으며, 이 경우 산화물 액티브층 패턴(42, 44)은 전도성을 가지게 되어 박막 트랜지스터 표시판의 특성이 상실될 수 있다. 따라서, 본 실시예의 보호막(70)도 게이트 절연막(30)과 같이 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함할 수 있 으며, 3족 원소 또는 5족 원소로 도핑되어 있을 수 있다.The passivation film 70 is formed on the data lines 62, 65, 66, 67 and the oxide active layer patterns 42, 44. Since the protective film 70 of the present embodiment is formed to be in direct contact with the oxide active layer patterns 42 and 44, the protective film 70 preferably has a small content of hydrogen atoms. Like the gate insulating layer 30, the hydrogen atoms contained in the protective layer 70 may move to the oxide active layer patterns 42 and 44, and in this case, the oxide active layer patterns 42 and 44 may have conductivity to form a thin film transistor. The characteristics of the display panel may be lost. Therefore, the protective film 70 of the present embodiment may include any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride, like the gate insulating film 30, and doped with a group 3 element or a group 5 element. It may be.

다만, 산화물 액티브층 패턴(42, 44)의 박막 트랜지스터 특성을 저하시키지 않는 한, 게이트 절연막(30)과 보호막(70) 중 어느 하나만 3족 원소 또는 5족 원소로 도핑된 산화 규소, 질화 규소, 또는 산질화 규소로 이루어질 수 있다. 한편, 박막 트랜지스터의 특성을 향상시키고 고신뢰성을 가지도록 게이트 절연막(30)과 보호막(70) 모두가 3족 원소 또는 5족 원소로 도핑된 산화 규소, 질화 규소, 또는 산질화 규소로 이루어질 수도 있다. Unless the thin film transistor characteristics of the oxide active layer patterns 42 and 44 are deteriorated, only one of the gate insulating film 30 and the protective film 70 is doped with silicon oxide, silicon nitride, Or silicon oxynitride. On the other hand, both the gate insulating film 30 and the passivation film 70 may be made of silicon oxide, silicon nitride, or silicon oxynitride doped with a Group 3 element or Group 5 element so as to improve the characteristics of the thin film transistor and have high reliability. .

보호막(70)에는 드레인 전극 확장부(67)를 드러내는 컨택홀(77)이 형성되어 있다. 보호막(70) 위에는 컨택홀(77)을 통하여 드레인 전극(66)과 전기적으로 연결되는 화소 전극(82)이 형성되어 있다. In the passivation layer 70, a contact hole 77 exposing the drain electrode extension 67 is formed. The pixel electrode 82 is electrically connected to the drain electrode 66 through the contact hole 77 on the passivation layer 70.

화소 전극(82)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다. 화소 전극(82)은 콘택홀(77)을 통하여 드레인 전극 확장부(67)와 전기적으로 연결되어 있다. 데이터 전압이 인가된 화소 전극(82)은 공통 전극(미도시)과 함께 전계를 생성함으로써 박막 트랜지스터 표시판과 공통 전극 표시판(미도시) 사이에 개재된 액정층(미도시)의 액정 분자들을 회전시킨다.The pixel electrode 82 may be made of a transparent conductor such as indium tin oxide (ITO) or indium zinc oxide (IZO), or a reflective conductor such as aluminum. The pixel electrode 82 is electrically connected to the drain electrode extension 67 through the contact hole 77. The pixel electrode 82 to which the data voltage is applied rotates the liquid crystal molecules of the liquid crystal layer (not shown) interposed between the thin film transistor array panel and the common electrode display panel (not shown) by generating an electric field together with the common electrode (not shown). .

이하, 도 1b 및 도 2 내지 도 10을 참조하여, 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 상세히 설명한다. 도 2 내지 도 10은 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 공정 단계별로 나타낸 단면도이다. 설명의 편의상, 이하의 실시예들에서는 상기 제1 실시예의 도면 에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다.Hereinafter, a method of manufacturing a thin film transistor array panel according to a second exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1B and 2 to 10. 2 through 10 are cross-sectional views illustrating a method of manufacturing a thin film transistor array panel according to a second exemplary embodiment of the present invention. For convenience of description, in the following embodiments, members having the same functions as the members shown in the drawings of the first embodiment are denoted by the same reference numerals, and thus description thereof is omitted or simplified.

먼저, 도 1b 및 도 2를 참조하면, 절연 기판(10) 위에 게이트 배선용 금속막(미도시)을 적층한 후, 이를 패터닝하여 게이트선(22), 게이트 전극(26), 스토리지 전극(27), 스토리지선(28)을 포함하는 게이트 배선(22, 26, 27, 28)을 형성한다. First, referring to FIGS. 1B and 2, a metal layer for gate wiring (not shown) is stacked on the insulating substrate 10, and then patterned to form the gate line 22, the gate electrode 26, and the storage electrode 27. The gate wirings 22, 26, 27, and 28 including the storage lines 28 are formed.

여기서 게이트선(22), 게이트 전극(26), 스토리지 전극(27) 및 스토리지선(28)을 포함하는 게이트 배선(22, 26, 27, 28)을 형성하기 위해 스퍼터링(sputtering)법을 이용할 수 있다. 스퍼터링은 200℃ 이하의 저온 공정에서 수행하며, 이러한 저온의 스퍼터링 방식으로 게이트 배선(22, 26, 27, 28)을 형성함으로써 예를 들어 소다석회유리로 이루어진 절연 기판(10)의 열화를 방지할 수 있다. 이어서, 이들 도전막을 습식 식각 또는 건식 식각하여 패터닝한다. 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다.Here, sputtering can be used to form the gate wirings 22, 26, 27, and 28 including the gate line 22, the gate electrode 26, the storage electrode 27, and the storage line 28. have. Sputtering is performed in a low temperature process of 200 ° C. or lower, and the gate wirings 22, 26, 27, and 28 are formed in such a low temperature sputtering method to prevent deterioration of the insulating substrate 10 made of, for example, soda-lime glass. Can be. Subsequently, these conductive films are patterned by wet etching or dry etching. In the case of wet etching, an etchant such as phosphoric acid, nitric acid or acetic acid may be used.

이어서, 스퍼터링(sputtering)법을 이용하여 절연 기판(10) 및 게이트 배선(22, 26, 27, 28)의 위에 후술하는 산화물 액티브층 패턴(42, 44)과 직접 접촉하도록 게이트 절연막(30)을 형성한다. 스퍼터링 시 스퍼터링 타겟으로는 3족 원소 또는 5족 원소로 도핑된 규소를 이용한다. 스퍼터링 가스로서 O2, N2O, N2, 및 NO2로 이루어진 군으로부터 선택된 제1 가스, 및 Ar, He, Xe, Ne, Kr, 및 Rn로 이루어진 군으로부터 선택된 제2 가스를 이용한다. 스퍼터링 온도는 예를 들어 25 ~ 150 ℃일 수 있다. 증착 챔버 내에 포함된 수소의 량은 1010 내지 1022개/㎤일 수 있다. 이와 같이 하면, 3족 원소 또는 5족 원소로 도핑된 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiON)로 이루어진 게이트 절연막(30)을 형성할 수 있다. 스퍼터링 타겟으로 3족 원소 또는 5족 원소로 도핑된 규소를 이용함에 따라 형성되는 게이트 절연막(30)의 막질이 밀해지는 점은 이전의 실시예에서 설명한 바와 같다.Subsequently, the gate insulating film 30 is brought into direct contact with the oxide active layer patterns 42 and 44 to be described later on the insulating substrate 10 and the gate wirings 22, 26, 27, and 28 using a sputtering method. Form. In sputtering, silicon doped with Group 3 elements or Group 5 elements is used as the sputtering target. As the sputtering gas, a first gas selected from the group consisting of O 2, N 2 O, N 2, and NO 2, and a second gas selected from the group consisting of Ar, He, Xe, Ne, Kr, and Rn are used. Sputtering temperature may be, for example, 25 to 150 ℃. The amount of hydrogen contained in the deposition chamber may be 10 10 to 10 22 atoms / cm 3. In this way, the gate insulating film 30 made of silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON) doped with a group 3 element or a group 5 element can be formed. The film quality of the gate insulating film 30 formed by using silicon doped with Group 3 elements or Group 5 elements as the sputtering target is as described in the previous embodiment.

이어서, 도 3을 참조하면, 게이트 절연막(30) 위에 산화물 액티브층(40) 및 데이터 배선용 도전막(60)을 예를 들어, 스퍼터링을 이용하여 연속적으로 증착한다. 산화물 액티브층(40) 및 데이터 배선용 도전막(60)을 하나의 진공 챔버 내에 진공을 해제하지 않고 연속적으로 증착할 수 있으며 이 경우 산화물 액티브층(40)이 대기 중에서 산소에 영향을 받아서 특성이 저하되는 것을 방지할 수 있다. 산화물 액티브층(40)에서 '액티브'란 구동 전류 인가시 전기적 특성을 가지게 되는 활성 물질을 의미하며, 반도체 및 금속 산화물 등을 모두 포함한다. Next, referring to FIG. 3, the oxide active layer 40 and the data wiring conductive film 60 are continuously deposited on the gate insulating film 30 using, for example, sputtering. The oxide active layer 40 and the data wiring conductive film 60 can be continuously deposited in one vacuum chamber without releasing the vacuum. In this case, the oxide active layer 40 is affected by oxygen in the atmosphere, and the characteristics thereof are deteriorated. Can be prevented. In the oxide active layer 40, 'active' refers to an active material having electrical characteristics when a driving current is applied, and includes both a semiconductor and a metal oxide.

이어서 데이터 배선용 도전막(60)의 상부에 포토레지스트막(110)을 도포한다.Next, a photoresist film 110 is applied over the data wiring conductive film 60.

이어서, 도 3 및 도 4를 참조하면, 마스크를 통하여 포토레지스트막(110)에 빛을 조사한 후 현상하여, 포토레지스트막 패턴(112, 114)을 형성한다. 이때 포토레지스트막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부, 즉 소스 전극(도 7의 65 참조)과 드레인 전극(도 7의 66 참조) 사이에 위치한 토레지스트막 패 턴(114)은 데이터 배선부, 즉 데이터 배선이 형성될 부분에 위치한 포토레지스트막 패턴(112)보다 두께가 얇게 되도록 하며, 채널부와 데이터 배선부를 제외한 기타 부분의 포토레지스트막은 모두 제거한다. 이 때 채널부에 남아 있는 포토레지스트막 패턴(114)의 두께와 데이터 배선부에 남아 있는 포토레지스트막 패턴(112)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다를 수 있다.3 and 4, the photoresist film 110 is irradiated with light through a mask and then developed to form photoresist film patterns 112 and 114. At this time, among the photoresist layer patterns 112 and 114, the toresist layer pattern 114 positioned between the channel portion of the thin film transistor, that is, the source electrode (see 65 in FIG. 7) and the drain electrode (see 66 in FIG. 7), is used. The thickness of the wiring portion, that is, the photoresist film pattern 112 positioned at the portion where the data wiring is to be formed is made thinner, and the photoresist film of other portions except the channel portion and the data wiring portion is removed. At this time, the ratio of the thickness of the photoresist film pattern 114 remaining in the channel portion to the thickness of the photoresist film pattern 112 remaining in the data wiring portion may vary depending on the process conditions in the etching process to be described later.

이와 같이, 위치에 따라 포토레지스트막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 빛 투과량을 조절하기 위하여 주로 슬릿(slit), 격자 형태의 패턴 또는 반투명막을 이용한 마스크를 사용할 수 있다. 또한 리플로우가 가능한 물질로 이루어진 포토레지스트막을 이용하여 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 포토레지스트막이 잔류하지 않는 부분으로 포토레지스트막의 일부를 흘러내리도록 함으로써 이러한 얇은 두께의 포토레지스트막 패턴(114)을 형성할 수도 있다.As such, there may be various methods of changing the thickness of the photoresist film according to the position, and in order to adjust the amount of light transmission, a mask using a slit, a lattice pattern, or a translucent film may be used. In addition, using a photoresist film made of a reflowable material, the photoresist film is exposed with a conventional mask that is divided into a part that can completely transmit light and a part that cannot completely transmit light, and then developed and reflowed so that the photoresist film does not remain. This thin thickness photoresist film pattern 114 may be formed by allowing a portion of the photoresist film to flow down to a portion that is not.

이어서, 도 4 및 도 5를 참조하면 포토레지스트막 패턴(112, 114)을 식각마스크로 이용하여 데이터 배선용 도전막(60)을 식각한다. 이러한 식각은 습식 식각 또는 건식 식각을 이용할 수 있다. 습식 식각의 경우 인산, 질산 및 초산의 혼합액, 불산(HF) 및 탈이온수(deionized water)의 혼합액 등의 식각액을 사용할 수 있다. 이렇게 하면, 데이터선(62) 및 소스/드레인용 도전막 패턴(64)만이 남고 이를 제외한 기타 부분의 데이터 배선용 도전막(60)은 모두 제거되어 그 하부의 산화물 액티브층(40)이 노출된다. 이 때 남은 데이터선(62) 및 소스/드레인용 도전막 패 턴(64)은 소스 전극(도 7의 65 참조) 및 드레인 전극(도 7의 66 참조)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(도 7의 62, 65, 66, 67 참조)의 형태와 동일하다.4 and 5, the data wiring conductive film 60 is etched using the photoresist film patterns 112 and 114 as an etching mask. Such etching may use wet etching or dry etching. In the case of wet etching, an etchant such as a mixed solution of phosphoric acid, nitric acid and acetic acid, a mixed solution of hydrofluoric acid (HF) and deionized water may be used. In this case, only the data line 62 and the source / drain conductive film pattern 64 remain, and all other portions of the data wiring conductive film 60 except for this are removed to expose the oxide active layer 40 below. At this time, the remaining data line 62 and the source / drain conductive film pattern 64 are connected except that the source electrode (see 65 in FIG. 7) and the drain electrode (see 66 in FIG. 7) are not separated from each other. The lower surface is the same as that of the data wiring (refer to 62, 65, 66, 67 in FIG. 7).

이어서 포토레지스트막 패턴(112, 114)을 식각 마스크로 하여 산화물 액티브층(40)에 대한 식각을 진행하여 산화물 액티브층 패턴(42, 44)을 형성한다. 이 경우 산화물 액티브층(40)만 식각되고 게이트 절연막(30)은 식각되지 않는 것이 바람직하다. 이러한 식각은 습식 식각 또는 건식 식각을 이용할 수 있다. 습식 식각의 경우 불산(HF), 황산, 염산 및 이들의 조합에 탈이온수를 혼합한 식각액을 사용할 수 있다. 건식 식각의 경우, 불소 계열의 식각 가스, 예를 들어 CHF3, CF4 등을 사용할 수 있다. 구체적으로 불소 계열의 식각 가스에 Ar 또는 He이 함유된 식각 가스를 사용할 수 있다. 나아가 도 4에 도시된 데이터 배선용 도전막(60)과 산화물 액티브층(40)을 일괄적으로 습식 식각으로 패터닝할 수도 있다. Subsequently, the oxide active layer patterns 42 and 44 are etched using the photoresist layer patterns 112 and 114 as etch masks to form the oxide active layer patterns 42 and 44. In this case, it is preferable that only the oxide active layer 40 is etched and the gate insulating layer 30 is not etched. Such etching may use wet etching or dry etching. In the case of wet etching, an etchant obtained by mixing deionized water with hydrofluoric acid (HF), sulfuric acid, hydrochloric acid, and a combination thereof may be used. In the case of dry etching, a fluorine-based etching gas such as CHF 3 , CF 4 or the like can be used. Specifically, an etching gas containing Ar or He may be used as the fluorine-based etching gas. Furthermore, the data wiring conductive layer 60 and the oxide active layer 40 shown in FIG. 4 may be collectively patterned by wet etching.

이어서 도 5 및 도 6을 참조하면 포토레지스트막 패턴(112, 114)을 에치백(etch-back)하여 채널부의 포토레지스트막 패턴(114)을 제거한다. 이어서 애싱(ashing)을 통하여 채널부의 소스/드레인용 도전막 패턴(64) 표면에 남아 있는 포토레지스트막 잔재를 제거한다.5 and 6, the photoresist pattern 112 and 114 are etched back to remove the photoresist pattern 114 of the channel portion. Subsequently, ashing removes the photoresist film residue remaining on the surface of the source / drain conductive film pattern 64 for the channel portion.

다음으로 도 6 및 도 7을 참조하면, 포토레지스트막 패턴(112)을 식각 마스크로 이용하여 채널부의 소스/드레인용 도전막 패턴(64)을 습식 식각 또는 건식 식각한다. 습식 식각의 경우 예를 들어 인산, 질산 및 초산의 혼합액, 불산(HF) 및 탈이온수(deionized water)의 혼합액 등의 식각액을 사용할 수 있다. 또한 채널부의 산화물 액티브층 패턴(44)의 일부도 소정의 두께만큼 제거할 수도 있다.6 and 7, the source / drain conductive film pattern 64 for the channel portion is wet etched or dry etched using the photoresist film pattern 112 as an etching mask. In the case of wet etching, for example, an etchant such as a mixture of phosphoric acid, nitric acid and acetic acid, a mixture of hydrofluoric acid (HF) and deionized water, and the like may be used. In addition, a part of the oxide active layer pattern 44 in the channel portion may be removed by a predetermined thickness.

이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 65, 66, 67)이 완성된다. 데이터 배선(62, 65, 66, 67)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62)과, 데이터선(62)으로부터 가지(branch) 형태로 분지되어 산화물 액티브층 패턴(44)의 상부까지 연장되어 있는 소스 전극(65)과, 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하도록 산화물 액티브층 패턴(44) 상부에 형성되어 있는 드레인 전극(66)과, 드레인 전극(66)으로부터 연장되어 스토리지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.In this way, the data wirings 62, 65, 66, and 67 are completed while the source electrode 65 and the drain electrode 66 are separated. The data lines 62, 65, 66, and 67 are formed in the vertical direction and branched from the data line 62 to the data line 62 defining the pixel by crossing the gate line 22. A source electrode 65 extending up to an upper portion of the oxide active layer pattern 44 and separated from the source electrode 65 so as to face the source electrode 65 around the gate electrode 26 or the channel portion of the thin film transistor. A drain electrode 66 formed on the oxide active layer pattern 44 and a drain electrode extension 67 having a large area extending from the drain electrode 66 and overlapping the storage electrode 27 are included.

이어서 도 7 및 도 8을 참조하면, 데이터 배선(62, 65, 66, 67) 상에 남아 있는 포토레지스트막 패턴(112)을 제거한다.7 and 8, the photoresist film pattern 112 remaining on the data lines 62, 65, 66, and 67 is removed.

이어서, 도 8 및 도 9를 참조하면, 산화물 액티브층 패턴(42, 44) 및 데이터 배선(62, 65, 66, 67) 상에 산화물 액티브층 패턴(42, 44)과 직접 접촉하는 보호막을 형성한다. 게이트 절연막(30)의 형성과 마찬가지로 보호막(70)의 스퍼터링 시 스퍼터링 타겟으로는 3족 원소 또는 5족 원소로 도핑된 규소를 이용한다. 스퍼터링 가스로서 O2, N2O, N2, 및 NO2로 이루어진 군으로부터 선택된 제1 가스, 및 Ar, He, Xe, Ne, Kr, 및 Rn로 이루어진 군으로부터 선택된 제2 가스를 이용한다. 보호 막(70) 형성 시 증착 챔버 내에 포함된 수소의 량은 1010 내지 1022개/㎤일 수 있다. 이와 같이 하면, 3족 원소 또는 5족 원소로 도핑된 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiON)로 이루어진 보호막(70)을 형성할 수 있다. 본 실시예는 보호막(70)과 게이트 절연막(30) 모두 동일한 방법으로 형성하는 것을 설명하였으나, 본 실시예는 이에 한정되지 아니하고 보호막(70)과 게이트 절연막(30) 중 어느 하나만 3족 원소 또는 5족 원소로 도핑된 규소를 이용하여 형성할 수도 있다. 8 and 9, a protective film is formed on the oxide active layer patterns 42 and 44 and the data lines 62, 65, 66 and 67 to directly contact the oxide active layer patterns 42 and 44. do. Similarly to the formation of the gate insulating film 30, silicon doped with a group 3 element or a group 5 element is used as a sputtering target when sputtering the protective film 70. As the sputtering gas, a first gas selected from the group consisting of O 2, N 2 O, N 2, and NO 2, and a second gas selected from the group consisting of Ar, He, Xe, Ne, Kr, and Rn are used. The amount of hydrogen included in the deposition chamber when the protective film 70 is formed may be 10 10 to 10 22 atoms / cm 3. In this way, a protective film 70 made of silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON) doped with a group 3 element or group 5 element can be formed. Although the present embodiment has been described in which both the protective film 70 and the gate insulating film 30 are formed in the same manner, the present embodiment is not limited thereto, and only one of the protective film 70 and the gate insulating film 30 is a Group III element or 5. It may also be formed using silicon doped with a group element.

이어서 도 10에 도시된 바와 같이, 보호막(70)을 사진 식각하여 드레인 전극 확장부(67)를 드러내는 콘택홀(77)을 형성한다.  Subsequently, as shown in FIG. 10, the protective layer 70 is etched to form a contact hole 77 exposing the drain electrode extension 67.

마지막으로, 예를 들어 ITO, IZO 등과 같은 투명 도전체 또는 반사성 도전체를 증착하고 사진 식각하여 드레인 전극 확장부(67)와 연결된 화소 전극(82)을 형성하여 도 1b의 박막 트랜지스터 표시판을 완성한다. Finally, a transparent or reflective conductor such as ITO, IZO, or the like is deposited and photo-etched to form the pixel electrode 82 connected to the drain electrode extension 67 to complete the thin film transistor array panel of FIG. 1B. .

이어서, 도 11을 참조하여, 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 11은 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.Next, the thin film transistor array panel according to the third exemplary embodiment of the present invention will be described in detail with reference to FIG. 11. 11 is a cross-sectional view of a thin film transistor array panel according to a third exemplary embodiment of the present invention.

본 실시예의 보호막(71-1, 71-2)은 산화물 액티브층 패턴(42, 44) 상에 형성되어 산화물 액티브층 패턴(42, 44)과 직접 접촉하는 제1 보호막(71-1), 및 제1 보호막(71-1) 상에 형성된 제2 보호막(71-2)을 포함한다. The protective films 71-1 and 71-2 of the present embodiment are formed on the oxide active layer patterns 42 and 44 to directly contact the oxide active layer patterns 42 and 44, and The second protective film 71-2 formed on the first protective film 71-1 is included.

제1 보호막(71-1)은, 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규 소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함한다. 제1 보호막(71-1)에는 수소가 거의 함유되어 있지 않거나 미량 함유되어 있다. 제2 보호막(71-2)은 산화 규소, 질화 규소, 및 산질화 규소로 이루어질 수 있으나 수소를 비교적 다량 함유할 수 있다. 제1 보호막(71-1)에 의해 산화물 액티브층 패턴(42, 44)의 환원이 방지되기 때문이다.The first passivation film 71-1 is silicon doped with a Group 3 element or Group 5 element and includes any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride. The first protective film 71-1 contains little or no hydrogen. The second passivation layer 71-2 may be formed of silicon oxide, silicon nitride, and silicon oxynitride, but may contain a relatively large amount of hydrogen. This is because the reduction of the oxide active layer patterns 42 and 44 is prevented by the first protective film 71-1.

이하, 도 5 내지 도 8, 도 11, 및 도 12 내지 도 14를 참조하여, 본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 상세히 설명한다. 도 12 내지 도 14는 본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 공정 단계별로 나타낸 단면도이다.Hereinafter, a method of manufacturing a thin film transistor array panel according to a fourth exemplary embodiment of the present invention will be described in detail with reference to FIGS. 5 through 8, 11, and 12 through 14. 12 to 14 are cross-sectional views illustrating a method of manufacturing a thin film transistor array panel according to a fourth exemplary embodiment of the present invention in a step-by-step manner.

먼저, 도 5 내지 도 8에서 설명한 방법으로 게이트 배선(22, 26), 게이트 절연막(30), 산화물 액티브층 패턴(42, 44), 및 데이터 배선(62, 65, 66, 67)을 형성한다.First, the gate wirings 22 and 26, the gate insulating film 30, the oxide active layer patterns 42 and 44, and the data wirings 62, 65, 66 and 67 are formed by the method described with reference to FIGS. 5 to 8. .

이어서, 도 12를 참조하면, 산화물 액티브층 패턴(42, 44) 및 데이터 배선(62, 65, 66, 67) 상에 산화물 액티브층 패턴(42, 44)과 직접 접촉하도록 제1 보호막(71-1)을 스퍼터링하여 형성한다. 제1 보호막(71-1)의 스퍼터링 시 스퍼터링 타겟으로 3족 원소 또는 5족 원소로 도핑된 규소를 이용한다. 스퍼터링은 O2, N2O, N2, 및 NO2로 이루어진 군으로부터 선택된 제1 가스, 및 Ar, He, Xe, Ne, Kr, 및 Rn로 이루어진 군으로부터 선택된 제2 가스를 이용한다.Next, referring to FIG. 12, the first passivation layer 71-may be in direct contact with the oxide active layer patterns 42 and 44 on the oxide active layer patterns 42 and 44 and the data lines 62, 65, 66 and 67. 1) is formed by sputtering. When sputtering the first passivation layer 71-1, silicon doped with a Group 3 element or a Group 5 element is used as the sputtering target. Sputtering uses a first gas selected from the group consisting of O 2, N 2 O, N 2, and NO 2, and a second gas selected from the group consisting of Ar, He, Xe, Ne, Kr, and Rn.

이어서, 도 13을 참조하면, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)법, 화학기상증착(Chemical Vapor Deposition; PECVD)법을 이용하여 제1 보호막(71-1) 상에 제2 보호막(71-2)을 형성한다. 제2 보호막(71-2)의 형성 공정도 제1 보호막(71-1) 형성 공정과 마찬가지로 스퍼터링법을 이용할 수 있으나, 공정 시간 및 비용을 고려하여 플라즈마 화학기상증착법 또는 화학기상증착을 이용할 수 있다.Subsequently, referring to FIG. 13, the second passivation layer on the first passivation layer 71-1 using plasma enhanced chemical vapor deposition (PECVD) and chemical vapor deposition (PECVD). (71-2) is formed. The process of forming the second passivation layer 71-2 may be performed using the sputtering method similarly to the process of forming the first passivation layer 71-1, but the plasma chemical vapor deposition method or the chemical vapor deposition may be used in consideration of the process time and cost. .

이어서, 도 14를 참조하면, 제1 보호막(71-1) 및 제2 보호막(71-2)을 사진 식각하여 드레인 전극 확장부(67)를 드러내는 콘택홀(77)을 형성한다.14, the first passivation layer 71-1 and the second passivation layer 71-2 are photo-etched to form a contact hole 77 exposing the drain electrode extension 67.

마지막으로, 도 11을 참조하면, 예를 들어 ITO, IZO 등과 같은 투명 도전체 또는 반사성 도전체를 증착하고 사진 식각하여 드레인 전극 확장부(67)와 연결된 화소 전극(82)을 형성하여 박막 트랜지스터 표시판을 완성한다. Lastly, referring to FIG. 11, for example, a thin film transistor array panel is formed by depositing and photoetching a transparent or reflective conductor such as ITO, IZO, or the like to form a pixel electrode 82 connected to the drain electrode extension 67. To complete.

이어서, 도 15를 참조하여, 본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 15는 본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.Next, the thin film transistor array panel according to the fifth exemplary embodiment of the present invention will be described in detail with reference to FIG. 15. 15 is a cross-sectional view of a thin film transistor array panel according to a fifth exemplary embodiment of the present invention.

도 15를 참조하면, 게이트 절연막(31-1, 31-2)은 절연 기판(10) 상에 형성된 제1 게이트 절연막(31-1), 및 제1 게이트 절연막(31-1) 상에 형성되어 산화물 액티브층 패턴(42, 44)과 직접 접촉하는 제2 게이트 절연막(31-2)을 포함한다. Referring to FIG. 15, the gate insulating layers 31-1 and 31-2 are formed on the first gate insulating layer 31-1 and the first gate insulating layer 31-1 formed on the insulating substrate 10. The second gate insulating layer 31-2 is in direct contact with the oxide active layer patterns 42 and 44.

제2 게이트 절연막(31-2)은, 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함한다. 도 11의 산화물 액티브층 패턴(42, 44) 상에 형성되어 산화물 액티브층 패턴(42, 44)과 직접 접촉하는 제1 보호막(71-1), 및 제1 보호막(71-1) 상에 형성된 제2 보호막(71-2)은 본 실시예와 조합되어 사용될 수 있다.The second gate insulating film 31-2 is silicon doped with a Group 3 element or Group 5 element and includes any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride. 11 formed on the oxide active layer patterns 42 and 44 and directly contacting the oxide active layer patterns 42 and 44, and formed on the first protective layer 71-1. The second protective film 71-2 can be used in combination with the present embodiment.

이어서, 도 15 내지 도 17 및 도 3 내지 도 10을 참조하여, 본 발명의 제6 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 상세히 설명한다. 도 16 및 도 17는 본 발명의 제6 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 공정 단계별로 나타낸 단면도이다.Next, a method of manufacturing a thin film transistor array panel according to a sixth exemplary embodiment of the present invention will be described in detail with reference to FIGS. 15 to 17 and FIGS. 3 to 10. 16 and 17 are cross-sectional views illustrating a method of manufacturing a thin film transistor array panel according to a sixth exemplary embodiment of the present invention.

먼저, 도 16을 참조하면, 절연 기판(10) 상에 게이트 배선(22, 26)을 형성한다. 이어서, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)법, 화학기상증착(Chemical Vapor Deposition; PECVD)법을 이용하여 게이트 배선(22, 26) 상에 제1 게이트 절연막(31-1)을 형성한다. 그러나, 제1 게이트 절연막(31-1)을 스퍼터링법에 의하여 형성하는 것을 배제하는 것은 아니다.First, referring to FIG. 16, gate wirings 22 and 26 are formed on an insulating substrate 10. Subsequently, the first gate insulating layer 31-1 is formed on the gate wirings 22 and 26 by using a plasma enhanced chemical vapor deposition (PECVD) method and a chemical vapor deposition (PECVD) method. Form. However, formation of the first gate insulating film 31-1 by the sputtering method is not excluded.

도 17을 참조하면, 제1 게이트 절연막(31-1) 상에 산화물 액티브층 패턴(42, 44)과 직접 접촉하도록 제2 게이트 절연막(31-2)을 스퍼터링하여 형성한다. 제2 게이트 절연막(31-2)의 스퍼터링 시 스퍼터링 타겟으로 3족 원소 또는 5족 원소로 도핑된 규소를 이용한다. 스퍼터링은 O2, N2O, N2, 및 NO2로 이루어진 군으로부터 선택된 제1 가스, 및 Ar, He, Xe, Ne, Kr, 및 Rn로 이루어진 군으로부터 선택된 제2 가스를 이용한다.Referring to FIG. 17, the second gate insulating layer 31-2 is sputtered on the first gate insulating layer 31-1 so as to be in direct contact with the oxide active layer patterns 42 and 44. When the second gate insulating layer 31-2 is sputtered, silicon doped with a group 3 element or a group 5 element is used as the sputtering target. Sputtering uses a first gas selected from the group consisting of O 2, N 2 O, N 2, and NO 2, and a second gas selected from the group consisting of Ar, He, Xe, Ne, Kr, and Rn.

이어서, 도 3 내지 도 10에서 설명한 방법으로 산화물 액티브층 패턴(42, 44), 데이터 배선(62, 65, 66, 67), 보호막(70), 콘택홀(77)을 형성한다.Subsequently, the oxide active layer patterns 42 and 44, the data lines 62, 65, 66 and 67, the protective layer 70, and the contact hole 77 are formed by the method described with reference to FIGS. 3 to 10.

이어서, 도 15를 참조하면, 예를 들어 ITO, IZO 등과 같은 투명 도전체 또는 반사성 도전체를 증착하고 사진 식각하여 드레인 전극 확장부(67)와 연결된 화소 전극(82)을 형성하여 박막 트랜지스터 표시판을 완성한다.Subsequently, referring to FIG. 15, a thin film transistor array panel may be formed by depositing and photo-etching a transparent or reflective conductor such as, for example, ITO and IZO to form a pixel electrode 82 connected to the drain electrode extension 67. Complete

이하, 도 18을 참조하여, 본 발명의 제7 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 18은 본 발명의 제7 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.Hereinafter, a thin film transistor array panel according to a seventh exemplary embodiment will be described in detail with reference to FIG. 18. 18 is a cross-sectional view of a thin film transistor array panel according to a seventh exemplary embodiment of the present invention.

도 18을 참조하면, 본 실시예의 박막 트랜지스터 표시판은 소위 탑 게이트(top gate) 방식으로서, 게이트 배선(122, 126)이 산화물 액티브층 패턴(144)의 상부에 위치한다. Referring to FIG. 18, the thin film transistor array panel according to the present exemplary embodiment is a so-called top gate method, and gate wirings 122 and 126 are positioned on the oxide active layer pattern 144.

본 실시예의 박막 트랜지스터 표시판은 절연 기판(10) 상에 형성된 데이터 배선(162, 165, 166)이 형성되어 있다. 소스 전극(165)과 드레인 전극(166)은 서로 이격되어 대향한다. In the thin film transistor array panel of the present embodiment, data lines 162, 165, and 166 formed on the insulating substrate 10 are formed. The source electrode 165 and the drain electrode 166 are spaced apart from each other to face each other.

산화물 액티브층 패턴(144)은 소스 전극(165)과 드레인 전극(166) 상부에 형성되어 박막 트랜지스터의 채널 영역을 제공한다.The oxide active layer pattern 144 is formed on the source electrode 165 and the drain electrode 166 to provide a channel region of the thin film transistor.

절연 기판(10), 데이터 배선(162, 165, 166), 및 산화물 액티브층 패턴(144) 상에는 게이트 절연막(130)이 형성되어 산화물 액티브층 패턴(144)과 직접 접촉한다. 게이트 절연막(130)은 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함한다.The gate insulating layer 130 is formed on the insulating substrate 10, the data lines 162, 165, and 166, and the oxide active layer pattern 144 to directly contact the oxide active layer pattern 144. The gate insulating layer 130 is silicon doped with a Group 3 element or Group 5 element, and includes any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride.

게이트 절연막(130) 상에는 게이트 배선(122, 126)이 형성되어 있다. 게이트 배선(122, 126) 상에는 보호막(170)이 형성되어 있다. 보호막(170)은 산화 규소, 산화 질소, 또는 산질화 규소로 이루어질 수 있다.Gate wirings 122 and 126 are formed on the gate insulating layer 130. The passivation layer 170 is formed on the gate lines 122 and 126. The passivation layer 170 may be made of silicon oxide, nitrogen oxide, or silicon oxynitride.

보호막(170) 및 게이트 절연막(130)에는 콘택홀(177)이 형성되어 있다. 화소 전극(182)은 콘택홀(177)을 통하여 드레인 전극(166)와 전기적으로 연결되어 있다.Contact holes 177 are formed in the passivation layer 170 and the gate insulating layer 130. The pixel electrode 182 is electrically connected to the drain electrode 166 through the contact hole 177.

이하, 도 18 내지 도 20을 참조하여, 본 발명의 제8 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 상세히 설명한다. 도 19 및 도 20은 본 발명의 제8 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 공정 단계별로 나타낸 단면도이다.Hereinafter, a method of manufacturing a thin film transistor array panel according to an eighth exemplary embodiment of the present invention will be described in detail with reference to FIGS. 18 through 20. 19 and 20 are cross-sectional views illustrating a method of manufacturing a thin film transistor array panel according to an eighth exemplary embodiment of the present inventive concept.

먼저, 도 19를 참조하면, 절연 기판(10) 상에 데이터 배선(162, 165, 166)을 형성한다. 이어서, 데이터 배선(162, 165, 166) 상에 산화물 액티브층 패턴(144)을 형성한다. 이어서, 산화물 액티브층 패턴(144) 상에 산화물 액티브층 패턴(144)과 직접 접촉하도록 게이트 절연막(130)을 형성한다. 게이트 절연막(130)은 스퍼터링 타겟으로 3족 원소 또는 5족 원소로 도핑된 규소를 이용하여 스퍼터링한다. 스퍼터링은 O2, N2O, N2, 및 NO2로 이루어진 군으로부터 선택된 제1 가스, 및 Ar, He, Xe, Ne, Kr, 및 Rn로 이루어진 군으로부터 선택된 제2 가스를 이용하여 수행한다. First, referring to FIG. 19, data lines 162, 165, and 166 are formed on an insulating substrate 10. Next, an oxide active layer pattern 144 is formed on the data lines 162, 165, and 166. Next, the gate insulating layer 130 is formed on the oxide active layer pattern 144 to be in direct contact with the oxide active layer pattern 144. The gate insulating layer 130 is sputtered using silicon doped with a Group 3 element or Group 5 element as a sputtering target. Sputtering is performed using a first gas selected from the group consisting of O 2, N 2 O, N 2, and NO 2, and a second gas selected from the group consisting of Ar, He, Xe, Ne, Kr, and Rn.

이어서, 도 20을 참조하면, 게이트 절연막(130) 상에 게이트 배선(126)을 형성한다. 이어서, 게이트 배선(126) 상에 보호막(170)을 형성한다.Next, referring to FIG. 20, a gate line 126 is formed on the gate insulating layer 130. Next, a protective film 170 is formed on the gate wiring 126.

마지막으로 도 18을 참조하면, 보호막(170) 및 게이트 절연막(130)을 사진 식각하여 드레인 전극(166)을 드러내는 콘택홀(177)을 형성한다. 이어서, 예를 들어 ITO, IZO 등과 같은 투명 도전체 또는 반사성 도전체를 증착하고 사진 식각하여 드레인 전극(166)과 연결된 화소 전극(182)을 형성하여 박막 트랜지스터 표시판을 완성한다.Finally, referring to FIG. 18, the passivation layer 170 and the gate insulating layer 130 are etched to form a contact hole 177 exposing the drain electrode 166. Subsequently, a transparent or reflective conductor such as ITO, IZO, or the like is deposited and photo-etched to form a pixel electrode 182 connected to the drain electrode 166 to complete the thin film transistor array panel.

이하, 도 21을 참조하여, 본 발명의 제9 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 21은 본 발명의 제9 실시예에 따른 박막 트랜 지스터 표시판의 단면도이다. Hereinafter, a thin film transistor array panel according to a ninth embodiment of the present invention will be described in detail with reference to FIG. 21. 21 is a cross-sectional view of a thin film transistor array panel according to a ninth embodiment of the present invention.

도 21을 참조하면, 본 실시예의 박막 트랜지스터 표시판은 절연 기판(10) 상에 형성되어 산화물 액티브층 패턴(144)과 직접 접촉하는 제1 게이트 절연막(131-1), 및 제1 게이트 절연막(131-1) 상에 형성된 제2 게이트 절연막(131-2)을 포함하고, 제1 게이트 절연막(131-1)은, 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함한다. 다른 구성 요소들은 본 발명의 제7 실시예와 동일하다.Referring to FIG. 21, the thin film transistor array panel according to the present exemplary embodiment is formed on the insulating substrate 10 to directly contact the oxide active layer pattern 144, and the first gate insulating layer 131-1. And a second gate insulating film 131-2 formed on the negative electrode -1, wherein the first gate insulating film 131-1 is silicon doped with a Group 3 element or a Group 5 element, and includes silicon oxide, silicon nitride, and It includes any one selected from the group consisting of silicon oxynitride. The other components are the same as in the seventh embodiment of the present invention.

이하, 도 22 내지 도 24를 참조하여, 본 발명의 제10 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 21 내지 도 24는 본 발명의 제10 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 공정 단계별로 나타낸 단면도이다.Hereinafter, the thin film transistor array panel according to the tenth exemplary embodiment will be described in detail with reference to FIGS. 22 to 24. 21 through 24 are cross-sectional views illustrating a method of manufacturing a thin film transistor array panel according to a tenth exemplary embodiment of the present invention.

도 22를 참조하면, 절연 기판(10) 상에 산화물 액티브층 패턴(144)과 직접 접촉하는 제1 게이트 절연막(131-1)을 형성한다. 제1 게이트 절연막(131-1)을 형성하는 단계는 스퍼터링 타겟으로 3족 원소 또는 5족 원소로 도핑된 규소를 이용하여 스퍼터링하는 것을 포함한다.Referring to FIG. 22, a first gate insulating layer 131-1 in direct contact with the oxide active layer pattern 144 is formed on the insulating substrate 10. Forming the first gate insulating layer 131-1 may include sputtering using silicon doped with a Group 3 element or a Group 5 element as a sputtering target.

이어서, 도 23을 참조하면, 제1 게이트 절연막(131-1) 상에 제2 게이트 절연막(131-2)을 형성한다. 제2 게이트 절연막(131-2)은 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)법, 화학기상증착(Chemical Vapor Deposition; PECVD)법을 이용하여 형성할 수 있다. 그러나, 제2 게이트 절연막(131-2)을 스퍼터링법에 의하여 형성하는 것을 배제하는 것은 아니다.Next, referring to FIG. 23, a second gate insulating layer 131-2 is formed on the first gate insulating layer 131-1. The second gate insulating layer 131-2 may be formed using a plasma enhanced chemical vapor deposition (PECVD) method or a chemical vapor deposition (PECVD) method. However, the formation of the second gate insulating film 131-2 by the sputtering method is not excluded.

도 24를 참조하면, 제2 게이트 절연막(131-2) 상에 게이트 배선(122, 126)을 형성한다. 이어서, 게이트 배선(122, 126) 상에 보호막(170)을 형성한다.Referring to FIG. 24, gate lines 122 and 126 are formed on the second gate insulating layer 131-2. Next, the passivation layer 170 is formed on the gate lines 122 and 126.

마지막으로 도 21을 참조하면, 보호막(170), 제2 게이트 절연막(131-2), 및 제1 게이트 절연막(131-1)을 사진 식각하여 드레인 전극(166)을 드러내는 콘택홀(177)을 형성한다. 이어서, 예를 들어 ITO, IZO 등과 같은 투명 도전체 또는 반사성 도전체를 증착하고 사진 식각하여 드레인 전극(166)과 연결된 화소 전극(182)을 형성하여 박막 트랜지스터 표시판을 완성한다.Finally, referring to FIG. 21, the contact hole 177 exposing the drain electrode 166 by photoetching the passivation layer 170, the second gate insulating layer 131-2, and the first gate insulating layer 131-1 is formed. Form. Subsequently, a transparent or reflective conductor such as ITO, IZO, or the like is deposited and photo-etched to form a pixel electrode 182 connected to the drain electrode 166 to complete the thin film transistor array panel.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

도 1a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.1A is a layout view of a thin film transistor array panel according to a first exemplary embodiment of the present invention.

도 1b는 도 1a의 A-A'선을 따라 자른 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.FIG. 1B is a cross-sectional view of the thin film transistor array panel according to the first exemplary embodiment of the present invention, taken along the line AA ′ of FIG. 1A.

도 2 내지 도 10은 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 공정 단계별로 나타낸 단면도이다.2 through 10 are cross-sectional views illustrating a method of manufacturing a thin film transistor array panel according to a second exemplary embodiment of the present invention.

도 11은 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.11 is a cross-sectional view of a thin film transistor array panel according to a third exemplary embodiment of the present invention.

도 12 내지 도 14는 본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 공정 단계별로 나타낸 단면도이다.12 to 14 are cross-sectional views illustrating a method of manufacturing a thin film transistor array panel according to a fourth exemplary embodiment of the present invention in a step-by-step manner.

도 15는 본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.15 is a cross-sectional view of a thin film transistor array panel according to a fifth exemplary embodiment of the present invention.

도 16 및 도 17는 본 발명의 제6 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 공정 단계별로 나타낸 단면도이다.16 and 17 are cross-sectional views illustrating a method of manufacturing a thin film transistor array panel according to a sixth exemplary embodiment of the present invention.

도 18은 본 발명의 제7 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.18 is a cross-sectional view of a thin film transistor array panel according to a seventh exemplary embodiment of the present invention.

도 19 및 도 20은 본 발명의 제8 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 공정 단계별로 나타낸 단면도이다.19 and 20 are cross-sectional views illustrating a method of manufacturing a thin film transistor array panel according to an eighth exemplary embodiment of the present inventive concept.

도 21은 본 발명의 제9 실시예에 따른 박막 트랜지스터 표시판의 단면도이 다.21 is a cross-sectional view of a thin film transistor array panel according to a ninth exemplary embodiment of the present invention.

도 21 내지 도 24는 본 발명의 제10 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 공정 단계별로 나타낸 단면도이다.21 through 24 are cross-sectional views illustrating a method of manufacturing a thin film transistor array panel according to a tenth exemplary embodiment of the present invention.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

10: 절연 기판 22: 게이트선10: insulating substrate 22: gate line

26: 게이트 전극 27: 스토리지 전극26: gate electrode 27: storage electrode

28: 스토리지선 30: 게이트 절연막28: storage line 30: gate insulating film

31-1: 제1 게이트 절연막 31-2: 제2 게이트 절연막31-1: first gate insulating film 31-2: second gate insulating film

40: 산화물 액티브층 42, 44: 산화물 액티브층 패턴40: oxide active layer 42, 44: oxide active layer pattern

60: 데이터 배선용 도전막 62: 데이터선60: conductive film for data wiring 62: data line

64: 소스/드레인용 도전막 패턴 65: 소스 전극64: conductive film pattern for source / drain 65: source electrode

66: 드레인 전극 67: 드레인 전극 확장부66: drain electrode 67: drain electrode extension

70: 보호막 71-1: 제1 보호막70: protective film 71-1: first protective film

71-2: 제2 보호막 77: 콘택홀71-2: second passivation layer 77: contact hole

82: 화소 전극 110: 포토레지스트막82: pixel electrode 110: photoresist film

112, 114: 포토레지스트막 패턴112, 114: photoresist film pattern

Claims (23)

절연 기판 상에 형성된 게이트 배선;A gate wiring formed on the insulating substrate; 상기 게이트 배선 상에 형성된 게이트 절연막;A gate insulating film formed on the gate wiring; 상기 게이트 절연막 상에 상기 게이트 절연막과 직접 접촉하도록 형성된 산화물 액티브층 패턴;An oxide active layer pattern formed on the gate insulating layer to be in direct contact with the gate insulating layer; 상기 산화물 액티브층 패턴 상에 형성된 데이터 배선; 및A data line formed on the oxide active layer pattern; And 상기 데이터 배선 및 상기 산화물 액티브층 패턴 상에 상기 산화물 액티브층 패턴과 직접 접촉하도록 형성된 보호막을 포함하되,A protective film formed on the data line and the oxide active layer pattern to be in direct contact with the oxide active layer pattern, 상기 게이트 절연막과 상기 보호막 중 적어도 하나는, 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함하는 박막 트랜지스터 표시판.At least one of the gate insulating film and the passivation film is silicon doped with a Group 3 element or a Group 5 element, and includes any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride. 제 1항에 있어서,The method of claim 1, 상기 게이트 절연막은 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함하는 박막 트랜지스터 표시판.The gate insulating layer is silicon doped with a group 3 element or a group 5 element, the thin film transistor array panel including any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride. 제 2항에 있어서,3. The method of claim 2, 상기 게이트 절연막은 상기 절연 기판 상에 형성된 제1 게이트 절연막, 및 상기 제1 게이트 절연막 상에 형성되어 상기 산화물 액티브층 패턴과 직접 접촉하는 제2 게이트 절연막을 포함하고, 상기 제2 게이트 절연막은, 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함하는 박막 트랜지스터 표시판.The gate insulating film may include a first gate insulating film formed on the insulating substrate, and a second gate insulating film formed on the first gate insulating film to be in direct contact with the oxide active layer pattern. A silicon doped with a group element or a group 5 element, the thin film transistor array panel comprising any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride. 제 1항에 있어서, The method of claim 1, 상기 보호막은 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함하는 박막 트랜지스터 표시판.The passivation layer is silicon doped with a Group 3 element or Group 5 element, and includes any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride. 제 4항에 있어서,The method of claim 4, wherein 상기 보호막은 상기 상기 산화물 액티브층 패턴 상에 형성되어 상기 산화물 액티브층 패턴과 직접 접촉하는 제1 보호막, 및 상기 제1 보호막 상에 형성된 제2 보호막을 포함하고, The passivation layer may include a first passivation layer formed on the oxide active layer pattern and in direct contact with the oxide active layer pattern, and a second passivation layer formed on the first passivation layer. 상기 제1 보호막은, 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함하는 박막 트랜지스터 표시판.The first passivation layer is silicon doped with a Group 3 element or Group 5 element, and includes any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride. 제 1항에 있어서,The method of claim 1, 상기 게이트 절연막 및 상기 보호막은 3족 원소 또는 5족 원소로 도핑된 규 소로서, 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함하는 박막 트랜지스터 표시판.And the gate insulating layer and the passivation layer are silicon doped with a Group 3 element or a Group 5 element, and include any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride. 제 6항에 있어서,The method of claim 6, 상기 게이트 절연막은 상기 절연 기판 상에 형성된 제1 게이트 절연막, 및 상기 제1 게이트 절연막 상에 형성되어 상기 산화물 액티브층 패턴과 직접 접촉하는 제2 게이트 절연막을 포함하고, The gate insulating film includes a first gate insulating film formed on the insulating substrate, and a second gate insulating film formed on the first gate insulating film and in direct contact with the oxide active layer pattern, 상기 보호막은 상기 산화물 액티브층 패턴 상에 형성되어 상기 산화물 액티브층 패턴과 직접 접촉하는 제1 보호막, 및 상기 제1 보호막 상에 형성된 제2 보호막을 포함하고, The passivation layer may include a first passivation layer formed on the oxide active layer pattern and in direct contact with the oxide active layer pattern, and a second passivation layer formed on the first passivation layer. 상기 제2 게이트 절연막 및 상기 제1 보호막은, 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함하는 박막 트랜지스터 표시판.The second gate insulating layer and the first passivation layer are silicon doped with a Group 3 element or a Group 5 element, and include any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride. 절연 기판 상에 형성된 데이터 배선;Data wiring formed on an insulating substrate; 상기 데이터 배선 상에 형성된 산화물 액티브층 패턴;An oxide active layer pattern formed on the data line; 상기 산화물 액티브층 패턴 상에 상기 산화물 액티브층 패턴과 직접 접촉하도록 형성된 게이트 절연막; 및A gate insulating layer formed on the oxide active layer pattern to be in direct contact with the oxide active layer pattern; And 상기 게이트 절연막 상에 형성된 게이트 배선을 포함하되,A gate wiring formed on the gate insulating film, 상기 게이트 절연막은, 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규 소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함하는 박막 트랜지스터 표시판.The gate insulating film is silicon doped with a Group 3 element or a Group 5 element, and includes any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride. 제 8항에 있어서, The method of claim 8, 상기 게이트 절연막은 상기 절연 기판 상에 형성되어 상기 산화물 액티브층 패턴과 직접 접촉하는 제1 게이트 절연막, 및 상기 제1 게이트 절연막 상에 형성된 제2 게이트 절연막을 포함하고, 상기 제1 게이트 절연막은, 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함하는 박막 트랜지스터 표시판.The gate insulating layer may include a first gate insulating layer formed on the insulating substrate and in direct contact with the oxide active layer pattern, and a second gate insulating layer formed on the first gate insulating layer. A silicon doped with a group element or a group 5 element, the thin film transistor array panel comprising any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride. 절연 기판 상에 게이트 배선을 형성하는 단계;Forming a gate wiring on the insulating substrate; 상기 게이트 배선 상에 게이트 절연막을 형성하는 단계; 및Forming a gate insulating film on the gate wiring; And 상기 게이트 절연막 상에 상기 게이트 절연막과 직접 접촉하도록 산화물 액티브층 패턴, 상기 산화물 액티브층 패턴 상에 데이터 배선, 및 상기 데이터 배선 및 상기 산화물 액티브층 패턴 상에 상기 산화물 액티브층 패턴과 직접 접촉하도록 보호막을 형성하는 단계를 포함하되,A protective layer is formed on the gate insulating layer so as to be in direct contact with the gate insulating layer, a data line is formed on the oxide active layer pattern, and a protective layer is formed to be in direct contact with the oxide active layer pattern on the data line and the oxide active layer pattern. Forming steps, 상기 게이트 절연막과 상기 보호막 중 적어도 하나는, 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함하는 박막 트랜지스터 표시판의 제조 방법.At least one of the gate insulating film and the passivation film is silicon doped with a Group 3 element or a Group 5 element, and includes any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride. . 제 10항에 있어서,The method of claim 10, 상기 게이트 절연막을 형성하는 단계 또는 상기 보호막을 형성하는 단계는 증착 챔버 내에서 3족 원소 또는 5족 원소로 도핑된 규소를 증착하는 단계를 포함하고, Forming the gate insulating film or forming the protective film includes depositing silicon doped with a Group 3 element or Group 5 element in a deposition chamber, 상기 증착 챔버 내에 포함된 수소의 량은 1010 내지 1022개/㎤인 박막 트랜지스터 표시판의 제조 방법.The amount of hydrogen contained in the deposition chamber is 10 10 to 10 22 / cm 3 manufacturing method of the thin film transistor array panel. 제 10항에 있어서,The method of claim 10, 상기 게이트 절연막을 형성하는 단계는, 스퍼터링 타겟으로 3족 원소 또는 5족 원소로 도핑된 규소를 이용하여 스퍼터링하는 것을 포함하는 박막 트랜지스터 표시판의 제조 방법.The forming of the gate insulating layer may include sputtering using silicon doped with a Group 3 element or a Group 5 element as a sputtering target. 제 12항에 있어서,The method of claim 12, 상기 스퍼터링은 O2, N2O, N2, 및 NO2로 이루어진 군으로부터 선택된 제1 가스, 및 Ar, He, Xe, Ne, Kr, 및 Rn로 이루어진 군으로부터 선택된 제2 가스를 이용하여 수행하는 박막 트랜지스터 표시판의 제조 방법.The sputtering is performed using a first gas selected from the group consisting of O 2, N 2 O, N 2, and NO 2, and a second gas selected from the group consisting of Ar, He, Xe, Ne, Kr, and Rn. Manufacturing method. 제 13항에 있어서,The method of claim 13, 상기 게이트 절연막을 형성하는 단계는, 상기 절연 기판 상에 제1 게이트 절 연막을 형성하는 단계, 및 상기 제1 게이트 절연막 상에 상기 산화물 액티브층 패턴과 직접 접촉하는 제2 게이트 절연막을 형성하는 단계를 포함하고, The forming of the gate insulating film may include forming a first gate insulating film on the insulating substrate, and forming a second gate insulating film on the first gate insulating film directly contacting the oxide active layer pattern. Including, 상기 제2 게이트 절연막을 형성하는 단계는 스퍼터링 타겟으로 3족 원소 또는 5족 원소로 도핑된 규소를 이용하여 스퍼터링하는 것을 포함하는 박막 트랜지스터 표시판의 제조 방법.The forming of the second gate insulating film may include sputtering using silicon doped with a Group 3 element or a Group 5 element as a sputtering target. 제 10항에 있어서,The method of claim 10, 상기 보호막을 형성하는 단계는, 스퍼터링 타겟으로 3족 원소 또는 5족 원소로 도핑된 규소를 이용하여 스퍼터링하는 것을 포함하는 박막 트랜지스터 표시판의 제조 방법.The forming of the passivation layer may include sputtering using silicon doped with a Group 3 element or Group 5 element as a sputtering target. 제 15항에 있어서,The method of claim 15, 상기 스퍼터링은 O2, N2O, N2, 및 NO2로 이루어진 군으로부터 선택된 제1 가스, 및 Ar, He, Xe, Ne, Kr, 및 Rn로 이루어진 군으로부터 선택된 제2 가스를 이용하여 수행하는 박막 트랜지스터 표시판의 제조 방법.The sputtering is performed using a first gas selected from the group consisting of O 2, N 2 O, N 2, and NO 2, and a second gas selected from the group consisting of Ar, He, Xe, Ne, Kr, and Rn. Manufacturing method. 제 16항에 있어서,The method of claim 16, 상기 보호막을 형성하는 단계는, 상기 산화물 액티브층 패턴 상에 상기 산화물 액티브층 패턴과 직접 접촉하는 제1 보호막을 형성하는 단계, 및 상기 제1 보호막 상에 제2 보호막을 형성하는 단계를 포함하고, 상기 제1 보호막을 형성하는 단 계는 스퍼터링 타겟으로 3족 원소 또는 5족 원소로 도핑된 규소를 이용하여 스퍼터링하는 것을 포함하는 박막 트랜지스터 표시판의 제조 방법. The forming of the passivation layer may include forming a first passivation layer on the oxide active layer pattern in direct contact with the oxide active layer pattern, and forming a second passivation layer on the first passivation layer. And forming the first passivation layer by sputtering using silicon doped with a Group 3 element or a Group 5 element as a sputtering target. 제 10항에 있어서,The method of claim 10, 상기 게이트 절연막을 형성하는 단계 및 상기 보호막을 형성하는 단계는, 스퍼터링 타겟으로 3족 원소 또는 5족 원소로 도핑된 규소를 이용하여 스퍼터링하는 것을 포함하는 박막 트랜지스터 표시판의 제조 방법.The forming of the gate insulating layer and the forming of the passivation layer may include sputtering using silicon doped with a Group 3 element or Group 5 element as a sputtering target. 제 18항에 있어서,The method of claim 18, 상기 게이트 절연막을 형성하는 단계는, 상기 절연 기판 상에 제1 게이트 절연막을 형성하는 단계, 및 상기 제1 게이트 절연막 상에 상기 산화물 액티브층 패턴과 직접 접촉하는 제2 게이트 절연막을 형성하는 단계를 포함하고, The forming of the gate insulating film may include forming a first gate insulating film on the insulating substrate, and forming a second gate insulating film on the first gate insulating film to be in direct contact with the oxide active layer pattern. and, 상기 보호막을 형성하는 단계는, 상기 산화물 액티브층 패턴 상에 상기 산화물 액티브층 패턴과 직접 접촉하는 제1 보호막을 형성하는 단계, 및 상기 제1 보호막 상에 제2 보호막을 형성하는 단계를 포함하고, The forming of the passivation layer may include forming a first passivation layer on the oxide active layer pattern in direct contact with the oxide active layer pattern, and forming a second passivation layer on the first passivation layer. 상기 제2 게이트 절연막을 형성하는 단계 및 상기 제1 보호막을 형성하는 단계는 스퍼터링 타겟으로 3족 원소 또는 5족 원소로 도핑된 규소를 이용하여 스퍼터링하는 것을 포함하는 박막 트랜지스터 표시판의 제조 방법.The forming of the second gate insulating layer and the forming of the first passivation layer may include sputtering using silicon doped with a Group 3 element or Group 5 element as a sputtering target. 절연 기판 상에 데이터 배선을 형성하는 단계;Forming a data line on the insulating substrate; 상기 데이터 배선 상에 산화물 액티브층 패턴을 형성하는 단계;Forming an oxide active layer pattern on the data line; 상기 산화물 액티브층 패턴 상에 상기 산화물 액티브층 패턴과 직접 접촉하도록 게이트 절연막을 형성하는 단계; 및Forming a gate insulating layer on the oxide active layer pattern to directly contact the oxide active layer pattern; And 상기 게이트 절연막 상에 게이트 배선을 형성하는 단계를 포함하되,Forming a gate wiring on the gate insulating film, 상기 게이트 절연막은, 3족 원소 또는 5족 원소로 도핑된 규소로서, 산화 규소, 질화 규소, 및 산질화 규소로 이루어진 군으로부터 선택된 어느 하나를 포함하는 박막 트랜지스터 표시판의 제조 방법.The gate insulating film is silicon doped with a group 3 element or a group 5 element, and includes any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride. 제 20항에 있어서,The method of claim 20, 상기 게이트 절연막을 형성하는 단계는, 스퍼터링 타겟으로 3족 원소 또는 5족 원소로 도핑된 규소를 이용하여 스퍼터링하는 것을 포함하는 박막 트랜지스터 표시판의 제조 방법.The forming of the gate insulating layer may include sputtering using silicon doped with a Group 3 element or a Group 5 element as a sputtering target. 제 21항에 있어서,The method of claim 21, 상기 스퍼터링은 O2, N2O, N2, 및 NO2로 이루어진 군으로부터 선택된 제1 가스, 및 Ar, He, Xe, Ne, Kr, 및 Rn로 이루어진 군으로부터 선택된 제2 가스를 이용하여 수행하는 박막 트랜지스터 표시판의 제조 방법.The sputtering is performed using a first gas selected from the group consisting of O 2, N 2 O, N 2, and NO 2, and a second gas selected from the group consisting of Ar, He, Xe, Ne, Kr, and Rn. Manufacturing method. 제 22항에 있어서,23. The method of claim 22, 상기 게이트 절연막을 형성하는 단계는, 상기 절연 기판 상에 상기 산화물 액티브층 패턴과 직접 접촉하는 제1 게이트 절연막을 형성하는 단계, 및 상기 제1 게이트 절연막 상에 제2 게이트 절연막을 형성하는 단계를 포함하고, The forming of the gate insulating film may include forming a first gate insulating film on the insulating substrate and in direct contact with the oxide active layer pattern, and forming a second gate insulating film on the first gate insulating film. and, 상기 제1 게이트 절연막을 형성하는 단계는 스퍼터링 타겟으로 3족 원소 또는 5족 원소로 도핑된 규소를 이용하여 스퍼터링하는 것을 포함하는 박막 트랜지스터 표시판의 제조 방법.The forming of the first gate insulating layer may include sputtering using silicon doped with a Group 3 element or a Group 5 element as a sputtering target.
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