KR101707039B1 - Display substrate - Google Patents

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Abstract

표시 기판이 제공된다. 본 발명의 일 실시예에 따른 표시 기판은 절연 기판 상에 형성된 게이트 배선, 게이트 배선 상에 형성되며 산화물 반도체를 포함하는 산화물 반도체 패턴, 및 산화물 반도체 패턴 상에 게이트 배선과 교차되도록 형성된 데이터 배선을 포함하며, 산화물 반도체 패턴은 제1 산화물 및 제3 원소를 포함하며, 제3 원소는 수직 방향으로 농도 구배를 가진다.A display substrate is provided. A display substrate according to an embodiment of the present invention includes a gate wiring formed on an insulating substrate, an oxide semiconductor pattern formed on the gate wiring and including an oxide semiconductor, and a data wiring formed to cross the gate wiring on the oxide semiconductor pattern And the oxide semiconductor pattern includes a first oxide and a third element, and the third element has a concentration gradient in a vertical direction.

Description

표시 기판 {Display substrate}Display substrate [0001]

본 발명은 표시 기판에 관한 것이다.The present invention relates to a display substrate.

표시 장치의 대형화 및 고품질화에 대한 요구가 지속되고 있다. 특히 표시 장치의 일 예인 액정 표시 장치의 경우, 액정을 구동하는 박막 트랜지스터의 동작 특성을 향상시킬 것이 요구되고 있다. 종래의 박막 트랜지스터의 경우, 수소화 비정질 실리콘(hydrogenated amorphous silicon, a-Si:H)를 채널이 형성되는 반도체 패턴으로 사용하였다. 수소화 비정질 실리콘을 포함하는 박막 트랜지스터는 전자 이동도가 상대적으로 낮다는 문제가 있다. There is a continuing need for larger and higher-quality display devices. Particularly in the case of a liquid crystal display device which is an example of a display device, it is required to improve the operating characteristics of a thin film transistor for driving liquid crystal. In the case of a conventional thin film transistor, hydrogenated amorphous silicon (a-Si: H) is used as a semiconductor pattern in which a channel is formed. The thin film transistor including the hydrogenated amorphous silicon has a problem that the electron mobility is relatively low.

최근 전자 이동도가 높은 산화물을 이용하여 반도체 패턴을 형성하는 기술이 개발되고 있다.BACKGROUND ART [0002] Recently, a technique for forming a semiconductor pattern using an oxide having a high electron mobility has been developed.

산화물 반도체는 청색광에 반응하여 누설전류가 발생할 수 있고, 구동이 지속됨에 따라 턴오프(turn off) 전압의 절대값이 증가될 수 있는 문제를 갖는다.The oxide semiconductor may cause a leakage current in response to blue light and have a problem that the absolute value of the turn off voltage may increase as the driving continues.

이에, 본 발명이 해결하고자 하는 과제는 안정성 및 신뢰성 있는 박막 트랜지스터를 포함하는 표시 기판을 제공하는 것이다.Accordingly, an object of the present invention is to provide a display substrate including a stable and reliable thin film transistor.

본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems, and other problems not mentioned can be clearly understood by those skilled in the art from the following description.

상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 다른 실시예에 따른 표기 기판은, 절연 기판 상에 형성된 게이트 배선과,게이트 배선 상에 형성되며 산화물 반도체를 포함하는 산화물 반도체 패턴과, 상기 산화물 반도체 패턴 상에 상기 게이트 배선과 교차되도록 형성된 데이터 배선을 포함하며, 상기 산화물 반도체 패턴은 제1 산화물 및 제3 원소를 포함하며, 상기 제3 원소는 수직 방향으로 농도 구배를 갖는다.According to another aspect of the present invention, there is provided a display substrate including gate wirings formed on an insulating substrate, an oxide semiconductor pattern formed on the gate wirings and including an oxide semiconductor, Wherein the oxide semiconductor pattern includes a first oxide and a third element, and the third element has a concentration gradient in a vertical direction.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

본 발명의 표시 기판에 따르면, 안정성 및 신뢰성 있는 박막 트랜지스터를 포함할 수 있다.According to the display substrate of the present invention, stable and reliable thin film transistors can be included.

도 1은 본 발명의 제1 실시예에 따른 표시 기판의 배치도이다.
도 2a는 도 1의 A-A' 선을 따라 절단한 제1 실시예의 단면도이다.
도 2b는 도 1의 A-A' 선을따라 절단한 제1 변형예의 단면도이다.
도 3c 내지 3e는 도 2a 및 2b의 표시 기판에 포함된 박막 트랜지스터의 특성을 설명하기 위한 그래프이다.
도 4a는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 4b는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 5 내지 도 14는 본 발명의 제1 실시예의 표시 기판의 제조 방법을 공정 단계별로 나타낸 것이다.
도 15 내지 도 24는 본 발명의 제1 변형예의 표시 기판의 제조 방법을 공정 단계별로 나타낸 것이다.
도 25a는 도 1의 A-A'선을 따라 절단한 제2 실시예의 단면도이다.
도 25b는 도 1의 A-A'선을 따라 절단한 제2 변형예에 따른 단면도이다.
도 26a는 도 1의 A-A'선을 따라 절단한 제3 실시예의 단면도이다.
도 26b는 도 1의 A-A'선을 따라 절단한 제3 변형예에 따른 단면도이다.
도 27a는 도 1의 A-A'선을 따라 절단한 제4 실시예의 단면도이다.
도 27b는 도 1의 A-A'선을 따라 절단한 제4 변형예에 따른 단면도이다.
도 28a는 도 1의 A-A'선을 따라 절단한 제5 실시예의 단면도이다.
도 28b는 도 1의 A-A'선을 따라 절단한 제5 변형예에 따른 단면도이다.1 is a layout diagram of a display substrate according to a first embodiment of the present invention.
2A is a cross-sectional view of the first embodiment taken along the line AA 'in FIG.
2B is a cross-sectional view of the first modification taken along line AA 'in FIG.
FIGS. 3C to 3E are graphs for explaining characteristics of the thin film transistors included in the display substrate of FIGS. 2A and 2B. FIG.
4A is a cross-sectional view taken along line A-A 'in FIG.
4B is a cross-sectional view taken along the line A-A 'in FIG.
5 to 14 show a method of manufacturing the display substrate according to the first embodiment of the present invention in steps of the process.
Figs. 15 to 24 show a method of manufacturing the display substrate according to the first modification of the present invention in steps of the process.
25A is a sectional view of the second embodiment taken along the line A-A 'in FIG.
25B is a cross-sectional view taken along the line A-A 'in Fig. 1 according to the second modification.
26A is a sectional view of the third embodiment taken along the line A-A 'in FIG.
FIG. 26B is a cross-sectional view taken along the line A-A 'in FIG. 1 according to the third modification; FIG.
27A is a cross-sectional view of the fourth embodiment taken along the line A-A 'in FIG.
FIG. 27B is a cross-sectional view taken along the line A-A 'in FIG. 1 according to the fourth modification.
28A is a cross-sectional view of the fifth embodiment cut along line A-A 'in FIG.
FIG. 28B is a cross-sectional view taken along line A-A 'of FIG. 1 according to a fifth modification. FIG.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and the manner of achieving them, will be apparent from and elucidated with reference to the embodiments described hereinafter in conjunction with the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. The dimensions and relative sizes of layers and regions in the figures may be exaggerated for clarity of illustration.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.It is to be understood that when an element or layer is referred to as being "on" or " on "of another element or layer, All included. On the other hand, a device being referred to as "directly on" or "directly above" indicates that no other device or layer is interposed in between. Like reference numerals refer to like elements throughout the specification. "And / or" include each and every combination of one or more of the mentioned items.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. The terms spatially relative, "below", "beneath", "lower", "above", "upper" May be used to readily describe a device or a relationship of components to other devices or components. Spatially relative terms should be understood to include, in addition to the orientation shown in the drawings, terms that include different orientations of the device during use or operation.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.Embodiments described herein will be described with reference to plan views and cross-sectional views, which are ideal schematics of the present invention. Thus, the shape of the illustrations may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include changes in the shapes that are generated according to the manufacturing process. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 의한 표시 기판, 표시 장치 및 표시기판의 제조 방법을 설명한다.Hereinafter, a method of manufacturing a display substrate, a display device, and a display substrate according to embodiments of the present invention will be described with reference to the accompanying drawings.

먼저, 도 1 내지 도 3e를 참조하여, 본 발명의 제1 실시예에 따른 표시 기판을 설명한다.First, referring to Figs. 1 to 3E, a display substrate according to a first embodiment of the present invention will be described.

도 1은 본 발명의 제1 실시예에 따른 표시 기판의 배치도이고, 도 2a는 도 1의 A-A'선을 따라 절단한 제1 실시예의 단면도이고, 도 2b는 도 1의 A-A'선을 따라 절단한 제1 변형예에 따른 단면도이고, 도 3a 내지 3e는 제1 실시예에 따른 표시 기판에 포함된 박막 트랜지스터의 특성을 설명하기 위한 그래프이다.FIG. 2A is a cross-sectional view of the first embodiment taken along the line A-A 'in FIG. 1, FIG. 2B is a cross-sectional view taken along line AA' of FIG. 3A to 3E are graphs for explaining characteristics of the thin film transistor included in the display substrate according to the first embodiment.

도 1 및 도 2a를 참조하면, 본 발명의 제1 실시예에 따른 표시 기판(101)은 절연 기판(10) 상에 형성된 박막 트랜지스터 등 다양한 소자들을 포함한다. Referring to FIGS. 1 and 2A, a display substrate 101 according to a first embodiment of the present invention includes various elements such as a thin film transistor formed on an insulating substrate 10.

절연 기판(10)은 소다석회유리(soda lime glass) 또는 보로 실리케이트 유리 등의 유리 또는 플라스틱 등으로 이루어질 수 있다.The insulating substrate 10 may be made of glass or plastic such as soda lime glass or borosilicate glass.

절연 기판(10) 상에는 게이트 신호를 전달하는 게이트 배선(22, 26)이 형성되어 있다. 게이트 배선(22, 26)은 일 방향, 예를 들어 가로 방향으로 뻗어 있는 게이트선(22)과, 게이트선(22)으로부터 돌출되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26)을 포함한다.On the insulating substrate 10, gate wirings 22 and 26 for transmitting gate signals are formed. The gate wirings 22 and 26 include a gate line 22 extending in one direction, for example, a lateral direction, and a gate electrode 26 of a thin film transistor formed as a protrusion protruding from the gate line 22.

그리고 절연 기판(10) 상에는 공통 전압(common voltage)을 전달하고 스토리지 전극(27) 및 스토리지선(28)을 포함하는 스토리지 배선(27, 28)이 형성되어 있다. 스토리지선(28)은 게이트선(22)과 실질적으로 평행하게 가로 방향으로 형성될 수 있다. 스토리지 전극(27)은 스토리지선(28)보다 폭이 넓게 형성될 수 있다. 스토리지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터를 이룬다.Storage wires 27 and 28 are formed on the insulating substrate 10 to transfer a common voltage and include the storage electrode 27 and the storage line 28. The storage line 28 may be formed in a lateral direction substantially parallel to the gate line 22. The storage electrode 27 may be formed to be wider than the storage line 28. The storage electrode 27 overlaps the drain electrode extension 67 connected to the pixel electrode 82, which will be described later, to form a storage capacitor for improving the charge storage ability of the pixel.

이와 같은 스토리지 배선(27, 28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴스가 충분할 경우 스토리지 배선(27, 28)이 형성되지 않을 수도 있다.The shape and arrangement of the storage wirings 27 and 28 can be modified into various shapes and the storage wirings 27 and 28 can be modified in a variety of forms when the storage capacitance generated by overlapping the pixel electrode 82 and the gate line 22 is sufficient. May not be formed.

게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 망간(Mn)과 망간 합금 등 망간 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다. 또한, 게이트 배선(22, 26), 스토리지 전극(27) 및 스토리지선(28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 26) 및 스토리지 전극(27) 및 스토리지선(28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막, 또는 구리망간(CuMn) 합금 하부막과 구리 상부막, 또는 티타늄 하부막과 구리 상부막 등을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 26), 스토리지 배선(27, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.The gate wirings 22 and 26 and the storage wirings 27 and 28 may be formed of a metal of aluminum series such as aluminum (Al) and aluminum alloy, a series metal such as silver (Ag) and silver alloy, A copper based metal, a molybdenum based metal such as molybdenum (Mo) and a molybdenum alloy, a manganese based metal such as manganese (Mn) and a manganese alloy, chromium (Cr), titanium (Ti), tantalum (Ta) . Further, the gate wirings 22, 26, the storage electrode 27, and the storage line 28 may have a multi-film structure including two conductive films (not shown) having different physical properties. One of the conductive films is made of a metal having a low resistivity, for example, an aluminum-based metal, or the like, so as to reduce signal delays and voltage drops of the gate wirings 22 and 26 and the storage electrode 27 and the storage line 28 Based metal, copper-based metal, and the like. Alternatively, the other conductive film may be made of a material having excellent contact properties with other materials, particularly zinc oxide (ZnO), indium tin oxide (ITO), or indium zinc oxide (IZO), such as molybdenum metal, chromium, titanium, tantalum and the like. Good examples of such combinations include a chromium bottom film and an aluminum top film, an aluminum bottom film and a molybdenum top film, or a copper manganese (CuMn) alloy bottom film and a copper top film, or a titanium bottom film and a copper top film. However, the present invention is not limited to this, and the gate wirings 22 and 26 and the storage wirings 27 and 28 may be made of various metals and conductors.

절연 기판(10), 게이트 배선(22, 26), 스토리지 배선(27, 28)의 상에는 예를 들어 산화 규소(SiOx) 또는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.A gate insulating film 30 made of, for example, silicon oxide (SiOx) or silicon nitride (SiNx) is formed on the insulating substrate 10, the gate wirings 22 and 26, and the storage wirings 27 and 28.

게이트 절연막(30)은 질화규소(SiNx) 및 산화규소(SiOx)가 적층된 2중층 구조(미도시)를 가질 수 있다. 이 경우 질화규소층은 게이트 배선(22, 26), 스토리지 배선(27,28)의 상부에 형성되며 산화규소층은 상기 질화규소층 상에 형성되어 후술할 산화물 반도체 패턴과 접하게 된다. 또는 다른 실시예에서는 게이트 절연막은 산질화규소(SiON, silicon oxynitride)의 단일층으로 구성될 수 있으며 상기 산질화규소층은 적층되는 방향에 따라 산소 농도 분포를 가질 수 있다. 이 경우 산소 농도는 산화물 반도체 패턴과 인접할수록 높아질 수 있다. The gate insulating film 30 may have a double-layer structure (not shown) in which silicon nitride (SiNx) and silicon oxide (SiOx) are stacked. In this case, the silicon nitride layer is formed on the gate wirings 22 and 26 and the storage wirings 27 and 28, and the silicon oxide layer is formed on the silicon nitride layer to contact the oxide semiconductor pattern to be described later. Alternatively, in another embodiment, the gate insulating layer may be composed of a single layer of silicon oxynitride (SiON), and the oxynitride layer may have an oxygen concentration distribution depending on a direction in which the silicon oxynitride layer is stacked. In this case, the oxygen concentration can be increased as the oxide semiconductor pattern is adjacent to the oxide semiconductor pattern.

절연 기판(10) 상에는 산화물 반도체 패턴(144)이 형성되어 있다. 산화물 반도체 패턴(144)은 제1 산화물 반도체 패턴(44)과 제2 산화물 반도체 패턴(54)를 포함한다. 제1 산화물 반도체 패턴(44)은 제1 산화물과 제3 원소를 포함할 수 있고, 제2 산화물 반도체 패턴(54)은 제2 산화물을 포함할 수 있다. 여기서, 제3 원소는 제1 산화물을 구성하는 금속 원소가 속하는 주기율표 상의 족보다 높은 족에 해당할 수 있다. 특히, 제3 원소는 예를 들어, 주기율표 상 제5 족 내지 제7 족에 해당하는 원소일 수 있다. 이러한 제3 원소는 예를 들어, 질소(N), 인(P), 불소(F) 및 염소(Cl)로 이루어진 군으로부터 선택된 적어도 어느 하나를 포함할 수 있으나, 제3 원소가 상기 나열된 원소에 한정되는 것은 아니다.On the insulating substrate 10, an oxide semiconductor pattern 144 is formed. The oxide semiconductor pattern 144 includes a first oxide semiconductor pattern 44 and a second oxide semiconductor pattern 54. The first oxide semiconductor pattern 44 may include a first oxide and a third element, and the second oxide semiconductor pattern 54 may include a second oxide. Here, the third element may correspond to a group higher than the group on the periodic table to which the metal element constituting the first oxide belongs. In particular, the third element may be, for example, an element corresponding to the fifth to seventh groups on the periodic table. The third element may include at least one selected from the group consisting of nitrogen (N), phosphorus (P), fluorine (F) and chlorine (Cl), for example. But is not limited thereto.

한편, 제1 산화물은 예를 들어, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 하프늄(Hf) 중 적어도 하나의 금속 원소를 포함할 수 있으나, 제1 산화물에 포함된 금속 원소가 상기 나열된 원소로 한정되는 것은 아니다. 상기 나열된 물질로부터 제1 산화물은 예를 들어 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO, 및 ZnO로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다. On the other hand, the first oxide may include at least one metal element, for example, zinc (Zn), indium (In), gallium (Ga), tin (Sn) and hafnium (Hf) The included metal elements are not limited to the above listed elements. The first oxide from the listed materials may include any one material selected from the group consisting of InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO, and ZnO.

에를들어, 제3 원소가 질소(N)인 경우, 제1 산화물 반도체 패턴(44)은 InZnON, InGaON, InSnON, ZnSnON, GaSnON, GaZnON, GaZnSnON, GaInZnON, HfInZnON, 및 ZnON으로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다.. The first oxide semiconductor pattern 44 may be formed of any one selected from the group consisting of InZnON, InGaON, InSnON, ZnSnON, GaSnON, GaZnON, GaZnSnON, GaInZnON, HfInZnON, and ZnON when the third element is nitrogen (N) ≪ / RTI >

제1 산화물 반도체 패턴(44) 상에는 제2 산화물을 포함하는 제2 산화물 반도체 패턴(54)이 형성되어 있다. 여기서, 제2 산화물은 예를 들어, 아연(Zn), 안듐(In), 갈륨(Ga), 주석(Sn), 하프늄(Hf) 중 적어도 하나의 금속 원소를 포함할 수 있으나, 제2 산화물에 포함된 금속 원소가 상기 나열된 원소로 한정되는 것은 아니다. 상기 나열된 물질로부터 제2 산화물은 예를 들어 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO, 및 ZnO로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다. On the first oxide semiconductor pattern 44, a second oxide semiconductor pattern 54 including a second oxide is formed. Here, the second oxide may include at least one metal element, for example, zinc (Zn), indium (In), gallium (Ga), tin (Sn), and hafnium (Hf) The included metal elements are not limited to the above listed elements. The second oxide from the listed materials may include any material selected from the group consisting of InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO, and ZnO.

한편, 제2 산화물과 제1 산화물은 동일한 종류의 금속 원소를 포함할 수 있다. 즉, 제2 산화물은 제1 산화물과 동일한 물질로 형성될 수 있다. 이에 의해, 제1 산화물과 제2 산화물이 동일할 경우, 예를 들어, 산화물 반도체 패턴(144)는 GaInZnON/ GaInZnO로 형성될 수 있다. On the other hand, the second oxide and the first oxide may contain the same kind of metal element. That is, the second oxide may be formed of the same material as the first oxide. Thus, for example, when the first oxide and the second oxide are the same, the oxide semiconductor pattern 144 may be formed of GaInZnON / GaInZnO.

한편, 제2 산화물과 제1 산화물은 서로 다른 종류의 금속 원소를 포함할 수 있다. 제1 산화물과 제2 산화물이 서로 다를 경우, 예를 들어, 산화물 반도체 패턴(144)은 HfInZnON / GaInZnO로 형성될 수 있다.On the other hand, the second oxide and the first oxide may include different kinds of metal elements. When the first oxide and the second oxide are different from each other, for example, the oxide semiconductor pattern 144 may be formed of HfInZnON / GaInZnO.

제1 산화물 반도체 패턴(42, 44), 제2 산화물 반도체 패턴(52, 54) 및 후술할 데이터 배선(62, 65, 66, 67)의 패턴 형상은 서로 상이하거나 동일할 수 있다. 즉, 제1 산화물 반도체 패턴(42, 44), 제2 산화물 반도체 패턴(52, 54)은 게이트 전극(26)과 소스 전극(65) 및 드레인 전극(66)이 오버랩되는 부위에만 형성되어 섬형(island type) 형상을 가질 수 있다. 또한, 제1 산화물 반도체 패턴(42, 44), 제2 산화물 반도체 패턴(52, 54)은 산화물 박막 트랜지스터의 채널 영역을 제외하고는 후술할 데이터 배선(62, 65, 66, 67)과 실질적으로 동일한 형상을 가지는 선형(linear type) 형상을 가질 수도 있다.The pattern shapes of the first oxide semiconductor patterns 42 and 44, the second oxide semiconductor patterns 52 and 54 and data wirings 62, 65, 66 and 67 to be described later may be different from or identical to each other. That is, the first oxide semiconductor patterns 42 and 44 and the second oxide semiconductor patterns 52 and 54 are formed only in the region where the gate electrode 26 overlaps with the source electrode 65 and the drain electrode 66, island type. The first oxide semiconductor patterns 42 and 44 and the second oxide semiconductor patterns 52 and 54 are formed in substantially the same pattern as the data lines 62, 65, 66, and 67, And may have a linear type shape having the same shape.

한편, 도 3c는 제1 산화물 반도체 패턴(42, 44)이 GIZON인 경우의 투과도(transmittance)를 나타낸 것이다. 도 3c를 참조하면, GIZON은 약 400nm 대의 파장을 갖는 빛에 대해 다른 가시광선 파장 영역보다 낮은 투과도를 갖는다. Meanwhile, FIG. 3C shows the transmittance of the first oxide semiconductor patterns 42 and 44 in the case of GIZON. Referring to FIG. 3C, GIZON has a lower transmittance than other visible light wavelength regions for light having a wavelength of about 400 nm.

이와 같이, 제1 산화물 반도체 패턴(42, 44)은 400 내지 500nm의 파장을 갖는 빛이 제2 산화물 반도체 패턴(52, 54)에 유입되는 것을 일부 차단할 수 있다. 즉, 제1 산화물 반도체 패턴(42, 44)은 가시광 영역에서 주로 청색광 파장대의 빛이 제2 산화물 반도체 패턴(52, 54)으로 유입되는 것을 방지한다. 청색광이 제2 산화물 반도체 패턴(52, 54)으로 유입되는 경우, 제2 산화물 반도체 패턴(52, 54)은 청색광에 반응하여 소스 전극(65) 및 드레인 전극(66) 사이에 채널이 형성될 수 있다. 이에 의해, 게이트 전극(26)에 턴온(turn on) 전압이 인가되지 않은 경우라도, 소스 전극(65) 및 드레인 전극(66) 사이에 누설 전류가 흐를 수 있다. 이는 박막 트랜지스터의 턴오프(turn off) 전압의 절대값을 증가시킬 수 있는 원인이 될 수 있다. 따라서, 제1 산화물 반도체 패턴(42, 44)를 형성하여, 제2 산화물 반도체 패턴(52, 54)에 유입되는 청색광을 차단함으로써, 박막 트랜지스터의 턴오프(turn off) 전압에 대한 누설 전류 특성이 개선될 수 있다. In this way, the first oxide semiconductor patterns 42 and 44 can partially block light having a wavelength of 400 to 500 nm from entering the second oxide semiconductor patterns 52 and 54. That is, the first oxide semiconductor patterns 42 and 44 prevent the light mainly in the blue light wavelength range from flowing into the second oxide semiconductor patterns 52 and 54 in the visible light region. When the blue light is introduced into the second oxide semiconductor patterns 52 and 54, the second oxide semiconductor patterns 52 and 54 may form a channel between the source electrode 65 and the drain electrode 66 in response to blue light. have. Thereby, even when no turn-on voltage is applied to the gate electrode 26, a leakage current can flow between the source electrode 65 and the drain electrode 66. This may cause an increase in the absolute value of the turn-off voltage of the thin film transistor. Therefore, by forming the first oxide semiconductor patterns 42 and 44 and blocking the blue light flowing into the second oxide semiconductor patterns 52 and 54, the leakage current characteristic with respect to the turn-off voltage of the thin film transistor Can be improved.

제2 산화물 반도체 패턴(52, 54) 상에는 데이터 배선(62, 65, 66, 67)이 형성되어 있다. 데이터 배선(62, 65, 66, 67)은 예를 들어 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62)과, 데이터선(62)으로부터 분지되어 제2 산화물 반도체 패턴(52, 54)의 상부까지 연장되어 있는 소스 전극(65)과, 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 산화물 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하도록 제2 산화물 반도체 패턴(52, 54) 상부에 형성되어 있는 드레인 전극(66)과, 드레인 전극(66)으로부터 연장되어 스토리지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.Data wirings 62, 65, 66, 67 are formed on the second oxide semiconductor patterns 52, 54. The data lines 62, 65, 66 and 67 are formed by, for example, a vertical direction and intersecting the gate line 22 to define a pixel, a data line 62 branched from the data line 62, A source electrode 65 extended to an upper portion of the semiconductor patterns 52 and 54 and a source electrode 65 separated from the source electrode 65 and opposed to the source electrode 65 around the channel portion of the gate electrode 26 or the oxide thin film transistor. A drain electrode 66 formed on the second oxide semiconductor patterns 52 and 54 and a drain electrode extension 67 extending from the drain electrode 66 and overlapping the storage electrode 27 .

이러한 데이터 배선(62, 65, 66, 67)은 도 2a에 도시한 바와 같이 제2 산화물 반도체 패턴(52, 54)과 직접 접촉하여 오믹 컨택(Ohmic contact)을 형성할 수 있다. 오믹 컨택을 이루기 위하여 데이터 배선(62, 65, 66, 67)은 Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, Mn 또는 Ta 등으로 이루어진 단일막 또는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 Ta/Al, Ta/Al, Ni/Al, Co/Al, Mo(Mo 합금)/Cu, Mo(Mo 합금)/Cu, Ti(Ti 합금)/Cu, TiN(TiN 합금)/Cu, Ta(Ta 합금)/Cu, TiOx/Cu, Al/Nd, Mo/Nb, Mn(Mn 합금)/Cu 등과 같은 이중막 또는 Ti/Al/Ti, Ta/Al/Ta, Ti/Al/TiN, Ta/Al/TaN, Ni/Al/Ni, Co/Al/Co 등과 같은 삼중막을 들 수 있다. 다만, 데이터 배선(62, 65, 66, 67)이 상술한 물질에 제한되지 않으며, 도시되지는 않았지만, 데이터 배선(62, 65, 66, 67)과 제2 산화물 반도체 패턴(52, 54)이 직접 접촉하지 않고, 이들 사이에 오믹 컨택을 위한 오믹 컨택층(미도시)을 더 포함할 수 있다. As shown in FIG. 2A, the data lines 62, 65, 66, and 67 may directly contact the second oxide semiconductor patterns 52 and 54 to form an ohmic contact. The data lines 62, 65, 66 and 67 may be formed of a single film made of Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, May have a multi-layer structure. Examples of the multilayer structure include Ta / Al, Ta / Al, Ni / Al, Co / Al, Mo (Mo alloy) / Cu, Mo (Mo alloy) / Cu, Ti (Ti alloy) / Cu, TiN ) / Cu, Ta (Ta alloy) / Cu, TiOx / Cu, Al / Nd, Mo / Nb, Mn Al / TiN, Ta / Al / TaN, Ni / Al / Ni and Co / Al / Co. However, the data lines 62, 65, 66, and 67 and the second oxide semiconductor patterns 52 and 54 are not limited to the above-described materials, And may further include an ohmic contact layer (not shown) for an ohmic contact therebetween.

소스 전극(65)은 제2 산화물 반도체 패턴(52, 54)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 산화물 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하며 제2 산화물 반도체 패턴(52, 54)과 적어도 일부분이 중첩된다.The source electrode 65 overlaps with the second oxide semiconductor patterns 52 and 54 at least partially and the drain electrode 66 is opposed to the source electrode 65 about the channel portion of the oxide thin film transistor, (52, 54).

데이터 배선(62, 65, 66, 67) 및 제2 산화물 반도체 패턴(54)의 상부에는 보호막(70)이 형성되어 있다. 예를 들어 보호막(70)은 질화규소 또는 산화규소 등으로 이루어진 무기 물질, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성될 수 있다. A protective film 70 is formed on the data wirings 62, 65, 66, 67 and the second oxide semiconductor pattern 54. For example, the protective film 70 may be formed of an inorganic material such as silicon nitride or silicon oxide, an organic material having excellent planarization characteristics and photosensitivity, or an organic material formed by plasma enhanced chemical vapor deposition (PECVD) -Si: C: O, a-Si: O: F, or the like.

상기 보호막(70)은 산화규소 및 질화규소를 포함하는 다층막으로 구성될 수 있다. 이 경우 산화물 반도체 패턴의 상부에는 산화규소 층이 형성되고, 상기 산화규소 층의 상부에 산화질소 층이 형성될 수 있다. 산화물 반도체 패턴과 산화규소 층이 인접하게 배치됨으로써, 산화물 반도체 패턴의 TFT 특성의 열화를 방지할 수 있게 된다. The protective layer 70 may be formed of a multi-layered film including silicon oxide and silicon nitride. In this case, a silicon oxide layer may be formed on the oxide semiconductor pattern, and a nitrogen oxide layer may be formed on the silicon oxide layer. By disposing the oxide semiconductor pattern and the silicon oxide layer adjacent to each other, degradation of the TFT characteristics of the oxide semiconductor pattern can be prevented.

보호막(70)에는 드레인 전극 확장부(67)를 드러내는 콘택홀(77)이 형성되어 있다.A contact hole 77 for exposing the drain electrode extension 67 is formed in the protection film 70.

보호막(70) 상에는 화소의 모양을 따라 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 콘택홀(77)을 통하여 드레인 전극 확장부(67)와 전기적으로 연결되어 있다. 여기서 화소 전극(82)은 ITO 또는 IZO 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.On the protective film 70, a pixel electrode 82 is formed along the shape of the pixel. The pixel electrode 82 is electrically connected to the drain electrode extension 67 through the contact hole 77. Here, the pixel electrode 82 may be a transparent conductor such as ITO or IZO, or a reflective conductor such as aluminum.

다음으로, 도 1 및 도 2b를 참조하면, 제1 실시예의 변형예에 따른 표시 기판(102)은 제2 산화물 반도체 패턴(54)상에 형성된 식각 정지 패턴(57)을 더 포함하는 것을 제외하고, 제1 실시예의 표시 기판(101)과 기본적으로 동일한 구조를 갖는다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.1 and 2B, except that the display substrate 102 according to the modification of the first embodiment further includes an etch stop pattern 57 formed on the second oxide semiconductor pattern 54 , And basically has the same structure as the display substrate 101 of the first embodiment. For convenience of explanation, the members having the same functions as the members shown in the drawings of the first embodiment are denoted by the same reference numerals, and a description thereof will be omitted.

식각 정지 패턴(57)은 예를 들어, 산화 규소(SiOx) 또는 질화 규소(SiNx) 등을 포함할 수 있다. 식각 정지 패턴(57) 제2 산화물 반도체 패턴(54)의 채널부에 대응하는 위치에 형성될 수 있다. 이에 의해, 소스 전극(65) 및 드레인 전극(66) 형성 시 제2 산화물 반도체 패턴(54)의 일부 영역이 과식각되는 것을 방지할 수 있다. 이에 의해, 산화물 박막 트랜지스터의 특성 저하를 방지할 수 있다. 한편, 식각 정지 패턴(57)은 소스 전극(65) 및 드레인 전극(66)에 의해 노출된다, The etch stop pattern 57 may include, for example, silicon oxide (SiOx) or silicon nitride (SiNx). The etch stop pattern 57 may be formed at a position corresponding to the channel portion of the second oxide semiconductor pattern 54. Thus, it is possible to prevent a portion of the second oxide semiconductor pattern 54 from over-etching when the source electrode 65 and the drain electrode 66 are formed. As a result, deterioration of the characteristics of the oxide thin film transistor can be prevented. On the other hand, the etch stop pattern 57 is exposed by the source electrode 65 and the drain electrode 66,

도 3d 및 도 3e를 참조하여, 본 발명의 제1 실시예 및 제1 변형예에 의한 표시 기판(101, 102)에 포함된 박막 트랜지스터의 특성을 설명한다.The characteristics of the thin film transistors included in the display substrates 101 and 102 according to the first embodiment and the first modification of the present invention will be described with reference to FIGS. 3D and 3E.

도 3d 및 도 3e는 소스 전극에 소정의 전압을 인가한 뒤, 게이트 전압에 대한 드레인-소스 전류(Ids)를 측정한 데이터이다. 도 3d는, 본 발명과의 비교예로서, 제1 산화물 반도체 패턴(44)이 포함되지 않은 박막 트랜지스터의 테스트 결과이고, 도 3e는 본 발명의 제1 실시예 및 제1 변형예의 표시 기판(101, 102)의 박막 트랜지스터의 테스트 결과를 나타낸 것이다.FIG. 3D and FIG. 3E are data obtained by measuring a drain-source current Ids with respect to a gate voltage after applying a predetermined voltage to the source electrode. FIG. 3D is a test result of a thin film transistor not including the first oxide semiconductor pattern 44 as a comparative example according to the present invention, and FIG. 3E shows the result of the test of the thin film transistor including the display substrate 101 , ≪ / RTI > 102).

도 3d 및 도 3e에서 Ids가 1nA일 때의 게이트 전압(이하, 턴온 전압이라 함)을 비교하면, 제1 산화물 반도체 패턴(44)이 포함되지 않은 박막 트랜지스터는 약 -8V 부근에서 턴온되나(도 3d 참조), 제1 산화물 반도체 패턴(44)이 포함된 박막 트랜지스터는 약 0V 부근에서 턴온된다(도 3e 참조). 따라서, 제1 산화물 반도체 패턴(44)이 포함된 경우, 그렇지 아니한 경우보다, 턴온 전압의 값이 양의 방향으로 이동되어 절대값이 전체적으로 감소될 수 있다. 이에 의해, 박막 트랜지스터를 동작시키는 전압 범위를 줄일 수 있고, 소비 전력을 줄일 수 있다. 또한 턴온 전압이 0V 이상일 때 산화물 반도체를 TFT로 이용함에 있어서 색빠짐 불량을 감소시킬 수 있으며, 산화물 반도체로 게이트 구동 회로(ASG)를 형성할 수 있다.In the case of comparing the gate voltage (hereinafter referred to as a turn-on voltage) when Ids is 1 nA in Figs. 3D and 3E, the thin film transistor not including the first oxide semiconductor pattern 44 is turned on at about -8 V 3D), the thin film transistor including the first oxide semiconductor pattern 44 is turned on at about 0 V (see FIG. 3E). Therefore, when the first oxide semiconductor pattern 44 is included, the value of the turn-on voltage can be shifted in the positive direction and the absolute value can be reduced overall, as compared with the case where the first oxide semiconductor pattern 44 is included. Thereby, the voltage range for operating the thin film transistor can be reduced, and the power consumption can be reduced. Also, when the turn-on voltage is 0 V or more, poor color separation can be reduced in using the oxide semiconductor as a TFT, and a gate drive circuit (ASG) can be formed of an oxide semiconductor.

다음으로, 도 1, 도 4a 및 도 4b를 참조하여, 본 발명의 제1 실시예 및 제1 변형예에 따른 표시기판을 포함하는 표시 장치를 설명한다.Next, a display device including the display substrate according to the first embodiment and the first modification of the present invention will be described with reference to Figs. 1, 4A and 4B.

도 4a 및 도 4b는 도 1의 A-A'선을 따라 절단한 단면도이다.4A and 4B are cross-sectional views taken along the line A-A 'in FIG.

도 4a를 참조하면, 본 발명의 제2 실시예에 따른 표시 장치(1_1)는 제1 표시 기판(101), 제2 표시 기판(200) 및 액정층(300)을 포함할 수 있다. 여기서, 제1 표시 기판(101)은 상기 설명한 제1 실시예의 표시 기판(101)과 실질적으로 동일한 것으로 반복되는 설명은 생략하기로 한다.Referring to FIG. 4A, the display device 1 _ 1 according to the second embodiment of the present invention may include a first display substrate 101, a second display substrate 200, and a liquid crystal layer 300. Here, the first display substrate 101 is substantially the same as the display substrate 101 of the above-described first embodiment, and a repeated description thereof will be omitted.

재2 표시 기판(200)에 대해 설명한다. 절연 기판(210) 상에 빛샘 방지를 위한 블랙 매트릭스(220)가 형성된다. 블랙 매트릭스(220)는 화소 전극(82)과 대향하는 영역을 제외하고 형성되어 화소 영역을 정의할 수 있다. 이러한 블랙 매트릭스(220)는 불투명한 유기물질 또는 불투명한 금속으로 형성될 수 있다.The second display substrate 200 will be described. A black matrix 220 for preventing light leakage is formed on the insulating substrate 210. The black matrix 220 may be formed excluding a region facing the pixel electrode 82 to define a pixel region. The black matrix 220 may be formed of an opaque organic material or an opaque metal.

또한 절연 기판(210) 상에는 색 구현을 위한 컬러필터(230)가 형성된다. 컬러필터(230)는 색을 구현하기 위해 세부적으로 적색, 녹색 및 청색의 컬러필터로 형성된다. 컬러필터(230)는 각각 자신이 포함하고 있는 적색, 녹색 및 청색 안료를 통해 특정 파장의 광을 흡수 또는 투과시킴으로써 적색, 녹색 및 청색을 띄게 된다. 이때, 컬러필터(230)는 각각 투과한 적색, 녹색 및 청색 광의 가법혼색을 통해 다양한 색상을 구현한다.On the insulating substrate 210, a color filter 230 for color implementation is formed. The color filter 230 is formed of color filters of red, green, and blue in detail to realize colors. The color filter 230 absorbs or transmits light of a specific wavelength through the red, green, and blue pigments contained therein, thereby forming red, green, and blue colors. At this time, the color filter 230 implements various colors through mixing of red, green, and blue light transmitted through the color filters 230.

블랙 매트릭스(220)와 컬러필터(230) 상에는 이들 사이의 단차를 완화시키기 위한 오버코트(240)가 형성된다. 오버코트(240)는 투명한 유기물질로 형성되며 컬러필터(230)와 블랙 매트릭스(220)를 보호하고, 후술되는 공통 전극(250)과의 절연을 위해 형성된다.An overcoat 240 is formed on the black matrix 220 and the color filter 230 to alleviate the step between the black matrix 220 and the color filter 230. The overcoat 240 is formed of a transparent organic material and protects the color filter 230 and the black matrix 220 and is formed for insulation from a common electrode 250 described later.

공통 전극(250)은 오버코트(240)의 상부에 형성된다. 여기서, 공통 전극(250)은 인듐 주석 산화물(Indium Tin Oxide: 이하 ITO) 또는 인듐 아연 산화물(Indium Zinc Oxide: 이하 IZO)등과 같은 투명한 도전성 물질로 형성될 수 있다. A common electrode 250 is formed on top of the overcoat 240. Here, the common electrode 250 may be formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO).

액정층(300)은 제1 표시 기판(101)과 제2 표시 기판(200) 사이에 개재된다. 화소 전극(82)과 공통 전극(250) 사이의 전압차에 의해 투과율이 조절된다.The liquid crystal layer 300 is interposed between the first display substrate 101 and the second display substrate 200. The transmittance is controlled by the voltage difference between the pixel electrode 82 and the common electrode 250.

도 4b를 참조하면, 본 발명의 제1 변형예에 따른 표시 장치(1_2)는 제1 표시 기판(102), 제2 표시 기판(200) 및 액정층(300)을 포함할 수 있다. 여기서, 제1 표시 기판(102)은 상기 설명한 제1 변형예의 표시 기판(102)과 실질적으로 동일한 것으로 반복되는 설명은 생략하기로 한다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.Referring to FIG. 4B, the display device 1_2 according to the first modification of the present invention may include a first display substrate 102, a second display substrate 200, and a liquid crystal layer 300. FIG. Here, the first display substrate 102 is substantially the same as the display substrate 102 of the first modification described above, and a repeated description thereof will be omitted. For convenience of explanation, the members having the same functions as the members shown in the drawings of the first embodiment are denoted by the same reference numerals, and a description thereof will be omitted.

한편, 제1 변형예에 따른 표시 장치(1_2)의 제1 표시 기판(102)은 제2 산화물 반도체 패턴(54)상에 형성된 식각 정지 패턴(57)을 포함하는 것을 제외하고, 제1 실시예의 표시 기판(101)과 기본적으로 동일한 구조를 갖는다.On the other hand, the first display substrate 102 of the display device 1_2 according to the first modified example includes the etch stop pattern 57 formed on the second oxide semiconductor pattern 54, And has basically the same structure as that of the display substrate 101.

다음으로, 도 1 내지 도 2b, 도 5 내지 도 24를 참조하여, 대표적으로, 본 발명의 제1 실시예 및 제1 변형예에 따른 표시 기판의 제조 방법에 대해 설명한다. 설명의 편의상, 이하의 실시예들에서는 상기 제1 실시예 및 제1 변형예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다.Next, with reference to Figs. 1 to 2B and Figs. 5 to 24, a method of manufacturing the display substrate according to the first embodiment and the first modification of the present invention will be described. For convenience of explanation, in the following embodiments, members having the same functions as the members shown in the drawings of the first embodiment and the first modification are denoted by the same reference numerals and the description thereof will be omitted or simplified.

도 5 내지 도 14는 본 발명의 제1 실시예에 따른 표시 기판의 제조 방법을 공정 단계별로 나타낸 것이고, 도 15 내지 도 24는 본 발명의 제1 변형예에 따른 표시 기판의 제조 방법을 공정 단계별로 나타낸 것이다.FIGS. 5 to 14 show a method of manufacturing a display substrate according to a first embodiment of the present invention, and FIGS. 15 to 24 illustrate a method of manufacturing a display substrate according to a first modified example of the present invention, Respectively.

먼저, 도 2a 및 5를 참조하면, 절연 기판(10) 상에 게이트 배선용 금속막(미도시)을 적층한 후, 이를 패터닝하여 게이트선(22), 게이트 전극(26), 스토리지 전극(27), 스토리지선(28)을 포함하는 게이트 배선(22, 26, 27, 28)을 형성한다. 2A and 5, a gate line 22, a gate electrode 26, and a storage electrode 27 are formed by laminating a metal film (not shown) for gate wiring on the insulating substrate 10, And the gate lines 22, 26, 27, and 28 including the storage line 28 are formed.

여기서 게이트선(22), 게이트 전극(26), 스토리지 전극(27) 및 스토리지선(28)을 포함하는 게이트 배선(22, 26, 27, 28)을 형성하기 위해 스퍼터링(sputtering)법을 이용할 수 있다. 스퍼터링은 200? 이하의 저온 공정에서 수행하며, 이러한 저온의 스퍼터링 방식으로 게이트 배선(22, 26, 27, 28)을 형성함으로써 예를 들어 소다석회유리로 이루어진 절연 기판(10)의 열화를 방지할 수 있다. 이어서, 이들 도전막을 습식 식각 또는 건식 식각하여 패터닝한다. 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다.Here, a sputtering method can be used to form the gate wirings 22, 26, 27, and 28 including the gate line 22, the gate electrode 26, the storage electrode 27, and the storage line 28 have. Sputtering is 200? And the gate wirings 22, 26, 27 and 28 are formed by the low-temperature sputtering method to prevent deterioration of the insulating substrate 10 made of, for example, soda lime glass. Subsequently, these conductive films are patterned by wet etching or dry etching. In the case of wet etching, an etchant such as phosphoric acid, nitric acid or acetic acid can be used.

이어서, 절연 기판(10) 및 게이트 배선(22, 26, 27, 28) 상에 게이트 절연막(30)을 예를 들어, 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD) 또는 리액티브 스퍼터링(reactive sputtering)을 이용하여 증착한다. 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD)을 이용하여 질화 규소(SiNx), 산화 규소(SiOx), 산질화규소(SiON), 및 SiOC 등으로 이루어진 게이트 절연막(30)을 형성할 수 있다. 리액티브 스퍼터링(reactive sputtering)을 이용하여 질화 규소(SiNx), 산화 규소(SiOx), 및 산질화규소(SiON)로 이루어진 게이트 절연막(30)을 형성할 수 있다. 리액티브 스퍼터링 시 N2, O2, 또는 이들의 혼합물을 반응 가스로 이용할 수 있으며, 예를 들어 Ar과 같은 불활성 기체를 혼합 가스로 이용할 수 있다.Subsequently, a gate insulating film 30 is formed on the insulating substrate 10 and the gate wirings 22, 26, 27 and 28 by, for example, plasma enhanced chemical vapor deposition (PECVD) or reactive sputtering ). A gate insulating film 30 made of silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiON), SiOC, or the like can be formed by plasma enhanced chemical vapor deposition (PECVD). The gate insulating film 30 made of silicon nitride (SiNx), silicon oxide (SiOx), and silicon oxynitride (SiON) can be formed by reactive sputtering. During reactive sputtering, N 2, O 2, or a mixture thereof may be used as a reactive gas. For example, an inert gas such as Ar may be used as a mixed gas.

이어서, 예를 들어 리액티브 스퍼터링을 이용하여, 제1 산화물을 증착하여 게이트 절연막(30) 상에 제1 산화물 반도체 층(40)을 형성한다. 제1 산화물 반도체 층(40)은 Ar, O2, 및 N2의 혼합 가스를 스퍼터링 가스로 이용할 수 있다. 이 경우 챔버 내 N2 분압은 10 내지 80%일 수 있다. 챔버 내 N2 분압이 80%를 초과하는 경우 접촉 저항이 증가할 수 있으며, 챔버 내 N2 분압이 10% 미만인 경우 제1 산화물 반도체 패턴(44)의 밴드갭과 제2 산화물 반도체 패턴(54)의 밴드갭 차이가 미미할 수 있다. Subsequently, a first oxide is deposited using, for example, reactive sputtering to form a first oxide semiconductor layer 40 on the gate insulating film 30. Then, The first oxide semiconductor layer 40 may use a mixed gas of Ar, O2, and N2 as a sputtering gas. In this case, the N2 partial pressure in the chamber may be 10 to 80%. If the N2 partial pressure in the chamber exceeds 80%, the contact resistance may increase. If the N2 partial pressure in the chamber is less than 10%, the band gap of the first oxide semiconductor pattern 44 and the band of the second oxide semiconductor pattern 54 The gap difference may be small.

이어서, 도 2a 및 도 6을 참조하면, 예를 들어, 리액티브 스퍼터링을 이용하여 제2 산화물을 증착하여 제1 산화물 반도체 층(40) 상에 제2 산화물 반도체 층(50)을 형성한다. 스퍼터링 시 챔버 내 가스는 Ar과 O2를 포함할 수 있으며, O2 분압은 7 내지 70%일 수 있다. 챔버 내 O2 분압이 70%를 초과하는 경우 산화물 액티브층 패턴(52, 54)의 전하 이동도가 저하될 수 있다. 챔버 내 O2 분압이 7% 미만인 경우 산화물 액티브층 패턴(52, 54)이 전도성을 가질 수 있다. 한편, 제1 산화물 반도체 층(40)의 형성과 제2 산화물 반도체 층(50)의 형성은 동일한 챔버 내에서 수행 할 수 있다. 이에 따라 공정 시간 및 비용이 절감될 수 있다.Next, referring to FIGS. 2A and 6, a second oxide is deposited using reactive sputtering, for example, to form a second oxide semiconductor layer 50 on the first oxide semiconductor layer 40. Next, as shown in FIG. At the time of sputtering, the gas in the chamber may contain Ar and O2, and the O2 partial pressure may be 7 to 70%. When the O2 partial pressure in the chamber exceeds 70%, the charge mobility of the oxide active layer patterns 52 and 54 may be lowered. When the O2 partial pressure in the chamber is less than 7%, the oxide active layer patterns 52 and 54 may have conductivity. On the other hand, the formation of the first oxide semiconductor layer 40 and the formation of the second oxide semiconductor layer 50 can be performed in the same chamber. Thus, the process time and cost can be reduced.

이어서, 도 7을 참조하면, 제2 산화물 반도체 층(50) 상에 데이터 배선용 도전막(60)을 예를 들어, 스퍼터링을 이용하여 증착한다. 이어서 데이터 배선용 도전막(60)의 상부에 포토레지스트막(1010)을 도포한다.Next, referring to FIG. 7, a conductive film 60 for a data line is deposited on the second oxide semiconductor layer 50 by using, for example, sputtering. Subsequently, a photoresist film 1010 is coated on the conductive film 60 for data wiring.

이어서, 도 8을 참조하면, 마스크를 통하여 포토레지스트막(1010)에 빛을 조사한 후 현상하여, 포토레지스트막 패턴(1012, 1014)을 형성한다. 이때 포토레지스트막 패턴(1012, 1014) 중에서 박막 트랜지스터의 채널부, 즉 소스 전극(도 11의 65 참조)과 드레인 전극(도 11의 66 참조) 사이에 위치한 토레지스트막 패턴(1014)은 데이터 배선부, 즉 데이터 배선이 형성될 부분에 위치한 포토레지스트막 패턴(1012)보다 두께가 얇게 되도록 하며, 채널부와 데이터 배선부를 제외한 기타 부분의 포토레지스트막은 모두 제거한다. 이 때 채널부에 남아 있는 포토레지스트막 패턴(1014)의 두께와 데이터 배선부에 남아 있는 포토레지스트막 패턴(1012)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다를 수 있다.8, the photoresist film 1010 is irradiated with light through a mask and developed to form photoresist film patterns 1012 and 1014. At this time, among the photoresist film patterns 1012 and 1014, the photoresist film pattern 1014 located between the channel portion of the thin film transistor, that is, between the source electrode (see 65 in FIG. 11) and the drain electrode That is, the photoresist film pattern 1012 located at the portion where the data wiring is to be formed is made thinner, and the photoresist film in other portions except for the channel portion and the data wiring portion is removed. At this time, the ratio of the thickness of the photoresist film pattern 1014 remaining in the channel portion to the thickness of the photoresist film pattern 1012 remaining in the data wiring portion may be different depending on process conditions in an etching process to be described later.

이와 같이, 위치에 따라 포토레지스트막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 빛 투과량을 조절하기 위하여 주로 슬릿(slit), 격자 형태의 패턴 또는 반투명막을 이용한 마스크를 사용할 수 있다. 또한 리플로우가 가능한 물질로 이루어진 포토레지스트막을 이용하여 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 포토레지스트막이 잔류하지 않는 부분으로 포토레지스트막의 일부를 흘러내리도록 함으로써 이러한 얇은 두께의 포토레지스트막 패턴(1014)을 형성할 수도 있다.As described above, there may be various methods of varying the thickness of the photoresist film depending on the position, and a mask using a slit, a lattice pattern, or a semi-transparent film may be used to adjust the light transmittance. In addition, a photoresist film made of a reflowable material is used to expose the photoresist film with a conventional mask, which is divided into a portion through which light can be completely transmitted and a portion through which light can not be completely transmitted, and then developed and reflowed to leave a photoresist film A part of the photoresist film may be caused to flow down to a portion where the photoresist film pattern 1014 is not formed.

이어서, 도 8 및 도 9를 참조하면 포토레지스트막 패턴(1012, 1014)을 식각마스크로 이용하여 데이터 배선용 도전막(60)을 식각한다. 이러한 식각은 습식 식각 또는 건식 식각을 이용할 수 있다. 습식 식각의 경우 인산, 질산 및 초산의 혼합액, 불산(HF) 및 탈이온수(deionized water)의 혼합액 등의 식각액을 사용할 수 있다. 이렇게 하면, 데이터선(62) 및 소스/드레인용 도전막 패턴(64)만이 남고 이를 제외한 기타 부분의 데이터 배선용 도전막(60)은 모두 제거된다. 이 때 남은 데이터선(62) 및 소스/드레인용 도전막 패턴(64)은 소스 전극(도 11의 65 참조) 및 드레인 전극(도 11의 66 참조)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(도 9의 62, 65, 66, 67 참조)의 형태와 동일하다.Next, referring to FIGS. 8 and 9, the conductive film 60 for a data wiring is etched using the photoresist film patterns 1012 and 1014 as an etching mask. This etching can be performed by wet etching or dry etching. In the case of wet etching, an etchant such as a mixed solution of phosphoric acid, nitric acid and acetic acid, a mixed solution of hydrofluoric acid (HF) and deionized water may be used. In this way, only the data line 62 and the conductive film pattern 64 for source / drain remain, and all the conductive film 60 for data wiring except for the other portions are removed. The remaining data line 62 and the conductive film pattern 64 for source / drain are connected to each other except that the source electrode (see 65 in FIG. 11) and the drain electrode (see 66 in FIG. 11) Are the same as those of the data lines (see 62, 65, 66 and 67 in Fig. 9).

이어서, 도 9 내지 도 11을 참조하면, 데이터선(62) 및 소스/드레인용 도전막 패턴(64) 사이에 노출된 제2 산화물 반도체 층(50) 및 제1 산화물 반도체 층(40)을 동시에 식각한다. 이에 의해 제1 및 제2 산화물 반도체 패턴(42, 44, 52, 54)가 형성된다. 이후, 포토레지스트막 패턴(1012, 1014)을 에치백(etch-back)하여 채널부의 포토레지스트막 패턴(1014)을 제거한다. 이어서 애싱(ashing)을 통하여 채널부의 소스/드레인용 도전막 패턴(64) 표면에 남아 있는 포토레지스트막 잔재를 제거한다. 이어서, 포토레지스트막 패턴(1012)을 식각 마스크로 이용하여 채널부의 소스/드레인용 도전막 패턴(64)을 습식 식각 또는 건식 식각한다. 습식 식각의 경우 예를 들어 인산, 질산 및 초산의 혼합액, 불산(HF) 및 탈이온수(deionized water)의 혼합액 등의 식각액을 사용할 수 있다. 이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 65, 66, 67)이 완성된다. 이때, 이러한 식각에 의해 채널부의 제2 산화물 반도체 패턴(54)의 일부도 식각될 수 있다. 한편, 소스 전극(65) 및 드레인 진극(66)은 서로 이격되어 대향된다. 또한, 소스 전극(65) 및 드레인 진극(66)에 의해 제2 산화물 반도체 패턴(54)의 채널부 일부가 노출된다. 9 to 11, the second oxide semiconductor layer 50 and the first oxide semiconductor layer 40 exposed between the data line 62 and the conductive film pattern 64 for source / drain are simultaneously Etch. Thus, the first and second oxide semiconductor patterns 42, 44, 52, and 54 are formed. Thereafter, the photoresist film patterns 1012 and 1014 are etched back to remove the photoresist film pattern 1014 in the channel portion. Subsequently, ashing is performed to remove the remaining photoresist film on the surface of the conductive film pattern 64 for source / drain in the channel portion. Next, using the photoresist film pattern 1012 as an etching mask, the source / drain conductive film pattern 64 of the channel portion is wet-etched or dry-etched. In the case of wet etching, an etchant such as a mixed solution of phosphoric acid, nitric acid and acetic acid, a mixed solution of hydrofluoric acid (HF) and deionized water can be used. In this way, the data lines 62, 65, 66, and 67 are completed while the source electrode 65 and the drain electrode 66 are separated. At this time, a part of the second oxide semiconductor pattern 54 of the channel portion can also be etched by this etching. On the other hand, the source electrode 65 and the drain electrode 66 are opposed to each other. In addition, a part of the channel portion of the second oxide semiconductor pattern 54 is exposed by the source electrode 65 and the drain electrode 66.

이어서 도 11 및 도 12을 참조하면, 데이터 배선(62, 65, 66, 67) 상에 남아 있는 포토레지스트막 패턴(1012)을 제거한다.11 and 12, the photoresist film pattern 1012 remaining on the data lines 62, 65, 66, and 67 is removed.

이어서, 도 12 및 도 13을 참조하면, 제2 산화물 반도체 패턴(52, 54) 및 데이터 배선(62, 65, 66, 67) 상에 보호막(70)을 형성한다. 보호막(70)은 게이트 절연막(30)과 동일한 물질을 이용하여 동일한 방법으로 형성할 수 있다. 12 and 13, a protective film 70 is formed on the second oxide semiconductor patterns 52 and 54 and the data lines 62, 65, 66, and 67. Next, as shown in FIG. The protective film 70 may be formed using the same material as the gate insulating film 30 by the same method.

이어서, 도 14에 도시된 바와 같이, 보호막(70)을 사진 식각하여 드레인 전극 확장부(67)를 드러내는 컨택홀(77)을 형성한다. 14, a contact hole 77 for exposing the drain electrode extension 67 is formed by photo-etching the passivation film 70. [

마지막으로, 예를 들어 ITO, IZO 등과 같은 투명 도전체를 증착하고 사진 식각하여 드레인 전극 확장부(67)와 연결된 화소 전극(82)을 형성하여 도 2a의 표시 기판을 완성한다.Finally, a transparent conductor such as ITO or IZO is deposited and photolithographically etched to form a pixel electrode 82 connected to the drain electrode extension 67 to complete the display substrate of FIG. 2A.

다음으로, 제1 변형예에 따른 표시 기판의 제조 방법에 대해 설명한다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.Next, a method of manufacturing the display substrate according to the first modification will be described. For convenience of explanation, the members having the same functions as the members shown in the drawings of the first embodiment are denoted by the same reference numerals, and a description thereof will be omitted.

먼저, 도 2b 및 도 15를 참조하면, 제2 산화물 반도체 층(50) 상에 식각 정지막(56)을 형성한다. 식각 정지막(56)은 예를 들어, 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD) 또는 리액티브 스퍼터링(reactive sputtering)을 이용하여 증착한다. 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD)을 이용하여 질화 규소(SiNx), 산화 규소(SiOx), 산질화규소(SiON), 및 SiOC 등으로 이루어진 식각 정지막(56)을 형성할 수 있다. Referring to FIGS. 2B and 15, an etch stop layer 56 is formed on the second oxide semiconductor layer 50. The etch stop layer 56 is deposited using, for example, plasma enhanced chemical vapor deposition (PECVD) or reactive sputtering. An etching stopper film 56 made of silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiON), SiOC, or the like can be formed by plasma enhanced chemical vapor deposition (PECVD).

이어서, 도 2b 및 도 16을 참조하면, 식각 정지막(56)을 사진 식각하여 식각 정지 패턴(57)을 형성한다. 식각 정지 패턴(57)은 제2 산화물 반도체 패턴(54)의 채널부 상에 형성되도록 한다. 이에 의해, 소스 전극(65) 및 드레인 전극(66) 형성시 제2 산화물 반도체 패턴(54)의 채널부 일부가 식각되는 것을 방지할 수 있다. Next, referring to FIGS. 2B and 16, the etch stop layer 56 is photolithographically etched to form an etch stop pattern 57. FIG. The etch stop pattern 57 is formed on the channel portion of the second oxide semiconductor pattern 54. [ Accordingly, it is possible to prevent a part of the channel portion of the second oxide semiconductor pattern 54 from being etched when the source electrode 65 and the drain electrode 66 are formed.

이어서, 도 17 내지 22를 참조하면, 제1 실시예에 따른 표시 기판의 제조 방법과 실질적으로 동일한 방법으로, 제1 산화물 반도체 패턴(42, 44), 제2 산화물 반도체 패턴(52, 54) 및 데이터 배선(62, 65, 66, 67)을 형성한다. 이때, 데이터 배선(62, 65, 66, 67)의 소스 전극(65) 및 드레인 전극(66)은 서로 이격되어 대향하도록 형성된다. 또한, 소스 전극(65) 및 드레인 전극(66)은 식각 정지 패턴(57)을 노출하도록 형성된다.17 to 22, the first oxide semiconductor patterns 42 and 44, the second oxide semiconductor patterns 52 and 54, and the second oxide semiconductor patterns 42 and 44 are formed in substantially the same manner as the method of manufacturing the display substrate according to the first embodiment. And data lines 62, 65, 66, and 67 are formed. At this time, the source electrode 65 and the drain electrode 66 of the data lines 62, 65, 66, and 67 are formed so as to be spaced apart from each other. Further, the source electrode 65 and the drain electrode 66 are formed so as to expose the etch stop pattern 57.

이어서, 도 23 및 도 24를 참조하면, 제1 실시예에 따른 표시 기판의 제조 방법과 실질적으로 동일한 방법으로, 제2 산화물 반도체 패턴(52, 54) 및 데이터 배선(62, 65, 66, 67) 상에 보호막(70)을 형성한다. 또한, 보호막(70)을 사진 식각하여 드레인 전극 확장부(67)를 드러내는 컨택홀(77)을 형성한다. 마지막으로, 예를 들어 ITO, IZO 등과 같은 투명 도전체를 증착하고 사진 식각하여 드레인 전극 확장부(67)와 연결된 화소 전극(82)을 형성하여 도 2b의 표시 기판을 완성한다.Next, referring to FIGS. 23 and 24, the second oxide semiconductor patterns 52 and 54 and the data lines 62, 65, 66 and 67 (see FIG. 23) are formed in substantially the same manner as the display substrate manufacturing method according to the first embodiment. The protective film 70 is formed. Further, the protective film 70 is photolithographically etched to form a contact hole 77 for exposing the drain electrode extension 67. Finally, a transparent conductor such as ITO or IZO is deposited and photolithographically etched to form a pixel electrode 82 connected to the drain electrode extension 67, thereby completing the display substrate of FIG. 2B.

이하, 도 1, 도 25a 및 25b를 참조하여 본 발명의 제2 실시예에 따른 표시 기판을 설명한다. 여기서, 도 25a는 도 1의 A-A'선을 따라 절단한 제2 실시예의 단면도이고, 도 25b는 도 1의 A-A'선을 따라 절단한 제2 변형예에 따른 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. Hereinafter, a display substrate according to a second embodiment of the present invention will be described with reference to Figs. 1, 25A, and 25B. Here, FIG. 25A is a cross-sectional view of the second embodiment taken along the line A-A 'of FIG. 1, and FIG. 25B is a cross-sectional view of the second modified example taken along the line A-A' of FIG. For convenience of explanation, the members having the same functions as the members shown in the drawings of the first embodiment are denoted by the same reference numerals, and a description thereof will be omitted.

제2 실시예에 따른 표시 기판(201)은, 도 25a에 나타낸 바와 같이, 제1 실시예의 표시 기판과 다음을 제외하고는 기본적으로 동일한 구조를 갖는다. 즉, 도 25a에 도시된 바와 같이, 제2 실시예에 따른 표시 기판(201)은 제2 산화물 반도체 패턴(54)이 게이트 배선(26) 상에 배치되고, 제1 산화물 반도체 패턴(44)은 제2산화물 반도체 패턴(54) 상에 배치된다. 이에 의해, 제1 산화물 반도체 패턴(44)은 채널층 상에서 입사되는 빛이 제2 산화물 반도체 패턴(54)으로 유입되는 것을 차단시킬 수 있다. 여기서, 상기 빛은 제1 실시예와 마찬가지로 400nm 내지 500nm의 파장을 갖는다.The display substrate 201 according to the second embodiment has basically the same structure as the display substrate of the first embodiment except for the following, as shown in Fig. 25A. 25A, in the display substrate 201 according to the second embodiment, the second oxide semiconductor pattern 54 is disposed on the gate wiring 26, the first oxide semiconductor pattern 44 is formed on the gate wiring 26, Is disposed on the second oxide semiconductor pattern (54). Accordingly, the first oxide semiconductor pattern 44 can block the light incident on the channel layer from flowing into the second oxide semiconductor pattern 54. Here, the light has a wavelength of 400 nm to 500 nm as in the first embodiment.

한편, 제2 변형예에 따른 표시 기판(202)은, 도 25b에 나타낸 바와 같이, 제1 변형예의 표시 기판과 다음을 제외하고는 기본적으로 동일한 구조를 갖는다. 즉, 도 25a에 도시된 바와 같이, 제2 변형예에 따른 표시 기판(202)은 제2 산화물 반도체 패턴(54)이 게이트 배선(26) 상에 배치되고, 제1 산화물 반도체 패턴(44)은 제2산화물 반도체 패턴(54) 상에 배치된다. 이에 의해, 제1 산화물 반도체 패턴(44)은 채널층 상에서 입사되는 빛이 제2 산화물 반도체 패턴(54)으로 유입되는 것을 차단시킬 수 있다. 여기서, 상기 빛은 제1 실시예에서 설명한 것과 같이 400nm 내지 500nm의 파장을 갖는다.On the other hand, the display substrate 202 according to the second modification has basically the same structure as the display substrate according to the first modification except for the following, as shown in Fig. 25B. 25A, in the display substrate 202 according to the second modification, the second oxide semiconductor pattern 54 is disposed on the gate wiring 26, and the first oxide semiconductor pattern 44 is formed on the gate wiring 26. In other words, Is disposed on the second oxide semiconductor pattern (54). Accordingly, the first oxide semiconductor pattern 44 can block the light incident on the channel layer from flowing into the second oxide semiconductor pattern 54. Here, the light has a wavelength of 400 nm to 500 nm as described in the first embodiment.

이하, 도 1, 도 26a 및 26b를 참조하여 본 발명의 제3 실시예 및 제3 변형에 따른 표시 기판을 설명한다. 여기서, 도 26a는 도 1의 A-A'선을 따라 절단한 제3 실시예의 단면도이고, 도 26b는 도 1의 A-A'선을 따라 절단한 제3 변형예에 따른 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.Hereinafter, the display substrate according to the third embodiment and the third modification of the present invention will be described with reference to Figs. 1, 26A, and 26B. Here, FIG. 26A is a cross-sectional view of the third embodiment cut along the line A-A 'of FIG. 1, and FIG. 26B is a cross-sectional view of the third modification cut along the line A-A' of FIG. For convenience of explanation, the members having the same functions as the members shown in the drawings of the first embodiment are denoted by the same reference numerals, and a description thereof will be omitted.

제3 실시예에 따른 표시 기판(301)은, 도 26a에 나타낸 바와 같이, 제1 실시예의 표시 기판과 다음을 제외하고는 기본적으로 동일한 구조를 갖는다. The display substrate 301 according to the third embodiment has basically the same structure as the display substrate of the first embodiment except for the following, as shown in Fig. 26A.

즉, 도 26a에 도시된 바와 같이, 제3 실시예에 따른 표시 기판(301)에 포함된 산화물 반도체 패턴(344)은 제1 산화물 반도체 패턴(44), 제2 산화물 반도체 패턴(54) 및 제3 산화물 반도체 패턴(58)을 포함한다. 이때, 제1 산화물 반도체 패턴(44)은 게이트 배선(26) 상에 배치되고, 제2 산화물 반도체 패턴(54)은 제1 산화물 반도체 패턴(44) 상에 배치되고, 제3 산화물 반도체 패턴(58)은 제2 산화물 반도체 패턴(54) 상에 배치될 수 있다. 26A, the oxide semiconductor pattern 344 included in the display substrate 301 according to the third embodiment includes the first oxide semiconductor pattern 44, the second oxide semiconductor pattern 54, And a triple oxide semiconductor pattern 58. At this time, the first oxide semiconductor pattern 44 is disposed on the gate wiring 26, the second oxide semiconductor pattern 54 is disposed on the first oxide semiconductor pattern 44, and the third oxide semiconductor pattern 58 May be disposed on the second oxide semiconductor pattern 54. [

여기서, 제3 산화물 반도체 패턴(58)은 제1 산화물 반도체 패턴(44)과 실질적으로 동일한 물질 및 방법으로 형성될 수 있다. Here, the third oxide semiconductor pattern 58 may be formed by substantially the same material and method as the first oxide semiconductor pattern 44.

한편, 제3 실시예에 의할 경우, 제1 산화물 반도체 패턴(44)은 게이트 배선(26) 쪽에서 입사되는 빛이 제2 산화물 반도체 패턴(54)으로 유입되는 것을 차단할 수 있다. 또한, 제3 산화물 반도체 패턴(58)은 채널층 상에서 입사되는 빛이 제2 산화물 반도체 패턴(54)으로 유입되는 것을 차단할 수 있다. 여기서, 상기 빛은 제1 실시예에서 설명한 것과 같이 400nm 내지 500nm의 파장을 갖는다. 따라서, 제3 실시예에 의할 경우, 제2 산화물 반도체 패턴(54)의 상부와 하부에서 유입되는 400nm 내지 500nm의 파장대의 빛을 차단할 수 있다.Meanwhile, according to the third embodiment, the first oxide semiconductor pattern 44 can block the light incident on the gate wiring 26 from flowing into the second oxide semiconductor pattern 54. In addition, the third oxide semiconductor pattern 58 may prevent light incident on the channel layer from flowing into the second oxide semiconductor pattern 54. Here, the light has a wavelength of 400 nm to 500 nm as described in the first embodiment. Therefore, according to the third embodiment, light in a wavelength range of 400 nm to 500 nm introduced from above and below the second oxide semiconductor pattern 54 can be cut off.

다음으로, 본 발명의 제3 변형예에 따른 표시 기판(302)은, 도 26b에 나타낸 바와 같이, 산화물 반도체 패턴(344) 상에 식각 정지 패턴(57)이 형성된 것을 제외하고 제3 실시예의 표시기판(301)과 실질적으로 동일하다. 또한, 식각 정지 패턴(57)은 제1 변형예에서 설명한 식각 정지 패턴(57)과 실질적으로 동일한 것으로, 그 설명은 생략한다.26B, the display substrate 302 according to the third modification example of the present invention is the same as the display of the third embodiment except that the etch stop pattern 57 is formed on the oxide semiconductor pattern 344. [ Is substantially the same as the substrate 301. The etch stop pattern 57 is substantially the same as the etch stop pattern 57 described in the first modification, and a description thereof will be omitted.

이하, 도 1, 도 27a 및 도 27b를 참조하여, 본 발명의 제4 실시예 및 제4 변형예에 따른 표시 기판을 설명한다. 여기서, 도 27a는 도 1의 A-A'선을 따라 절단한 제4 실시예의 단면도이고, 도 27b는 도 1의 A-A'선을 따라 절단한 제4 변형예에 따른 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.Hereinafter, the display substrate according to the fourth embodiment and the fourth modification of the present invention will be described with reference to Figs. 1, 27A and 27B. Here, FIG. 27A is a cross-sectional view of the fourth embodiment taken along the line A-A 'of FIG. 1, and FIG. 27B is a cross-sectional view of the fourth variation along the line A-A' of FIG. For convenience of explanation, the members having the same functions as the members shown in the drawings of the first embodiment are denoted by the same reference numerals, and a description thereof will be omitted.

제4 실시예에 따른 표시 기판(401)은, 도 27a에 나타낸 바와 같이, 제1 실시예의 표시 기판과 다음을 제외하고는 기본적으로 동일한 구조를 갖는다.The display substrate 401 according to the fourth embodiment has basically the same structure as the display substrate according to the first embodiment except for the following, as shown in Fig. 27A.

즉, 도 27a에 도시된 바와 같이, 제4 실시예에 따른 표시 기판(401)에 포함된 산화물 반도체 패턴(444)은 제1 산화물 및 제3 원소를 포함한다. 여기서, 제1 산화물은 제1 실시예에서 설명된 제1 산화물과 동일하고, 제3 원소는 제1 실시예에서 설명된 제3 원소와 실질적으로 동일하므로, 그 설명은 생략한다.That is, as shown in Fig. 27A, the oxide semiconductor pattern 444 included in the display substrate 401 according to the fourth embodiment includes the first oxide and the third element. Here, the first oxide is the same as the first oxide described in the first embodiment, and the third element is substantially the same as the third element described in the first embodiment, and a description thereof will be omitted.

한편, 제3 원소는 산화물 반도체 패턴(444)의 수직 방향으로 농도 구배를 갖는다. 이에 의해, 산화물 반도체 패턴(444)은 제3 원소의 농도가 상대적으로 높은 제1 구간(444-1)과 제3 원소의 농도가 상대적으로 낮은 제2 구간(444-2)을 포함할 수 있다. 이에 의해, 제1 구간(444-1)은 제1 실시예의 제1 산화물 반도체 패턴(44)과 유사한 특성을 갖고, 제2 구간(444-2)은 제1 실시예의 제2 산화물 반도체 패턴(54)과 유사한 특성을 갖는다. 즉, 제1 구간(444-1)은 400 내지 500nm의 파장을 갖는 빛에 대해 낮은 투과도를 갖는다. 한편, 제1 구간(444-1)과 제2 구간(444-2)은 산화물 반도체 패턴(444)내에 연속적으로 형성될 수 있다. On the other hand, the third element has a concentration gradient in the vertical direction of the oxide semiconductor pattern 444. The oxide semiconductor pattern 444 may include a first section 444-1 having a relatively higher concentration of the third element and a second section 444-2 having a relatively lower concentration of the third element . Thus, the first section 444-1 has characteristics similar to those of the first oxide semiconductor pattern 44 of the first embodiment, and the second section 444-2 has characteristics similar to those of the second oxide semiconductor pattern 54 of the first embodiment ). That is, the first section 444-1 has a low transmittance to light having a wavelength of 400 to 500 nm. Meanwhile, the first section 444-1 and the second section 444-2 may be formed continuously in the oxide semiconductor pattern 444.

제4 실시예에 따른 표시 기판(401)은 제1 구간(444-1)이 게이트 배선(26)과 인접하여 형성될 수 있다. 즉, 게이트 배선(26)에서 멀어질수록 산화물 반도체 패턴(444)에 포함된 제3 원소의 농도가 낮아지도록 형성될 수 있다. 이에 따라, 제1 구간(444-1)은 게이트 배선(26) 쪽에서 입사되는 빛이 제2 구간(444-2)으로 유입되는 것을 차단할 수 있다. 여기서, 상기 빛은 제1 실시예에서 설명한 것과 같이 400nm 내지 500nm의 파장을 갖는다.In the display substrate 401 according to the fourth embodiment, the first section 444-1 may be formed adjacent to the gate wiring 26. [ That is, as the distance from the gate wiring 26 increases, the concentration of the third element included in the oxide semiconductor pattern 444 may be lowered. Accordingly, the first section 444-1 can prevent the light incident on the gate wiring 26 from flowing into the second section 444-2. Here, the light has a wavelength of 400 nm to 500 nm as described in the first embodiment.

다음으로, 본 발명의 제4 변형예에 따른 표시 기판(402)은, 도 27b에 나타낸 바와 같이, 산화물 반도체 패턴(444) 상에 식각 정지 패턴(57)이 형성된 것을 제외하고 제4 실시예의 표시기판(401)과 실질적으로 동일하다. 또한, 식각 정지 패턴(57)은 제1 변형예에서 설명한 식각 정지 패턴(57)과 실질적으로 동일한 것으로, 그 설명은 생략한다.27B, the display substrate 402 according to the fourth modification of the present invention is the same as the display of the fourth embodiment except that the etch stop pattern 57 is formed on the oxide semiconductor pattern 444. [ Is substantially the same as the substrate 401. The etch stop pattern 57 is substantially the same as the etch stop pattern 57 described in the first modification, and a description thereof will be omitted.

이하, 도 1, 도 28a 및 도 28b를 참조하여, 본 발명의 제5 실시예 및 제5 변형예에 따른 표시 기판을 설명한다. 여기서, 도 28a는 도 1의 A-A'선을 따라 절단한 제5 실시예의 단면도이고, 도 28b는 도 1의 A-A'선을 따라 절단한 제5 변형예에 따른 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.Hereinafter, the display substrate according to the fifth embodiment and the fifth modification of the present invention will be described with reference to Figs. 1, 28A and 28B. Here, FIG. 28A is a cross-sectional view of the fifth embodiment taken along the line A-A 'of FIG. 1, and FIG. 28B is a cross-sectional view of the fifth modified example taken along line A-A' of FIG. For convenience of explanation, the members having the same functions as the members shown in the drawings of the first embodiment are denoted by the same reference numerals, and a description thereof will be omitted.

제5 실시예에 따른 표시 기판(501)은, 도 28a에 나타낸 바와 같이, 제4 실시예의 표시 기판과 다음을 제외하고는 기본적으로 동일한 구조를 갖는다.The display substrate 501 according to the fifth embodiment has basically the same structure as the display substrate according to the fourth embodiment except for the following, as shown in Fig. 28A.

즉, 도 28a에 도시된 바와 같이, 제5 실시예에 따른 표시 기판(501)은 제2 구간(544-2)이 게이트 배선(26)과 인접하도록 형성될 수 있다. 다시 말해, 게이트 배선(26)에서 멀어질수록 산화물 반도체 패턴(444)에 포함된 제3 원소의 농도가 높아지도록 형성될 수 있다. 이에 따라, 제1 구간(444-1)은 채널층 상에서 입사되는 빛이 제2 구간(444-2)으로 유입되는 것을 차단할 수 있다. 여기서, 상기 빛은 제1 실시예에서 설명한 것과 같이 400nm 내지 500nm의 파장을 갖는다.That is, as shown in FIG. 28A, the display substrate 501 according to the fifth embodiment may be formed such that the second section 544-2 is adjacent to the gate wiring 26. FIG. In other words, as the distance from the gate wiring 26 increases, the concentration of the third element included in the oxide semiconductor pattern 444 can be increased. Accordingly, the first section 444-1 can block the light incident on the channel layer from entering the second section 444-2. Here, the light has a wavelength of 400 nm to 500 nm as described in the first embodiment.

다음으로, 본 발명의 제5 변형예에 따른 표시 기판(502)은, 도 28b에 나타낸 바와 같이, 산화물 반도체 패턴(544) 상에 식각 정지 패턴(57)이 형성된 것을 제외하고 제5 실시예의 표시기판(501)과 실질적으로 동일하다. 또한, 식각 정지 패턴(57)은 제1 변형예에서 설명한 식각 정지 패턴(57)과 실질적으로 동일한 것으로, 그 설명은 생략한다.28B, the display substrate 502 according to the fifth modification of the present invention is the same as the display of the fifth embodiment except that the etch stop pattern 57 is formed on the oxide semiconductor pattern 544, Is substantially the same as the substrate 501. The etch stop pattern 57 is substantially the same as the etch stop pattern 57 described in the first modification, and a description thereof will be omitted.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, You will understand. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

10: 절연 기판 26: 게이트 전극
30: 게이트 절연막 44: 제1 산화물 반도체 패턴
54: 제2 산화물 반도체 패턴 65: 소스 전극
66: 드레인 전극 70: 보호막
82: 화소 전극10: insulating substrate 26: gate electrode
30: gate insulating film 44: first oxide semiconductor pattern
54: second oxide semiconductor pattern 65: source electrode
66: drain electrode 70: protective film
82: pixel electrode

Claims (13)

절연 기판 상에 형성된 게이트 배선;
게이트 배선 상에 형성되며 산화물 반도체를 포함하는 산화물 반도체 패턴; 및
상기 산화물 반도체 패턴 상에 상기 게이트 배선과 교차되도록 형성된 데이터 배선을 포함하며,
상기 산화물 반도체 패턴은 제1 산화물 및 제3 원소를 포함하며, 상기 제3 원소는 수직 방향으로 농도 구배를 가지고,
상기 산화물 반도체 패턴은 상기 제3 원소의 농도가 상대적으로 높은 제1 구간과 상기 제3 원소의 농도가 상대적으로 낮은 제2 구간을 포함하되, 상기 제1 구간이 상기 게이트 배선과 인접하는 표시 기판.A gate wiring formed on an insulating substrate;
An oxide semiconductor pattern formed on the gate wiring and including an oxide semiconductor; And
And a data line formed on the oxide semiconductor pattern so as to intersect the gate line,
Wherein the oxide semiconductor pattern includes a first oxide and a third element, the third element has a concentration gradient in a vertical direction,
Wherein the oxide semiconductor pattern includes a first section having a relatively high concentration of the third element and a second section having a relatively low concentration of the third element, the first section being adjacent to the gate wiring. 제1 항에 있어서,
상기 산화물 반도체 패턴은 400㎚ 내지 500㎚의 파장을 갖는 빛을 차단하는 표시 기판.The method according to claim 1,
Wherein the oxide semiconductor pattern blocks light having a wavelength of 400 nm to 500 nm. 제1 항에 있어서,
상기 게이트 배선은 게이트 전극을 포함하되, 상기 게이트 전극의 턴온 전압이 0V이상인 표시 기판.The method according to claim 1,
Wherein the gate wiring includes a gate electrode, and the turn-on voltage of the gate electrode is 0 V or more. 제1 항에 있어서,
상기 제3 원소는 상기 제1 산화물을 구성하는 금속 원소가 속하는 주기율표의 족(group)보다 높은 족에 해당하는 표시 기판.The method according to claim 1,
Wherein the third element corresponds to a group higher than a group of the periodic table to which the metal element constituting the first oxide belongs. 제4 항에 있어서,
상기 제3 원소는 5족 내지 7족 원소인 표시 기판.5. The method of claim 4,
And the third element is a Group 5 to Group 7 element. 제5 항에 있어서,
상기 제3 원소는 질소(N), 인(P), 불소(F) 및 염소(Cl)로 이루어진 군으로부터 선택된 적어도 하나인 표시 기판.6. The method of claim 5,
Wherein the third element is at least one selected from the group consisting of nitrogen (N), phosphorus (P), fluorine (F), and chlorine (Cl). 삭제delete 삭제delete 제1 항에 있어서,
상기 제1 구간은 상기 제2 구간으로 유입되는 빛을 차단하되, 상기 빛은 400nm 내지 500nm의 파장을 갖는 표시 기판.The method according to claim 1,
The first section interrupts light entering the second section, and the light has a wavelength of 400 nm to 500 nm. 제1 항에 있어서,
상기 제1 산화물은 갈륨(Ga), 인듐(In), 아연(Zn), 주석(Sn) 및 하프늄(Hf) 중 적어도 하나를 금속 원소로 포함하는 표시 기판.The method according to claim 1,
Wherein the first oxide includes at least one of gallium (Ga), indium (In), zinc (Zn), tin (Sn), and hafnium (Hf) as metal elements. 제10 항에 있어서,
상기 제3 원소는 질소(N), 인(P), 불소(F) 및 염소(Cl)로 이루어진 군으로부터 선택된 적어도 하나인 표시 기판.11. The method of claim 10,
Wherein the third element is at least one selected from the group consisting of nitrogen (N), phosphorus (P), fluorine (F), and chlorine (Cl). 제1 항에 있어서,
상기 산화물 반도체 패턴 상에 형성된 식각 정지 패턴을 더 포함하는 표시 기판.The method according to claim 1,
And an etch stop pattern formed on the oxide semiconductor pattern. 제12 항에 있어서,
상기 데이터 배선은 서로 이격되어 대향하는 소스 전극 및 드레인 전극을 포함하되, 상기 식각 정지 패턴은 소스 전극 및 드레인 전극에 의해 노출되는 표시 기판.13. The method of claim 12,
Wherein the data line includes a source electrode and a drain electrode facing each other and spaced apart from each other, the etch stop pattern being exposed by a source electrode and a drain electrode.
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