KR20110096990A - 반도체 소자의 패턴 형성방법 - Google Patents

반도체 소자의 패턴 형성방법 Download PDF

Info

Publication number
KR20110096990A
KR20110096990A KR1020100016595A KR20100016595A KR20110096990A KR 20110096990 A KR20110096990 A KR 20110096990A KR 1020100016595 A KR1020100016595 A KR 1020100016595A KR 20100016595 A KR20100016595 A KR 20100016595A KR 20110096990 A KR20110096990 A KR 20110096990A
Authority
KR
South Korea
Prior art keywords
substrate
metal oxide
metal film
pattern
film
Prior art date
Application number
KR1020100016595A
Other languages
English (en)
Inventor
이은아
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020100016595A priority Critical patent/KR20110096990A/ko
Publication of KR20110096990A publication Critical patent/KR20110096990A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0091—Scattering means in or on the semiconductor body or semiconductor body package

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

반도체 소자의 패턴 형성방법에 관한 것으로, 기판을 준비하는 단계와, 기판 위에 금속막을 형성하는 단계와, 금속막을 산화 처리하여 금속산화막으로 변형시키는 단계와, 변형된 금속산화막을 마스크로 기판을 식각하여 미세 패턴을 형성하는 단계와, 남아 있는 금속산화막을 제거하는 단계를 포함하여 이루어질 수 있다.

Description

반도체 소자의 패턴 형성방법{method for forming pattern of semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자의 패턴 형성방법에 관한 것이다.
일반적으로, 반도체 레이저 소자의 레이저광은 광통신, 다중통신, 우주통신과 같은 곳에서 현재 실용화되어가고 있다.
이러한 반도체 레이저 소자는 광 통신 등과 같은 통신분야나 컴팩 디스크 플레이어(CDP; Compact Disk Player)나 디지털 다기능 디스크 플레이어(DVDP; Digital Versatile Disk Player) 등과 같은 장치에서 데이터의 전송이나 기록 및 판독을 위한 수단으로써 널리 사용되고 있다.
그 중에서도 질화물(Nitrides) 반도체 레이저 소자는 천이 방식이 레이저 발진 확률이 높은 직접 천이형이고, 청색 레이저 발진이 가능하다는 특성 때문에 특히 주목되고 있다.
최근에는 비극성, 반극성 질화갈륨(GaN) 기판을 사용하여 유기금속화학기상증착(MOCVD)으로 성장된 활성층은 향상된 고효율, 고성능 특성을 가지므로, 기존의 극성 c-면을 이용한 광학소자보다 향상된 결과를 가져오고 있다.
레이저 소자는 기본적으로 n형 질화물 반도체층과 p형 질화물 반도체층 사이에, 다층 양자 우물 구조(MQW : Multi-Quamtum-Well)의 InGaN으로 이루어지는 활성층을 가지는 구조를 가지고 있으며, 파장의 증감은 InGaN 활성층의 In조성비를 증감하는 것으로 결정된다.
이러한, 레이저 소자는 사파이어 혹은 GaN 기판 면상에, n형 질화물 반도체층, 활성층, p형 질화물 반도체층이 순서로 형성되고, p형 질화물 반도체층 일부에 리지 스프라이프(ridge stripe)가 형성되는 구조를 가지고 있다.
레이저 소자 각각의 막에 사용되어지는 재료의 조건은 캐리어(전자와 정공)를 활성층에 가두어 반전분포 상태를 얻기 위하여, 반도체층 재료의 에너지 간격(Eg)은 활성층의 에너지 간격보다 크게 해야 하고, 또한 빛을 활성층에 가두기 위하여, 반도체층의 재료의 굴절률은 활성층 재료의 굴절률보다 작게 할 수 있다.
현재 가장 널리 쓰이고 있는 N형 반도체 층은 Si 불순물이 주입된 GaN 또는 AlxGa1-xN 으로 이루어져 있으며, 활성층 구조는 양자 우물 (Quantum well, QW)층과 양자 배리어(Quantum barrier,QB)층을 수차례 반복적으로 겹쳐 형성된 다중 양자 우물(Multi-quantum well,MQW)층이다.
양자 우물층의 재료성분은 주로 InxGa1-xN (0<x≤1)이며, 양자 배리어층 성분은 양자 우물층보다 In 조성이 낮은 InyGa1-yN(0≤y<1, x>y)으로 이루어졌다.
P형 반도체 층은 Mg 불순물이 주입된 GaN 또는 AlxGa1-xN 으로 이루어져 있으며, 각각의 반도체층은 GaN 그리고 AlxGa1-xN을 반복적으로 성장 시키는 초격자구조, 혹은 GaN 또는 AlxGa1-xN 의 벌크(Bulk) 형태의 단일막으로 구성되어 있다.
본 발명의 목적은 금속 박막의 금속 산화막을 이용하여 미세한 패턴을 형성함으로써, 다양한 구조의 표면 형상을 표면 구조와 웨이퍼의 크기에 영향을 받지 않고 안정적으로 간단하게 형성할 수 있는 반도체 소자의 패턴 형성방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않는 또 다른 기술적 과제들은 아래의 기재들로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 소자의 패턴 형성방법은, 기판을 준비하는 단계와, 기판 위에 금속막을 형성하는 단계와, 금속막을 산화 처리하여 금속산화막으로 변형시키는 단계와, 변형된 금속산화막을 마스크로 기판을 식각하여 미세 패턴을 형성하는 단계와, 남아 있는 금속산화막을 제거하는 단계를 포함하여 이루어질 수 있다.
여기서, 금속막은 Ti, Cr, Ni, Al, Pd 중 어느 하나이고, 금속막의 두께는 10 - 100Å일 수 있다.
또한, 금속막은 산소 플라즈마(O2 plasma)를 이용하여 산화처리할 수 있다.
그리고, 금속막을 산화 처리하여 금속산화막으로 변형시키는 단계는, 기판에 형성하고자 하는 패턴의 형상 및 크기를 결정하는 단계와, 금속막을 갖는 기판을 반응성 이온 에칭 챔버에 장착하는 단계와, 금속막에 산소 플라즈마를 인가하는 단계와, 결정된 패턴의 형상 및 크기에 따라, 산소 플라즈마의 인가시간 및 파워를 조정하는 단계를 포함하여 이루어질 수 있다.
여기서, 기판의 식각은 건식식각이고, 금속산화막은 산 또는 염기 용액으로 제거될 수 있다.
그리고, 금속막이 증착되는 기판의 표면은 기판의 m-면이고, 식각에 의해 노출되는 기판의 표면은 기판의 c-면 또는 a-면일 수 있다.
본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
본 발명에 따른 반도체 소자의 패턴 형성방법은 다음과 같은 효과가 있다.
본 발명은 기판 위에 얇은 금속박막을 증착시킨후, 산소 플라즈마 처리를 통해, 표면에 불균일한 두께의 금속산화막이 형성되도록 유도한 후, 건식식각을 하게 되면, 산화막의 일부가 식각 마스크로 작용하여 미세한 크기의 패턴을 형성할 수 있으므로, 다양한 구조의 표면 형상을 표면 구조와 웨이퍼의 크기에 영향을 받지 않고 안정적으로 간단하게 형성할 수 있다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 패턴 형성 공정을 보여주는 공정단면도
도 2는 본 발명에 따른 미세 패턴이 형성된 톱-다운(Top-down) 타입의 반도체 레이저 소자를 보여주는 도면
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
현재 III-V족 질화물계 반도체는 청색/녹색 레이저 다이오드와 발광다이이드(LED)의 제작에 기본물질로 사용되어지고 있다.
특히 고출력 발광 다이오드(LED)의 개발은 백색조명용 광원으로 주목받고 있어 앞으로 발광 다이오드(LED) 조명의 시대를 예고하고 있다.
고출력 발광다이오드의 제작시, 사파이어 위에 성장된 질화물 반도체 에피 영역을 LLO(laser lift-off)와 같은 방법을 이용하여 제거한 후, 드러난 표면을 발광 다이오드의 발광면으로 사용하는 수직형 발광다이오드 구조가 사용되어지고 있다.
활성층 영역에서 발생된 포톤(photon)은 방사각을 가지며, 표면부로 나오게 되며, 질화갈륨(GaN)과 대기와의 굴절률 차이에 의해 일부 전반사가 발생하여 다시 내부로 들어가게 되어 광추출효율(extraction efficienccy)이 떨어지게 된다.
따라서, 광추출 효율을 높이기 위해, 현재 표면부를 거칠게 하여 난반사를 유도 광추출 효율을 높이고 있다.
이와 같이, 표면을 거칠게 만드는 방법으로서, KOH를 이용하거나 포토리쏘그래픽 작업을 통한 건식 식각방법이 이루어지고 있다.
그러나, KOH를 이용할 경우, 표면 에너지가 낮은 결정면 그룹 {10-11} 질화갈륨(GaN) 표면이 드러나게 되고, 육각형태의 피라미드 형태를 가지게 된다.
따라서, KOH를 이용하여 만들어진 육각 피라미드의 면은 결정면으로서 표면의 모든 피라미드는 일정한 꼭지점 각이 약 60도을 이루며 형성되고 수십 nm부터 수 um의 다양한 크기로 함께 존재하게 된다.
그러므로, 활성층에서 만들어진 포톤 중 일부는 이러한 결정면 각도의 한계로 인해 전반사되어 다시 내부로 들어가게 된다.
또한, 포토리쏘그래픽 작업을 이용할 경우, 포토 작업의 한계로 매우 작은 사이즈의 패턴을 넓은 면적에 균일하게 만들기 힘들며, 표면이 평탄하지 않은 경우에, 패터닝의 한계는 더욱 커지게 되어 대면적 작업에 문제가 될뿐만 아니라 공정이 복잡해지게 된다.
따라서, 본 발명은 다양한 구조의 표면 형상을 표면 구조와 웨이퍼 크기에 영향 받지 않으며 안정적이며 단순하게 제조할 수 있는 방법을 제시하고자 한다.
본 발명은 소자 표면에 미세 패턴을 형성하는 방법에 관한 것으로, 기판 위에 얇은 금속박막을 증착시킨 후, 산소 플라즈마 처리를 통해 표면에 불균일한 두께의 금속산화막이 형성되도록 유도한 후, 건식식각을 하게 되면, 산화막의 일부가 식각 마스크로 작용하여, 미세한 크기의 패턴을 형성할 수 있다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 패턴 형성 공정을 보여주는 공정단면도이다.
먼저, 도 1a에 도시된 바와 같이, 기판(10)을 준비하고, 준비된 기판(10) 위에 얇은 두께로 금속막(20)을 형성한다.
여기서, 금속막은 기판(10) 표면에 산화되기 쉬운 금속 중 특히 응집 특성이 좋은 금속을 사용할 수 있다.
본 발명에서는 Ti, Cr, Ni, Al, Pd 중 어느 하나를 이용하여 금속막(20)을 형성할 수 있다.
그리고, 금속막(20)의 두께는 패턴 깊이와 식각 깊이를 고려하여 100Å 이하로 얇게 이-빔(E-beam) 장비를 이용하여 증착하는데, 가장 바람직한 두께는 약 10 - 100Å인 것이 바람직하다.
만일, 금속막(20)의 두께가 약 100Å 이상이면, 노출되는 기판의 면적이 커서 미세 패턴의 형성이 어렵고, 금속막(20)의 두께가 약 10Å 이하이면, 건식식각시 식각 마스크로 이용할 수 없다.
따라서, 금속막(20)의 증착을 위한 이-빔(E-beam) 장비의 반복 작업시, 금속막(20)의 두께 균일성이 약 ±10% 정도이므로, 매번 같은 사이즈의 패턴 결과물을 얻기 위해서는 동일한 두께의 금속막이 증착될 수 있어야 한다.
다음, 도 1b에 도시된 바와 같이, 금속막(20)을 산화 처리하여 금속산화막으로 변형시킨다.
여기서, 금속막(20)의 산화처리는 산소 플라즈마(O2 plasma)를 이용하여 산화처리할 수 있다.
금속막(20)을 산화 처리하여 금속산화막으로 변형시키는 단계는, 먼저, 기판(10)에 형성하고자 하는 패턴의 형상 및 크기를 결정한다.
이어, 금속막(20)을 갖는 기판(10)을 ICP-RIE 장비를 이용하여, 반응성 이온 에칭 챔버에 장착한다.
다음, 금속막(20)에 산소 플라즈마를 인가하는데, 결정된 패턴의 형상 및 크기에 따라, 산소 플라즈마의 인가시간 및 파워를 조정한다.
이와 같이, 금속막(20)을 산화 처리하면, 금속막(20)은 금속산화막으로 변형되면서, 기판(10) 표면에 형성된 산화된 금속막(20)이 불균일하게 뭉치게 되면서 산화된 금속막(20)의 표면이 불균일하게 된다.
예를 들면, Ti 금속막을 기판 위에 증착하고, 플라즈마 처리하면, Ti 금속막은 TiO2 금속산화막으로 변형되고, 서로 응집되어 불균일한 두께를 갖는다.
따라서, 산화된 금속막(20)은 불균일한 두께가 가지게 되는데, 산화된 금속산화막의 전체 두께 중 금속산화막이 뭉치는 영역은 상대적으로 높은 두께를 가지고, 그 주면 영역은 상대적으로 낮은 두께가 갖는다.
이때, 산소 플라즈마의 처리시간과 파워를 조정하면, 뭉쳐있는 금속산화막의 패턴 형상을 변형시킬 수도 있다.
이어, 도 1c에 도시된 바와 같이, 산화된 금속막(20)을 건식 식각하여 기판(10)을 노출시킨다.
여기서, 불균일한 표면을 갖는 산화된 금속막(20)은 두께 또한 불균일하므로, 건식 식각을 수행하면, 상대적으로 낮은 두께가 위치하는 영역의 기판을 노출시킬 수 있다.
즉, 산화된 금속막(20) 중, 두께가 얇은 부분이 부분적으로 먼저 식각이 진행되어 기판(10) 표면의 일부가 노출되게 된다.
다음, 도 1d에 도시된 바와 같이, 남아있는 금속막(20)을 마스크로 노출된 기판(10)을 건식 식각하면 식각 선택비에 의해 미세 패턴이 형성된다.
여기서, 건식 식각 수행시, 식각 각스와 식각 파워를 조절하여 패턴의 깊이를 조절할 수 있다.
그리고, 도 1e에 도시된 바와 같이, 남아있는 금속막(20)을 제거함으로써, 결정된 형상 및 크기를 갖는 미세 패턴을 형성할 수 있다.
여기서, 산화된 금속막(20)은 산 또는 염기 용액을 사용하여 제거할 수 있다.
이와 같은, 본 발명의 제조공정을 이용하여, 질화물 반도체 기판의 다양한 결정 표면을 노출시킬 수 있으므로, 원하는 에피를 성장시키는데 유리한 질화물 반도체 기판을 제작할 수도 있다.
예를 들면, m-면이 노출된 질화물 반도체 기판을 준비하고, 상기 본 발명의 식각 공정을 이용하여 질화물 반도체 기판의 c-면 또는 a-면이 노출되는 미세 패턴을 형성할 수도 있다.
이와 같이, 본 발명은 기판 표면에 산화되기 쉬운 금속 중 특히 응집 특성이 좋은 금속막을 약 100Å 이하로 얇게 증착한 후, 산소 플라즈마 처리에 수행함으로써, 불균일한 두께의 금속산화막을 형성하고, 이를 마스크로 기판을 식각하여 미세 패턴을 형성할 수 있다.
본 발명은 증착할 금속막의 종류, 두께 및 플라즈마의 처리 조건을 변화시킴으로써, 미세 패턴의 크기와 깊이를 조절할 수 있다.
또한, 본 발명은 금속산화막을 마스크로 하여, 기판의 표면 식각을 통해, 노출되는 표면적을 약 10 - 50% 증가시킬 수 있다.
따라서, 본 발명은 포토리쏘그래픽 방법으로는 만들기 힘든 미세한 크기의 패턴을 넓은 면적에도 균일하게 형성할 수 있다.
또한, 기판 표면에 미세한 크기의 굴곡이 생김으로써, 표면적 증가가 필요한 공정에도 사용되어질 수 있다.
도 2는 본 발명에 따른 미세 패턴이 형성된 톱-다운(Top-down) 타입의 반도체 레이저 소자를 보여주는 도면으로서, 도 2에 도시된 바와 같이, n형 질화갈륨 기판(1) 위에 n형 클래드층(3), n형 웨이브가이드층(5), 활성층(7), p형 웨이브가이드층(9)이 순차적으로 형성되고, 그 위에 리지 형태로 p형 클래드층(11), p형 콘택 질화갈륨층(13), p형 콘택금속층(15)이 순차적으로 형성되며, 리지 양측면에는 차단층(17)이 형성되고, 차단층(17)을 포함한 p형 콘택금속층(15) 위에 p형 전극(19)이 형성된다.
그리고, n형 전극(21)이 n형 질화갈륨 기판(1) 하부에 형성되는데, n형 전극(21)은 미세 패턴이 형성되어 불균일한 표면을 갖는 n형 질화갈륨 기판(1) 하부에 형성됨으로써, 접촉 면적이 넓어 오믹 콘택이 가능하다.
따라서, 본 발명의 미세 패턴 형성 공정 방법을 이용하면, 비극성 m-면 질화갈륨 기판을 사용한 반도체 레이저 다이오드의 n형 오믹 전극을 제작할 때, 건식식각을 통해 기판의 c-면 또는 a-면이 노출되는 미세 패턴을 형성하고 그 위에 n형 오믹 전극을 구현함으로써, 낮은 접촉저항을 확보하고, 내열성을 증진시킬 수 있다.
여기서, 기판에 형성된 미세 패턴은 다수의 돌출물들로 이루어지는데, 일방향으로 배열되는 스트라이프 형태로 형성될 수 있다.
여기서, 스트라이프 형태의 돌출물은 길이 방향이 질화갈륨 기판의 a-면 방향이고, 폭 방향으로는 측면이 노출되어 위치하는데, 노출된 측면은 질화갈륨 기판의 c-면이 될 수 있다.
또는, 스트라이프 형태의 돌출물은 길이 방향이 질화갈륨 기판의 c-면 방향이고, 폭 방향으로 노출된 측면은 질화갈륨 기판의 a-면이 되도록 형성될 수도 있다.
또한, 비극성 m-면인 질화갈륨 기판의 돌출물은 상부면보다 하부면의 면적이 더 넓은 사다리꼴 형태로 형성될 수도 있고, 서로 길이가 같거나 다른 두 변이 한 점에서 만나고, 두 변 사이의 각이 90도 보다 작은 예각을 가지는 삼각 형상일 수도 있는데, 이에 한정되지는 않는다.
도 2와 같이, 미세 패턴이 형성된 질화갈륨 반도체 기판의 미세 패턴 형성 방법을 설명하면 다음과 같다.
먼저, 래핑(lapping) 및 폴리싱(polishing) 공정을 통해, 반도체층이 형성된 질화갈륨 기판을 연마한다.
그리고, 래핑 및 폴리싱 공정이 완료된 질화갈륨 기판에서, n형 전극이 형성될 기판 표면 위에 산화되기 쉽고 응집 특성이 좋은 금속(Ti, Cr, Ni, Al, Pd 등)을 약 100Å 이하로 얇게 이-빔(E-beam) 장비를 이용하여 증착한다.
여기서, 금속막의 두께는 패턴 결과물의 크기와 식각 깊이 등을 고려하여 약 50 - 100Å 사이로 조절할 수 있다.
이-빔(E-beam) 장비의 반복 작업시, 두께 균일성이 약 ±10% 정도이므로 매번 같은 사이즈의 패턴 결과물을 얻기 위해서는 동일한 두께의 금속막이 증착될 수 있어야 한다.
이후, ICP-RIE 장비를 이용하여 산소 플라즈마(O2 plasma) 처리를 한다.
여기서, 산소 플라즈마 처리를 수행하면, 금속막이 금속산화막으로 변형되면서, 표면에 형성된 산화막이 불균일하게 뭉치게 된다.
따라서, 플라즈마 처리 시간과 파워를 조절해 가며 금속산화막의 패턴 형상을 변형시킬 수도 있다.
이어, 건식 식각을 하게 되면, 금속산화막 중, 두께가 얇은 부분이 부분적으로 먼저 식각이 되어 기판 표면의 일부가 드러나게 된다.
다음, 남아있는 산화막을 식각 마스크로 하여, 식각 선택비에 의해 기판을 식각을 하게 된다.
여기서, 식각 가스와 파워를 조절해 가며 패턴의 깊이를 조절할 수 있다.
마지막으로, 마스크로 사용한 금속산화막은 산 또는 염기 용액을 사용하여 쉽게 제거 할 수 있다.
이러한 과정으로 포토리쏘그래픽 방법으로는 만들기 힘든 미세한 크기의 패턴을 넓은 면적에도 균일하게 형성할 수 있고, 미세한 크기의 굴곡이 생김으로써, 기판의 표면적이 증가된다.
미세한 패턴에 의해 표면적이 증가한 질화갈륨 기판 위에 n형 전극을 형성한다.
여기서, n형 전극은 전자 빔(Electron beam) 장비를 이용하여, Al/Ti/Au을 순차적으로 증착함으로써 형성될 수 있다.
이와 같이, 미세 패턴 위에 형성된 n형 전극은 낮은 접촉저항을 가지고 내열성이 증진되기 때문에, 질화물 반도체 소자의 문턱전압(threshold voltage) 및 구동전압 (operation voltage)을 낮추어 레이저의 재현성, 수율 및 신뢰성을 향상시킬 수 있다.
그리고, m-면 기판 위에 전극을 형성하는 것보다 c-면 또는 a-면을 노출시켜 그 위에 전극을 형성하는 것이 더 우수한 전기적 특성을 갖는 소자를 만들수 있다.
지금까지는 미세 패턴 제조공정을 n형 전극과 오믹 콘택을 위한 것으로 이용되었지만, 활성층 상부의 반도체층 표면에, 본 발명의 미세 패턴 형성 공정을 이용하여 미세 패턴을 형성시키면, 활성층으로부터 생성된 빛의 산란을 유도하여 광 추출 효율을 증대시킬 수도 있다.
이와 같이, 본 발명은 포토리쏘그래픽 방법으로는 한계가 있는 미세 패턴을 제작하기 위하여, 얇은 금속막 위에 산소 플라즈마 처리를 하여 불균일하게 금속산화막이 형성되는 원리를 이용한 것으로, 매우 작은 사이즈의 패턴을 표면의 평탄화에 구애받지 않고 균일하게 제작할 수 있으며 표면적의 증가를 꾀할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (9)

  1. 기판을 준비하는 단계;
    상기 기판 위에 금속막을 형성하는 단계;
    상기 금속막을 산화 처리하여 금속산화막으로 변형시키는 단계;
    상기 변형된 금속산화막을 마스크로 기판을 식각하여 미세 패턴을 형성하는 단계; 그리고,
    상기 남아 있는 금속산화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  2. 제 1 항에 있어서, 상기 금속막은 Ti, Cr, Ni, Al, Pd 중 어느 하나인 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  3. 제 1 항에 있어서, 상기 금속막의 두께는 10 - 100Å인 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  4. 제 1 항에 있어서, 상기 금속막의 산화처리는 산소 플라즈마(O2 plasma)를 이용하여 산화처리하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  5. 제 1 항에 있어서, 상기 금속막을 산화 처리하여 금속산화막으로 변형시키는 단계는,
    상기 기판에 형성하고자 하는 패턴의 형상 및 크기를 결정하는 단계;
    상기 금속막을 갖는 기판을 반응성 이온 에칭 챔버에 장착하는 단계;
    상기 금속막에 산소 플라즈마를 인가하는 단계;
    상기 결정된 패턴의 형상 및 크기에 따라, 상기 산소 플라즈마의 인가시간 및 파워를 조정하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  6. 제 1 항에 있어서, 상기 미세 패턴을 형성하는 단계는,
    상기 금속산화막을 건식 식각하여 상기 기판을 노출시키는 단계;
    상기 남아있는 금속산화막을 마스크로 상기 노출된 기판을 건식 식각하여 미세 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  7. 제 6 항에 있어서, 상기 금속산화막을 건식 식각하여 상기 기판을 노출시키는 단계에서, 상기 금속산화막의 두께는 불균일하고, 상기 불균일한 두께를 갖는 금속산화막을 건식 식각하여 상대적으로 낮은 두께가 위치하는 영역의 기판을 노출시키는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  8. 제 1 항에 있어서, 상기 금속산화막은 산 또는 염기 용액으로 제거되는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  9. 제 1 항에 있어서, 상기 금속막이 증착되는 기판의 표면은 상기 기판의 m-면이고, 상기 식각에 의해 노출되는 기판의 표면은 상기 기판의 c-면 또는 a-면인 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
KR1020100016595A 2010-02-24 2010-02-24 반도체 소자의 패턴 형성방법 KR20110096990A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100016595A KR20110096990A (ko) 2010-02-24 2010-02-24 반도체 소자의 패턴 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100016595A KR20110096990A (ko) 2010-02-24 2010-02-24 반도체 소자의 패턴 형성방법

Publications (1)

Publication Number Publication Date
KR20110096990A true KR20110096990A (ko) 2011-08-31

Family

ID=44932078

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100016595A KR20110096990A (ko) 2010-02-24 2010-02-24 반도체 소자의 패턴 형성방법

Country Status (1)

Country Link
KR (1) KR20110096990A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9793472B2 (en) 2015-08-06 2017-10-17 Samsung Electronics Co., Ltd. Method for forming a hard mask pattern and method for manufacturing a semiconductor device using the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9793472B2 (en) 2015-08-06 2017-10-17 Samsung Electronics Co., Ltd. Method for forming a hard mask pattern and method for manufacturing a semiconductor device using the same
US10103323B2 (en) 2015-08-06 2018-10-16 Samsung Electronics Co., Ltd. Method for forming a hard mask pattern and method for manufacturing a semiconductor device using the same

Similar Documents

Publication Publication Date Title
US8080480B2 (en) Method of forming fine patterns and manufacturing semiconductor light emitting device using the same
US11205739B2 (en) Semiconductor light-emitting device and method of manufacturing the same
US20100295088A1 (en) Textured-surface light emitting diode and method of manufacture
EP1526583B1 (en) Photonic crystal light emitting device
US8455894B1 (en) Photonic-crystal light emitting diode and method of manufacture
RU2569638C2 (ru) Светоизлучающий диод с наноструктурированным слоем и способы изготовления и применения
JP5379434B2 (ja) 発光素子用サファイア基板の製造方法
KR100755591B1 (ko) 질화물계 발광소자의 제조방법
JP6078220B2 (ja) 半導体本体、発光ダイオードおよび発光ダイオードの製造方法
JP2002016312A (ja) 窒化物系半導体素子およびその製造方法
JP2012169615A (ja) ナノ構造を有する発光ダイオードおよびその製造方法
US20210119420A1 (en) Nanocrystal surface-emitting lasers
JPWO2014058069A1 (ja) 半導体発光素子及びその製造方法
JP2009283512A (ja) 窒化物半導体レーザ
TWI482308B (zh) 形成細微圖案之方法及製造使用該細微圖案的半導體發光裝置之方法
JP2007242669A (ja) 半導体発光装置及びその製造方法
KR101613557B1 (ko) 질화물 반도체 소자 및 그 제조방법
KR20110096990A (ko) 반도체 소자의 패턴 형성방법
KR101413910B1 (ko) 질화물계 반도체 레이저 다이오드 및 그 제조방법
KR20120085027A (ko) 반도체 발광소자 및 그 제조방법
KR101660733B1 (ko) 질화물 반도체 소자 및 그 제조방법
KR100786530B1 (ko) 반도체 레이저 다이오드 및 그 제조방법
JP2016012684A (ja) 半導体発光素子
KR20120059788A (ko) 반도체 소자의 패턴 형성방법
KR20090002161A (ko) 반도체 발광소자 및 반도체 발광소자의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination