KR20110082007A - 옥타데카보란 자가-비정질화 주입들을 사용하는 결함 없는 접합부 형성 - Google Patents

옥타데카보란 자가-비정질화 주입들을 사용하는 결함 없는 접합부 형성 Download PDF

Info

Publication number
KR20110082007A
KR20110082007A KR1020117009382A KR20117009382A KR20110082007A KR 20110082007 A KR20110082007 A KR 20110082007A KR 1020117009382 A KR1020117009382 A KR 1020117009382A KR 20117009382 A KR20117009382 A KR 20117009382A KR 20110082007 A KR20110082007 A KR 20110082007A
Authority
KR
South Korea
Prior art keywords
substrate
boron
energy
implanted
temperature
Prior art date
Application number
KR1020117009382A
Other languages
English (en)
Inventor
지핑 리
아론 뮤어 헌터
브루스 이. 아담스
테오도레 모피트
스티븐 모파트
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20110082007A publication Critical patent/KR20110082007A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32357—Generation remote from the workpiece, e.g. down-stream
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32412—Plasma immersion ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26566—Bombardment with radiation with high-energy radiation producing ion implantation of a cluster, e.g. using a gas cluster ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Analytical Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Recrystallisation Techniques (AREA)
  • Micromachines (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

붕소 클러스터들을 반도체 기판에 주입하기 위한 방법 및 장치가 제공된다. 기판에는 플라즈마 침윤 또는 이온 빔 주입에 의하여 옥타데카보란이 주입된다. 기판 표면은 그 후 붕소 클러스터들을 완전히 분리하고 활성화시키기 위하여 어닐링된다. 어닐링은 주입된 영역들을 용융함으로써 또는 서브-용융 어닐링 프로세스에 의하여 발생할 수 있다.

Description

옥타데카보란 자가-비정질화 주입들을 사용하는 결함 없는 접합부 형성 {DEFECT-FREE JUNCTION FORMATION USING OCTADECABORANE SELF-AMORPHIZING IMPLANTS}
본 명세서에 개시되는 실시예들은 반도체 제작 방법들과 관련된다. 특히, 본 발명의 실시예들은 반도체 기판을 도핑하는 방법들을 포함한다.
반도체 기술이 진보함에 따라, 반도체 기판들상에 형성되는 소자들은 점점 더 작아진다. 디바이스들이 더 작아짐에 따라, 제작자들은 소자들을 제작하기 위한 생산 프로세스들을 개발하기 위해 계속해서 도전한다. 현재, 제작 프로세스들은 45 nm의 임계 치수를 갖는 소자들을 만들도록 전개되고 있다. 연구원들은 20 nm 이하의 임계 치수를 갖는 소자들에 대한 다음 세대의 프로세스들을 개발하는데 매달리고 있다. 이러한 극단적인 치수들에서, 기판에 도펀트들을 주입하는 것은 금지되었다. 종래의 붕소 도핑 프로세스에서, 예를 들어, 붕소 원자들은 결정 격자를 원하는 깊이까지 침투시키기에 충분한 에너지로 기판 쪽으로 지향되고, 기판은 그 후 붕소를 분산시키고 붕소를 활성화(붕소를 결정 네트워크에 부착)시키기 위하여 어닐링된다. 소자 치수들이 더 작아짐에 따라, 주입 깊이의 제어는 더 임계적이 될 수 있다. 다음 세대의 소자들은 약 50 원자층을 넘지 않는 깊이의 접합부들을 갖도록 기대된다.
접합부 깊이가 감소함에 따라 주입 문제들이 발생한다. 이온들이 너무 깊이 주입되는 것을 방지하기 위하여 보다 느리게 이동해야 하기 때문에, 같은 극성으로 하전된(like-charged) 이온들 사이에서 반발 전하(repulsive charge)는 이들이 자신의 의도된 경로로부터 벗어나게 한다. 이러한 효과를 보상하기 위하여, 빠르게 이동하는 이온들은 기판의 표면 근처에서 자기적으로 감속된다. 그러나, 빔 감속은 "에너지 오염(contamination)"을 초래하며, 이는 감속 동안에 또는 그 이전에 빠르게 이동하는 이온들과 순간적인(fugitive) 중성 입자들 간의 전하의 교환으로 유래된다. 빠르게 이동하는 중성화된 입자들은 빔 감속기에 의하여 영향을 받지 않고, 기판으로 깊게 주입된다.
작은 이온들은 또한 결정 격자를 통해 채널링(channel)된다. 결정 격자가 다수의 이온들이 방해받지 않고 통과하는데 충분히 큰 개방 공간들을 갖기 때문에, 더 많은 이온들이 이러한 "채널들"을 향해 아래로 이동할 것이며, 이는 고도의 가변 주입 깊이를 초래한다. 채널링하는 경향을 감소시키기 위하여, 다수의 제작자들은 채널링을 위한 임의의 기회를 제거하도록 기판 표면의 "사전-비정질화(pre-amorphizing)"에 의존하였다. 사전-결정화는 또한 이온들을 침투시키기 위하여 고체 매트릭스 내의 더 많은 공간을 개방함으로써 이온 도즈(dose)를 향상시킬 수 있다. 그러나, 사전-비정질화된 기판들은 도펀트들을 활성화시키기 위하여 더 많은 어닐링을 요구하는데, 이는 결정 구조물이 상당한 깊이로 완전히 붕괴되고(disrupt) 복구되어야 하기 때문이다. 이것은 원치 않는 도펀트 확산 및 잔여 EOR 손상을 초래한다.
따라서, 높은 도펀트 도즈 및 활성화, 낮은 시트 저항, 및 심지어 도펀트들의 분산을 갖는 얕은 접합부에 도펀트들을 주입하는 더 나은 방법들이 계속해서 필요하다.
본 명세서에 개시되는 실시예들은 기판의 표면으로 붕소 고분자들을 주입하는 단계, 상기 붕소 고분자들이 주입된 상기 기판의 표면을 용융시키는 단계, 상기 붕소 고분자들이 주입된 상기 기판의 표면을 재응고시키는 단계, 및 상기 기판의 표면을 어닐링하는 단계를 포함하는, 기판을 처리하는 방법을 제공한다. 몇몇 실시예들에서, 붕소 고분자들은 적어도 16개의 붕소 원자들을 포함하는 붕소 클러스터들을 포함한다.
다른 실시예들은 기판의 표면으로 옥타데카보란을 주입하는 단계, 및 상기 주입된 영역들을 반복적으로 가열하고 냉각하는 단계에 의하여 상기 기판의 주입된 영역들을 어닐링하는 단계를 포함하는, 기판을 처리하는 방법을 제공한다.
본 발명의 상기 언급된 특징들이 상세히 이해될 수 있는 방식으로, 상기 간략히 요약된 본 발명의 특정 설명은 실시예들을 참고로 하여 이루어질 것이며, 실시예들의 일부는 첨부 도면들에 개시된다. 그러나, 첨부 도면들은 단지 통상적인 실시예들만을 개시하고, 따라서, 다른 동일하게 유효한 실시예들이 고안될 수 있기 때문에, 범위를 제한하는 것으로 고려되지 않는다는 것을 유념하라.
도 1a는 일 실시예에 따른 장치의 개략적인 횡단면도이다.
도 1b는 도 1a의 장치의 투시도이다.
도 2는 일 실시예에 따른 방법을 요약하는 흐름도이다.
도 3는 다른 실시예에 따른 방법을 요약하는 흐름도이다.
도 4는 본 명세서에 개시되는 실시예들을 실행하는데 사용될 수 있는 어닐링 시스템의 개략적인 예시이다.
도 5는 어레이로 정렬되는 40개의 정사각형 형태의 다이들(dice)을 포함하는 기판의 상부도의 개략적인 예시이다.
도 6은 다른 실시예에 따른 방법을 요약하는 흐름도이다.
이해를 용이하게 하기 위하여, 가능하면 도면들에 공통인 동일한 엘리먼트들을 지정하기 위하여 동일한 참조 번호들이 사용되었다. 일 실시예에 개시되는 엘리먼트들은 특정 설명 없이도 다른 실시예들에 대하여 바람직하게 이용될 수 있는 것으로 고려된다.
본 명세서에 개시되는 실시예들은 일반적으로 반도체 기판을 붕소로 도핑하는 방법들을 제공한다. 기판은 주입 챔버에 제공된다. 붕소 고분자들을 포함하는 가스 혼합물이 챔버에 제공된다. 붕소 고분자들은 이온화되며, 기판의 표면으로의 붕소 고분자들의 얕은 주입을 달성하기 위하여 선택되는 에너지를 이용하여 기판 쪽으로 가속화된다. 붕소 고분자들은 기판 표면에 침투하고 비정질화시키며, 원자들 또는 작은 클러스터들로 분리된다. 붕소 도펀트는 그 후 어닐링 프로세스를 사용하여 활성화된다.
도 1a는 본 발명의 일 실시예에 따른, 이온 주입, 산화물층 형성, 및 맵핑층 형성을 실행하는데 이용될 수 있는 플라즈마 반응기(100)를 도시한다. 본 발명을 실행하도록 구성될 수 있는 하나의 적절한 반응기는 캘리포니아 산타 클라라의 Applied Materials Inc.로부터 이용가능한 P3i™ 반응기이다. 본 발명을 실행하도록 구성될 수 있는 다른 반응기가 미국 특허 출원 제11/608,357호에 개시된다. 본 명세서에 개시되는 방법들은 다른 제작자들로부터의 반응기들을 포함하는, 다른 적절히 구성되는 플라즈마 반응기들에서 실행될 수 있는 것으로 고려된다.
플라즈마 반응기(100)는 프로세스 영역(104)을 둘러싸는 바닥부(124), 최상부(126), 및 측벽들(122)을 갖는 챔버 몸체(102)를 포함한다. 기판 지지 어셈블리(128)는 챔버 몸체(102)의 바닥부(124)로부터 지지되고, 프로세싱을 위해 기판(106)을 수용하도록 구성된다. 가스 분배 플레이트(130)는 기판 지지 어셈블리(128)에 면하는 챔버 몸체(102)의 최상부(126)에 결합된다. 펌핑 포트(132)는 챔버 몸체(102)에 한정되고, 진공 펌프(134)에 결합된다. 진공 펌프(134)는 쓰로틀 밸브(136)를 통해 펌핑 포트(132)에 결합된다. 가스 소스(152)는 기판(106)상에 수행되는 프로세스들에 대한 가스 선구물질 화합물들을 공급하기 위하여 가스 분배 플레이트(130)에 결합된다.
도 1a에 도시되는 반응기(100)는 도 1b의 투시도에서 잘 보여지는 플라즈마 소스(190)를 더 포함한다. 플라즈마 소스(190)는 서로 횡단하게 (또는 도 1b에 개시되는 예시적인 실시예에 도시되는 바와 같이, 서로 직교하게) 배치되는 챔버 몸체(102)의 최상부(126)의 외측상에 장착되는 개별적인 외부 요각(reentrant) 도관들(140, 140')의 쌍을 포함한다. 제1 외부 도관(140)은 최상부(126)에 형성되는 개구(198)를 통해 챔버 몸체(102)의 프로세스 영역(104)의 제1 측면으로 결합되는 제1 단부(140a)를 갖는다. 제2 단부(140b)는 프로세싱 영역(104)의 제2 측면에 결합되는 개구(196)를 갖는다. 제2 외부 요각 도관(140b)은 프로세스 영역(104)의 제3 측면에 결합되는 개구(194)를 갖는 제1 단부(140a') 및 프로세스 영역(104)의 제4 측면에 결합되는 개구(192)를 갖는 제2 단부(140b')를 갖는다. 일 실시예에서, 제1 및 제2 외부 요각 도관들(140, 140')은 서로에 대하여 직교하도록 구성되어, 챔버 몸체(102)의 최상부(126)의 주변부 근처에 약 90도 간격들로 배치되는 각각의 외부 요각 도관들(140, 140')의 2개의 단부들(140a, 140a', 140b, 140b')을 제공한다. 외부 요각 도관들(140, 140')의 직교 구성은 플라즈마 소스가 프로세스 영역(104)에 걸쳐 균일하게 분포되도록 허용한다. 제1 및 제2 외부 요각 도관들(140, 140')은 프로세스 영역(104)으로의 균일한 플라즈마 분포를 제공하는데 이용되는 다른 분포들로서 구성될 수 있는 것으로 고려된다.
자기적으로 투과성인 토로이드(torroidal) 코어들(142, 142')은 외부 요각 도관들(140, 140') 중 대응하는 하나의 일부를 둘러싼다. 도전성 코일들(144, 144')은 개별적인 임피던스 매칭 회로들 또는 엘리먼트들(148, 148')을 통해 개별적인 RF 플라즈마 소스 전력 생성기들(146, 146')에 결합된다. 각각의 외부 요각 도관(140, 140')은 개별적인 외부 요각 도관들(140, 140')의 2개 단부들(140a, 140b (및 140a', 104b')) 사이에서 다른 연속적인 전기적 통로를 차단하는 절연 환형 링(150, 150')에 의하여 각각 차단되는 중공 도전성 튜브이다. 기판 표면에서의 이온 에너지는 임피던스 매칭 회로 또는 엘리먼트(156)를 통해 기판 지지 어셈블리(128)에 결합되는 RF 플라즈마 바이어스 전력 생성기(154)에 의하여 제어된다.
다시 도 1a를 참고하여, 프로세스 가스 소스(152)로부터 공급되는 가스 화합물들을 포함하는 프로세스 가스들은 오버헤드 가스 분배 플레이트(130)를 통해 프로세스 영역(104)으로 주입된다. RF 플라즈마 소스 전력 생성기(146)는 전력 애플리케이터로부터 도관(140)에 공급되는 가스들로 결합되며, 이는 외부 요각 도관(140) 및 프로세스 영역(104)을 포함하는 제1 폐쇄 토로이드 경로에 순환형 플라즈마 전류를 생성한다. 또한, RF 플라즈마 소스 전력 생성기(146')는 다른 전력 어플리케이터로부터 제1 도관(140')의 가스들로 결합될 수 있으며, 이는 제1 토로이드 경로를 횡단하는 (직교하는) 제2 폐쇄 토로이드 경로에 순환형 플라즈마 전류를 생성한다. 제2 토로이드 경로는 제2 외부 요각 도관(140') 및 프로세스 영역(104)을 포함한다. 각각의 경로들의 플라즈마 전류들은 개별적인 RF 플라즈마 소스 전력 생성기들(146, 146')의 주파수들에서 진동하며(예를 들어, 역방향으로), 이는 동일하거나 서로로부터 약간 오프셋될 수 있다.
일 실시예에서, 프로세스 가스 소스(152)는 기판(106)에 주입되는 이온들을 제공하는데 사용될 수 있는 상이한 프로세스 가스들을 제공한다. 각각의 플라즈마 소스 전력 생성기(146, 146')의 전력은 그들의 결합된 효과가 프로세스 가스 소스(152)로부터 공급되는 프로세스 가스들을 효율적으로 분리하고, 기판(106)의 표면에서 원하는 이온 플럭스를 생성하도록 작동된다. RF 플라즈마 바이어스 전력 생성기(154)의 전력은 프로세스 가스들로부터 분리되는 이온 에너지가 기판 표면 쪽으로 가속화되고 원하는 이온 농도를 갖는 기판(106)의 최상부 표면 아래에 원하는 길이로 주입될 수 있는 선택된 레벨에서 제어된다. 예를 들어, 약 50 eV미만과 같은 상대적으로 낮은 RF 전력을 이용하여, 상대적으로 낮은 플라즈마 이온 에너지가 획득될 수 있다.
붕소 고분자들을 포함하는 가스 혼합물이 본 명세서에 배치되는 기판을 갖는 챔버에 제공된다. 본 발명의 실시예들은 캘리포니아 산타 클라라의 Applied Materials Inc.로부터 이용가능한 QUANTUM® X Plus 주입기, 또는 다른 제조업자들로부터의 동등한 디바이스들을 사용하여 또한 실행될 수 있다. 붕소 고분자들은 이에 제한되는 것은 아니지만 붕소 수소화물들 BxHy을 포함하는 안정된 붕소 고분자들의 임의의 혼합물을 포함할 수 있으며, 여기서 x는 약 6 내지 약 20 사이이고, y는 약 12 내지 약 24이다. 다수의 실시예들에서, 주입을 위해 사용되는 붕소 클러스터들 또는 고분자들은 각각 적어도 16개의 붕소 원자들을 가질 것이다. 몇몇 예시적인 붕소 수소화물 고분자들은 옥타데카보란(B18H22), 데카보란(B10H14), 헥사보란(B6H10), 옥타보란(B8H12), 및 헥사데카보란(B16H20)을 포함한다. 옥타데카보란은 프로세싱 조건들 하에서 분해되지 않고 이온화될 수 있기 때문에 선호된다. 옥타데카보란은 또한 상기 열거된 어려움들 없이 매우 낮은 에너지에서 기판에 많은 양의 붕소를 수송한다. 옥타데카보란 이온들은 높은 질량-대-전하비를 갖기 때문에, 이온들이 벗어나는(diverge) 경향은 급격히 감소되어, 상기 기재된 도전안들 중 어느 것도 갖지 않는 저 에너지 주입을 허용한다.
일 실시예에서, 옥타데카보란(B18)은 승화 온도로 가열함으로써 기화된다. B18은 매사츄세츠 노스 빌러리카의 SemEquip 사로부터 이용가능한 Clusterlon® 증발기 및 다른 제조업자들로부터 이용가능한 동등한 소스 시스템들을 사용하여 기화될 수 있다. B18 증기는 그 후 기판의 표면으로 주입하기 위해 챔버 또는 디바이스에 제공된다.
플라즈마-침지(plasma-immersion) 타입 디바이스에서, B18 증기는 그 후 가스 분배 장치 내부에 형성되는 이온화 구역에 제공된다. RF 전력은 B18를 이온화하기 위하여 이온화 구역에 결합된다. 통상적으로, 캐리어 가스의 플로우(flow)는 약 2,000 sccm 내지 약 4,000 sccm, 예를 들어, 약 3,000 sccm과 같이, 약 1,000 sccm 내지 약 5,000 sccm으로 설정될 것이다. 캐리어 가스는 헬륨 또는 아르곤과 같은 프로세싱 조건들 하에서 비-반응성인 임의의 가스일 수 있다. RF 전력은 가스 플로우에 결합되고, 그 후, B18 증기의 펄스가 가스 분배 장치에 가스 혼합물을 형성하기 위하여 챔버에 제공된다. B18 증기의 펄스는 약 700 sccm 내지 약 1,200 sccm, 예를 들어, 약 1,000 sccm과 같이, 약 500 sccm 내지 약 2,000 sccm의 유량로 약 1초 동안 제공될 수 있다. RF 전력의 이온화는 약 200 W 내지 약 400 W, 예를 들어 약 300 W와 같이, 약 100 W 내지 약 500 W 사이에서 이온화 구역으로 결합될 수 있다. RF 전력은 예를 들어, 병렬 플레이트 전극들을 사용하는 용량성 결합을 사용하여, 또는 유도성 결합에 의하여 이온화 구역으로 결합될 수 있다. 몇몇 실시예들에서, 95% 초과, 예를 들어, 99% 초과와 같은, B18 분자들의 90%를 초과하는 양이 이온화된다.
B18 이온들은 이온화 구역을 통해 챔버로 가스 분배 장치를 통과하여 흐른다. 몇몇 실시예들에서, B18 이온들은 가스 분배기, 기판 지지부, 또는 둘 모두에 대한 전기적 바이어스의 적용에 의하여 기판 표면 쪽으로 가속화될 수 있다. 바이어스는 DC 바이어스 또는 RF 바이어스일 수 있다. 몇몇 실시예들은 전기적 바이어스를 사용하지 않아, B18 이온들이 가스 흐름과 함께 기판 쪽으로 드리프트(drift)하게 한다. 전기적 바이어스가 사용되는 실시예들에서, 10 W 내지 500 W의 전력 레벨에서 제곱 평균 RF 또는 100 V 내지 300 V DC의 바이어스가 사용될 수 있다. 몇몇 실시예들에서, 200 V DC가 100 W의 전력에서 제공된다.
이온 주입기 디바이스에서, B18 증기는 전계가 B18 분자들을 이온화하는 이온화 구역을 통과한다. 자기 질량 선택기는 기판 쪽으로 포커싱되고 지향되는 B18 이온들의 빔을 생성한다. 각각의 붕소 클러스터는 일반적으로 약 2 keV 내지 약 20 keV 사이의 운동 에너지를 가질 것이며, 이는 약 0.1 keV 내지 약1.1 keV 사이의 운동 에너지는 각각 갖는 붕소 원자와 동등하다. 빔 전류는 개별적인 붕소 이온들의 약 2 mA 내지 약 100 mA 사이의 동등한 이온 전류를 전달하기 위하여 약 0.1 mA 내지 약 5.0 mA 사이일 수 있다.
옥타데카보란 이온들은 그들이 주입됨에 따라 기판 표면의 결정 구조물을 붕괴시키고, 따라서, 자가-비정질화된다. 큰 이온들은 기판 표면에 영향을 미치고, 실질적으로 영향의 바로 인근에 표면을 용융시킨다. 이온들이 표면로 침투함에 따라, 이들은 아주 작은 충돌 분화구(impact crater)들을 형성하여, 실질적으로 결정 격자를 붕괴시킨다. 수소 원자들은 이온으로부터 벗겨지고, 기판 밖으로 확산되어, 붕소 클러스터가 결정 표면의 연속적인 층들을 통해 나아가게 한다. 큰 클러스터들이 결정을 통해 이동함에 따라, 붕소의 단편들은 주 클러스터로부터 분리된다. 이러한 단편들은 수 개의 붕소 원자들의 클러스터들 또는 단일 붕소 원자들일 수 있다. 작은 클러스터들은 빈 공간들을 통한 채널링에 의하여 낮은 에너지로 결정 격자에 더 잘 침투할 수 있으나, 큰 클러스터가 자신의 인접 환경을 비정질화하기 때문에, 대부분의 작은 클러스터들의 운동이 측방으로 우회되어, 붕소 원자들의 측방 분산을 야기한다.
본 발명자들은 기판의 표면을 용융시키는 단계를 수반하는 어닐링 프로세스들, 신속한 반복된 가열 및 냉각을 수반하는 서브-용융 어닐링 프로세스들이 종래의 서브-용융 어닐링 프로세스들보다 붕소 고분자 주입들에 대하여 더 효율적이라는 것을 발견하였다. 이론상으로 제한되기를 원하지는 않으나, B18 클러스터들의 주입은 표준 서브-용융 어닐링 프로세스들이 기판을 완전히 재결정화하지 않도록, 더 작은 입자들의 주입보다 훨씬 큰 정도로 기판의 표면을 비정질화하는 것으로 여겨진다. 부가적으로, B18 클러스터들은 주입시 개별적인 붕소 원자들로 완전히 단편화될 필요는 없어, 용융(melting)은 인-시튜 단편화(fragmentation)를 완료하도록 돕는다. 몇몇 실시예들에서, B18 클러스터들의 EOR 결합들의 생성 없이 기판의 표면을 비정질화하는 능력으로 인하여, EOR 결함들로 인한 작은 노출을 갖거나 노출을 갖지 않는 극도로 얕은 접합부들이 용융 어닐링을 수반하는 B18 주입을 사용하여 생성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 붕소로 기판을 도핑하는 방법(200)을 요약한다. 붕소 고분자들은 202에서 기판의 표면으로 주입된다. 옥타데카보란 또는 이에 제한되는 것은 아니지만 이코사보란(B20H26), 트리안타보란(B30HX), 및 사란타보란(B40HX)과 같은 많은 양의 붕소를 포함하는 다른 안정적 고분자들은 특정 실시예들에 대하여 유용할 수 있다. 상기의 결합물들 또는 조합물들이 또한 사용될 수 있다. 주입은 붕소 클러스터들을 이온화하여 이들을 기판 쪽으로 지향시키기 위하여 플라즈마 침윤 장치 또는 빔 주입 장치를 사용하여 달성될 수 있다. DC 또는 RF 바이어스는 주입 에너지를 튜닝하기 위하여 기판에 인가될 수 있다.
기판 표면의 주입된 부분은 204에서 용융된다. 옥타데카보란으로 주입되는 기판들의 처리에 적합한 용융 가열 프로세스는 에너지의 임의의 편리한 소스를 사용하여 관리될 수 있다. 기판은 전자기 방사를 이용하는 복사 가열 또는 전도에 의하여 가열될 수 있다. 기판은 가열된 지지부상에 배치될 수 있거나, 가시 광선, 적외선, 또는 마이크로파 방사를 이용하여 방사 처리될 수 있다. 가열된 지지부는 지지부 내에 내장되는 저항성 가열을 사용하여 또는 뜨거운 유체들을 흘리기 위하여 지지부 내에 도관들을 제공함으로써 가열될 수 있다. 방사는 일관적이거나 일관적이지 않을 수 있고, 포커싱되거나 포커싱되지 않을 수 있고, 단색성이거나 다색성일 수 있고, 또는 임의의 정도로 편향되거나 비-편향될 수 있다. 방사는 하나 이상의 레이저들, 플래시 램프들, 아크등, 또는 필라멘트 램프들의 임의의 조합물에 의하여 전달될 수 있다. 몇몇 실시예들에서, 전체 기판은 한번에 처리될 수 있으나, 다른 실시예들에서, 기판의 부분들은 연속하여 처리될 수 있다. 몇몇 실시예들에서, 탄소 막과 같은 에너지 흡수 막은 기판 표면에 대한 에너지의 인가를 개선하고, 기판이 가열됨에 다른 기화로부터 붕소의 손실을 감소시키기 위해 기판 위에 인가될 수 있다. 몇몇 실시예들에서, 기판 표면은 방사 에너지로 가열될 수 있으나, 대량의 기판이 냉각 지지부를 사용하여 냉각된다.
옥타데카보란이 주입되는 기판의 부분은 주입된 부분의 용융점 이상의 온도로 가열된다. 몇몇 실시예들에서, 주입된 기판만이 용융되는 반면, 대량의 기판은 결정체로 남아있다. 몇몇 실시예들에서 옥타데카보란을 수반하는 비정질화의 정도로 인하여, 이것은 비정질 물질의 용융 온도 이상의 온도로 기판을 가열하기에 충분할 수 있으며, 이는 일반적으로 대응하는 결정 물질의 온도 미만일 것이다. 실리콘 기판이 처리되는 실시예들에 대하여, 1,200℃ 이상의 온도는 기판의 비정질화 부분을 용융시키기에 충분할 수 있다. 비정질 실리콘이 결정형 실리콘보다 더 낮은 온도에서 용융하기 때문에, 비정질화된 부분은 이러한 온도에서 용융하나, 하부의 결정형 상(phase)은 그렇지 않다. 열적 스트레스로 인한 임의의 기판 손상을 최소화하기 위하여, 중간 온도로 기판의 대부분을 가열하는 것이 바람직할 수 있다. 예시적인 일 실시예에서, 기판 지지부는 500℃ 이상의 온도로 기판을 가열할 수 있으며, 방사 에너지 소스는 용융 온도로 기판의 부분들을 가열하는데 사용될 수 있다. 용융 구역의 매우 빠른 가열은 일반적으로 그것이 결정화하기 이전에 비정질 상의 용융을 달성하는 것이 바람직하다. 몇몇 실시예들에서, 10 nsec 내지 100 nsec, 예를 들어, 20 nsec와 같은 수 나노초 내지 약 200 나노초의 펄스 지속 기간을 갖는 나노초 펄스형 레이저들이 비정질 상을 용융하는데 사용될 수 있다.
용융 이후에, 기판의 용융된 부분들은 206에서 재결정화된다. 다수의 실시예들에서, 재결정화는 주입된 붕소 원자들을 포함하는 결정 격자의 형성을 촉진하는 방식으로 수행된다. 이러한 방식으로, 재결정화는 어닐링 프로세스와 유사하다. 결정 형성을 촉진하기 위하여, 일반적으로 보통의 도전성 또는 방사성 냉각을 통해 달성될 더 느린 속도로 용융된 부분들을 냉각하는 것이 바람직하다. 몇몇 실시예들에서, 용융에 후속하는, 약 1분 내지 약 10분, 예를 들어, 약 3분과 같이, 10분 이상 동안에 500℃ 이상으로 기판의 온도를 유지하는 것이 바람직할 수 있다. 다른 실시예들에서, 약 1℃/sec 내지 약 50℃/sec, 예를 들어, 약 10℃/sec와 같은, 약 100℃/sec보다 높지 않은 속도로 기판 표면의 주입된 부분을 냉각하는 것이 유용할 수 있다. 또 다른 실시예들에서, 느린 냉각 속도는 재결정화를 달성하기 위하여 일정한 온도의 지속기간들과 결합될 수 있다.
본 명세서에 개시되는 바와 같이 주입될 기판은 사전 프로세스 처리될 수 있다. 용액은 약 0.1 내지 약 10.0 중량 퍼센트 HF의 농도를 갖고, 약 20℃ 내지 약 30℃의 온도에서 사용될 수 있다. 예시적인 실시예에서, 용액은 약 0.5 중량 퍼센트 HF를 갖고, 약 25℃의 온도를 갖는다. 다른 예시적인 실시예에서, 용액은 약 1.0 중량 퍼센트의 HF 및 약 25℃의 온도를 갖는다. 기판은 약 10초 내지 약 60초의 지속기간 동안 HF 용액에 노출될 수 있다. 임의의 원치 않는 산화물이 HF 용액의 에칭 동작에 의하여 기판으로부터 제거된다. 용액에 대한 기판의 잠시동안의(brief) 노출은 탈-이온화된 물의 헹굼(rinse) 단계 및 베이크(bake) 단계를 수반할 수 있다. 베이크 단계는 기판의 표면으로부터 임의의 나머지 일시적 종들(fugitive species)을 휘발시키기 위하여 선택되는 온도에서, 질소 가스, 헬륨, 또는 아르곤과 같은 비활성 환경하에 수행될 수 있다. 일 실시예에서, 기판은 약 60초 동안에 약 200℃ 내지 약 600℃ 사이의 온도에 노출될 수 있다.
본 명세서에 개시되는 바와 같이 붕소가 주입된 기판은 임의의 나머지 높은 표면 농도의 붕소를 제거하기 위하여 어닐링 프로세스에 후속하는 스트리핑(spripping) 프로세스 처리될 수 있다. 몇몇 실시예들에서, 기판은 휘발성 수소화물들을 생성하기 위하여 수소-포함 가스에 노출된다. 몇몇 실시예들에서, 수소-포함 가스는 플라즈마일 수 있다. 예를 들어, 플라즈마를 갖는 또는 플라즈마를 갖지 않는 수소 가스 또는 암모니아는 기판의 표면에서의 도펀트들을 휘발성 수소화물들로 변환하는데 사용될 수 있다. 붕소는 보란, 디보란, 또는 다른 휘발성 보란 저중합체들과 같은 다양한 휘발성 붕소 수소화물들을 형성하기 위하여 반응할 수 있다. 예시적인 일 실시예에서, 기판은 도펀트들의 표면 농도를 감소시키기 위하여 약 200℃와 같이 약 100℃ 내지 약 300℃의 온도에서, 약 15초와 같이 약 10초 내지 약 30초 동안 수소 플라즈마에 노출될 수 있다. 수소 플라즈마는 인-시튜로 또는 원격으로 생성될 수 있으며, 아르곤 또는 헬륨과 같은 비반응성 캐리어 가스를 수반할 수 있다. 캐리어 가스 플로우는 약 1,500 sccm와 같은 약 1,000 sccm 내지 약 2,000 sccm의 속도로 그리고 부가된 수소 가스의 펄스로 달성될 수 있다. 수소 가스의 펄스는 약 15 초와 같은 약 10 초 내지 약 30 초의 간격 동안, 약 300 sccm과 같은 약 100 sccm 내지 약 500 sccm의 유fid으로 공급될 수 있다. 노출에 후속하여, 수소 가스는 정지되고, 캐리어 가스는 챔버로부터 임의의 나머지 휘발성 수소화물들을 정화(purge)한다. 챔버는 또한 임의의 나머지 일시적(fugutive) 수소화물들을 제거하기 위하여 낮은 압력으로 펌프-다운될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 방법(300)을 요약한다. 기판은 302에서 프로세싱 챔버에 배치된다. 캐리어 가스의 플로우는 304에서 달성된다. 캐리어 가스는 헬륨, 아르곤 또는 질소 가스와 같은 임의의 비-반응성 가스일 수 있다. 몇몇 실시예들에서, 캐리어 가스 유량은 약 2,000 sccm 내지 약 4,000 sccm, 예를 들어, 약 3,000 sccm와 같이, 약 1,000 sccm 내지 약 5,000 sccm일 수 있다. 306에서 붕소 고분자들을 포함하는 선구물질이 부가된다. 붕소 선구물질은 프로세싱 챔버 외부의 캐리어 가스 스트림에 부가될 수 있거나, 프로세싱 챔버에 직접 부가될 수 있다. 붕소 선구물질은 약 200 sccm 내지 약 400 sccm, 예를 들어, 약 300 sccm과 같이, 약 100 sccm 내지 약 500 sccm의 유량으로 제공될 수 있다. 붕소 선구물질은 일반적으로 증가 상태로 붕소 선구물질을 유지시키기 위하여 증발 온도 이상에서 제공될 것이다. B18에 대하여, 붕소 선구물질은 약 250℃와 같은 약 100℃ 내지 약 400℃의 온도에서 제공될 수 있다.
캐리어 가스 및 붕소 선구물질은 프로세싱 챔버 내의 또는 근처의 하나 이상의 이온화 구역들로 흐른다. 308에서, 이온화 에너지는 붕소 고분자들을 분해하지 않고 붕소 선구물질을 이온화하기 위하여 인가되고, 이는 그 후 가스 분배기를 통해 프로세싱 챔버에 나타난다. 몇몇 실시예들에서, 이온화 에너지는 전계를 이온화 구역들로 결합함으로써 인가될 수 있다. 전계는 DC 바이어스와 같이 정적일 수 있거나, RF 전력의 인가에 의하여 생성되는 것 같이 가변적일 수 있으며, 용량성 또는 유도성 수단에 의하여 이온화 구역들로 결합될 수 있다. 일 실시예에서, 프로세싱 챔버로부터 이온화 구역들로 가스를 전달하기 위하여 하나 이상의 도관들을 이용하여 유도성 이온화 구역들이 프로세싱 챔버 외부에 제공된다. 전계는 이온화 구역들 주변에 배치되는 하나 이상의 토로이드 코어들을 제공함으로써 각각의 이온화 구역으로 결합된다. 하나 이상의 토로이드 코어들은 이온화 구역들 내부에 전계를 생성하기 위하여 RF 전력으로 에너지가 공급된다. 대부분의 실시예들에서, 이온화 에너지는 약 300 W와 같이, 약 100 W 내지 약 500 W의 전력 레벨로 제공될 수 있다.
310에서, 전계는 기판 표면 쪽으로 이온화된 붕소 고분자들을 가속시키기 위하여 인가될 수 있다. 이것은 기판 지지부, 가스 분배기, 또는 둘 모두에 인가될 DC 바이어스와 같은, 정적 필드일 수 있거나, 또는 이것은 RF-구동 필드와 같은 가변 필드일 수 있다. 전계의 인가는 이들이 기판 표면 쪽으로 이동함에 따라 이온화된 붕소 고분자들의 에너지를 조정하는데 사용되는 선택적 단계이다. 몇몇 실시예들은 이온들이 표면 쪽으로 드리프트하도록 허용할 수 있다. 전계가 사용되는 경우, 이것은 바람직하게는 약 100 W와 같이, 약 50 W 내지 약 500 W의 전력 레벨로 인가되는, 약한 필드일 것이다. 몇몇 실시예들에서, 이온화되는 붕소 고분자들은 약 100 eV 내지 약 2,000 eV의 운동 에너지로 기판 표면 쪽으로 이동할 것이다. 개별적인 실시예들은 이러한 2개 값들 사이의 운동 에너지의 범위 또는 임의의 특정 값으로 이온들에 에너지를 공급할 수 있다. 단일 실시예는 또한 이러한 범위 내에 에너지들의 분포로 이온들을 특징화할 수 있다. 예를 들어, 이온화된 붕소 고분자들의 제1 부분은 열, 압력, 또는 전기적 그래디언트(gradient)들 또는 변동으로 인하여, 이온화된 붕소 고분자들의 제2 부분보다 더 높은 운동 에너지를 가질 수 있다.
이온화된 붕소 고분자들은 312에서 기판 지지부상에 배치되는 기판에 영향을 주어, 기판 표면으로 주입된다. 고분자들은 일반적으로 그들이 영향을 줌에 따라, 기판 표면의 결정 매트릭스를 방해하기에 충분한 운동 에너지를 전달하여, 표면을 비정질화한다. 부가적으로, 붕소 고분자는 그들이 기판 표면을 관통함에 따라 단편화된다. 단편들은 일반적으로 비정질 프로세스로 인하여 주 고분자로부터 측방으로 편향되어, 상대적으로 급격한 주입-직후(as-implanted) 농도 프로파일을 초래한다. 몇몇 실시예들에서, 주입-직후 붕소의 최대 농도는 표면 아래로 약 10nm와 같이, 표면 아래로 약 5 내지 약 15 nm일 수 있으며, 상기 깊이에서 약 1019 cm-3 내지 약 1021 cm-3일 수 있다. 주입-직후 농도는 일반적으로 주입 에너지에 따라 2-20 nm/dec의 속도로 하락할 것이다. 주입층은 일반적으로 약 50 nm 두께와 같은, 약 30 nm 내지 약 150 nm 두께일 것이다. 결과 주입층은 붕소 고분자들의 동작에 의하여 완전하게 비정질화될 것이고, 각각 2 내지 4개의 붕소 원자들의 작은 붕소 클러스터들 또는 붕소 원자들이 층을 통해 분산된다.
314에서, 가열 에너지는 하나 이상의 주입 부분들에 인가된다. 가열 에너지는 용융점 이상으로 주입된 영역의 온도를 상승시키도록 선택된다. 가열 에너지는 임의의 편리한 방식으로 인가될 수 있다. 예를 들어, 전자기 에너지 또는 방사 에너지는 그것의 부분들을 용융시키기 위하여 주입된 영역 쪽으로 전해질 수 있다. 부가적으로, 배경 가열은 주입 영역, 용융될 주입 영역을 포함하는 기판의 영역, 또는 전체 기판을 사전-가열하기 위하여 적용될 수 있다. 예를 들어, 가열된 기판 지지부는 약 400℃ 내지 약 700℃로 자신의 온도를 상승시키기 위하여 기판에 도전성 가열 에너지는 인가할 수 있어, 증분 가열 에너지의 적용에 의하여 개별적인 주입 영역들이 용융되는 동안 상기 온도를 유지시킬 수 있다. 주입 영역들을 용융시키기 위한 방사 에너지는 레이저, 가열 램프, 플래시 램프 등에 의하여 전달될 수 있으며, 펄스형 또는 연속형이고, 일관적이거나 일관적이지 않고, 단색성이거나 다색성이거나, 임의의 정도까지 편향되거나 비-편향될 수 있다. 기판의 부분들은 연속적으로 방사될 수 있거나, 전체 기판이 동시에 방사될 수도 있다. 주입 부분들은 실시예에 따라 약 1,100℃ 내지 약 1,400℃의 온도로 가열될 수 있다. 비정질화된 실리콘의 용융은 일반적으로 결정형 실리콘의 용융보다 낮은 온도에서 발생하여, 기판 물질이 주로 실리콘인 실시예들은 약 1,200℃로 주입 부분들을 가열하는 것을 특징을 할 수 있다. 용융 온도는 하부 결정형 층을 용융시키지 않고 비정질 층을 용융시키도록 선택된다. 일반적으로 높은 속도로 용융될 부분들을 가열하는 것이 바람직하여, 비정질 부분은 열이 기판 물질에 의하여 전도될 수 있는 것보다 더 빨리 가열되고, 그것이 재결정화되기 이전에 용융된다. 비정질 실리콘이 자신의 용융점 근처로 느리게 가열될 때, 이것은 고체상 에피택시를 겪어, 더 높은 용융점을 갖는 결정형 실리콘으로 변환한다. 매우 빠른 가열은 자신이 재결정화되기 이전에 비정질 부분을 용융시킬 수 있다.
316에서, 주입 표면의 용융된 부분들의 온도는 최대 농도 층 밖의 붕소의 일부 확산 및 나머지 붕소 단편들의 완전한 분리를 허용하기 위한 시간 기간 동안 용융 온도를 초과하여 유지된다. 나노초 펄스형 레이저들을 사용하는 대부분의 실시예들은 수십 내지 수백 나노초의 용융 지속기간을 특징으로 할 것이다. 그러나, 몇몇 실시예들에서, 용융 지속기간은 약 10 msec와 같이, 수 밀리초 내지 약 0.5초일 수 있다.
318에서, 기판 표면의 가열된 부분들은 기판 표면의 가열된 부분들은 기판 표면을 재결정화 또는 재응고시키기 위하여 제어된 속도로 냉각된다. 일반적으로 이러한 냉각 속도는 제어된 재결정화를 허용하기 위하여 가열 장치의 단순한 에너지 공급 차단을 통해 경험되는 것보다 느릴 것이다. 이러한 제어된 재결정화 프로세스는 이들을 결정 격자 위치들로 이동시키고, 이들을 적소에 동결시킴으로써, 주입된 붕소 고분자들로부터 유도되는 붕소 도펀트 원자들을 효율적으로 활성화시킨다. 몇몇 실시예들에서, 가열 에너지는 용융된 주입 영역들로 인가되어, 가열 소스의 에너지-시간 프로파일을 조정함으로써 용융된 주입의 냉각 속도를 제어할 수 있다. 예를 들어, 나노초 레이저 펄스의 프로파일은 펄스 변환 광학기(optics)를 사용하여 조정될 수 있거나, 하나 이상의 플래시 램프들에 인가되는 방전 전압 펄스의 형태는 조정될 수 있다. 가열 에너지는 상기 개시되는 방법들 중 임의의 것에 따라 전자기 에너지 또는 방사 에너지일 수 있다. 다른 실시예들에서, 가열 에너지는 재결정화 프로세스를 달성하기 위한 시간 기간 동안 중간 온도로 자신의 온도를 유지하기 위하여 전체 기판에 인가될 수 있다. 예를 들어, 기판은 약 1분 내지 약 10분 동안 약 400℃ 내지 약 700℃로 자신의 온도를 유지시킴으로써 재결정화될 수 있다. 예를 들어, 일 실시예에서, 기판은 약 60초 동안 약 500℃로 자신의 온도를 유지시킴으로써 재결정화될 수 있다. 제어된 냉각 프로세스는 기판 표면으로부터 결정 결함들을 제거하고, 도펀트들을 분배하고, 도펀트들을 활성화시키기 위하여 기판 표면을 어닐링한다.
도 4는 본 발명의 실시예들을 실행하는데 사용될 수 있는 어닐링 시스템(400)을 개략적으로 도시한다. 어닐링 시스템(400)은 어닐링 영역(412) 내의 특정한 원하는 영역들을 우선적으로 용융시키기 위하여 기판(410)의 한정된 영역 또는 어닐링 영역(412)상에 일정량의 에너지를 투사하도록 구성되는 에너지 소스(420)를 포함한다.
일 실시예에서, 도 400에 도시되는 바와 같이, 어닐링 영역(412)과 같은 기판(410)의 단 하나의 한정된 영역이 임의의 주어진 시간에 에너지 소스(420)로부터의 방사에 노출된다. 기판(410)은 기판(410)의 다른 영역들이 에너지 소스(420)에 순차적으로 노출될 수 있도록 에너지 소스(420)에 대하여 이동한다.
본 발명의 일 양상에서, 기판(410)의 다수의 영역들은 기판(410)의 원하는 영역들의 우선적 용융을 야기하기 위하여 에너지 소스(420)로부터 전달되는 원하는 양의 에너지에 순차적으로 노출된다.
일반적으로, 기판(410)의 표면상의 영역들은 (예를 들어, 종래의 X/Y 스테이지들, 정밀 스테이지들을 사용하여) 에너지 소스(420)의 출력에 대하여 기판(410)을 변환(translate) 및/또는 기판(410)에 대하여 에너지 소스(420)의 출력을 변환시킴으로써 순차적으로 노출될 수 있다.
기판(410)은 기판(410)의 모든 온도를 제어하도록 구성되는 열 교환 소자(415)상에 위치될 수 있다. 열 교환 소자(415)는 기판(410)의 운동 및 위치를 제어하도록 구성되는 하나 이상의 종래의 전기적 액츄에이터들(417)(예를 들어, 선형 모터, 엄지 나사 및 서보 모터)상에 위치될 수 있으며, 이는 개별적인 정밀 스테이지(미도시)의 일부일 수 있다. 기판(410) 및 열 교환 소자(415)를 지지하고 위치시키는데 사용될 수 있는 종래의 정밀 스테이지들은 캘리포니아 로너트 파크의 Parker Hannifin Corporation로부터 구입될 수 있다.
일 양상에서, 어닐링 영역(412)은 기판의 표면상에 형성되는 반도체 소자(예를 들어, 메모리 칩) 또는 다이(413)(예를 들어, 도 4에 도시되는 40개의 다이들)의 크기를 매칭시키도록 크기 설정된다. 일 양상에서, 어닐링 영역(412)의 경계선은 각각의 다이(413)의 경계선을 정의하는 "커프(kurf)" 또는 "스크라이브(scribe)" 라인들(410A) 내에 들어맞도록 정렬되고, 크기 설정된다.
어닐링 여역들(412)이 단지 스크라이브 또는 커프 라인들(410A)과 같이, 다이(413) 사이의 자연적으로 발생하는 미사용 공간/경계선들에서만 중첩하도록 어닐링 영역들(412)을 순차적으로 위치시키는 것은 소자들이 기판(410)상에 형성되는 영역들의 에너지를 중첩시킬 필요성을 감소시키고, 따라서, 중첩 어닐링 영역들(412) 사이에 프로세스 결과들의 변화를 감소시킨다.
일 실시예에성, 어닐링 프로세스를 수행하기 이전에 기판(410)은 어닐링 영역(412)이 다이(413)에 대하여 적절하게 정렬될 수 있도록, 다른 종래 기술들 및 기판(410)의 표면상에서 통상적으로 발견되는 정렬 마크들을 사용하여 에너지 소스(420)의 출력에 대하여 정렬된다.
에너지 소스(420)는 일반적으로 기판 표면의 특정한 원하는 영역들을 우선적으로 용융시키기 위하여 전자기 에너지를 전달하도록 구성된다. 전자기 에너지의 통상적인 소스들은 광학 방사 소스(예를 들어, 레이저), 전자 빔 소스, 이온 빔 소스, 및/또는 마이크로파 에너지 소스를 포함하나, 이에 제한되는 것은 아니다.
일반적으로, 기판(410)은 열 교환 소자(415)를 포함하는 프로세싱 챔버(미도시)의 에워싸인(enclosed) 프로세싱 환경(미도시) 내에 위치된다. 프로세싱 동안에 기판(410)이 상주하는 프로세싱 환경은 산소와 같은 프로세싱 동안에 원치 않는 가스들의 낮은 부분적 압력을 갖는 비활성 가스를 배기시키거나 포함할 수 있다.
일 실시예에서, 열 교환 소자(415)의 기판 지지 표면(416)과의 열적 접촉부에 도 4에 개시되는 기판(410)의 표면을 위치시킴으로써 열적 프로세싱 동안에 기판(410)의 온도를 제어하는 것이 바람직할 수 있다. 열 교환 소자(415)는 일반적으로 어닐링 프로세스 이전에 또는 어닐링 프로세스 동안에 기판(410)을 가열 및/또는 냉각하도록 구성된다. 이러한 구성에서, 캘리포니아 산타클라라의 Applied Materials Inc.로부터 이용가능한 종래의 기판 히터와 같은 열 교환 소자(415)는 기판(410)의 어닐링된 영역들의 사후-프로세싱 특성들을 향상시키는데 사용될 수 있다.
일 실시예에서, 기판은 용융 온도에 도달하는데 요구되는 에너지가 최소화되도록, 어닐링 프로세스를 수행하기 이전에 사전가열될 수 있고, 이는 기판(410)의 신속한 가열 및 냉각으로 인하여 이의의 유도된 스트레스를 감소시키고, 또한 최대한 가능한 대로 기판(410)의 재응고된 영역들의 결함 밀도를 감소시킬 수 있다. 일 양상에서, 열 교환 소자(415)는 기판 지지 표면(416)상에 배치되는 기판(410)을 가열하도록 구성되는 온도 제어기(415C) 및 저항성 가열 엘리먼트들(415A)을 포함한다. 온도 제어기(415C)는 제어기(421)와 통신한다.
일 양상에서, 약 20 ℃ 내지 약 750 ℃의 온도로 기판을 사전 가열하는 것이 바람직할 수 있다. 실리콘 함유 물질로부터 기판이 형성되는 일 실시예에서, 약 20 ℃ 내지 약 500 ℃의 온도로 기판을 사전 가열하는 것이 바람직할 수 있다. 기판이 실리콘 함유 물질로부터 형성되는 다른 실시예에서, 약 200 ℃ 내지 약 480 ℃의 온도로 기판을 사전 가열하는 것이 바람직할 수 있다. 기판이 실리콘 함유 물질로부터 형성되는 다른 실시예에서, 약 250 ℃ 내지 약 300 ℃의 온도로 기판을 사전 가열하는 것이 바람직할 수 있다.
다른 실시예에서, 프로세싱 동안에 다양한 영역들의 비정질화를 증가시키기 위하여 용융 이후에 재성장 속도를 증가시키고/증가시키거나 어닐링 프로세스 동안에 기판에 부가되는 에너지로 인한 임의의 확산을 감소시키기 위하여, 프로세싱 동안에 기판을 냉각시키는 것이 바람직할 수 있다. 일 구성에서, 열 교환 소자(415)는 기판 지지 표면(416)상에 배치되는 기판을 냉각시키도록 구성되는 하나 이상의 유체 채널들(415B) 및 극저온 냉동기(415D)를 포함한다. 일 실시예에서, 제어기(421)와 통신하는 종래의 극저온 냉동기(415D)는 하나 이상의 유체 채널들(415B)을 통해 냉각 유체를 전달하도록 구성된다. 일 양상에서, 약 -240 ℃ 내지 약 20 ℃의 온도로 기판을 냉각시키는 것이 바람직할 수 있다.
펄스형 레이저 어닐링 프로세스 동안에, 기판의 부분들이 에너지 소스에 순차적으로 노출되도록, 프로세싱되는 기판은 에너지 소스에 대하여 이동한다. 상대 운동은 계단식 운동(stepping motion)일 수 있다. 예를 들어, 기판상의 제1 영역이 에너지 소스와 정렬되도록, 기판은 제1 위치로 이동하고 제1 위치에서 유지될 수 있다. 에너지 소스는 그 후 기판상의 제1 영역 쪽으로 원하는 양의 에너지를 투사한다. 기판은 그 후 에너지 소스를 이용하여 제2 영역을 투사하기 위해 제2 위치로 이동된다. 기판과 에너지 소스 사이의 상대 운동은 에너지가 원하는 영역으로 정확하고 균일하게 투사되도록 에너지 소스가 기판에 에너지를 투사할 때 임시적으로 정지된다. 그러나, 이러한 계단식 운동은 모든 단계에서 프로세스를 현저히 느리게 하는 가속화 단계 및 감속화 단계를 수반한다.
도 5는 어레이로 정렬되는 40개의 정사각형 다이들(413)을 포함하는 기판(410)의 상부도를 개략적으로 도시한다. 다이들(413)은 스크라이브 라인들(410A)에 의하여 표시되는 영역들에 의하여 서로로부터 분리된다. 에너지 투사 영역(520A)은 에너지 소스(420)(도 4에 도시됨)가 에너지 펄스를 전달하도록 구성되는 영역을 표시한다. 일반적으로, 에너지 투사 영역(520A)은 에너지 투사 영역(520A)에 의하여 전달되는 에너지 펄스가 이웃 다이들(413)과 중첩하지 않으면서 다이(413)를 완전히 커버하도록, 각각의 다이(413)의 영역보다 크거나 그와 같은, 그러나 인근의 스크라이브 라인들(410A)의 영역 더하기 각각의 다이들(413)의 영역보다 작은 영역을 커버할 수 있다.
기판 표면 전역을 차지하는 다수의 다이들(413)상에 어닐링 프로세스를 수행하기 위하여, 에너지 소스(420)의 출력 및/또는 기판은 각각의 다이에 대하여 위치되고 정렬될 필요가 있다. 일 실시예에서, 커브(520B)는 기판의 표면상에 각각의 다이(413)상에 수행되는 것과 같은 어닐링 프로세스의 시퀀스 동안에 에너지 소스(420)의 에너지 투사 영역(520A)과 기판(410)의 다이들(413) 사이에 상대 운동을 개시한다. 일 실시예에서, 상대 운동은 이들이 커버(520B)를 따르도록, x 및 y 방향으로 기판을 변환함으로써 달성될 수 있다. 다른 실시예에서, 상대 운동은 정적 기판(410)에 대하여 에너지 투사 영역(520A)을 이동시킴으로써 달성될 수 있다.
부가적으로, 520B와 상이한 경로는 다이들의 특정 정렬에 따라 쓰루풋 및 프로세스 품질을 최적화하는데 사용될 수 있다.
일 실시예에서, 어닐링 프로세스 동안에 기판(410)은 도 5의 곡선(520B)에 의하여 도시되는 것과 같이 에너지 투사 영역(520A)에 대하여 이동한다. 특정 다이(413)가 에너지 투사 영역(520A) 내에 위치되고 정렬될 때, 에너지 소스(420)는 다이(413)가 특정 어닐링 프로세스 레시피에 따라 정의된 지속 기간 동안 특정 양의 에너지에 노출되도록 기판(410) 쪽으로 에너지 펄스를 투사한다. 에너지 소스(420)로부터의 펄스형 에너지의 지속기간은 통상적으로 기판(410)과 에너지 투사 영역(520A) 사이에 상대 운동이 각각의 다이(413)에 걸쳐 "블러(blur)", 즉, 균일한 에너지 분포를 야기하지 않도록 충분히 짧고, 이것은 기판에 대하여 손상을 야기하지 않을 것이다.
B18 이온들이 주입된 기판은 주입된 영역의 신속한 반복된 가열 및 냉각을 수반하는 서브-용융 어닐링 프로세스를 사용하여 어닐링될 수 있다. 도 6은 다른 실시예에 따른 방법(600)을 요약하는 흐르도이다. 602에서, 기판 표면에는 임의의 원하는 실시예에 따른 붕소 고분자들이 주입된다. 604에서, 주입된 부분은 전자기 에너지 펄스들에 대한 노출에 의하여 어닐링된다. 전자기 에너지 펄스들은 기판을 어닐링하기 위하여 반복적으로 주입된 부분을 신속하게 가열하고 냉각한다.
일 실시예에서, 전자기 에너지의 펄스들은 실질적으로 동일한 에너지 플럭스 및 지속기간의 전자기 에너지의 적어도 약 30개의 펄스들을 포함한다. 일 실시예에서, 약 30 내지 약 100,000 펄스들, 또는 약 50 내지 약 10,000 펄스들, 또는 약 100 내지 약 1,000 펄스들, 또는 약 200 내지 약 500 펄스들과 같이, 펄스들의 개수는 적어도 약 30개, 또는 적어도 약 50개, 또는 적어도 약 100개일 수 있다. 일 실시예에서, 각각의 펄스의 에너지 플럭스는 약 0.2 J/cm2 내지 약 1.0 J/cm2, 예를 들어, 약 0.25 J/cm2와 같은, 약 0.1 J/cm2 내지 약 2.0 J/cm2이다. 일 실시예에서, 펄스들은 레이저 광을 포함한다. 각각의 펄스는 약 10 nsec 내지 약 100 nsec, 예를 들어, 약 20 nsec와 같은, 약 1 nsec 내지 약 10 μsec의 지속기간을 가질 수 있다. 필요한 펄스들의 개수는 일반적으로 각각의 펄스의 지속기간 및 영향에 반비례할 것이다.
전자기 에너지의 각각의 펄스는 기판의 에너지 공급된 영역의 마이크로-어닐링 사이클을 달성한다. 단편화되지 않은 붕소 클러스터들은 분리되고, 개별적인 붕소 및 실리콘 원자들은 각각의 펄스를 갖는 단위 셀 치수의 일부(fraction)로 이동된다. 결정 격자 위치들을 점유하는 붕소 및 실리콘 원자들은 이들을 몰아내기 위하여 각각의 펄스로부터 충분한 에너지를 수신하지 않으나, 결정 격자 위치들 사이에 공간들을 점유하는 이러한 원자들은 점유되지 않은 격자 위치들 쪽으로 점차 증가하여 이동된다. 펄스들 사이의 입사 에너지 플럭스는 각각의 펄스로부터의 에너지가 다음 펄스가 전달되기 이전에 결정 격자를 통해 소멸하도록 허용하기 위하여 감소된다. 일 실시예에서, 입사 에너지 플럭스는 펄스들 사이에서 거의 0으로 감소할 수 있다. 다른 실시예에서, 입사 에너지 플럭스는 어닐링 구역 밖의 네트(net) 에너지 플럭스를 허용하기 위하여 감소한다. 따라서, 표준 서브-용융 기술들은 20 μsec 이상 지속되는 방사의 스파이크(spike)들에 붕소-도핑된 기판들을 노출시키는 것을 요구하는 반면, 반복된 짧은 펄스들은 훨씬 낮은 전체 지속기간들 및 전력 요구들에서 어닐링 프로세스를 달성할 수 있다. 각각의 펄스의 지속기간에 대하여 각각의 펄스 사이에 시간 기간은 약 100% 내지 약 150%, 예를 들어, 약 125%와 같은, 약 50% 내지 약 200%일 수 있다. 펄스 지속기간의 약 100% 미만의 휴지(rest) 기간은 주입된 영역의 네트 에너지 밸런스가 다음 펄스가 시작하기 이전에 하나의 펄스 동안에 경험한 피크 에너지 밀도 미만의 넌제로 레벨로 감소하도록 허용한다. 펄스 지속기간의 약 125%를 초과하는 나머지 기간은 네트 에너지 밸런스가 다음 펄스 이전에 휴지 상태로 리턴하도록 허용한다.
일 실시예에서, 기판에는 500 eV의 등가 붕소 이온 에너지에서 2x1015 cm-2의 도즈로 B18 이온들이 주입되었다. 약 1.4 μsec의 전체 지속기간에 걸쳐 532 nm의 파장에서 .234 J/cm2를 전달하는 20 nsec 레이저를 이용하는 30개 펄스들 이후에, RS는 약 500 Ω였다. 약 45 μsec의 지속기간에 걸친 1000개 펄스들 이후에, RS는 약 400 Ω였다.
다른 실시예에서, 기판은 유사한 도즈 및 이온 에너지에서 B18 이온들이 주입되었다. 약 13.5 μsec의 전체 지속기간에 걸쳐 532 nm의 파장에서 .234 J/cm2를 전달하는 20 nsec 레이저를 이용하는 30개 펄스들 이후에, 1019 cm-3의 붕소 이온 농도는 약 5 Å/dec의 깊이에서 농도 프로파일로 약 147 Å의 깊이에서 발견되었다.
전술한 내용은 본 발명의 실시예들에 관련되나, 본 발명의 다른 그리고 추가적인 실시에들은 본 발명의 근본적인 범위를 벗어나지 않고 고안될 수 있을 것이며, 본 발명의 범위는 하기의 청구항들에 의하여 결정된다.

Claims (15)

  1. 기판을 처리하는 방법으로서,
    상기 기판의 표면으로 붕소 고분자들(macromolecule)을 주입하는 단계;
    상기 붕소 고분자들이 주입된 상기 기판의 상기 표면을 용융(melting)시키는 단계;
    상기 붕소 고분자들이 주입된 상기 기판의 표면을 재응고시키는 단계; 및
    상기 기판의 표면을 어닐링하는 단계
    를 포함하는, 기판을 처리하는 방법.
  2. 제1항에 있어서,
    상기 붕소 고분자들은 적어도 16개의 붕소 원자들을 포함하는 클러스터들을 포함하는, 기판을 처리하는 방법.
  3. 제1항에 있어서,
    상기 붕소 고분자들이 주입된 상기 기판의 표면을 용융시키는 단계는 상기 기판 표면의 용융점 이상으로 상기 기판 표면의 온도를 증가시키기 위하여 상기 기판 표면의 부분들에 가열 에너지를 지향시키는 단계를 포함하는, 기판을 처리하는 방법.
  4. 제3항에 있어서,
    상기 가열 에너지는 레이저 광을 포함하는, 기판을 처리하는 방법.
  5. 제4항에 있어서,
    상기 레이저 광은 지속파 방사인, 기판을 처리하는 방법.
  6. 제4항에 있어서,
    상기 레이저 광은 펄스형인, 기판을 처리하는 방법.
  7. 제1항에 있어서,
    상기 기판의 상기 표면을 재응고시키는 단계는 200℃/sec 미만의 속도로 상기 기판을 냉각시키는 단계를 포함하는, 기판을 처리하는 방법.
  8. 제1항에 있어서,
    상기 기판의 상기 표면을 어닐링하는 단계는 적어도 1분 동안 적어도 400℃의 온도로 상기 기판 표면을 유지하는 단계를 포함하는, 기판을 처리하는 방법.
  9. 제1항에 있어서,
    상기 붕소 고분자들은 옥타데카보란(octadecaborane)을 포함하는, 기판을 처리하는 방법.
  10. 기판을 처리하는 방법으로서,
    상기 기판의 표면으로 옥타데카보란을 주입하는 단계; 및
    상기 주입된 영역들을 반복적으로 가열하고 냉각하는 단계에 의하여 상기 기판의 주입된 영역들을 어닐링하는 단계
    를 포함하는, 기판을 처리하는 방법.
  11. 제10항에 있어서,
    상기 옥타데카보란은 약 1keV 미만의 에너지 레벨에서 주입되는, 기판을 처리하는 방법.
  12. 제10항에 있어서,
    상기 주입된 영역들을 반복적으로 가열하고 냉각하는 단계는 상기 주입된 영역들 쪽으로 레이저 에너지를 지향시키는 단계를 포함하는, 기판을 처리하는 방법.
  13. 제12항에 있어서,
    상기 주입된 영역들을 반복적으로 가열하고 냉각하는 단계는 상기 주입된 영역들의 용융 온도 미만의 온도로 상기 주입된 영역들의 온도를 유지하는 단계를 포함하는, 기판을 처리하는 방법.
  14. 제10항에 있어서,
    상기 주입된 영역들을 반복적으로 가열하고 냉각하는 단계는 전자기 방사의 펄스들에 상기 주입된 영역들을 노출시키는 단계를 포함하는, 기판을 처리하는 방법.
  15. 제14항에 있어서,
    각각의 주입된 영역은 전자기 방사의 적어도 30개의 펄스들에 노출되고, 전자기 방사의 각각의 펄스는 약 1 nsec 내지 약 10 μsec의 지속기간을 갖는, 기판을 처리하는 방법.
KR1020117009382A 2008-09-25 2009-09-21 옥타데카보란 자가-비정질화 주입들을 사용하는 결함 없는 접합부 형성 KR20110082007A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10013408P 2008-09-25 2008-09-25
US61/100,134 2008-09-25

Publications (1)

Publication Number Publication Date
KR20110082007A true KR20110082007A (ko) 2011-07-15

Family

ID=42038098

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117009382A KR20110082007A (ko) 2008-09-25 2009-09-21 옥타데카보란 자가-비정질화 주입들을 사용하는 결함 없는 접합부 형성

Country Status (5)

Country Link
US (1) US8067302B2 (ko)
JP (1) JP2012503886A (ko)
KR (1) KR20110082007A (ko)
CN (1) CN102165561A (ko)
WO (1) WO2010036621A2 (ko)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
JP6120259B2 (ja) * 2012-05-10 2017-04-26 株式会社アルバック イオン注入法
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管***电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
TW201517133A (zh) * 2013-10-07 2015-05-01 Applied Materials Inc 使用熱佈植與奈秒退火致使銦鋁鎵氮化物材料系統中摻雜劑的高活化
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
US11011394B2 (en) * 2017-11-21 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for annealing die and wafer
WO2019244665A1 (ja) * 2018-06-22 2019-12-26 住友重機械工業株式会社 半導体装置のレーザーアニール方法、半導体装置、レーザーアニール方法、レーザーアニール装置の制御装置およびレーザーアニール装置
GB2575267B (en) 2018-07-03 2023-02-01 Tcs John Huxley Europe Ltd Casino apparatus

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4456489A (en) * 1982-10-15 1984-06-26 Motorola, Inc. Method of forming a shallow and high conductivity boron doped layer in silicon
JP3749924B2 (ja) * 1996-12-03 2006-03-01 富士通株式会社 イオン注入方法および半導体装置の製造方法
JP4403599B2 (ja) * 1999-04-19 2010-01-27 ソニー株式会社 半導体薄膜の結晶化方法、レーザ照射装置、薄膜トランジスタの製造方法及び表示装置の製造方法
US7064491B2 (en) * 2000-11-30 2006-06-20 Semequip, Inc. Ion implantation system and control method
US6479828B2 (en) * 2000-12-15 2002-11-12 Axcelis Tech Inc Method and system for icosaborane implantation
US6531367B2 (en) * 2001-03-20 2003-03-11 Macronix International Co., Ltd. Method for forming ultra-shallow junction by boron plasma doping
KR100410574B1 (ko) * 2002-05-18 2003-12-18 주식회사 하이닉스반도체 데카보렌 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법
JP4749713B2 (ja) * 2002-06-26 2011-08-17 セムエキップ インコーポレイテッド 水素化ホウ素クラスターイオンの注入によるイオン注入方法及び半導体製造方法
US7148131B1 (en) * 2002-08-23 2006-12-12 Lsi Logic Corporation Method for implanting ions in a semiconductor
JP4627961B2 (ja) * 2002-09-20 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7410890B2 (en) * 2002-12-12 2008-08-12 Tel Epion Inc. Formation of doped regions and/or ultra-shallow junctions in semiconductor materials by gas-cluster ion irradiation
JP4589606B2 (ja) * 2003-06-02 2010-12-01 住友重機械工業株式会社 半導体装置の製造方法
US20040253839A1 (en) * 2003-06-11 2004-12-16 Tokyo Electron Limited Semiconductor manufacturing apparatus and heat treatment method
US7468719B2 (en) * 2004-02-09 2008-12-23 Advanced Lcd Technologies Development Center Co., Ltd. Liquid crystal pixel memory, liquid crystal display, and methods of driving the same
US6897118B1 (en) * 2004-02-11 2005-05-24 Chartered Semiconductor Manufacturing Ltd. Method of multiple pulse laser annealing to activate ultra-shallow junctions
US7259036B2 (en) * 2004-02-14 2007-08-21 Tel Epion Inc. Methods of forming doped and un-doped strained semiconductor materials and semiconductor films by gas-cluster-ion-beam irradiation and materials and film products
US7118980B2 (en) * 2004-10-25 2006-10-10 Texas Instruments Incorporated Solid phase epitaxy recrystallization by laser annealing
JP2008522429A (ja) * 2004-12-03 2008-06-26 エピオン コーポレーション ガスクラスタイオン照射による極浅接合部の形成
US7494852B2 (en) * 2005-01-06 2009-02-24 International Business Machines Corporation Method for creating a Ge-rich semiconductor material for high-performance CMOS circuits
US8586459B2 (en) * 2006-11-06 2013-11-19 Semequip, Inc. Ion implantation with molecular ions containing phosphorus and arsenic
JP5004160B2 (ja) * 2006-12-12 2012-08-22 株式会社日本製鋼所 結晶質半導体膜の製造方法および半導体膜の加熱制御方法ならびに半導体結晶化装置
US7629275B2 (en) * 2007-01-25 2009-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-time flash anneal process
JP5086700B2 (ja) * 2007-06-06 2012-11-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2008156182A1 (ja) * 2007-06-18 2008-12-24 Nec Corporation 半導体装置及びその製造方法
JP2009188210A (ja) * 2008-02-06 2009-08-20 Panasonic Corp 不純物活性化熱処理方法及び熱処理装置

Also Published As

Publication number Publication date
WO2010036621A3 (en) 2010-07-01
US8067302B2 (en) 2011-11-29
WO2010036621A2 (en) 2010-04-01
CN102165561A (zh) 2011-08-24
US20100075490A1 (en) 2010-03-25
JP2012503886A (ja) 2012-02-09

Similar Documents

Publication Publication Date Title
US8067302B2 (en) Defect-free junction formation using laser melt annealing of octadecaborane self-amorphizing implants
KR101081130B1 (ko) 낮은 고유저항을 갖는 극히 얕은 접합을 적은 손상으로 형성하는 방법
US7642150B2 (en) Techniques for forming shallow junctions
KR101800741B1 (ko) Nmos 트랜지스터, nmos 트랜지스터를 형성하기 위한 방법, 반도체 프로세스 툴, 및 이를 위한 컴퓨터 판독가능 매체
CN1222016C (zh) 通过激光退火和快速加温退火形成超浅结的方法
US7919402B2 (en) Cluster ion implantation for defect engineering
JP2011503883A (ja) 粒子ビーム補助による薄膜材料の改良
CN107039251B (zh) 用于太阳能电池制造中的固相外延再生长的直流离子注入
US20020187614A1 (en) Methods for forming ultrashallow junctions with low sheet resistance
JP2004362901A (ja) イオンドーピング装置、イオンドーピング方法および半導体装置
US8815719B2 (en) Defect-free junction formation using octadecaborane self-amorphizing implants
TWI474382B (zh) 用於缺陷工程的簇離子植入
KR100571722B1 (ko) 이온 주입된 실리콘의 급속 열 처리(ｒｔｐ) 방법
US11195732B2 (en) Low thermal budget annealing
JP3296052B2 (ja) 不純物の活性化方法
EP1234328A2 (en) Method for rapid thermal processing of substrates
JPS61163635A (ja) 半導体不純物添加装置
JP2003188110A (ja) ドーピング方法およびイオン注入装置
SPITZER et al. Beam Processing Technology for Silicon Photovoltaics

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application