KR20110080474A - 방열기판을 갖는 ｌｅｄ 패키지 - Google Patents

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Abstract

여기에서는 방열기판과 상기 방열기판 상에 실장되는 LED칩을 포함하는 LED 패키지가 개시된다. 방열기판은, 상면에 복수의 상부 도전패턴들을 갖는 상부 절연기판과, 저면에 복수의 하부 도전패턴들을 갖는 하부 절연기판과, 상부 절연기판과 하부 절연기판 사이에 개재되는 복수의 중간 도전패턴들과, 상부 도전패턴들 각각을 중간 도전패턴들 각각에 연결하도록 상부 절연기판에 형성된 상부 비아들과, 중간 도전패턴들 각각을 하부 도전패턴들 각각에 연결하도록 하부 절연기판에 형성된 하부 비아들을 포함한다.

Description

방열기판을 갖는 ＬＥＤ 패키지{LED PACKAGE WITH HEAT RADIATION SUBSTRATE}
본 발명은, 발광다이오드(Light Emitting Diode; 이하, 'LED'라 함) 패키지에 관한 것으로서, 더 상세하게는, LED칩의 열을 효과적으로 방출하는데 적합한 방열기판을 갖는 LED 패키지에 관한 것이다.
일반적으로, LED(또는, LEDs)는, 전기에너지를 광으로 바꾸어 내보내는 반도체 소자로서, P형 반도체층과 N형 반도체층 사이에 개재된 적어도 하나의 반도체 활성층을 포함한다. P형 반도체층과 N형 반도체층을 가로지르는 바이어스(bias)가 인가될 때, 전자들과 정공들이 활성층 내로 주입되어 그곳에서 재결합을 일으키며, 이에 의해, LED는 광을 발생시킨다.
LED는 칩 단위로 이용되기보다는 패키지 단위로 이용되는 것이 일반적이다. 칩 단위의 LED는 흔히 'LED 칩'이라 칭해지며, 패키지 단위의 LED는 'LED 패키지'로 칭해진다. 종래에는 LED칩을 도전성 패턴들이 형성된 세라믹 기판 상에 실장한 구조의 LED 패키지가 알려져 있다.
종래 LED 패키지의 한 예로, 세라믹 기판의 상면에 형성된 도전성 패턴들이 세라믹 기판의 측면을 지나 세라믹 기판의 저면까지 연장된 것이 있다. LED칩은 도전성 패턴들 중 하나에 다이 어태칭되며, 다른 도전성 패턴과는 본딩와이어로 연결된다. 투광성의 봉지재는 LED칩을 덮도록 세라믹 기판의 상면에 형성된다. 이러한 종래의 LED 패키지는 대량 생산이 어렵고, 세라믹 기판의 상면에 열이 집중되어 외부로의 방열 효율이 떨어지는 문제점이 있다.
종래 LED 패키지의 다른 예로, 세라믹 기판의 상면에 형성된 도전성 패턴과 세라믹 기판의 저면에 형성된 도전성 패턴을 세라믹 기판을 관통하는 금속 비아에 의해 연결한 것이 있다. 이러한 종래의 LED 패키지는, 길이가 짧고 영역도 좁은 비아에 의해 방열 경로가 제한되고, 그 비아 또는 그 주변으로 열이 집중된다는 점에서, 여전히 방열 효율을 높이는데에는 한계가 있다.
다른 종류의 LED 패키지로, 플라스틱 하우징에 형성된 캐비티 내에 LED칩을 실장하고, 캐비티 내에 투광성의 봉지재를 채워 넣은 것이 있다. 캐비티 내 표면 거칠기와 낮은 반사율로 인해 광 손실이 많은 단점이 있다. 이러한 단점을 보완하기 위해 하우징 또는 캐비티의 내부면에 백색 또는 유백색 등 반사율 높은 컬러의 재료를 채용하기도 하지만, 광 손실을 줄이는데에는 여전히 한계가 있다. 또한, 하우징 타입의 LED 패키지는, LED칩의 실장 공간 및 와이어 본딩 공간의 제약이 따르며, 소형화가 어렵다는 근원적인 문제점이 있다.
따라서, 본 발명의 기술적 과제는, 방열기판을 이용함으로써, 광 손실이 적고, LED칩의 실장 및/또는 와이어본딩의 제약이 적으면서도, 방열 효율은 높인 LED 패키지를 제공하는 것이다.
본 발명의 일 측면에 따른 LED 패키지는, 방열기판과, 상기 방열기판 상에 실장되는 LED칩을 포함한다. 상기 방열기판은, 상면에 복수의 상부 도전패턴들을 갖는 상부 절연기판과, 저면에 복수의 하부 도전패턴들을 갖는 하부 절연기판과, 상기 상부 절연기판과 상기 하부 절연기판 사이에 개재되는 복수의 중간 도전패턴들과, 상기 상부 도전패턴들 각각을 상기 중간 도전패턴들 각각에 연결하도록 상기 상부 절연기판에 형성된 상부 비아들과, 상기 중간 도전패턴들 각각을 상기 하부 도전패턴들 각각에 연결하도록 상기 하부 절연기판에 형성된 하부 비아들을 포함한다.
바람직하게는, 상기 상부 절연기판의 상면에 전체적으로 형성되어, 상기 LED칩과 상기 상부 도전패턴들을 덮는 투광성 봉지재를 더 포함한다. 상기 투광성 봉지재는 상기 LED칩과 중심이 일치하는 렌즈부를 포함할 수 있다.
바람직하게는, 상기 중간 도전패턴들 중 적어도 하나는 상기 상부 절연기판 또는 상기 하부 절연기판의 측면까지 연장되어 외부로 노출된다. 더 바람직하게는, 상기 상부 절연기판의 측면과 상기 하부 절연기판의 측면은 동일 절단면 상에 있되, 상기 중간 도전패턴들 중 적어도 하나는 상기 동일 절단면까지 연장되어 외부로 노출되며, 상기 상부 도전패턴들 모두와 상기 하부 도전패턴들 모두는 상기 동일 절단면에 미치지 않도록 영역들이 제한된다.
바람직하게는, 상기 상부 비아들 중 적어도 하나 상부 비아와 상기 하부 비아들 중 적어도 하나의 하부 비아는 상기 중간 도전패턴들 중 적어도 하나의 중간 도전패턴에 서로 엇갈린 채로 연결된다.
일 실시예에 따라, 상기 상부 절연기판의 상면에는 2개의 상부 도전패턴이 형성될 수 있다. 이때, 상기 LED칩은 상부 전극과 하부 전극을 포함하는 수직형 LED칩인 것이 선호되는데, 이 경우, 상기 LED칩이 2개의 상부 도전패턴들 중 하나의 도전패턴에 다이 어태칭될 때, 하부 전극이 해당 도전패턴에 연결되고, 상부 전극은 나머지 상부 도전패턴과 본딩와이어에 의해 전기적으로 연결된다.
바람직하게는, 상기 상부 절연기판과 상기 하부 절연기판 사이에는 제1 히트싱크 패턴이 형성되고, 상기 하부 절연기판의 저면에는 제2 히트싱크 패턴이 형성되며, 상기 하부 절연기판에는 상기 제1 히트싱크 패턴과 상기 제2 히트싱크 패턴을 연결하는 열전달 비아가 형성된다. 용어 '히트싱크 패턴'은 상기 상부 절연기판 상면에 있는 상부 도전패턴과 전기적으로 연결되지 않는 열전도성 패턴을 의미한다. 히트싱크 패턴은 전술한 도전성 패턴들과 같은 재료로 형성될 수 있다. 물론, 히트싱크 패턴의 재료와 도전성 패턴들의 재료가 다를 수도 있음은 물론이다. 히트싱크 패턴은 Ag 또는 Au 등과 같은 열전도성 높은 금속을 이용한 도금 공정에 의해 형성되는 것이 좋다.
다른 실시예에 따라, 상기 상부 도전패턴들은 중앙의 제1 상부 도전패턴과 양측의 제2 상부 도전패턴 및 제3 상부 도전패턴을 포함할 수 있다. 상부에 n형 전극과 p형 전극을 모두 포함하는 래터럴형 LED칩을 이용하는 경우, 그 LED칩은, 제1 상부 도전패턴에 다이 어태칭되되, LED칩의 전극들과 제1 상부 도전패턴 사이는 전기적으로 연결되지 않는다. LED칩의 p형 전극과 n형 전극은 제2 상부 도전패턴 및 제3 상부 도전패턴에 각각 연결될 수 있다. 이때, 상기 제1 상부 도전패턴과, 그와 연속적으로 연결되는 상부 비아, 중간 도전패턴, 하부 비아 및 하부 도전패턴은 히트싱크로서의 역할만을 할 것이다.
한편, 상부와 하부에 서로 다른 극성의 전극들을 각각 포함하는 수직형 LED칩을 이용하는 경우, 상기 수직형 LED칩이 상기 제1 상부 도전패턴에 다이 어태칭되어 그 LED칩의 상부 전극이 상기 제1 상부 도전패턴과 전기적으로 연결되는 한편, 상기 LED칩의 상부 전극(들)은 본딩와이어(들)에 의해 상기 제2 및/또는 상기 제3 상부 도전패턴과 전기적으로 연결된다.
바람직하게는, 상기 상부 도전패턴들 중 적어도 하나의 상부 도전패턴에 상기 LED칩의 얼라인 마크가 제공되되, 상기 얼라인 마크는 상기 상부 절연기판의 상면이 상기 상부 도전패턴 내에서 영역적으로 노출되어 형성될 수 있다.
바람직하게는, 상기 상부 절연기판 상에는 상기 렌즈부의 위치 확인을 위한 식별 마크가 형성될 수 있다.
바람직하게는, 상기 복수의 상부 도전패턴들, 상기 복수의 중간 도전패턴들 및 상기 복수의 하부 도전패턴들은 영역적인 금속 도금에 의해 형성될 수 있다.
본 발명의 다른 측면에 따라, 방열기판과, 상기 방열기판 상에 실장되는 LED칩을 포함하는 LED 패키지에 있어서, 상기 방열기판은, 금속 도금에 의해 절연기판의 상면에 형성되며, 상기 LED칩이 다이 어태칭되거나 본딩와이어에 의해 상기 LED칩과 전기적으로 연결되는 복수의 상부 도전패턴들과, 금속 도금에 의해 상기 절연기판의 저면에 형성되는 복수의 하부 도전패턴들과, 상기 상부 도전패턴들 각각으로부터 상기 절연기판의 내부를 지나 상기 하부 도전패턴들 각각에 연결되는 도전 재료들과, 금속 도금에 의해 상기 절연기판의 저면에 형성되되, 상기 상부 도전패턴들과는 전기적으로 분리되어 있는 히트싱크 패턴을 포함한다.
일 실시예에 따라, 상기 절연기판은 상면에 상기 상부 도전패턴들이 형성되고 저면에 상기 하부 도전패턴들이 형성된 단일 세라믹 기판으로 이루어질 수 있다. 다른 실시예에 따라, 상기 절연기판은, 상면에 상기 상부 도전패턴들이 형성되는 상부 세라믹 기판과, 저면에 상기 하부 도전패턴들이 형성된 하부 세라믹 기판의 적층 구조를 포함할 수 있다.
본 발명의 실시예에 따르면, 방열기판의 상면에 LED칩이 직접 실장되고, 그 상면 와이어본딩이 이루어지므로, LED칩의 실장 및/또는 와이어본딩에 따른 공간적인 제약이 없다. 또한, 방열기판은 상부 절연기판과 하부 절연기판을 포함하므로, 상기 절연기판과 하부 절연기판 사이에서 다른 방향으로의 방열 경로들이 추가로 생겨, 방열 효율이 높아진다. 또한, 중간 도전패턴들에 의해 방열 경로를 늘리거나 방열 영역을 확대시키는 것이 가능하다. 중간 도전패턴들은 열이 비아 또는 그 부근의 절연기판에 열이 집중되는 것을 막아줄 수 있다. 하나의 중간 도전패턴을 매개로 연결되는 상부 비아와 하부 비아를 서로 엇갈리기 위치시킴으로써, 절연기판 내에 방열 경로를 더 늘리거나 방열 경로의 면적을 더 확장시키는 것이 가능하다. 중간 도전패턴이 상기 상부 절연기판 또는 하부 절연기판 측면까지 연장되어 외부로 노출됨으로써, 대류에 의한 방열 효과를 높일 수 있다. 이때, 상기 방열기판은 다이싱 공정에 하나의 큰 기판으로 여러개로 분리하여 제작될 수 있는데, 상부 도전패턴들과 하부 도전패턴들이 다이싱에 의한 절단면에 미치지 않도록 그 영역들이 제함됨으로써, 상기 도전패턴들이 손상되거나 떨어지는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 LED 패키지를 도시한 단면도.
도 2는 본 발명의 일 실시예에 따른 LED 패키지를 봉지재가 제거된 상태로 도시한 평면도.
도 3의 (a)는 본 발명의 일 실시예에 따른 LED 패키지의 중간 도전패턴들과 하부 도전패턴들을 보인 하부 절연기판의 평면도.
도 3의 (b) 본 발명의 실시예에 따른 LED 패키지의 중간 도전패턴들과 하부 도전패턴들을 보인 하부 절연기판의 저면도.
도 4는 본 발명의 다른 실시예에 따른 LED 패키지의 방열기판을 도시한 단면도.
도 5의 (a), (b) 및 (c)는 방열기판의 각 층들을 설명하기 위한 도면들.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 LED 패키지를 도시한 단면도이고, 도 2는 본 발명의 일 실시예에 따른 LED 패키지를 봉지재가 제거된 상태로 도시한 평면도이며, 도 3의 (a) 및 (b)는 본 실시예에 따른 LED 패키지의 중간 도전패턴들과 하부 도전패턴들을 보인 하부 절연기판의 평면도와 저면도이다.
도 1을 참조하면, 본 실시예에 따른 LED 패키지(1)는 방열기판(10)과 상기 방열기판(10) 상에 실장되는 LED칩(20)을 포함한다. 또한, 상기 LED 패키지(1)는 방열기판(10)의 상면을 전체적으로 덮는 투광성 봉지재(30)를 포함한다. 상기 투광성 봉지재(30)는 실리콘 수지를 몰딩하여 형성되는 것이 바람직하다. 하지만, 상기 투광성 봉지재(30)는 에폭시 수지 등 다른 종류의 투광성 수지에 의해 형성될 수 있다. 상기 투광성 봉지재(30)는 상기 LED칩(20)과 중심이 일치하는 렌즈부(31)를 포함할 수 있다.
상기 방열기판(10)은 세라믹 재질의 상부 절연기판(11)과 하부 절연기판(12)을 포함한다. 상기 상부 절연기판(11)과 상기 하부 절연기판(12)은 상하로 적층되어 있다. 상기 절연기판들의 적층에는 접착물질이 이용될 수 있다. 상기 상부 절연기판(11)의 상면에는 두개의 상부 도전패턴들, 즉, 제1 상부 도전패턴(13a)과 제2 상부 도전패턴(13b)이 서로 이격되어 형성된다. 상기 제1 및 제2 상부 도전패턴(13a, 13b)은 Au 또는 Ag 등의 금속을 상기 상부 절연기판(11)의 상면에 도금하여 형성될 수 있다.
본 실시예에서, 상기 LED칩(20)은 상단과 하단에 각각 전극들을 구비한 수직형 구조를 포함한다. 상기 LED칩(20)은 상기 제1 상부 도전패턴(13a)에 다이 어태칭되어, 상기 LED칩(20)의 하단 전극이 상기 제1 상부 도전패턴(13a)과 연결된다. 상기 LED칩(20)의 상단 전극은 본딩와이어(W)에 의해 상기 제2 상부 도전패턴(13b)과 전기적으로 연결된다.
도 2를 참조하면, 상부 도전패턴들(13a, 13b)은 상기 상부 절연기판(11)의 상면에 원형의 영역을 함께 한정하는 형상으로 형성된다. 그리고, 상기 원형의 영역 주위로 봉지재의 렌즈부(31; 도 1 참조)가 형성되는 위치를 확인 또는 식별하기 위한 식별 마크(112)들이 형성된다. 상기 식별 마크(112)는 상기 상부 절연기판(11)에 블랙 실크 인쇄를 하여 형성될 수 있다.
또한, LED 패키지의 제조 공정에서 LED칩을 정확하게 정렬하기 위해 또는 LED칩의 정렬 불량을 찾아내기 위해, 얼라인 마크(132)가 상기 제1 상부 도전패턴(13a)에 형성된다. 상기 얼라인 마크(132)는 상기 상부 도전패턴(13a) 내 일부 영역에 의도적으로 도금을 하지 않음으로써, 도금되지 않은 영역의 절연기판이 외부로 노출되는 것에 의해 형성된다. 예컨대, 얼라인 마크(132)가 형성될 영역을 마스크 등으로 가린 후, 도금을 하면, 도금되지 않은 영역이 얼라인 마크(132)로 남는다. 상기 제1 상부 도전패턴(13a)에는 제너다이오드(22)가 실장되며, 제너다이오드(22)와 제2 상부 도전패턴(13b)은 본딩와이어(W)에 의해 연결되어 있다. 두개의 본딩와이어(w, w)가 상기 LED칩(20)의 두 전극들과 제2 상부 도전패턴(13b)을 연결하는 것으로 도시되어 있지만, 본딩와이어의 개수가 본 발명을 한정하는 것은 아니다.
다시 도 1을 참조하면, 하부 절연기판(12)의 저면에는 제1 하부 도전패턴(15a)과 제2 하부 도전패턴(15b)이 형성된다. 상기 하부 도전패턴(15a, 15b)들은 Ag 도금에 의해 형성되는 것이 바람직하다. 그러나, 상기 하부 도전패턴(15a, 15b)이 Ag가 아닌 다른 임의의 금속으로 형성될 수 있음은 물론이다. 또한, 상기 상부 절연기판(11)과 하부 절연기판(12)의 사이에는 제1 중간 도전패턴(14a)과 제2 중간 도전패턴(14b)이 형성된다. 상기 제1 및 제2 중간 도전패턴들(14a, 14b)은 Au 도금 또는 Ag 도금에 의해 형성되는 것이 바람직하다.
상기 제1 상부 도전패턴(13a)과 상기 제1 중간 도전패턴(14a)은 상기 상부 절연기판(11)을 수직으로 관통하는 제1 상부 비아(16a)에 의해 연결되며, 제1 중간 도전패턴(14a)과 상기 제1 하부 도전패턴(15a)은 상기 하부 절연기판(12)을 수직으로 관통하는 제1 하부 비아(17a)에 의해 연결된다. 또한, 상기 제2 상부 도전패턴(13b)과 상기 제1 중간 도전패턴(14b)은 상기 상부 절연기판(11)을 수직으로 관통하는 제1 상부 비아(16b)에 의해 연결되며, 제1 중간 도전패턴(14b)과 상기 제1 하부 도전패턴(15b)은 상기 하부 절연기판(12)을 수직으로 관통하는 제2 하부 비아(17b)에 의해 연결된다. 제1 및 제2 상부 비아(16a, 16b) 그리고 제1 및 제2 하부 비아(17a, 17b)는 열전도성 및 전기 전도성 좋고 융점이 높은 텅스텐 재료가 선호되지만, 다른 임의의 금속 재료가 이용될 수도 있다.
상기 LED 패키지(1)는, PCB(미도시됨) 상에 실장될 수 있으며, 이때, 상기 제1 및 제2 하부 도전패턴(15a, 15b)은 PCB 상의 전극패드들(미도시됨)과 솔더링 공정에 의해 연결될 수 있다.
상기 제1 및 제2 중간 도전패턴(14a, 14b)들은 상기 상부 절연기판(11)과 상기 하부 절연기판(12)의 측면, 즉, 방열기판(10)의 최 외곽까지 연장되어 외부로 노출된다. 도전패턴들과 비아들은 절연기판에 비해 상대적으로 열전도성이 뛰어나다. 따라서, 제1 및 제2 중간 도전패턴(14a, 14b)이 방열기판(10)의 측면의 외부 공기에 직접 노출됨으로써, 방열기판(10)의 대류에 의한 방열 성능의 더 좋아진다.
본 실시예에서, 상기 방열기판(10)은, 복수의 패키지를 만들 수 있는 적층 구조의 절연성 기판들, 도전성 패턴들, 비아들 등을 포함하는 하나의 대기판으로 로부터 다이싱 공정에 의해 여러 개로 분리된 방열기판들 중 하나이다. 더 구체적으로, 상기 LED 패키지(1) 또는 상기 방열기판(10)은 다이싱에 의한 절단면을 포함하며, 그 절단면 상에 상기 상부 절연기판(11)의 측면과 상기 하부 절연기판(12)의 측면이 포함된다. 상기 제1 및 제2 중간 도전패턴(14a, 14b)들은 상기 절단면까지 연장되어 외부로 노출되는 것이다. 이에 반해, 전술한 상부 도전패턴(13a, 13b) 모두와 상기 하부 도전패턴(15a, 15b) 모두는 상기 절단면, 즉, 상부 절연기판(11)과 하부 절연기판(12)의 측면에 미치지 않도록 그 영역들이 제한된다.
도 3의 (a)를 참조하면, 제1 및 제2 중간 도전패턴(14a, 14b)들이 하부 절연기판(12)의 상면, 즉, 상부 절연기판과 하부 절연기판의 사이에서, 3개의 변이 하주 절연기판(12)의 외곽 측면들과 일치하고 있음을 알 수 있다. 또한, 도 3의 (b)를 참조하면, 제1 및 제2 하부 도전패턴(15a, 15b)들은 자체 모든 변들이 하부 절연기판(12)의 측면과 일치하지 않고, 하부 절연기판(12)의 측면 안쪽으로 그 영역들이 제한되어 있음을 알 수 있다. 도 2를 참조하면, 상기 제1 및 제2 상부 도전패턴(13a, 13b)도 상부 절연기판(11)의 측면 안쪽으로 그 영역들이 제한되어 있음을 알 수 있다.
다시 도 1을 참조하면, 상기 제1 상부 비아(16a)와 상기 제1 하부 비아(17a)는 제1 중간 도전패턴(14a)에 서로 엇갈린 채로 연결된다. 또한, 상기 제2 상부 비아(16b)와 상기 제2 하부 비아(17b)는 제2 중간 도전패턴(14b)에 서로 엇갈린 채로 연결된다. 하나의 중간 도전패턴(14a 또는 14b)을 매개로 연결되는 상부 비아(16a)와 하부 비아(16b)를 서로 엇갈리기 위치시킴으로써, 상부 및 하부 절연기판(11, 12)들 내에 방열 경로를 더 늘릴 수 있고, 방열 경로의 면적을 더 확장시킬 수 있다. 그리고, 상기 상부 비아(16a 또는 16b)와 상기 하부 비아(17a 또는 17b)d의 엇갈린 배치는, 상부 비아와 하부 비아를 일직선상으로 배치하는 경우에 비해, 상부 비아(16a 또는 16b)로부터 중간 도전패턴(14a 또는 14b)을 거쳐 하부 비아(16b)로 이어지는 열 경로의 전체 길이를 증가시키며, 이에 의해, 열은 방열기판(10) 내로 보다 균일하게 퍼져서 보다 효율적으로 외부에 방출될 수 있다.
도 1과 도 3의 (a) 및 도 3의 (b)를 참조하면, 본 실시예에 따른 LED 패키지는, 제1 히트싱크 패턴(18a), 제2 히트싱크 패턴(18b) 및 열전달 비아(19)를 더 포함한다. 상기 제1 히트싱크 패턴(18a)은 상기 상부 절연기판(11)과 상기 하부 절연기판(12) 사이에 개재되어 형성되며, 상기 제2 히트싱크 패턴(18b)은 하부 절연기판(12)의 저면에 형성된다.
상기 제1 히트싱크 패턴(18a)은 하부 절연기판(12)의 상면에서 제1 중간 도전패턴(14a)과 제2 중간 도전패턴(14b) 사이에 배치되며, 상기 제1 및 제2 중간 도전패턴(14a, 14b)과 동일한 금속 재료를 이용한 동일한 도금 공정에 의해 형성되는 것이 좋다. 또한, 상기 제2 히트싱크 패턴(18b)은 하부 절연기판(12)의 저면에서 제1 하부 도전패턴(15a)과 제2 하부 도전패턴(15b) 사이에 배치되며, 상기 제1 및 제2 하부 도전패턴(15a, 15b)과 동일한 금속 재료를 이용한 동일한 도금 공정에 의해 형성되는 것이 좋다.
상기 제1 및 히트싱크 패턴(18a, 18b)과 열전달 비아(19)는, 방열기판(10) 중앙 부근에서 방열 성능을 높이도록 추가되는 것으로서, 전술한 중간 도전성 패턴과 하부 비아들 그리고 하부 도전패턴들에 의해 방열이 방열기판의 외곽쪽으로 치우치는 것을 보완한다.
이하에서는 본 발명의 다른 실시예에 대한 설명이 이루어지는 바, 앞에서 상세히 설명된 내용은 중복을 피하기 위해 구체적인 설명을 피한다. 그리고, 동일한 요소에 대해서는 동일한 도면부호가 사용되었다.
도 4는 본 발명의 다른 실시예에 따른 LED 패키지의 방열기판을 도시한 단면도이고, 도 5의 (a), (b) 및 (c)는 방열기판의 각 층들을 설명하기 위한 도면들이다.
도 4에 도시된 바와 같이, 본 실시예에 따른 방열기판(10)은, 앞선 실시예와 마찬가지로, 상부 절연기판(11)과 하부 절연기판(12)을 포함한다. 앞선 실시예의 히트싱크의 패턴들 및 열전달 비아가 생략되는 대신, 히트싱크의 역할도 할 수 있는 도전성 패턴들 및 상부 또는 하부 비아들의 개수 및 배치가 다르다. 이에 대해서 보다 구체적으로 설명하면 아래와 같다.
도 4 및 도 5의 (a)를 참조하면, 상부 절연기판(11) 상에는 중앙의 제1 상부 도전패턴(13a)과 좌우 양측의 제2 상부 도전패턴(13b) 및 제3 상부 도전패턴(13c)이 형성된다. 상기 상부 도전패턴(13a) 상에는 수직형 LED칩 또는 래터럴형 LED칩이 다이 어태칭될 수 있다. 래터럴형 LED칩이 상부 도전패턴(13a) 상에 다이 어태칭되는 경우, 제1 상부 도전패턴(13a)은 LED칩과 전기적으로 연결되지 않으므로, 이하 설명될 제1 중간 도전패턴(14a), 제1 하부 도전패턴(15a), 제1 상부 비아(16a) 및 제1 상부 비아(17a)와 함께 히트싱크로서의 역할만을 할 것이다. 이와 달리, 수직형 LED칩이 제1 상부 도전패턴(13a) 상에 다이 어태칭되는 경우, 수직형 LED칩의 하부 전극이 제1 상부 도전패턴(13a)과 전기적으로 연결된다. 따라서, 제1 상부 도전패턴(13a)은 LED칩에 전력을 공급하는 역할과 히트싱크의 역할을 모두 할 수 있을 것이다. 도시하지는 않았지만, 상기 제1 및/또는 제2 상부 도전패턴(13b 및/또는 13c)는 본딩와이어(들)에 의해 상기 LED칩의 전극(들)과 전기적으로 연결된다. 상기 제1, 제2, 제3 상부 도전패턴(13a, 13b, 13c)들은 상부 절연기판(11)의 측면에까지 미치지 못하고 그 안쪽에서 그 영역들이 정해진다. 이는 앞선 실시예에서 설명된 바와 같이 기판의 절단 분리 과정에서 패턴들이 손상되거나 이탈되는 것을 막기 위한 것이다.
도 4 및 도 5의 (b)를 참조하면, 하부 절연기판(12)의 상면 또는 상부 절연기판(11)의 저면, 즉, 상기 상부 절연기판(11)과 상기 하부 절연기판(12)의 사이에 제1, 제2, 제3 중간 도전패턴(14a, 14b, 14c)이 형성된다. 상기 제1 중간 도전패턴(14a)은 제1 상부 비아(16a)에 의해 상기 제1 상부 도전패턴(13a)에 연결되고, 상기 제2 중간 도전패턴(14b)은 제2 상부 비아(16b)에 의해 상기 제2 상부 도전패턴(13b)에 연결되며, 상기 제3 중간 도전패턴(14c)은 제3 상부 비아(16c)에 의해 상기 제3 상부 도전패턴(13c)에 연결된다. 도 5의 (b)에 잘 도시된 바와 같이, 상기 제1 중간 도전패턴(14a)은 두 변이 상기 하부 절연기판(12)의 측면과 일치하여 방열기판의 외부로 노출되고, 상기 제2 및 제3 중간 도전패턴(14b, 14c)들 각각은 3변이 상기 하부 절연기판(12)의 측면과 일치하여 방열기판의 외부로 노출된다.
도 4 및 도 5의 (c)를 참조하면, 하부 절연기판(12)의 저면에는 제1, 제2, 제3 하부 도전패턴(15a, 15b, 15c)이 형성된다. 상기 제1 하부 도전패턴(15a)은 제1 하부 비아(17a)에 의해 상기 제1 중간 도전패턴(14a)에 연결되고, 상기 제2 하부 도전패턴(15b)은 제2 하부 비아(17b)에 의해 상기 제2 중간 도전패턴(14b)에 연결되며, 상기 제3 하부 도전패턴(15c)은 제3 하부 비아(17c)에 의해 상기 제3 중간 도전패턴(14c)에 연결된다. 상기 제1, 제2, 제3 하부 도전패턴(15a, 15b, 15c)들은 하부 절연기판(12)의 측면에까지 미치지 못하고 그 안쪽에서 그 영역들이 정해진다. 이는 기판의 절단 분리 과정에서 패턴들이 손상되거나 이탈되는 것을 막기 위한 것이다.
도 4에 잘 도시된 바와 같이, 상기 제1 상부 비아(16a)와 상기 제1 하부 비아(17a)는 제1 중간 도전패턴(14a)에 서로 엇갈린 채로 연결되고, 상기 제2 상부 비아(16b)와 상기 제2 하부 비아(17b)는 제2 중간 도전패턴(14b)에 서로 엇갈린 채로 연결되며, 상기 제3 상부 비아(16c)와 상기 제3 하부 비아(17c)는 제1 중간 도전패턴(14c)에 서로 엇갈린 채로 연결된다.
도 6은 본 발명의 변형예에 따른 LED 패키지의 방열기판을 도시한 단면도이고, 도 7의 (a) 및 (b) 도 6에 도시된 방열기판의 평면도와 저면도이다.
도 6 및 도 7의 (a) 및 (b)를 참조하면, 본 실시예에 따른 방열기판(10)은 절연성을 갖는 단일 세라믹 기판(11')를 포함한다. 상기 세라믹 기판(11')의 상면에는 제1 상부 도전패턴(13a) 및 제2 상부 도전패턴(13b)이 금속 도금, 특히, Ag 도금 또는 Au 도금에 의해 형성된다. 또한, 상기 세라믹 기판(11')의 저면에는 제1 하부 도전패턴(15a, 15b)이 형성된다. 상기 제1 상부 도전패턴(13a)과 상기 제1 하부 도전패턴(15a)은 제1 도전 비아(170a)에 의해 연결되며, 상기 제1 상부 도전패턴(13b)과 상기 제1 하부 도전패턴(15b)은 제2 도전 비아(170b)에 의해 연결된다. 상기 세라믹 기판(11')의 저면에는 하부 히트싱크 패턴(180)이 형성된다.
도 7의 (b)를 참조하면, 상기 세라믹 기판(11')의 상면에는 상부 히트싱크 패턴(130)이 형성된다. 상기 상부 히트싱크 패턴(130)은 도시되지 않는 열전달 비아에 의해 상기 하부 히트싱크 패턴(180)에 연결될 수 있다. 이때, 하부 히트싱크 패턴(180)을 남긴 채, 상기 상부 히트싱크 패턴(130)과 그에 연결된 열전달 비아를 생략하는 것도 고려될 수 있다.
10: 방열기판 20: LED칩
11: 상부 절연기판 12: 하부 절연기판
13a, 13b: 상부 도전 패턴들
14a, 14b: 중간 도전 패턴들
15a, 15b: 하부 도전 패턴들
16a, 16b: 상부 비아들
17a, 17b: 하부 비아들

Claims (15)

  1. 방열기판과, 상기 방열기판 상에 실장되는 LED칩을 포함하는 LED 패키지에 있어서, 상기 방열기판은,
    상면에 복수의 상부 도전패턴들을 갖는 상부 절연기판;
    저면에 복수의 하부 도전패턴들을 갖는 하부 절연기판;
    상기 상부 절연기판과 상기 하부 절연기판 사이에 개재되는 복수의 중간 도전패턴들;
    상기 상부 도전패턴들 각각을 상기 중간 도전패턴들 각각에 연결하도록 상기 상부 절연기판에 형성된 상부 비아들; 및
    상기 중간 도전패턴들 각각을 상기 하부 도전패턴들 각각에 연결하도록 상기 하부 절연기판에 형성된 하부 비아들을 포함하는 것을 특징으로 하는 LED 패키지.
  2. 청구항 1에 있어서, 상기 상부 절연기판의 상면에 전체적으로 형성되어, 상기 LED칩과 상기 상부 도전패턴들을 덮는 투광성 봉지재를 더 포함하는 것을 특징으로 하는 LED 패키지.
  3. 청구항 2에 있어서, 상기 투광성 봉지재는 상기 LED칩과 중심이 일치하는 렌즈부를 포함하는 것을 특징으로 하는 LED 패키지.
  4. 청구항 1에 있어서, 상기 중간 도전패턴들 중 적어도 하나는 상기 상부 절연기판 또는 상기 하부 절연기판의 측면까지 연장되어 외부로 노출된 것을 특징으로 하는 LED 패키지.
  5. 청구항 1에 있어서, 상기 상부 절연기판의 측면과 상기 하부 절연기판의 측면은 동일 절단면 상에 있되, 상기 중간 도전패턴들 중 적어도 하나는 상기 동일 절단면까지 연장되어 외부로 노출되며, 상기 상부 도전패턴들 모두와 상기 하부 도전패턴들 모두는 상기 동일 절단면에 미치지 않도록 영역들이 제한되는 것을 특징으로 하는 LED 패키지.
  6. 청구항 1에 있어서, 상기 상부 비아들 중 적어도 하나 상부 비아와 상기 하부 비아들 중 적어도 하나의 하부 비아는 상기 중간 도전패턴들 중 적어도 하나의 중간 도전패턴에 서로 엇갈린 채로 연결되는 것을 특징으로 하는 LED 패키지.
  7. 청구항 1에 있어서, 상기 상부 절연기판의 상면에는 2개의 상부 도전패턴이 형성된 것을 특징으로 하는 LED 패키지.
  8. 청구항 7에 있어서, 상기 상부 절연기판과 상기 하부 절연기판 사이에는 제1 히트싱크 패턴이 형성되고, 상기 하부 절연기판의 저면에는 제2 히트싱크 패턴이 형성되며, 상기 하부 절연기판에는 상기 제1 히트싱크 패턴과 상기 제2 히트싱크 패턴을 연결하는 열전달 비아가 형성된 것을 특징으로 하는 LED 패키지.
  9. 청구항 1에 있어서, 상기 상부 도전패턴들은 중앙의 제1 상부 도전패턴과 양측의 제2 상부 도전패턴 및 제3 상부 도전패턴을 포함하는 것을 특징으로 하는 LED 패키지.
  10. 청구항 1에 있어서, 상기 상부 도전패턴들 중 적어도 하나의 상부 도전패턴에 상기 LED칩의 얼라인 마크가 제공되되, 상기 얼라인 마크는 상기 상부 절연기판의 상면이 상기 상부 도전패턴 내에서 영역적으로 노출되어 형성된 것을 특징으로 하는 LED 패키지.
  11. 청구항 3에 있어서, 상기 상부 절연기판 상에는 상기 렌즈부의 위치 확인을 위한 식별 마크가 형성된 것을 특징으로 LED 패키지.
  12. 청구항 1에 있어서, 상기 복수의 상부 도전패턴들, 상기 복수의 중간 도전패턴들 및 상기 복수의 하부 도전패턴들은 영역적인 금속 도금에 의해 형성된 것을 특징으로 하는 LED 패키지.
  13. 방열기판과, 상기 방열기판 상에 실장되는 LED칩을 포함하는 LED 패키지에 있어서, 상기 방열기판은,
    금속 도금에 의해 절연기판의 상면에 형성되며, 상기 LED칩이 다이 어태칭되거나 본딩 와이어에 의해 상기 LED칩과 전기적으로 연결되는 복수의 상부 도전패턴들;
    금속 도금에 의해 상기 절연기판의 저면에 형성되는 복수의 하부 도전패턴들;
    상기 상부 도전패턴들 각각으로부터 상기 절연기판의 내부를 지나 상기 하부 도전패턴들 각각에 연결되는 도전 재료들; 및
    금속 도금에 의해 상기 절연기판의 저면에 형성되되, 상기 상부 도전패턴들과는 전기적으로 분리되어 있는 히트싱크 패턴을 포함하는 것을 특징으로 하는 LED 패키지.
  14. 청구항 13에 있어서, 상기 절연기판은 상면에 상기 상부 도전패턴들이 형성되고 저면에 상기 하부 도전패턴들이 형성된 단일 세라믹 기판으로 이루어진 것을 특징으로 하는 LED 패키지.
  15. 청구항 13에 있어서, 상기 절연기판은, 상면에 상기 상부 도전패턴들이 형성되는 상부 세라믹 기판과, 저면에 상기 하부 도전패턴들이 형성된 하부 세라믹 기판의 적층 구조를 포함하는 것을 특징으로 하는 LED 패키지.
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