KR20110074408A - 불휘발성 메모리 제어 장치 및 그것의 제어 방법 - Google Patents

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Abstract

본 발명에 따른 불휘발성 메모리 제어 장치는 복수개의 메모리 셀을 포함한 불휘발성 메모리 셀 어레이, 데이터를 저장하는 버퍼 회로, 프로그램 데이터를 버퍼 회로에 저장하는 쓰기 제어 회로, 및 프로그램 데이터에 대응되는 메모리 셀의 데이터를 읽는 읽기 제어 회로를 포함한다. 쓰기 제어 회로는 프로그램 데이터와 메모리 셀의 데이터 비교를 통해 프로그램 데이터에 대응되는 메모리 셀에 데이터가 쓰기 완료되어 있으면, 해당 프로그램 데이터의 비트를 쓰기 금지 비트로 설정한다.

Description

불휘발성 메모리 제어 장치 및 그것의 제어 방법{NONVOLATILE MEMORY CONTROL DEVICE AND METHOD FOR CONTROLLING THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 불휘발성 메모리 제어 장치 및 그것의 제어 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 불휘발성 반도체 메모리는 반도체 메모리 장치 중에서도 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 메모리이다. 불휘발성 메모리로 롬(ROM: Read Only Memory), 강유전체램(FeRAM: Ferroelectric Random Access Memory), 피램(PRAM: Phase-change Random Access Memory) 등이 있다.
롬은 읽기만 하는 기억 장치로서 전원이 공급되지 않아도 기억된 내용이 지워지지 않는다. 롬은 제작할 때 데이터가 기록되어 사용자가 임의로 데이터를 수정할 수 없는 마스크 롬(Mask ROM)과 사용자가 임의로 데이터를 수정할 수 있는 피롬(PROM: Programmable ROM)을 포함한다. 피롬은 데이터 쓰기를 한번만 할 수 있는 원 타임 피롬(one time PROM)과 일정 회수의 소거와 쓰기를 할 수 있는 이피롬(EPROM: Erasable PROM)이 있다. 이피롬은 자외선을 이용해 데이터를 소거하는 유브이이피롬(UVEPROM: Ultra Violet EPROM), 높은 전압을 이용해 데이터를 소거하는 이이피롬(EEPROM: Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다.
플래시 메모리 장치는 기존 EEPROM에 비해 고속의 데이터 액세스가 가능하다. 플래시 메모리 장치는 데이터를 블록 단위로 소거 및 쓰기한다. 일반적으로 플래시 메모리 장치는 낸드형 노어 플래시 메모리 장치와 노어형 플래시 메모리 장치로 구분될 수 있다.
강유전체램은 전압을 가할수록 물질 내의 자발분극의 방향을 변화시켜 데이터를 기억한다. 피램은 온도 변화에 의해 어떤 종류의 물질의 결정상과 아몰퍼스(amorphous) 상을 바꾸어, 양자 상태의 차이를 데이터의 기억에 이용한다.
플래시 메모리 장치는 절연체로 둘러싸인 플로팅 게이트 즉, 전극에 전압을 인가하여 전하를 축적하는 것에 의해 정보를 기억한다. 하지만, 시간이 경과(일예로, 십년~수십년)에 의해 전압이 저하되면, 플래시 메모리 장치에서 “0”으로 읽혀져야할 데이터가 “1”로 읽혀지는 리텐션(retention) 불량이 발생한다.
여기서, 데이터 읽기 처리에 대해서 살펴보면 다음과 같다. 데이터 읽기 처리는 메모리 셀에 대해서 읽기 전압으로 데이터를 읽은 후, “0” 데이터를 읽기한 메모리 셀에 대해서 다시 쓰기를 한다. 그러면, 메모리 셀에 쓰기 동작하는 회수는 증가한다. 플래시 메모리의 절연체가 되는 산화막은 전자의 관통에 의해 열화된다. 그러므로, 드레인 디스터브에 의해 메모리 셀의 문턱 전압이 저하되고, 쓰여진 데이터의 불량이 발생될 수 있다.
또한, 데이터 쓰기 처리에 대해서 살펴보면 다음과 같다. 데이터 쓰기 처리는 메모리 셀로의 쓰기 회수를 감소시키기 위해 데이터를 쓰기 전에 메모리 셀을 검증하고, 이미 쓰여진 메모리 셀에는 쓰기를 하지 않도록 한다. 그러면, 데이터 쓰기 처리에 있어서 프로그램 시간이 증가한다. 여기서, 기존의 데이터 쓰기는 쓰기 전에 메모리 셀의 검증을 생략을 통해 쓰기 시간을 단축한다. 즉, 데이터가 쓰여진 메모리 셀에도 데이터 쓰기를 위한 쓰기 전압이 인가되기 때문에 드레인 디스터브가 발생한다.
본 발명의 목적은 불휘발성 메모리의 쓰기 시간을 증가시키지 않고도 드레인 디스터브를 방지하는 불휘발성 메모리 제어 장치 및 그것의 제어 방법을 제공하는데 있다.
본 발명에 따른 불휘발성 메모리 제어 장치는 복수개의 메모리 셀을 포함한 불휘발성 메모리 셀 어레이, 데이터를 저장하는 버퍼 회로, 프로그램 데이터를 버퍼 회로에 저장하는 쓰기 제어 회로, 및 상기 프로그램 데이터에 대응되는 메모리 셀의 데이터를 읽는 읽기 제어 회로를 포함하고, 상기 쓰기 제어 회로는 상기 프로그램 데이터와 상기 메모리 셀의 데이터 비교를 통해 상기 프로그램 데이터에 대응되는 메모리 셀에 데이터가 쓰기 완료되어 있으면, 해당 프로그램 데이터의 비트를 쓰기 금지 비트로 설정한다.
이 실시예에 있어서, 상기 읽기 제어 회로는 상기 쓰기 제어 회로에 의해 상기 프로그램 데이터가 버퍼에 저장되는 동안 상기 불휘발성 메모리 셀 어레이의 데이터를 읽는다.
이 실시예에 있어서, 상기 쓰기 제어 회로는 상기 프로그램 데이터에 상기 쓰기 금지 비트 설정이 완료되면, 상기 쓰기 금지 비트 설정이 완료된 프로그램 데이터를 상기 불휘발성 메모리 셀 어레이에 쓴다.
이 실시예에 있어서, 상기 쓰기 제어 회로는 상기 쓰기 금지 비트가 설정된 프로그램 데이터에 대해서 쓰기 전압을 차단하고, 상기 쓰기 금지 비트는 비트 "1"이다.
이 실시예에 있어서, 상기 불휘발성 메모리 셀 어레이에 쓰여진 프로그램 데이터를 읽고, 상기 읽혀진 프로그램 데이터를 검증하고, 검증 실패된 프로그램 데이터를 상기 쓰기 제어 회로에 쓰도록 지시하는 검증 제어 회로를 더 포함한다.
이 실시예에 있어서, 상기 검증 제어 회로는 상기 쓰여진 프로그램 데이터를 읽기 전압보다 높은 전압으로 읽기를 수행한다.
불휘발성 메모리 셀 어레이로부터 데이터를 읽어 버퍼에 저장하는 읽기 제어 회로, 및 상기 데이터 읽기와 동시에 프로그램 데이터를 상기 버퍼에 저장하고, 상기 읽혀진 데이터 중 이미 쓰여진 비트가 존재하면, 상기 프로그램 데이터에 대응되는 비트를 쓰지 금지하도록 상기 프로그램 데이터를 변경하고, 상기 변경된 프로그램 데이터를 상기 불휘발성 메모리 셀 어레이에 쓰도록 제어하는 쓰기 제어 회로를 포함한다.
이 실시예에 있어서, 상기 불휘발성 메모리 셀 어레이에 쓰여진 프로그램 데이터를 읽기하고, 상기 쓰기가 완료된 프로그램 데이터의 비트를 쓰지 금지하도록 설정하고, 쓰기 실패된 프로그램 데이터가 존재하면, 상기 쓰기 제어 회로에 상기 쓰기 실패된 프로그램 데이터를 쓰기 하도록 지시하는 검증 회로를 더 포함하고, 상기 검증 제어 회로는 상기 쓰여진 프로그램 데이터를 읽기 전압보다 높은 검증 전압을 사용하여 읽는다.
불휘발성 메모리 셀 어레이로부터 데이터를 읽어 버퍼에 저장하는 단계, 상기 데이터 읽기와 동시에 프로그램 데이터를 상기 버퍼에 저장하는 단계, 상기 읽혀진 데이터 중 상기 불휘발성 메모리 셀 어레이에 이미 쓰여진 비트가 존재하면 상기 프로그램 데이터에 대응되는 비트를 쓰기 금지 비트로 설정하여 상기 프로그램 데이터를 변경하는 단계, 및 상기 변경된 프로그램 데이터를 상기 불휘발성 메모리 셀 어레이에 쓰도록 제어하는 단계를 포함한다.
이 실시예에 있어서, 상기 불휘발성 메모리 셀 어레이에 쓰여진 프로그램 데이터를 읽는 단계, 상기 쓰기가 완료된 프로그램 데이터의 비트를 쓰지 금지하도록 설정하는 단계, 및 쓰기 실패된 프로그램 데이터가 존재하면, 상기 쓰기 실패된 프로그램 데이터를 쓰는 단계를 더 포함하고, 상기 읽는 단계는 상기 쓰여진 프로그램 데이터를 읽기 전압보다 높은 검증 전압을 사용하여 읽는다.
본 발명에 의하면, 데이터의 쓰기 완료된 메모리 셀로 쓰기 동작을 방지하여 드레인 디스터브를 방지할 수 있다. 또한, 쓰기 전의 검증 동작을 생략하여 기존에서와 같은 시간으로 쓰기를 완료할 수 있다.
도 1은 본 발명의 실시예에 따른 불휘발성 메모리 제어 장치의 구조를 도시한 도면,
도 2는 본 발명의 실시예에 따른 불휘발성 메모리 제어 장치의 쓰기 동작의 흐름을 도시한 도면, 및
도 3은 도 1에 도시된 불휘발성 메모리 제어 장치에 프로그램 명령이 입력되었을 때의 타이밍 차트이다.
이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.
본 발명은 드레인 디스터브를 방지하기 위해 쓰기를 하기 전에 읽기 전압으로 불휘발성 메모리 셀을 읽고, “0” 데이터의 메모리 셀에 대해서는 쓰기를 수행하지 않는다. 이 읽기 동작은 불휘발성 메모리 내에 준비된 읽기 전압을 이용함으로서 버퍼에 프로그램 데이터를 저장(또는 설정)하는 동시에 수행한다. 그러므로 기존 쓰기 동작 전에 읽기 시퀀스를 추가함으로써 쓰기 시퀀스의 시간이 증가하는 것을 방지한다.
도 1은 본 발명의 실시예에 따른 불휘발성 메모리 제어 장치의 구조를 도시한 도면이다.
도 1을 참조하면, 불휘발성 메모리 제어 장치는 버퍼 회로(1), 쓰기 제어 회로(2), 검증 제어 회로(3), 읽기 제어 회로(4), 불휘발성 메모리 셀 어레이(5)를 포함한다.
불휘발성 메모리 셀 어레이(5)는 복수개의 메모리 셀을 구비한다. 불휘발성 메모리 셀 어레이(5)는 일예로, 워드 단위(일예로, 8비트(1워드), 16비트(2워드), 24비트(3워드) 등) 이상의 데이터 쓰기를 할 수 있다.
쓰기 제어 회로(2)는 데이터의 쓰기 동작을 제어한다.
검증 제어 회로(3)는 데이터의 검증 동작을 제어한다.
읽기 제어 회로(4)는 데이터의 읽기 동작을 제어한다.
버퍼 회로(1)에는 쓰기 제어 회로(2)에 의해 불휘발성 메모리 셀 어레이(5)에 쓰기되는 데이터가 일시적으로 저장된다. 또한 버퍼 회로(1)에는 검증 제어 회로(3) 및 읽기 제어 회로(4)에 의해 불휘발성 메모리 셀 어레이(5)로부터 읽은 데이터가 일시적으로 저장된다.
도 2는 본 발명의 실시예에 따른 불휘발성 메모리 제어 장치의 쓰기 동작의 흐름을 도시한 도면이다.
도 2를 참조하면, 불휘발성 메모리 제어 장치는 프로그램 명령의 입력에 의해 동작이 시작된다. 프로그램 명령은 일예로, 쓰기 어드레스, 프로그램 데이터의 데이터 크기를 나타내는 정보를 포함한다. 프로그램 명령 또는 프로그램 데이터는 불휘발성 메모리 제어 장치의 버스에 접속된 다른 기억 장치(또는 기억 수단)(미도시) 등으로부터 제공될 수 있다.
S1단계에서, 쓰기 제어 회로(2)는 쓰기 어드레스를 설정한다. 최초(첫 번째) 쓰기 어드레스는 프로그램 명령에 따라 설정되고, 이후(두 번째 이후)의 쓰기 어드레스는 이전의 쓰기 어드레스에 미리 결정된 데이터 크기만큼 증가되어 설정된다.
S2단계에서, 쓰기 제어 회로(2)는 버퍼 회로(1)에 미리 결정된 데이터 크기를 갖는 프로그램 데이터를 저장한다.
S3단계에서, 쓰기 제어 회로(2)에 의해 S2단계를 처리함과 동시에, 읽기 제어 회로(4)는 불휘발성 메모리 셀 어레이(5)에 액세스하고, S1단계에서 설정된 쓰기 어드레스로부터 미리 결정된 데이터 크기로 데이터를 읽는다. 읽기 제어 회로(4)는 읽혀진 데이터를 버퍼 회로(1)로 송신한다.
또한, 버퍼 회로(1)에 프로그램 데이터의 저장과, 버퍼 회로(1)에 불휘발성 메모리 셀 어레이(5)로부터 읽혀진 데이터의 전송을 동시에 수행하기 위해서 다음과 같은 구성이 가능하다. 하지만, 이러한 구성들로 한정되지는 않는다.
예를 들면, 버퍼 회로(1)는 쓰기 제어 회로(2)에 대응되는 메모리 소자(A)와 검증 제어 회로(3)와 읽기 제어 회로(4)에 대응되는 메모리 소자(B)를 포함할 수 있다.
하기의 S4단계의 동작을 수행할 때에는 쓰기 제어 회로(2)가 메모리 소자(B)에도 액세스할 수 있도록 회로의 접속을 전환하는 수단을 구비하고, 하기의 S7단계, S8단계의 동작을 수행할 때에는 검증 제어 회로(3)가 메모리 소자(A)에도 액세스할 수 있도록 회로의 접속을 전환하는 수단을 구비한다.
S4단계에서, S3단계에서 읽혀진 데이터는 S2단계에서 버퍼 회로(1)에 저장된 프로그램 데이터와 1비트씩 비교된다. 불휘발성 메모리 셀 어레이(5)로부터 읽혀진 데이터가 “0”일 때, 버퍼 회로(1)에 저장된 프로그램 데이터 중에서 대응되는 프로그램 데이터를 “1”로 변경한다. “1”로 변경된 프로그램 데이터들에 대해서, 이후의 쓰기 동작에서 대응되는 메모리 셀에 쓰기 전압이 인가되지 않는다.
S5단계에서, S2단계에서 버퍼 회로(1)에 저장된 프로그램 데이터와 S3단계에서 불휘발성 메모리 셀 어레이(5)로부터 읽혀진 데이터의 비교 및 변경이 종료되면, 쓰기 데이터가 결정된다.
S1단계 내지 S5단계는 소정의 데이터 크기 단위로 복수번 나누어 수행하고, 프로그램 명령에 의해 지정된 프로그램 데이터가 모두 처리될 때까지 반복된다.
S6단계에서, 프로그램 명령에 의해 지정된 프로그램 데이터 전부에 대해 S1단계 내지 S5단계를 완료하였는지 판단한다. S6단계의 판단결과, 프로그램 데이터가 존재하면(프로그램 데이터 전부에 대해 S1단계 내지 S5단계를 완료하지 못하면) S1단계로 진행한다. S6단계의 판단결과, 프로그램 데이터 전부에 대해 S1단계 내지 S5단계를 완료하면 S7단계로 진행한다.
S7단계에서, 쓰기 제어 회로(2)는 버퍼 회로(1)에 저장된 쓰기 데이터 중에서 소정의 데이터 크기의 데이터를 불휘발성 메모리 셀 어레이(5)에 쓴다. 즉, 쓰기 제어 회로(2)는 쓰기 데이터 중 “0”에 대응하는 메모리 셀에 쓰기 전압을 인가한다. 첫 번째의 쓰기 어드레스는 프로그램 명령에 따라 설정되고, 두 번째 이후의 쓰기 어드레스는 이전 번째의 쓰기 어드레스를 소정의 데이터 크기만큼 증가시켜 설정된다. 그러나, S8단계로부터 S7단계로 진행한 경우에는 정상적으로 쓰기 동작되지 못한 데이터를 다시 쓰기 때문에 쓰기 어드레스를 변경하지 않는다.
S8단계에서, 검증 제어 회로(3)는 S7단계에서 쓰여진 데이터를 읽기 전압보다 높은 검증 전압으로 읽어 버퍼 회로(1)에 전송한다. 읽기 전압보다 높은 전압으로 읽기 동작함으로써, 메모리 셀의 문턱 전압이 읽기 전압보다 높은 전압으로 설정되므로 데이터 리텐션 불량을 방지할 수 있다.
S8단계에서, 검증 제어 회로(3)는 S7단계에서 쓰여진 데이터를 읽기 전압보다 높은 검증 전압으로 읽어 버퍼 회로(1)에 전송한다. 읽기 전압보다 높은 전압으로 읽기 동작함으로써, 메모리 셀의 문턱 전압이 읽기 전압보다 높은 전압으로 설정되므로 데이터 리텐션 불량을 방지할 수 있다.
S5단계에서 확정된 쓰기 데이터가 모두 정상적으로 불휘발성 메모리 셀 어레이(5)에 쓰여져 있으면, 대응하는 쓰기 데이터는 모두 “1”로 변경되며, “0”인 데이터는 없어진다.
그러나, 불휘발성 메모리 셀 어레이(5)로의 쓰기 동작이 정상적으로 수행되지 않고, “1”로 읽혀진 데이터가 존재하면, “1”로 변경하지 않고, “0”의 쓰기 데이터가 존재한다.
쓰기 데이터가 모두 “1”인 경우에는 S9단계로 진행한다. 쓰기 데이터가 모두 “1”이 아닌 경우에는 S7단계로 진행한다. 변경 후의 쓰기 데이터를 비휘발성 메모리 어레이(5)에 쓰기 동작하도록 쓰기 제어 회로(2)에 지시한다.
S9단계에서, S5단계에서 확정된 모든 쓰기 데이터에 대해 처리가 완료되면 프로그램을 종료한다. 하지만, S5단계에서 확정된 모든 쓰기 데이터에 대해 처리가 완료되지 못하면 S7단계로 진행한다.
도 3은 도 1에 도시된 불휘발성 메모리 제어 장치에 프로그램 명령이 입력되었을 때의 타이밍 차트를 도시한 도면이다.
T1-T2에서, 불휘발성 메모리 제어 장치에 프로그램 명령이 입력되면, 읽기 제어 회로(4)는 불휘발성 메모리 셀 어레이(5)의 읽기 어드레스 신호(ReadAddress)(AA)를 출력한다. 읽기 제어 회로(4)는 읽기 데이터 신호의 검출을 시작한다(감지 시작(sensing start)). 여기서, AA는 메모리 셀의 일부 어드레스를 의미한다.
한편, 쓰기 제어 회로(2)는 불휘발성 메모리 제어 장치의 외부로부터 프로그램 데이터를 수신함과 동시에 버퍼 회로(1)에 쓰기 어드레스 신호(WriteAddress)(AA)를 출력한다.
T2에서, 불휘발성 메모리 셀 어레이(5)로부터 읽기 데이터 신호(ReadData)(AA)가 출력되므로, 읽기 제어 회로(4)는 읽기 데이터 신호(AA)를 검출하여 버퍼 회로(1)에 전송한다.
T2-T3에서, 쓰기 제어 회로(2)는 프로그램 데이터 로드 신호(ProgramDataLoad)의 정지 시점에, 버퍼 회로(1)에 프로그램 데이터 신호(ProgramData)(AA)를 출력하고, 외부로부터 받아들인 프로그램 데이터를 쓰기한다.
다음으로 주소(BB)(BB는 메모리 셀의 일부 어드레스를 의미함)에 대하여, T3-T4에서 T1-T2와 동일하게 처리하고, T4-T6(미도시됨)에서 T2-T4와 동일하게 처리한다. 이를 반복하여 버퍼 회로(1)에 소정의 데이터 크기를 갖는 읽기 데이터와 프로그램 데이터를 저장한다. 즉, T2-T4와 동일한 동작을 반복함으로써 도 2을 참조하여 설명한 비휘발성 메모리로부터의 데이터 읽기(스텝(S3)), 프로그램 데이터의 저장(스텝(S2))이 수행된다.
그리고, 이 소정 데이터 크기를 갖는 데이터에 대해서, 도 2을 참조하여 설명한 데이터의 비교(스텝(S4)), 쓰기 데이터의 확정(스텝(S5))이 수행되며, 모든 쓰기 데이터가 준비된 후에 비휘발성 메모리 어레이(5)로의 쓰기(스텝S7 이후)가 수행된다.
본 발명을 불휘발성 메모리(일예로, 노어(NOR) 플래시 메모리, 낸드(NAND) 플래시 메모리, 피램(PRAM: Phase-change Random Access Memory) 등)에 대한 읽기 동작, 쓰기 동작, 검증 동작을 제어하는 회로에 이용될 수 있다.
본 발명에서 제안된 불휘발성 메모리 제어 장치는 불휘발성 메모리 셀에 쓰여질 프로그램 데이터들에 대응되는 메모리 셀 데이터가 쓰여진 데이터이면, 쓰기 금지 비트, 일예로 비트 “1”로 설정한다. 전체 프로그램 데이터에 대해서 쓰기 금지 비트 설정이 완료되면, 쓰기 금지 비트가 설정된 프로그램 데이터에 쓰기 전압을 인가하지 않고, 쓰기 금지 비트가 설정되지 않은 프로그램 데이터 일예로, 비트 “0”에 대해서 쓰기 전압을 인가한다.
불휘발성 반도체 메모리 제어 장치는 쓰기 금지 비트 설정이 완료된 프로그램 데이터의 쓰기 동작을 수행한다. 이후, 불휘발성 반도체 메모리 제어 장치는 쓰여진 프로그램 데이터를 읽고, 읽혀진 프로그램 데이터를 검증하고, 검증 실패된 프로그램 데이터에 대해 다시 쓰기 동작(쓰기 전압을 인가)을 수행한다. 쓰기 동작이 완료된 프로그램 데이터는 비트 “1”만을 포함할 수 있다.
즉, 본 발명에서는 쓰기되어 있는 메모리 셀(즉, 온-셀(on-cell))에 대해서 중복된 쓰기를 수행하지 않는다. 그러므로, 본 발명의 불휘발성 메모리 제어 장치는 쓰기 전압에 의한 산화막 열화가 방지되어 드레인 디스터브 현상을 방지할 수 있다.
또한, 본 발명에서는 쓰기 제어 회로(2)에서 프로그램 데이터를 버퍼 회로(1)에 저장함과 동시에, 읽기 제어 회로(3)는 불휘발성 메모리 셀 어레이(5)의 데이터를 읽는다. 따라서, 불휘발성 메모리 제어 장치는 불휘발성 메모리 셀 어레이(5)의 쓰기 시간을 감소할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1: 버퍼 회로 2: 기입 제어 회로
3: 검증 제어 회로 4: 읽기 제어 회로
5: 불휘발성 메모리 셀 어레이

Claims (10)

  1. 복수개의 메모리 셀을 포함한 불휘발성 메모리 셀 어레이;
    데이터를 저장하는 버퍼 회로;
    프로그램 데이터를 버퍼 회로에 저장하는 쓰기 제어 회로; 및
    상기 프로그램 데이터에 대응되는 메모리 셀의 데이터를 읽는 읽기 제어 회로를 포함하고,
    상기 쓰기 제어 회로는 상기 프로그램 데이터와 상기 메모리 셀의 데이터 비교를 통해 상기 프로그램 데이터에 대응되는 메모리 셀에 데이터가 쓰기 완료되어 있으면, 해당 프로그램 데이터의 비트를 쓰기 금지 비트로 설정하는 불휘발성 메모리 제어 장치.
  2. 제 1 항에 있어서,
    상기 읽기 제어 회로는 상기 쓰기 제어 회로에 의해 상기 프로그램 데이터가 버퍼에 저장되는 동안 상기 불휘발성 메모리 셀 어레이의 데이터를 읽는 불휘발성 메모리 제어 장치.
  3. 제 2 항에 있어서,
    상기 쓰기 제어 회로는 상기 프로그램 데이터에 상기 쓰기 금지 비트 설정이 완료되면, 상기 쓰기 금지 비트 설정이 완료된 프로그램 데이터를 상기 불휘발성 메모리 셀 어레이에 쓰는 불휘발성 메모리 제어 장치.
  4. 제 3 항에 있어서,
    상기 쓰기 제어 회로는 상기 쓰기 금지 비트가 설정된 프로그램 데이터에 대해서 쓰기 전압을 차단하고,
    상기 쓰기 금지 비트는 비트 "1"인 불휘발성 메모리 제어 장치.
  5. 제 3 항에 있어서,
    상기 불휘발성 메모리 셀 어레이에 쓰여진 프로그램 데이터를 읽고, 상기 읽혀진 프로그램 데이터를 검증하고, 검증 실패된 프로그램 데이터를 상기 쓰기 제어 회로에 쓰도록 지시하는 검증 제어 회로를 더 포함하는 불휘발성 메모리 제어 장치.
  6. 제 5 항에 있어서,
    상기 검증 제어 회로는 상기 쓰여진 프로그램 데이터를 읽기 전압보다 높은 전압으로 읽기를 수행하는 불휘발성 메모리 제어 장치.
  7. 불휘발성 메모리 셀 어레이로부터 데이터를 읽어 버퍼에 저장하는 읽기 제어 회로; 및
    상기 데이터 읽기와 동시에 프로그램 데이터를 상기 버퍼에 저장하고, 상기 읽혀진 데이터 중 이미 쓰여진 비트가 존재하면, 상기 프로그램 데이터에 대응되는 비트를 쓰지 금지하도록 상기 프로그램 데이터를 변경하고, 상기 변경된 프로그램 데이터를 상기 불휘발성 메모리 셀 어레이에 쓰도록 제어하는 쓰기 제어 회로를 포함하는 불휘발성 메모리 제어 장치.
  8. 제 7 항에 있어서,
    상기 불휘발성 메모리 셀 어레이에 쓰여진 프로그램 데이터를 읽기하고, 상기 쓰기가 완료된 프로그램 데이터의 비트를 쓰지 금지하도록 설정하고, 쓰기 실패된 프로그램 데이터가 존재하면, 상기 쓰기 제어 회로에 상기 쓰기 실패된 프로그램 데이터를 쓰기 하도록 지시하는 검증 회로를 더 포함하고,
    상기 검증 제어 회로는 상기 쓰여진 프로그램 데이터를 읽기 전압보다 높은 검증 전압을 사용하여 읽는 불휘발성 메모리 제어 장치.
  9. 불휘발성 메모리 셀 어레이로부터 데이터를 읽어 버퍼에 저장하는 단계;
    상기 데이터 읽기와 동시에 프로그램 데이터를 상기 버퍼에 저장하는 단계;
    상기 읽혀진 데이터 중 상기 불휘발성 메모리 셀 어레이에 이미 쓰여진 비트가 존재하면 상기 프로그램 데이터에 대응되는 비트를 쓰기 금지 비트로 설정하여 상기 프로그램 데이터를 변경하는 단계; 및
    상기 변경된 프로그램 데이터를 상기 불휘발성 메모리 셀 어레이에 쓰도록 제어하는 단계를 포함하는 불휘발성 메모리 제어 장치의 제어 방법.
  10. 제 9 항에 있어서,
    상기 불휘발성 메모리 셀 어레이에 쓰여진 프로그램 데이터를 읽는 단계;
    상기 쓰기가 완료된 프로그램 데이터의 비트를 쓰지 금지하도록 설정하는 단계; 및
    쓰기 실패된 프로그램 데이터가 존재하면, 상기 쓰기 실패된 프로그램 데이터를 쓰는 단계를 더 포함하고,
    상기 읽는 단계는 상기 쓰여진 프로그램 데이터를 읽기 전압보다 높은 검증 전압을 사용하여 읽는 불휘발성 메모리 제어 장치의 제어 방법.
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