KR20180096845A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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권정현
김용주
이성은
조상구
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에스케이하이닉스 주식회사
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Abstract

메모리 시스템은, 메모리 장치; 상기 메모리 장치에 저장된 데이터의 일부를 캐시하는 캐시 메모리; 및 상기 캐시 메모리로부터 리드된 캐시 데이터와 상기 캐시 데이터에 대응하는 상기 메모리 장치로부터 리드된 데이터를 비교해 상기 메모리 장치의 리드 전압 레벨을 조절하기 위한 리드 전압 제어기를 포함할 수 있다.

Description

메모리 시스템 및 이의 동작 방법 {MEMORY SYSTEM AND OPERATION METHOD OF THE SAME}
본 특허 문헌은 메모리 시스템에 관한 것이다.
최근 디램(DRAM)과 플래시(Flash) 메모리를 대체하기 위한 차세대 메모리 정치에 대한 연구가 활발하게 수행되고 있다. 이러한 차세대 메모리 중 하나는, 인가되는 바이어스에 따라 저항이 급격하게 변화하여 적어도 사러 다른 두 저항 상태를 스위칭할 수 있는 물질, 즉 가변 저항 물질을 이용하는 저항성 메모리 장치이며, 그 대표적인 예로, PCRAM(Phase-Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 들 수 있다.
저항성 메모리 장치는 비휘발성으로 개발되었으나, 실제로는, 메모리 셀에 데이터가 라이트된 이후에 시간이 지날수록 저항값이 변동되는 드리프트 현상 등이 발생해 데이터가 유실되는 현상이 발생하고 있다.
본 발명의 실시예들은 메모리 장치의 리드 동작에 사용되는 리드 전압을 최적의 값으로 조절하는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템은, 메모리 장치; 상기 메모리 장치에 저장된 데이터의 일부를 캐시하는 캐시 메모리; 및 상기 캐시 메모리로부터 리드된 캐시 데이터와 상기 캐시 데이터에 대응하는 상기 메모리 장치로부터 리드된 데이터를 비교해 상기 메모리 장치의 리드 전압 레벨을 조절하기 위한 리드 전압 제어기를 포함할 수 있다.
상기 리드 전압 제어기는 상기 캐시 데이터와 상기 메모리 장치로부터 리드된 데이터 간의 다른 비트 수를 이용해 상기 리드 전압의 레벨을 조절할 수 있다.
상기 리드 전압 제어기는 상기 다른 비트 수가 줄어들도록 상기 리드 전압의 레벨을 조절할 수 있다.
상기 메모리 장치는 다수의 영역들을 포함하고, 상기 캐시 메모리는 상기 다수의 영역들 각각의 일부 데이터를 캐시하고, 상기 리드 전압 제어기는 상기 다수의 영역들 별로 리드 전압의 레벨을 조절할 수 있다.
상기 캐시 메모리와 상기 리드 전압 제어기는 메모리 콘트롤러에 포함될 수 있다.
상기 메모리 콘트롤러는 호스트와의 통신을 위한 호스트 인터페이스; 상기 호스트의 요청들의 처리 순서를 결정하기 위한 스케쥴러; 상기 메모리 장치로 인가될 커맨드를 생성하기 위한 커맨드 생성기; 및 상기 메모리 장치와의 통신을 위한 메모리 인터페이스를 더 포함할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템의 동작 방법은, 캐시 메모리로부터 캐시된 데이터를 리드하는 단계; 메모리 장치로부터 상기 캐시된 데이터에 대응하는 데이터를 리드하는 단계; 상기 캐시된 데이터와 상기 데이터를 비교하는 단계; 및 상기 비교 결과를 이용해 상기 메모리 장치의 리드 전압의 레벨을 결정하는 단계를 포함할 수 있다.
상기 리드 전압의 레벨을 결정하는 단계는 상기 캐시된 데이터와 상기 데이터 간의 다른 비트 수가 임계값 이상인지 판단하는 단계; 및 상기 다른 비트 수가 임계값 이상인 경우에, 상기 리드 전압의 레벨을 조절하는 단계를 포함할 수 있다.
상기 리드 전압의 레벨을 조절하는 단계에서는 상기 리드 전압의 레벨을 높이거나 낮춰 상기 다른 비트 수가 임계값보다 적도록 할 수 있다.
상기 리드 전압의 레벨을 조절하는 단계는 상기 리드 전압의 레벨을 높이는 단계; 높아진 상기 리드 전압을 이용해 상기 메모리 장치로부터 상기 캐시된 데이터에 대응하는 데이터를 다시 리드하는 단계; 상기 다른 비트 수가 상기 임계값보다 적은지 다시 확인하는 단계; 및 상기 다른 비트 수가 상기 임계값 이상인 경우에, 상기 높이는 단계, 상기 다시 리드하는 단계 및 상기 다시 확인하는 단계를 반복하는 단계를 포함할 수 있다.
상기 리드 전압의 레벨을 조절하는 단계는 상기 리드 전압의 레벨을 낮추는 단계; 낮아진 상기 리드 전압을 이용해 상기 메모리 장치로부터 상기 캐시된 데이터에 대응하는 데이터를 다시 리드하는 단계; 상기 다른 비트 수가 상기 임계값보다 적은지 다시 확인하는 단계; 및 상기 다른 비트 수가 상기 임계값 이상인 경우에, 상기 낮추는 단계, 상기 다시 리드하는 단계 및 상기 다시 확인하는 단계를 반복하는 단계를 포함할 수 있다.
상기 리드 전압의 레벨을 조절하는 단계는 상기 리드 전압의 레벨을 높이는 단계; 높아진 상기 리드 전압을 이용해 상기 메모리 장치로부터 상기 캐시된 데이터에 대응하는 데이터를 다시 리드하는 단계; 상기 다른 비트 수가 감소했는지 확인하는 단계; 상기 다른 비트 수가 감소한 경우에, 상기 다른 비트 수가 상기 임계값보다 적어질 때까지 상기 리드 전압의 레벨을 높이는 단계; 및 상기 다른 비트 수가 감소하지 않은 경우에, 상기 다른 비트 수가 상기 임계값보다 적어질 때까지 상기 리드 전압의 레벨을 낮추는 단계를 포함할 수 있다.
상기 리드 전압의 레벨을 조절하는 단계는 상기 리드 전압의 레벨을 낮추는 단계; 낮아진 상기 리드 전압을 이용해 상기 메모리 장치로부터 상기 캐시된 데이터에 대응하는 데이터를 다시 리드하는 단계; 상기 다른 비트 수가 감소했는지 확인하는 단계; 상기 다른 비트 수가 감소한 경우에, 상기 다른 비트 수가 상기 임계값보다 적어질 때까지 상기 리드 전압의 레벨을 낮추는 단계; 및 상기 다른 비트 수가 감소하지 않은 경우에, 상기 다른 비트 수가 상기 임계값보다 적어질 때까지 상기 리드 전압의 레벨을 높이는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 메모리 장치의 리드 동작에 사용되는 리드 전압을 최적의 값으로 조절할 수 있다.
도 1은 저항성 메모리 장치의 저항성 메모리 셀(100)을 도시한 도면.
도 2는 저항성 메모리 셀(100)의 I-V 곡선(curve)을 도시한 도면.
도 3은 저항성 메모리 장치 내의 메모리 셀들의 문턱 전압의 분포를 나타낸 도면.
도 4는 본 발명의 일실시예에 따른 메모리 시스템(400)의 구성도.
도 5는 메모리 시스템(400)에서 리드 전압(VREAD1)을 조절하는 방법의 제1실시예를 도시한 도면.
도 6은 메모리 시스템(400)에서 리드 전압(VREAD1)을 조절하는 방법의 제2실시예를 도시한 도면.
도 7은 메모리 시스템(400)에서 리드 전압(VREAD1)을 조절하는 방법의 제3실시예를 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예을 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 저항성 메모리 장치의 저항성 메모리 셀(100)을 도시한 도면이고, 도 2는 저항성 메모리 셀(100)의 I-V 곡선(curve)을 도시한 도면이다.
도 1을 참조하면, 저항성 메모리 셀(100)은 저항성 메모리 소자(M)와 선택 소자(S)를 포함할 수 있다.
저항성 메모리 소자(M)는 저장된 데이터에 따라 저저항 상태(이를 셋(SET) 상태라고도 함)이거나 고저항 상태(이를 리셋(RESET) 상태라고도 함)일 수 있다. 저항성 메모리 소자(M)는 상변화(Phase-Change) 메모리 소자일 수 있으며, 저항성 메모리 소자(M)가 결정질 상태(crystalline state)인 경우에는 낮은 저항값을 가지고 비결정질 상태(amorphous state)인 경우에는 높은 저항값을 가질 수 있다.
선택 소자(S)는 턴오프시에 매우 적은 전류만을 흘리다가 메모리 셀에 흐르는 전류량이 문턱 값(Ith)을 넘으면 턴온되어, 턴온 이전보다 훨씬 많은 전류를 흘릴 수 있다. 선택 소자(S)는 턴온 이후로 메모리 셀(100) 양단의 전압 레벨이 급격하게 줄어드는 스냅백(snapback) 현상이 발생할 수 있다. 선택 소자는 OTS (Ovonic Threshold Switch) 소자일 수 있다.
도 2는 메모리 셀(100)의 양단에 인가되는 전압에 따른 메모리 셀(100)에 흐르는 전류를 도시한 도면인데, 고저항 상태(RESET)인 메모리 셀이던지 저저항 상태(SET)인 메모리 셀이던지 양단에 인가되는 전압의 레벨이 높아질수록 메모리 셀에 흐르는 전류량은 증가하는데, 동일한 전압 레벨에서 저저항 상태(SET)인 메모리 셀에는 고저항 상태(RESET)인 메모리 셀보다 더 많은 전류가 흐를 수 있다.
저저항 상태(SET)인 메모리 셀의 양단의 전압이 저저항 상태의 문턱값(SET_Vth)에 도달하면, 즉 저저항 상태(SET)인 메모리 셀에 흐르는 전류량이 문턱 값(Ith)에 도달하면, 저저항 상태(SET)인 메모리 셀의 선택 소자(S)가 턴온되고 메모리 셀의 양단의 전압 레벨이 급격하게 줄어들고 메모리 셀에 흐르는 전류량은 급격하게 늘어나는 스냅백 현상이 발생할 수 있다.
고저항 상태(RESET)인 메모리 셀의 양단의 전압이 고저항 상태의 문턱값(RESET_Vth)에 도달하면, 즉 고저항 상태(RESET)인 메모리 셀에 흐르는 전류량이 문턱 값(Ith)에 도달하면, 고저항 상태(RESET)인 메모리 셀의 선택 소자(S)가 턴온되고 메모리 셀의 양단의 전압 레벨이 급격하게 줄어들고 메모리 셀에 흐르는 전류량은 급격하게 늘어나는 스냅백 현상이 발생할 수 있다.
메모리 셀(100)에 저장된 데이터의 리드는 스냅백 현상을 이용해 이루어질 수 있다. 메모리 셀(100)의 양단에 저저항 상태의 문턱 전압 값(SET_Vth)보다 크고 고저항 상태의 문턱 전압 값(RESET_Vth)보다 작은 리드 전압(V_READ)을 인가하면, 메모리 셀(100)이 저저항 상태이면 메모리 셀(100)에 스냅백 현상이 발생해 메모리 셀(100)에 많은 양의 전류가 흐르고, 메모리 셀(100)이 고저항 상태이면 메모리 셀(100)에 스냅백 현상이 발생하지 않으므로 메모리 셀(100)에 적은 양의 전류가 흐를 수 있다. 그러므로 메모리 셀(100)의 양단에 리드 전압(V_READ)을 인가하고 메모리 셀(100)에 흐르는 전류량을 센싱하는 것에 의해 메모리 셀(100)이 저저항 상태인지 또는 고저항 상태인지 알 수 있다.
메모리 셀(100)의 데이터의 라이트(프로그램)는 메모리 셀(100)에 라이트 전류를 인가해 메모리 셀(100)의 저항성 메모리 소자(M)를 멜팅(melting) 상태로 만드는 것에 의해 이루어질 수 있다. 저항성 메모리 소자(M)를 멜팅 상태로 만든 이후에 라이트 전류를 서서히 줄이면 저항성 메모리 소자(M)가 결정질(crystalline) 상태가되어 저저항 상태가 될 수 있다. 그리고 저항성 메모리 소자(M)를 멜팅 상태로 만든 이후에 라이트 전류를 빠르게 줄이면 저항성 메모리 소자(M)가 비결정질(amorphos) 상태가되어 고저항 상태가 될 수 있다.
메모리 셀(100)의 저항성 메모리 소자(M)의 저항값은 드리프트(drift)라고 불리우는 현상에 의해, 시간이 지남에 따라 변동될 수 있다. 또한, 선택 소자(S)의 저항값도 드리프트 현상에 의해 시간이 지남에 따라 변동될 수 있는 것으로 알려져 있다. 즉, 메모리 셀(100)에 저장된 데이터가 드리프트에 의해 유실될 수 있다.
도 3은 저항성 메모리 장치 내의 메모리 셀들의 문턱 전압의 분포를 나타낸 도면이다.
도 3의 (a)는 데이터가 라이트 된 직후의 메모리 셀들의 문턱 전압(Vth)분포를 나타낸다. X축은 Vth를 나타내고 Y축은 메모리 셀들의 개수를 나타낸다. 도 3의 메모리 셀들의 문턱 전압 분포가 (a)와 같은 경우에 리드 전압(V_READ)을 이용해 셋(SET) 상태의 메모리 셀들과 리셋(RESET) 상태의 메모리 셀들을 구별할 수 있다.
도 3의 (b)는 (a)로부터 시간이 경과해 메모리 셀들에 드리프트 현상이 발생한 것을 나타낸다. 도 3의 (b)를 참조하면, 셋(SET) 상태의 메모리 셀들과 리셋(RESET) 상태의 메모리 셀들의 문턱 전압값이 모두 증가한 것을 확인할 수 있다. 드리프트 현상이 발생하면 보다 높은 리드 전압(V_READ')을 이용해 셋(SET) 상태의 메모리 셀들과 리셋(RESET) 상태의 메모리 셀들을 구별해야 하는데, 드리프트 값이 시간에 따라 증가하는 경향을 가지기는 하지만 드리프트 값이 일정하지는 않으므로 리드 전압(V_READ') 값을 적절하게 조절하는 것이 매우 어려우며, 드리프트가 많이 발생한 경우에는 메모리 셀들에 저장된 데이터가 유실될 수 있다.
도 4는 본 발명의 일실시예에 따른 메모리 시스템(400)의 구성도이다.
도 4를 참조하면, 메모리 시스템(400)은 메모리 콘트롤러(410)와 메모리 장치(420)를 포함할 수 있다.
메모리 콘트롤러(410)는 호스트(HOST)의 요청에 따라 메모리 장치(420)의 동작을 제어할 수 있다. 호스트(HOST)에는 CPU(Central Processing Unit), GPU(Graphic Processing Unit), AP(Application Processor) 등이 있을 수 있다. 메모리 콘트롤러(410)는 호스트 인터페이스(411), 스케쥴러(412), 커맨드 생성기(413), 캐시 메모리(414), 리드 전압 제어기(415) 및 메모리 인터페이스(416)를 포함할 수 있다.
호스트 인터페이스(411)는 메모리 콘트롤러(410)와 호스트(HOST) 간의 인터페이스를 위한 것일 수 있다. 호스트 인터페이스(411)를 통해 호스트의 요청들이 수신될 수 있으며, 요청의 처리 결과들이 호스트(HOST)로 전송될 수 있다.
스케쥴러(412)는 호스트(HOST)로부터의 요청들 중 메모리 장치(420)에 지시할 요청의 순서를 정할 수 있다. 스케쥴러(412)는 메모리 장치(420)의 퍼포먼스 향상을 위해 호스트(HOST)로부터 요청들이 수신된 순서와 메모리 장치(420)로 지시할 동작의 순서를 다르게 할 수 있다. 예를 들어, 호스트(HOST)가 메모리 장치(420)의 리드 동작을 먼저 요청하고 라이트 동작을 이후에 요청했다고 하더라도, 라이트 동작이 리드 동작보다 먼저 수행되도록 순서를 조절할 수 있다.
커맨드 생성기(413)는 스케쥴러(412)에 의해 정해진 동작의 순서에 맞게 메모리 장치(420)로 인가할 커맨드를 생성할 수 있다.
캐시 메모리(414)는 메모리 장치(420)에 저장된 데이터의 일부를 캐시할 수 있다. 캐시 메모리(414)는 다수개의 영역(R1_C~R4_C)을 포함하는데, 캐시 메모리(414)의 영역들(R1_C~R4_C)은 메모리 장치(420)의 영역들(R1~R4) 중 자신에 대응하는 영역들의 데이터를 일부 캐시할 수 있다. 예를 들어, 캐시 메모리(414)의 영역(R2_C)에는 메모리 장치(420)의 영역(R2)의 데이터 중 자주 억세스되는 데이터가 캐시될 수 있고, 캐시 메모리(414)의 영역(R4_C)에는 메모리 장치(420)의 영역(R4)의 데이터 중 자주 억세스되는 데이터가 캐시될 수 있다. 호스트(HOST)가 메모리 콘트롤러(410)에게 요청한 데이터가 캐시 메모리(414)에 캐시된 경우에는 상대적으로 느린 메모리 장치(420)에 억세스하는 대신에 상대적으로 빠른 캐시 메모리(414)에 억세스하는 것에 의해 메모리 시스템(400)의 속도를 높일 수 있다.
리드 전압 제어기(415)는 메모리 장치(420)의 리드 동작에 사용되는 리드 전압(VREAD)의 레벨을 조절할 수 있다. 리드 전압 제어기(415)는 캐시 메모리(414)에 캐시된 데이터와 메모리 장치(420)로부터 리드된 데이터를 비교해 리드 전압(VREAD)의 레벨을 조절할 수 있다. 리드 전압 제어기(415)는 메모리 장치(420)의 영역들(R1~R4) 별로 사용될 리드 전압들(VREAD1~VREAD4)의 레벨을 개별적으로 조절할 수 있다. 예를 들어, 리드 전압 제어기(415)는 캐시 메모리(414)의 영역(R1_C)에 캐시된 데이터와 메모리 장치(420)의 영역(R1)에 저장된 데이터를 비교해 영역(R1)의 데이터를 리드할 때 사용하는 리드 전압(VREAD1)의 레벨을 조절하고, 캐시 메모리(414)의 영역(R3_C)에 캐시된 데이터와 메모리 장치(420)의 영역에 저장된 데이터를 비교해 리드 전압(VREAD3)의 레벨을 조절할 수 있다. 리드 전압 제어기(415)의 동작과 관련해서는 도 5 내지 도 8을 참조해 자세히 알아보기로 한다.
메모리 인터페이스(416)는 메모리 콘트롤러(410)와 메모리 장치(420) 간의 인터페이스를 위한 것일 수 있다. 메모리 인터페이스(416)를 통해 메모리 콘트롤러(410)로부터 메모리 장치(420)로 커맨드(CMD)와 어드레스(ADD)가 전달되고 데이터(DATA)가 송/수신될 수 있다. 메모리 인터페이스(416)를 PHY 인터페이스라고도 한다.
메모리 장치(420)는 메모리 콘트롤러(410)의 제어에 따라, 리드(read) 및 라이트(write) 등의 동작을 수행할 수 있다. 한편, 메모리 장치(420)에서 사용되는 리드 전압(VREAD1~VREAD4)의 레벨은 메모리 콘트롤러(410)에 의해 설정될 수 있다. 메모리 장치(420)는 셀 어레이(421), 리드/라이트 회로(422), 리드 전압 생성 회로(423) 및 제어 회로(424)를 포함할 수 있다. 메모리 장치(420)는 도 1 내지 도 3에서 설명한 저항성 메모리 장치일 수 있으나, 이에 한정되는 것은 아니다. 메모리 장치(420)는 리드 동작에 리드 전압을 사용하는, 즉 데이터의 판정에 기준이 되는 리드 전압을 사용하는, 모든 종류의 메모리 장치들 중 하나일 수 있다.
셀 어레이(421)는 다수의 메모리 셀들을 포함할 수 있다. 셀 어레이(421)는 영역들(R1~R4)로 나뉠 수 있다. 리드/라이트 회로(422)는 셀 어레이(421)의 메모리 셀들 중 어드레스(ADD)에 의해 선택된 메모리 셀에 데이터를 라이트하거나 선택된 메모리 셀로부터 데이터를 리드할 수 있다. 리드 동작시에 데이터를 판정하기 위해 영역들(R1~R4) 별로 구분된 리드 전압들(VREAD1~VREAD4)이 사용될 수 있다. 리드/라이트 회로(422)는 라이트 동작시에는 메모리 콘트롤러(410)로부터 라이트될 데이터(DATA)를 전달받고, 리드 동작시에는 리드된 데이터(DATA)를 메모리 콘트롤러(410)로 전달할 수 있다. 리드 전압 생성 회로(423)는 리드 동작에 사용될 리드 전압들(VREAD1~VREAD4)을 생성할 수 있다. 리드 전압 생성 회로(423)가 생성하는 리드 전압들(VREAD1~VREAD4)의 레벨은 메모리 콘트롤러(410)에 의해 설정될 수 있다. 제어 회로(424)는 셀 어레이(421), 리드/라이트 회로(422) 및 리드 전압 생성 회로(423)를 제어해 메모리 콘트롤러(410)로부터 전달된 커맨드(CMD)에 의해 지시된 리드 동작, 라이트 동작 및 설정 동작 등이 수행되도록 할 수 있다.
도 4에서는 캐시 메모리(414)와 리드 전압 제어기(415)가 메모리 콘트롤러(410)에 포함되는 것을 예시했으나, 이는 예시일 뿐이며 캐시 메모리(414)와 리드 전압 제어기(415) 중 하나 이상이 메모리 콘트롤러(410) 외부에 별도로 존재할 수도 있음은 당연하다.
도 5는 메모리 시스템(400)에서 리드 전압(VREAD1)을 조절하는 방법의 제1실시예를 도시한 도면이다. 도 5의 방법은 메모리 시스템(400)에서 주기적으로 수행될 수도 있으며, 특정 조건의 만족시마다 수행될 수도 있다.
먼저, 캐시 메모리(414)의 영역(R1_C)으로부터 캐시된 데이터가 리드될 수 있다(S501). 그리고 메모리 장치(420)의 영역(R1)으로부터 캐시된 데이터에 대응하는 데이터, 즉 캐시된 데이터와 동일한 데이터, 가 리드될 수 있다(S502). 단계(S502)에서의 리드 동작에서는 리드 전압(VREAD1)이 사용될 수 있다.
리드 전압 제어기(415)는 단계(S501)에서 리드된 캐시 메모리(414)의 데이터와 단계(S502)에서 리드된 메모리 장치(420)의 데이터를 비교하고, 두 데이터 간의 다른 비트 수가 임계값 이상인지가 판단할 수 있다(S503). 여기서 임계값은 에러 정정이 가능한 비트수에 따라 설정될 수 있다. 예를 들어, 2비트의 에러 정정이 가능하다면 임계값은 2 또는 3으로 설정될 수 있다. 또한, 에러를 허용하지 않기 위해 임계값이 1로 설정될 수도 있다.
단계(S503)에서 다른 비트 수가 임계값보다 작다고 판단된 경우에(S503에서 N), 리드 전압(VREAD1)의 레벨을 조절할 필요가 없으므로 리드 전압(VREAD1)의 조절 과정이 종료될 수 있다.
단계(S503)에서 다른 비트 수가 임계값 이상이라고 판단된 경우에(S503에서 Y), 리드 전압(VREAD1)의 레벨이 이전보다 높게 조절될 수 있다(S504). 이 단계(S504)는 리드 전압 제어기(415)가 메모리 인터페이스(416)를 통해 메모리 장치(420)로 리드 전압(VREAD1)의 레벨을 높이기 위한 커맨드(CMD)와 어드레스(ADD)를 전송하고, 커맨드(CMD)와 어드레스(ADD)에 응답해 메모리 장치(420)의 리드 전압 생성 회로(423)가 리드 전압(VREAD1)의 레벨을 높이는 것에 의해 수행될 수 있다.
단계(S504)에서 높아진 리드 전압(VREAD1)을 이용해, 메모리 장치(420)의 영역(R1)으로부터 캐시된 데이터에 대응하는 데이터가 다시 리드될 수 있다(S505).
리드 전압 제어기(415) 단계(S501)에서 리드된 캐시 메모리(414)의 데이터와 단계(S505)에서 리드된 데이터를 다시 비교해, 두 데이터 간의 다른 비트수가 임계값 이상인지 판단할 수 있다(S506).
단계(S506)에서 다른 비트 수가 임계값보다 작다고 판단된 경우에(S506에서 N) 리드 전압(VREAD1)의 조절 과정은 종료될 수 있다. 단계(S506)에서 다른 비트 수가 임계값 이상이라고 판단된 경우에(S506에서 Y)는 단계들(S504~S506)이 반복 수행될 수 있다.
결국, 리드 전압(VREAD1)의 레벨은 다른 비트수가 임계값보다 작아질 때까지 높게 조절될 수 있다.
도 5의 리드 전압(VREAD1) 조절 방법에 따르면, 캐시 메모리(414)에 캐시된 데이터와 메모리 장치(420)로부터 리드된 데이터의 다른 비트 수가 임계값보다 작아질 때까지 리드 전압(VREAD1)의 레벨을 높일 수 있다. 이러한 조절 방법은 시간이 지날수록 리드 전압이 높아지는 경향을 가지는 메모리 장치, 예를 들어 PCRAM과 같은 메모리 장치, 에 적합할 수 있다.
도 5에서는 리드 전압(VREAD1)을 조절하는 방법을 도시했으나, 리드 전압들(VREAD2~VREAD4)도 리드 전압(VREAD1)과 동일한 방법으로 조절될 수 있음은 당연하다.
도 6은 메모리 시스템(400)에서 리드 전압(VREAD1)을 조절하는 방법의 제2실시예를 도시한 도면이다. 도 6의 방법은 메모리 시스템(400)에서 주기적으로 수행될 수도 있으며, 특정 조건의 만족시마다 수행될 수도 있다.
먼저, 캐시 메모리(414)의 영역(R1_C)으로부터 캐시된 데이터가 리드될 수 있다(S601). 그리고 메모리 장치(420)의 영역(R1)으로부터 캐시된 데이터에 대응하는 데이터, 즉 캐시된 데이터와 동일한 데이터, 가 리드될 수 있다(S602). 단계(S602)에서의 리드 동작에서는 리드 전압(VREAD1)이 사용될 수 있다.
리드 전압 제어기(415)는 단계(S601)에서 리드된 캐시 메모리(414)의 데이터와 단계(S502)에서 리드된 메모리 장치(420)의 데이터를 비교하고, 두 데이터 간의 다른 비트 수가 임계값 이상인지가 판단할 수 있다(S603). 여기서 임계값은 에러 정정이 가능한 비트수에 따라 설정될 수 있다. 예를 들어, 2비트의 에러 정정이 가능하다면 임계값은 2 또는 3으로 설정될 수 있다. 또한, 에러를 허용하지 않기 위해 임계값이 1로 설정될 수도 있다.
단계(S603)에서 다른 비트 수가 임계값보다 작다고 판단된 경우에(S603에서 N), 리드 전압(VREAD1)의 레벨을 조절할 필요가 없으므로 리드 전압(VREAD1)의 조절 과정이 종료될 수 있다.
단계(S603)에서 다른 비트 수가 임계값 이상이라고 판단된 경우에(S603에서 Y), 리드 전압(VREAD1)의 레벨이 이전보다 낮게 조절될 수 있다(S604). 이 단계(S604)는 리드 전압 제어기(415)가 메모리 인터페이스(416)를 통해 메모리 장치(420)로 리드 전압(VREAD1)의 레벨을 낮추기 위한 커맨드(CMD)와 어드레스(ADD)를 전송하고, 커맨드(CMD)와 어드레스(ADD)에 응답해 메모리 장치(420)의 리드 전압 생성 회로(423)가 리드 전압(VREAD1)의 레벨을 높이는 것에 의해 수행될 수 있다.
단계(S604)에서 낮아진 리드 전압(VREAD1)을 이용해, 메모리 장치(420)의 영역(R1)으로부터 캐시된 데이터에 대응하는 데이터가 다시 리드될 수 있다(S605).
리드 전압 제어기(415) 단계(S601)에서 리드된 캐시 메모리(414)의 데이터와 단계(S605)에서 리드된 데이터를 다시 비교해, 두 데이터 간의 다른 비트수가 임계값 이상인지 판단할 수 있다(S606).
단계(S606)에서 다른 비트 수가 임계값보다 작다고 판단된 경우에(S606에서 N) 리드 전압(VREAD1)의 조절 과정은 종료될 수 있다. 단계(S606)에서 다른 비트 수가 임계값 이상이라고 판단된 경우에(S606에서 Y)는 단계들(S604~S606)이 반복 수행될 수 있다.
결국, 리드 전압(VREAD1)의 레벨은 다른 비트수가 임계값보다 작아질 때까지 낮게 조절될 수 있다.
도 6의 리드 전압(VREAD1) 조절 방법에 따르면, 캐시 메모리(414)에 캐시된 데이터와 메모리 장치(420)로부터 리드된 데이터의 다른 비트 수가 임계값보다 작아질 때까지 리드 전압(VREAD1)의 레벨을 낮출 수 있다. 이러한 조절 방법은 시간이 지날수록 리드 전압이 낮아지는 경향을 가지는 메모리 장치에 적합할 수 있다.
도 6에서는 리드 전압(VREAD1)을 조절하는 방법을 도시했으나, 리드 전압들(VREAD2~VREAD4)도 리드 전압(VREAD1)과 동일한 방법으로 조절될 수 있음은 당연하다.
도 7은 메모리 시스템(400)에서 리드 전압(VREAD1)을 조절하는 방법의 제3실시예를 도시한 도면이다. 도 7의 방법은 메모리 시스템(400)에서 주기적으로 수행될 수도 있으며, 특정 조건의 만족시마다 수행될 수도 있다.
먼저, 캐시 메모리(414)의 영역(R1_C)으로부터 캐시된 데이터가 리드될 수 있다(S701). 그리고 메모리 장치(420)의 영역(R1)으로부터 캐시된 데이터에 대응하는 데이터, 즉 캐시된 데이터와 동일한 데이터, 가 리드될 수 있다(S702). 단계(S702)에서의 리드 동작에서는 리드 전압(VREAD1)이 사용될 수 있다.
리드 전압 제어기(415)는 단계(S701)에서 리드된 캐시 메모리(414)의 데이터와 단계(S702)에서 리드된 메모리 장치(420)의 데이터를 비교하고, 두 데이터 간의 다른 비트 수가 임계값 이상인지가 판단할 수 있다(S703). 여기서 임계값은 에러 정정이 가능한 비트수에 따라 설정될 수 있다. 예를 들어, 2비트의 에러 정정이 가능하다면 임계값은 2 또는 3으로 설정될 수 있다. 또한, 에러를 허용하지 않기 위해 임계값이 1로 설정될 수도 있다.
단계(S703)에서 다른 비트 수가 임계값보다 작다고 판단된 경우에(S703에서 N), 리드 전압(VREAD1)의 레벨을 조절할 필요가 없으므로 리드 전압(VREAD1)의 조절 과정이 종료될 수 있다.
단계(S703)에서 다른 비트 수가 임계값 이상이라고 판단된 경우에(S703에서 Y), 리드 전압(VREAD1)의 레벨이 이전보다 높게 조절될 수 있다(S704). 이 단계(S504)는 리드 전압 제어기(415)가 메모리 인터페이스(416)를 통해 메모리 장치(420)로 리드 전압(VREAD1)의 레벨을 높이기 위한 커맨드(CMD)와 어드레스(ADD)를 전송하고, 커맨드(CMD)와 어드레스(ADD)에 응답해 메모리 장치(420)의 리드 전압 생성 회로(423)가 리드 전압(VREAD1)의 레벨을 높이는 것에 의해 수행될 수 있다.
단계(S704)에서 높아진 리드 전압(VREAD1)을 이용해, 메모리 장치(420)의 영역(R1)으로부터 캐시된 데이터에 대응하는 데이터가 다시 리드될 수 있다(S705).
그리고 리드 전압 제어기(415)는 단계(S701)에서 리드된 캐시 메모리(414)의 데이터와 단계(S705)에서 리드된 메모리 장치(420)의 데이터를 비교해, 두 데이터 간의 다른 비트 수가 단계(S703)에서의 다른 비트 수보다 감소했는지를 확인할 수 있다(S706). 이 단계(S706)는 리드 전압(VREAD1)의 레벨을 높이는 것이 맞는지 아니면 리드 전압(VREAD1)의 레벨을 낮추는 것이 맞는지를 확인하기 위해 수행될 수 있다.
단계(S706)에서 다른 비트 수가 감소한 경우에(S706에서 Y), 다른 비트 수가 임계값 이상인지가 판단될 수 있다(S707).
단계(S707)에서 다른 비트 수가 임계값보다 작다고 판단된 경우에(S707에서 N), 리드 전압(VREAD1)의 레벨을 더 조절할 필요가 없으므로 리드 전압(VREAD1)의 조절 과정이 종료될 수 있다.
단계(S707)에서 다른 비트 수가 임계값 이상이라고 판단된 경우에(S707에서 Y), 리드 전압(VREAD1)의 레벨을 다시 높이고(S708), 다시 높아진 리드 전압(VREAD1)을 이용해 메모리 장치(420)의 영역(R1)으로부터 캐시된 데이터에 대응하는 데이터가 다시 리드되고(S709), 다시 다른 비트 수가 임계값 이상인지가 판단될 수 있다. 즉, 단계들(S707, S708, S709)이 반복 수행되면서 다른 비트 수가 임계값보다 작아질 때까지 리드 전압(VREAD1)의 레벨을 높일 수 있다.
단계(S706)에서 다른 비트 수가 감소하지 않은 경우에(S706에서 N), 리드 전압(VREAD1)의 레벨을 높이는 것이 아니라 낮추어야 한다고 판단할 수 있으므로, 리드 전압(VREAD1)의 레벨을 낮출 수 있다(S710). 단계(S710)에서 낮아진 리드 전압(VREAD1)을 이용해 메모리 장치(420)의 영역(R1)으로부터 캐시된 데이터에 대응하는 데이터가 다시 리드되고(S711), 다시 다른 비트 수가 임계값 이상인지가 판단될 수 있다(S712). 즉, 단계들(S710, S711, S712)이 반복 수행되면서 다른 비트 수가 임계값보다 작아질 때까지 리드 전압의 레벨을 낮출 수 있다.
도 7의 리드 전압 조절 방법에 따르면, 캐시 메모리(414)에 캐시된 데이터와 메모리 장치(420)로부터 리드된 데이터의 다른 비트 수가 임계값보다 작아질 때까지 리드 전압(VREAD1)의 레벨을 높이거나 줄일 수 있다. 이러한 조절 방법은 시간이 경과 할수록 리드 전압이 증가하기도 하고 감소하기도 하는 메모리 장치에 적합할 수 있다.
도 7에서는 리드 전압(VREAD1)을 먼저 높여보고 다른 비트 수가 감소했는지를 확인한 결과에 따라 리드 전압(VREAD1)을 계속 높이거나 리드 전압(VREAD1)을 낮추는 방법을 사용했다. 그러나 이와 반대로 리드 전압(VREAD1)을 먼저 낮추어 보고 다른 비트 수가 감소했는지를 확인할 결과에 따라 리드 전압(VREAD1)을 계속 낮추거나 리드 전압(VREAD1)을 높이는 방법을 사용할 수도 있음은 당연하다.
도 7에서는 리드 전압(VREAD1)을 조절하는 방법을 도시했으나, 리드 전압들(VREAD2~VREAD4)도 리드 전압(VREAD1)과 동일한 방법으로 조절될 수 있음은 당연하다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
400: 메모리 시스템
410: 메모리 콘트롤러
420: 메모리 장치

Claims (13)

  1. 메모리 장치;
    상기 메모리 장치에 저장된 데이터의 일부를 캐시하는 캐시 메모리; 및
    상기 캐시 메모리로부터 리드된 캐시 데이터와 상기 캐시 데이터에 대응하는 상기 메모리 장치로부터 리드된 데이터를 비교해 상기 메모리 장치의 리드 전압 레벨을 조절하기 위한 리드 전압 제어기
    를 포함하는 메모리 시스템.
  2. 제 1항에 있어서,
    상기 리드 전압 제어기는
    상기 캐시 데이터와 상기 메모리 장치로부터 리드된 데이터 간의 다른 비트 수를 이용해 상기 리드 전압의 레벨을 조절하는
    메모리 시스템.
  3. 제 2항에 있어서,
    상기 리드 전압 제어기는
    상기 다른 비트 수가 줄어들도록 상기 리드 전압의 레벨을 조절하는
    메모리 시스템.
  4. 제 1항에 있어서,
    상기 메모리 장치는 다수의 영역들을 포함하고,
    상기 캐시 메모리는 상기 다수의 영역들 각각의 일부 데이터를 캐시하고,
    상기 리드 전압 제어기는 상기 다수의 영역들 별로 리드 전압의 레벨을 조절하는
    메모리 시스템.
  5. 제 1항에 있어서,
    상기 캐시 메모리와 상기 리드 전압 제어기는 메모리 콘트롤러에 포함되는
    메모리 시스템.
  6. 제 5항에 있어서,
    상기 메모리 콘트롤러는
    호스트와의 통신을 위한 호스트 인터페이스;
    상기 호스트의 요청들의 처리 순서를 결정하기 위한 스케쥴러;
    상기 메모리 장치로 인가될 커맨드를 생성하기 위한 커맨드 생성기; 및
    상기 메모리 장치와의 통신을 위한 메모리 인터페이스를 더 포함하는
    메모리 시스템.
  7. 캐시 메모리로부터 캐시된 데이터를 리드하는 단계;
    메모리 장치로부터 상기 캐시된 데이터에 대응하는 데이터를 리드하는 단계;
    상기 캐시된 데이터와 상기 데이터를 비교하는 단계; 및
    상기 비교 결과를 이용해 상기 메모리 장치의 리드 전압의 레벨을 결정하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  8. 제 7항에 있어서,
    상기 리드 전압의 레벨을 결정하는 단계는
    상기 캐시된 데이터와 상기 데이터 간의 다른 비트 수가 임계값 이상인지 판단하는 단계; 및
    상기 다른 비트 수가 임계값 이상인 경우에, 상기 리드 전압의 레벨을 조절하는 단계를 포함하는
    메모리 시스템의 동작 방법.
  9. 제 8항에 있어서,
    상기 리드 전압의 레벨을 조절하는 단계에서는
    상기 리드 전압의 레벨을 높이거나 낮춰 상기 다른 비트 수가 임계값보다 적도록 하는
    메모리 시스템의 동작 방법.
  10. 제 8항에 있어서,
    상기 리드 전압의 레벨을 조절하는 단계는
    상기 리드 전압의 레벨을 높이는 단계;
    높아진 상기 리드 전압을 이용해 상기 메모리 장치로부터 상기 캐시된 데이터에 대응하는 데이터를 다시 리드하는 단계;
    상기 다른 비트 수가 상기 임계값보다 적은지 다시 확인하는 단계; 및
    상기 다른 비트 수가 상기 임계값 이상인 경우에, 상기 높이는 단계, 상기 다시 리드하는 단계 및 상기 다시 확인하는 단계를 반복하는 단계를 포함하는
    메모리 시스템의 동작 방법.
  11. 제 8항에 있어서,
    상기 리드 전압의 레벨을 조절하는 단계는
    상기 리드 전압의 레벨을 낮추는 단계;
    낮아진 상기 리드 전압을 이용해 상기 메모리 장치로부터 상기 캐시된 데이터에 대응하는 데이터를 다시 리드하는 단계;
    상기 다른 비트 수가 상기 임계값보다 적은지 다시 확인하는 단계; 및
    상기 다른 비트 수가 상기 임계값 이상인 경우에, 상기 낮추는 단계, 상기 다시 리드하는 단계 및 상기 다시 확인하는 단계를 반복하는 단계를 포함하는
    메모리 시스템의 동작 방법.
  12. 제 8항에 있어서,
    상기 리드 전압의 레벨을 조절하는 단계는
    상기 리드 전압의 레벨을 높이는 단계;
    높아진 상기 리드 전압을 이용해 상기 메모리 장치로부터 상기 캐시된 데이터에 대응하는 데이터를 다시 리드하는 단계;
    상기 다른 비트 수가 감소했는지 확인하는 단계;
    상기 다른 비트 수가 감소한 경우에, 상기 다른 비트 수가 상기 임계값보다 적어질 때까지 상기 리드 전압의 레벨을 높이는 단계; 및
    상기 다른 비트 수가 감소하지 않은 경우에, 상기 다른 비트 수가 상기 임계값보다 적어질 때까지 상기 리드 전압의 레벨을 낮추는 단계를 포함하는
    메모리 시스템의 동작 방법.
  13. 제 8항에 있어서,
    상기 리드 전압의 레벨을 조절하는 단계는
    상기 리드 전압의 레벨을 낮추는 단계;
    낮아진 상기 리드 전압을 이용해 상기 메모리 장치로부터 상기 캐시된 데이터에 대응하는 데이터를 다시 리드하는 단계;
    상기 다른 비트 수가 감소했는지 확인하는 단계;
    상기 다른 비트 수가 감소한 경우에, 상기 다른 비트 수가 상기 임계값보다 적어질 때까지 상기 리드 전압의 레벨을 낮추는 단계; 및
    상기 다른 비트 수가 감소하지 않은 경우에, 상기 다른 비트 수가 상기 임계값보다 적어질 때까지 상기 리드 전압의 레벨을 높이는 단계를 포함하는
    메모리 시스템의 동작 방법.

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200066774A (ko) * 2018-12-03 2020-06-11 삼성전자주식회사 반도체 장치
US11355209B2 (en) * 2020-07-10 2022-06-07 Micron Technology, Inc. Accessing a multi-level memory cell

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7239557B2 (en) * 2005-06-17 2007-07-03 Micron Technology, Inc. Program method with optimized voltage level for flash memory
CN101599305B (zh) * 2008-06-04 2013-03-27 威刚科技股份有限公司 具有数据修复功能的储存***及其数据修复方法
US8208304B2 (en) * 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US8429498B1 (en) * 2009-03-25 2013-04-23 Apple Inc. Dual ECC decoder
JP5453078B2 (ja) * 2009-12-24 2014-03-26 三星電子株式会社 不揮発性メモリの制御装置および制御方法
KR20130034522A (ko) * 2011-09-28 2013-04-05 삼성전자주식회사 비휘발성 메모리 장치의 데이터 리드 방법, 및 이를 수행하는 장치
US9093154B2 (en) * 2012-01-16 2015-07-28 Silicon Motion, Inc. Method, memory controller and system for reading data stored in flash memory
KR101939234B1 (ko) 2012-07-23 2019-01-16 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법
US9280412B2 (en) * 2013-03-12 2016-03-08 Macronix International Co., Ltd. Memory with error correction configured to prevent overcorrection
KR102114234B1 (ko) 2013-10-22 2020-05-25 에스케이하이닉스 주식회사 데이터 저장 시스템 및 그것의 동작 방법

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