KR20110070532A - 액정표시장치용 박막트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 액정표시장치용 박막트랜지스터 제조방법에 관한 것으로, 액정표시장치용 박막트랜지스터 제조방법은 투명 절연기판 상에 게이트전극을 형성하는 단계; 상기 게이트전극을 덮는 영역을 포함한 절연기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상부에 형성되고, 도핑되지 않은 순수 비정질실리콘층과, n형 불순물이 고농도로 도핑되어 있는 n형 불순물 비정질실리콘층을 순차적으로 증착한 후, 상기 게이트전극과 대응되는 영역을 제외한 부분을 식각하여 순수 비정질실리콘층과 n형 불순물 비정질실리콘층으로 구성되는 액티브층을 형성하는 단계; 싱기 액티브층을 포함한 투명 절연기판 전면에 금속층을 형성하는 단계; 상기 금속층을 식각하여 소스전극과 드레인전극을 서로 이격되도록 형성하는 단계; 및 상기 게이트전극과 대응되는 소정영역의 순수 비정질실리콘층이 노출되도록 상기 n형 불순물 비정질실리콘층을 식각하여 저항성 접촉층을 형성하는 단계;를 포함하여 구성된다.
순수 비정질실리콘층, 불순물 비정질실리콘층, 저항성 접촉층, 액티브층
Description
본 발명은 액정표시장치(Liquid Crystal Display; LCD)용 박막트랜지스터 (Thin Film Transistor; TFT)에 관한 것으로서, 보다 상세하게는 액티브층의 두께를 슬림(slim)하게 형성하여 TFT 이동도 (mobility) 특성 및 생산성을 증가시킬 수 있는 액정표시장치용 박막트랜지스터 제조방법에 관한 것이다.
일반적으로, 액정표시장치는 투명 절연기판인 어레이기판과 컬러필터기판 사이에 이방성 유전율을 갖는 액정층을 형성한 후, 액정층에 형성되는 전계의 세기를 조정하여 액정물질의 분자배열을 변경시키고, 이를 통하여 표시면인 컬러필터기판에 투과되는 빛의 양을 조절함으로써 원하는 화상을 표현하는 장치이다.
이러한 액정표시장치로는 박막트랜지스터(Thin Film Transistor; TFT)를 스위칭 소자로 이용하는 박막 트랜지스터 액정표시장치(TFT LCD)가 주로 사용되고 있다.
이러한 박막 트랜지스터 액정표시장치의 스위칭 소자로 이용되는 박막트랜지스터 구조에 대해 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 액정표시장치용 박막트랜지스터 소자의 단면도이다.
종래기술에 따른 액정표시장치용 박막 트랜지스터 소자는, 도 1에 도시된 바와 같이, 투명 절연기판(11) 상에 형성된 게이트전극(13)과; 상기 게이트전극(13) 상부에 형성된 게이트절연막(15)과; 상기 게이트절연막(15) 상부에 도핑되지 않은 비정질실리콘 물질로 이루어지며 게이트전극(13)과 대응되는 영역이 채널부로 정의된 반도체층(17)과 상기 채널부에서 반도체층(17)을 노출시키며 서로 이격되게 위치하여 형성된 소스전극(21a) 및 드레인전극(21b)과; 상기 소스전극(21a) 및 드레인전극(21b)과 반도체층(17) 간의 계면에 형성되고, n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 물질로 이루어진 저항성 접촉층(ohmic contact layer; 19)을 포함하여 구성된다.
여기서, 상기 반도체층(17)과 저항성 접촉층(19)은 액티브층(20)을 구성하는데, 상기 반도체층(17)은 게이트전극(13) 상부를 덮는 게이트절연막(15) 위치에 도핑되지 않은 비정질 실리콘물질로 형성되어 있으며, 게이트전극(13)과 대응되는 영역이 채널부(미도시)로 정의된다.
이때, 도면에는 도시하지 않았지만, 일반적으로 상기 저항성 접촉층(19)의 두께는 약 300Å 정도로 형성되며, 반도체층(17) 두께는 약 1700Å 정도 두께로 형성됨으로써, 상기 액티브층(20)의 전체 두께는 2000 Å 이상으로 형성된다.
또한, 상기 저항성 접촉층(19)의 백채널 식각(BCE; back channel etching)시에, 상기 반도체층(17)은 약 700 Å 정도 이상 깊이의 두께만큼 식각된다.
그러나, 상기 종래기술에 따른 액정표시장치용 박막트랜지스터 구조에 의하 면 다음과 같은 문제점이 있다.
종래기술에 따른 액정표시장치용 박막트랜지스터는, 일반적인 백채널 식각 (BCE; back channel etching)공정을 적용하여 4 마스크 공정으로 제조할 수 있어, 공정적으로 이점이 있지만, n+ 저항성 접촉층 제거공정과 소스전극/드레인전극 형성공정이 하나의 마스크로 동시에 진행되기 때문에 백채널 식각 깊이 공정마진을 확보하기가 어렵다.
따라서, 기존 공정으로는 액티브층 두께를 2000Å 이상 확보하여 n+ 저항성 접촉층의 식각 깊이를 확보하고, 일정한 두께의 잔여 두께를 유지함으로써, 박막트랜지스터(TFT) 특성 저하를 최소화하고 있다.
그러나, 종래기술에 따른 액정표시장치용 박막트랜지스터 구조는, 동일한 마스크로 n+ 저항성 접촉층 제거공정과 소스전극/드레인전극 형성공정이 이루어지고 있어, n+ 저항성 접촉층 제거시에 건식 식각(dry etch) 산포 때문에 균일성 (uniformity) 문제가 발생할 소지가 있다. 즉, n+ 저항성 접촉층을 깊게 식각하게 되면, 잔여물 두께가 감소되어져 박막트랜지스터(TFT)의 온전류(on current; Ion) 특성이 저하되고, 얇게 식각하게 되면 n+ 저항성 접촉층의 잔여막으로 인해 박막트랜지스터(TFT)의 오프전류 (off current; Ioff) 특성이 저하된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 저항성 접촉층 두께를 얇게 하여 액티브층의 전체 두께를 슬림(slim)하게 형성함으로써 TFT 이동도 (mobility) 특성 및 생산성을 증가시킬 수 있는 액정표시장치용 박막트랜지스터 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 박막트랜지스터 제조방법은, 투명 절연기판 상에 게이트전극을 형성하는 단계; 상기 게이트전극을 덮는 영역을 포함한 절연기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상부에 형성되고, 도핑되지 않은 순수 비정질실리콘층과, n형 불순물이 고농도로 도핑되어 있는 n형 불순물 비정질실리콘층을 순차적으로 증착한 후, 상기 게이트전극과 대응되는 영역을 제외한 부분을 식각하여 순수 비정질실리콘층과 n형 불순물 비정질실리콘층으로 구성되는 액티브층을 형성하는 단계; 싱기 액티브층을 포함한 투명 절연기판 전면에 금속층을 형성하는 단계; 상기 금속층을 식각하여 소스전극과 드레인전극을 서로 이격되도록 형성하는 단계; 및 상기 게이트전극과 대응되는 소정영역의 순수 비정질실리콘층이 노출되도록 상기 n형 불순물 비정질실리콘층을 식각하여 저항성 접촉층을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 액정표시장치용 박막트랜지스터 제조방법에 의하면 다음과 같은 효과가 있다.
본 발명에 따른 액정표시장치용 박막트랜지스터 제조방법은, n+ 불순물 비정질실리콘으로 구성된 저항성 접촉층의 두께를 기존보다 얇게 하여 채널영역에 위치하는 순수 비정질실리콘층의 식각 깊이를 감소되도록 함으로써 n+ 저항성 접촉층의 식각공정 시간을 줄여 주고, 산포 범위를 줄여 n+ 저항성 접촉층의 식각 깊이에 대한 공정 마진을 확보하는데 용이하다.
또한, 본 발명에 따른 액정표시장치용 박막트랜지스터 제조방법은, n+ 저항성 접촉층의 두께를 감소시키는 경우에 소스전극/드레인전극 용 금속층과 반도체층 간의 오믹(ohmic) 특성 및 박막트랜지스터(TFT)의 온 전류(On current; Ion) 특성 저하를 초래할 수 있지만, 저항성 접촉층 형성시에 인산(phosphorus; PH3) 유량을 늘려 줌으로써 이러한 문제를 보상할 수 있으며, 액티브층의 전체 두께를 슬림 (slim)하게 유지시킴으로써 박막트랜지스터의 이동도(mobility) 특성 및 생산성을 증대시킬 수 있게 된다.
이하, 본 발명의 바람직한 실시예에 따른 액정표시장치용 박막트랜지스터 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 액정표시장치용 박막 트랜지스터 소자의 단면도이다.
도 3은 도 2의 "A"부의 확대 단면도로서, 본 발명에 따른 액정표시장치용 박 막트랜지스터의 반도체층과 저항성 접촉층으로 구성된 액티브층의 두께를 확대 도시한 단면도이다.
본 발명에 따른 액정표시장치용 박막 트랜지스터 소자는, 도 2에 도시된 바와 같이, 투명 절연기판(101) 상에 형성된 게이트전극(103)과; 상기 게이트전극 (103) 상부에 형성된 게이트절연막(107)과; 상기 게이트절연막(107) 상부에 도핑되지 않은 순수 비정질실리콘 물질로 이루어지며 게이트전극(103)과 대응되는 영역이 채널부로 정의된 반도체층(109)과 상기 채널부에서 반도체층(109)을 노출시키며 서로 이격되게 위치하여 형성된 소스전극(115a) 및 드레인전극(115b)과; 상기 소스전극 (115a) 및 드레인전극(115b)과 반도체층(109) 간의 계면에 형성되고, n형 불순물이 고농도로 도핑되어 있는 n+ 불순물 비정질실리콘의 물질로 이루어진 저항성 접촉층(ohmic contact layer; 111)을 포함하여 구성된다.
여기서, 상기 게이트전극(103)은 투명 절연기판(101) 상에 알루미늄(Al) 등 비저항값이 낮은 금속물질에서 선택된 금속물질로 형성되며, 상기 게이트절연막 (107)은 게이트전극(103)을 덮은 영역에 실리콘질화막(SiNx), 실리콘산화막(SiOx) 등의 절연물질로 형성된다.
그리고, 상기 반도체층(109)과 저항성 접촉층(111)은 액티브층(110)을 구성하는데, 상기 반도체층(109)은 게이트절연막(107) 상부의 게이트전극(103)을 덮는 위치에 도핑되지 않은 순수 비정질 실리콘물질로 형성되어 있으며, 게이트전극 (103)과 대응되는 영역이 채널부(미도시)로 정의된다. 이때, 도 3에 도시된 바와 같이, 상기 저항성 접촉층(111)의 두께(T1)은 약 100∼200Å 정도로 형성하는 것이 바람직하며, 상기 액티브층(110) 두께(T)는 1500 Å 이하로 형성하는 것이 바람직하다. 특히, 상기 n+ 불순물 비정질 실리콘의 물질로 이루어진 저항성 접촉층 (ohmic contact layer; 111)의 두께(T1)는 n+ 저항성 접촉층의 제거 공정시간을 줄여 주며, 산포 영역을 줄여 공정 마진을 확보하는데 용이하기 때문에, 전술한 바와 같이, 기존보다 얇은 약 100∼200Å 두께로 형성하는 것이 바람직하다. 하지만, n+ 저항성 접촉층(111)의 두께(T1)를 줄이게 되면 소스전극/드레인전극 용 금속물질층과 반도체층(109) 간의 오믹(ohmic) 특성 및 박막트랜지스터의 온 전류(on current; Ion) 특성이 저하될 수 있기 때문에, n+ 저항성 접촉층(111) 형성시에 PH3 유량을 늘려 온 전류 특성이 저하되는 것을 보상하고, 액티브층(110)의 전체 두께 (T)를 슬림(slim)하게 형성함으로써 박막트랜지스터(TFT)의 이동도(mobility) 특성 및 생산성을 개선시킬 수 있다.
또한, 상기 소스전극(115a) 및 드레인전극(115b)은 상기 채널부(미도시)에서 반도체층(109)이 노출시키며, 서로 이격되게 위치하여 형성되어 있다. 여기서, 상기 소스전극(115a) 및 드레인전극(115b)으로는 몰리브덴(Mo), 티타늄(Ta), 몰리브덴합금(Mo alloy), 알루미늄과 크롬 등을 포함하는 금속 물질이 사용된다.
또한, 도면에는 도시하지 않았지만, 상기 박막트랜지스터 소자의 상부에는 실리콘질화막(SiNx) 등의 무기 절연물질이나 유기 절연물질로 이루어진 보호막(미도시)이 형성되며, 상기 보호막에는 상기 드레인전극(115b)을 노출시키는 콘택홀(미도시)이 형성된다. 그리고, 상기 콘택홀을 통해 상기 드레인전극(115b)에 연결되 며, ITO (indium tin oxide) 또는 IZO (indium zinc oxide) 등의 투명 도전물질로 이루어진 화소전극(미도시)이 형성된다.
한편, 상기 구성으로 이루어지는 본 발명에 따른 액정표시장치용 박막트랜지스터 제조방법에 대해 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 4a 내지 도 4j는 본 발명에 따른 액정표시장치용 박막트랜지스터 제조공정 단면도이다.
도 5는 본 발명에 따른 액정표시장치용 박막트랜지스터 제조방법에 있어서, n+ 저항성 접촉층의 두께(T1)에 따른 온전류(Ion)의 변화를 나타낸 그래프이다.
도 6은 본 발명에 따른 액정표시장치용 박막트랜지스터 제조방법에 있어서, n+ 저항성 접촉층 형성시에 PH3 유량에 따른 온전류(Ion)의 변화를 나타낸 그래프이다.
도 7은 본 발명에 따른 액정표시장치용 박막트랜지스터 제조방법에 있어서, 액티브층의 두께(T)에 따른 온전류(Ion)의 변화를 나타낸 그래프이다.
도 4a에 도시된 바와 같이, 먼저 투명 절연기판(101) 상에 제1 금속층으로 게이트전극층(103)을 증착하고, 상기 게이트전극층(103) 상부에 포토레지스트막(미도시)을 도포한 다음, 제1 마스크를 이용한 사진 공정 및 현상공정을 통해 상기 포토레지스트막(미도시)을 선택적으로 제거하여 제1 포토레지스트막패턴(105)을 형성한다. 이때, 상기 제1 금속층은 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al) 계 금속 등을 단일층 또는 이중 층 구조로 하여 형성할 수 있다.
그 다음, 상기 제1 포토레지스트막패턴(105)을 차단막으로 하여 상기 게이트전극층(103)을 선택적으로 패터닝하여, 도 4b에서와 같이, 게이트전극(103a)을 형성한다.
이어서, 도 4c에 도시된 바와 같이, 상기 잔류하는 제1 포토레지스트막패턴 (105)을 제거한 후 상기 게이트전극(103a)을 덮는 절연기판(101) 전면에 게이트절연막(107)을 형성한다. 이때, 상기 게이트절연막(107)은 유기 절연물질 또는 무기 절연물질 중 어느 하나에서 선택되며, 바람직하게는 무기 절연물질에서 선택되는 것이며, 더욱 바람직하게는 실리콘 절연물질에서 선택되는 것이다. 이러한 실리콘 절연물질로는, 예를 들면 실리콘질화막(SiNx), 실리콘산화막(SiOx) 등을 이용할 수 있다.
그 다음, 도 4d에 도시된 바와 같이, 상기 게이트절연막(107)의 상부에 도핑되지 않은 순수 비정질 실리콘으로 구성된 반도체층(109)과 n형 불순물이 고농도로 도핑되어 있는 n+ 불순물 비정질 실리콘으로 구성된 저항성 접촉층(111)을 순차적으로 증착한다. 이때, 상기 반도체층(109)과 저항성 접촉층(111)은 액티브층(110)을 구성한다. 여기서, 상기 저항성 접촉층(111)의 두께(T1)은 약 100∼200Å 정도로 형성하는 것이 바람직하다. 또한, 상기 액티브층(110)의 전체 두께(T)는, 도 7에 도시된 바와 같이, 약 1500 Å 이하로 형성하는 것이 바람직하며, 더욱 바람직하게는 1300 내지 1500 Å 두께로 형성하는 것이다.
특히, 상기 n+ 불순물 비정질 실리콘으로 이루어진 저항성 접촉층(ohmic contact layer; 111)의 두께(T1)는 저항성 접촉층의 제거 공정시간을 줄여 주며, 산포 영역을 줄여 공정 마진을 확보하는데 용이하기 때문에, 기존보다 얇은 두께인 약 100∼200Å 두께로 형성하는 것이 바람직하다.
하지만, n+ 저항성 접촉층(111)의 두께(T1)를 줄이게 되면 소스전극/드레인전극 용 금속물질층과 반도체층(109) 간의 오믹 특성 및 박막트랜지스터의 온 전류(on current; Ion) 특성이 저하될 수 있기 때문에, 저항성 접촉층(111) 증착시에, 도 6에 도시된 바와 같이, PH3 유량을 늘려 줌으로써, 온 전류 특성이 저하되는 것을 보상하고, 액티브층(110)의 전체 두께(T)를 슬림(slim)하게 형성함으로써 박막트랜지스터 (TFT)의 이동도(mobility) 특성 및 생산성을 개선시킬 수 있게 된다. 특히, 상기 저항성 접촉층(111) 증착시에 PH3/SH4 유량은, 도 5에 도시된 바와 같이, 약 1.0 내지 2.5 개/cm3 정도로 유지시켜 주는 것이 바람직하며, 상기 저항성 접촉층(111) 내에 인(phosphorus) 농도가 약 5×1020 내지 5×1021 개/cm2 정도로 도핑되어 있는 것이 바람직하다.
이어서, 도 4e에 도시된 바와 같이, 상기 저항성 접촉층(111) 상부에 포토레지스트막(미도시)을 도포한 다음, 제2 마스크를 이용한 노광 공정 및 현상공정을 통해 상기 포토레지스트막(미도시)을 선택적으로 제거하여 제2 포토레지스트막패턴 (113)을 형성한다.
그 다음, 상기 제2 포토레지스트막패턴(113)을 차단막으로 하여 상기 도핑되지 않은 순수 비정질 실리콘으로 구성된 반도체층(109)과 n형 불순물인 인 (phosphorus; PH3)이 고농도로 도핑되어 있는 n+ 불순물 비정질실리콘으로 구성된 저항성 접촉층(111)을 선택적으로 패터닝하여, 도 4f에서와 같이, 상기 반도체층 (109)과 저항성 접촉층(111)으로 구성된 액티브층(110)을 형성한다.
이어서, 도 4g에 도시된 바와 같이, 상기 잔류하는 제2 포토레지스트막패턴 (113)을 제거한 후, 상기 액티브층(110)을 포함한 투명 절연기판(101) 전면에 제2 금속층(115)을 증착한다. 이때, 상기 제2 금속층(115)으로는 알루미늄(Al), 크롬 (Cr), 몰리브덴(Mo), 티타늄(Ti), 탄탈늄(Ta), 몰리브덴합금(Mo alloy) 등이 이용된다.
그 다음, 도 4h에 도시된 바와 같이, 상기 제2 금속층(115) 상부에 포토레지스트막(미도시)을 도포한 후, 제3 마스크를 이용한 노광공정 및 현상공정을 통해 선택적으로 제거하여 제3 포토레지스트막패턴(117)을 형성한다.
이어서, 도 4i에 도시된 바와 같이, 상기 제3 포토레지스트막패턴(117)을 차단막으로 하여 상기 제2 금속층(115)을 선택적으로 패터닝하여, 소스전극(115a)과 드레인전극(115b)을 서로 이격되게 형성한다.
이때, 상기 제2 금속층(115) 식각시에, 건식 습각(Dry Etching)과 습식 식각(Wet Etching) 방법을 사용할 수 있다. 즉, 상기 제2 금속층(115)을 습식 식각한 후 잔존물을 건식 식각으로 제거하여 소스전극(115a)과 드레인전극(115b)을 형성한다.
또한, 상기 습식 식각은 기판을 식각액에 침전시키거나 또는 분사 노즐로 식 각액을 기판 상에 분사시킴으로써, 식각액과 금속층(115)을 반응시켜 식각작업을 행하는 방식으로 이루어진다. 이때, 습식 식각액은 불산(HF)이나 인산(PH3) 등의 혼합액을 포함하도록 조성되는 것이 바람직하다.
그 다음, 잔류하는 제3 포토레지스트막패턴(117)을 제거한 후, 상기 소스전극 (115a)과 드레인전극(115b)을 차단막으로 하여 백채널 에칭(Back Channel Etching; BCE) 공정으로 게이트전극(103)과 대응되는 영역의 반도체층(109)이 노출되도록 n+ 불순물 비정질실리콘으로 구성된 저항성 접촉층(111)을 식각(etching) 함으로써, 도 4i에 도시된 바와 같이, 반도체층(109)의 채널부(119)를 정의하고, 저항성 접촉층(111)을 서로 이격시킨다. 이때, 상기 백채널 에칭(BCE) 공정을 통해 상기 채널영역에 위치하는 저항성 접촉층(111) 부분과 함께 반도체층(109)의 일정 두께, 예를들어 약 400Å 이하 두께만큼 식각된다.
이어서, 도 4j에 도시된 바와 같이, 백채널 식각형 박막트랜지스터를 완성한 후, 상기 기판 전면에 보호막(119)을 형성한다. 이때, 상기 보호막(119)으로 이용되는 절연물질은 유기 절연물질 또는 무기 절연물질 중 어느 하나에서 선택되며, 바람직하게는 무기 절연물질에서 선택되는 것이며, 더욱 바람직하게는 실리콘 절연물질에서 선택되는 것이다. 이러한 실리콘 절연물질로는 예를 들면, 질화 실리콘 (SiNx)막, 산화 실리콘(SiOx)막 등을 이용할 수 있다.
그 다음, 도면에는 도시하지 않았지만, 상기 보호막(119) 상부에 제4 포토레지스트막(미도시)을 도포하고, 제 4 마스크를 이용한 노광 공정 및 현상 공정에 의 해 상기 제4 포토레지스트막(미도시)을 선택적으로 제거하여 제4 포토레지스트막패턴(미도시)을 형성한다.
이어서, 상기 제4 포토레지스트막패턴을 차단막으로 하여, 상기 보호막(119)을 선택적으로 패터닝하여, 상기 드레인전극(115b)을 노출시키는 콘택홀(121)을 형성한다.
그 다음, 상기 잔류하는 제4 포토레지스트막패턴(미도시)을 제거한 후, 보호막(119) 상부에 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명 도전물질을 증착한다.
이어서, 상기 투명 도전물질층(미도시) 상부에 포토레지스트막(미도시)을 도포하고, 제5 마스크를 이용한 노광 공정 및 현상 공정을 통해 선택적으로 제거하여 제5 포토레지스트막패턴(미도시)을 형성한다.
그 다음, 상기 제5 포토레지스트막패턴(미도시)을 차단막으로 하여, 상기 투명 도전물질층을 선택적으로 패터닝하여, 상기 콘택홀(121)을 통해 상기 드레인전극(115b)에 연결되는 화소전극(123)을 형성한다.
이상에서와 같이, 본 발명에 따른 액정표시장치용 박막트랜지스터 제조방법은, n+ 불순물이 도핑된 비정질실리콘으로 구성된 저항성 접촉층의 두께를 얇게 하여 채널영역에 위치하는 순수 비정질실리콘층의 식각 깊이를 기존보다 얇게 함으로써 n+ 저항성 접촉층의 식각공정 시간을 줄여 주고, 산포 범위를 줄여 n+ 저항성 접촉층의 식각 깊이에 대한 공정 마진을 확보하는데 용이하다. 특히, 저항성 접촉층의 증착공정 시간과 함께 식각공정 시간을 기존에 비해 약 절반 이하로 줄일 수 있어 전체적인 박막트랜지스터 공정시간을 크게 줄일 수 있다.
또한, 본 발명에 따른 박막트랜지스터 및 그 제조방법은, n+ 저항성 접촉층의 두께를 감소시키는 경우에 소스전극/드레인전극 용 금속층과 반도체층 간의 오믹(ohmic) 특성 및 박막트랜지스터(TFT)의 온 전류 (On current; Ion) 특성 저하를 초래할 수 있지만, 이러한 문제를 개선하기 위해 저항성 접촉층 형성시에 인산 (phosphorus; PH3) 유량을 늘려 줌으로써 이러한 문제를 보상하고 액티브층의 전체 두께를 슬림(slim)하게 유지함으로써 박막트랜지스터의 이동도(mobility) 특성 및 생산성을 증대시킬 수 있게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
따라서, 이상에서 기술한 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이므로, 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 하며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
도 1은 종래기술에 따른 액정표시장치용 박막트랜지스터 소자의 단면도이다.
도 2는 본 발명에 따른 액정표시장치용 박막 트랜지스터 소자의 단면도이다.
도 3은 도 2의 "A"부의 확대 단면도로서, 본 발명에 따른 액정표시장치용 박막트랜지스터의 반도체층과 저항성 접촉층으로 구성된 액티브층의 두께를 확대 도시한 단면도이다.
도 4a 내지 도 4j는 본 발명에 따른 액정표시장치용 박막트랜지스터 제조공정 단면도이다.
도 5는 본 발명에 따른 액정표시장치용 박막트랜지스터 제조방법에 있어서, n+ 저항성 접촉층의 두께(T1)에 따른 온전류(Ion)의 변화를 나타낸 그래프이다.
도 6은 본 발명에 따른 액정표시장치용 박막트랜지스터 제조방법에 있어서, n+ 저항성 접촉층 형성시에 PH3유량에 따른 온전류(Ion) 변화를 나타낸 그래프이다.
도 7은 본 발명에 따른 액정표시장치용 박막트랜지스터 제조방법에 있어서,
액티브층의 두께(T)에 따른 온전류(Ion)의 변화를 나타낸 그래프이다.
* 도면의 주요 부분에 대한 부호 설명 *
101 : 절연기판 103a : 게이트전극
107 : 게이트절연막 109 : 반도체층
110 : 액티브층 111 : 저항성 접촉층
115a : 소스전극 115b : 드레인전극
119 : 보호막 121 :콘택홀
123 : 화소전극
Claims (6)
- 투명 절연기판 상에 게이트전극을 형성하는 단계;상기 게이트전극을 덮는 영역을 포함한 절연기판 상에 게이트절연막을 형성하는 단계;상기 게이트절연막 상부에 형성되고, 도핑되지 않은 순수 비정질실리콘층과, n형 불순물이 고농도로 도핑되어 있는 n형 불순물 비정질실리콘층을 순차적으로 증착한 후, 상기 게이트전극과 대응되는 영역을 제외한 부분을 식각하여 순수 비정질실리콘층과 n형 불순물 비정질실리콘층으로 구성되는 액티브층을 형성하는 단계;싱기 액티브층을 포함한 투명 절연기판 전면에 금속층을 형성하는 단계;상기 금속층을 식각하여 소스전극과 드레인전극을 서로 이격되도록 형성하는 단계; 및상기 게이트전극과 대응되는 소정영역의 순수 비정질실리콘층이 노출되도록 상기 n형 불순물 비정질실리콘층을 식각하여 저항성 접촉층을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 하는 액정표시장치용 박막트랜지스터 제조방법.
- 제1 항에 있어서, 상기 n형 불순물 비정질실리콘층은 100∼200Å 두께를 갖는 것을 특징으로 하는 액정표시장치용 박막트랜지스터 제조방법.
- 제1 항에 있어서, 상기 n형 불순물 비정질실리콘층 형성시에, PH3/SH4 유량은, 약 1.0 내지 2.5 개/cm3 정도로 유지하며, 상기 n형 불순물 비정질실리콘층 내에 인(phosphorus) 농도가 약 5×1020 내지 5×1021 개/cm2 정도로 도핑되어 있는 것을 특징으로 하는 액정표시장치용 박막트랜지스터 제조방법.
- 제1 항에 있어서, 상기 n형 불순물 비정질실리콘층으로 구성된 액티브층은 1300∼1500Å 두께를 갖는 것을 특징으로 하는 액정표시장치용 박막트랜지스터 제조방법.
- 제1 항에 있어서, 상기 게이트전극과 대응되는 소정영역의 순수 비정질실리콘층이 노출되도록 상기 n형 불순물 비정질실리콘층을 식각하여 저항성 접촉층을 형성하는 단계는, 백채널 식각(Back Channel Etching) 공정을 통해 형성되는 것을 특징으로 하는 액정표시장치용 박막트랜지스터 제조방법.
- 제5 항에 있어서, 상기 n형 불순물 비정질실리콘층은 약 300∼400Å 깊이만큼 식각되는 것을 특징으로 하는 액정표시장치용 박막트랜지스터 제조방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |