KR20110067261A - Liquid crystal display device and method for manufacturing thereof - Google Patents

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Abstract

PURPOSE: A liquid crystal display device and a method for manufacturing the same are provided to simplify the manufacturing processes by connecting a conductive ball spacer with common electrodes of an upper and a lower substrate. CONSTITUTION: A gate driving unit is mounted on an inner circuit area by being defied into the inner circuit area and a pixel area. A control signal line outputs the control signal to the gate driving unit. A gate insulation layer(52) is formed in the front side of the lower plate. An input signal line is formed on an activation layer(53a), a source electrode(55d), and a drain electrode(55e) which are formed on the gate insulation layer. A protection layer(57) is formed on the front side in which a pixel electrode is included.

Description

액정표시장치 및 그의 제조방법{Liquid Crystal Display Device and method for manufacturing thereof}Liquid crystal display device and method for manufacturing thereof

본 발명은 액정표시장치 및 그의 제조방법에 관한 것으로, 특히 공정 단순화와 베젤(bezel)폭 감소를 확보하도록 한 액정표시장치 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device and a method for manufacturing the same, and more particularly, to a liquid crystal display device and a method for manufacturing the same, which ensure process simplification and reduce bezel width.

정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.As the information society develops, the demand for display devices is increasing in various forms, and in recent years, liquid crystal display devices (LCDs), plasma display panels (PDPs), electro luminescent displays (ELDs), and vacuum fluorescent (VFD) Various flat panel display devices such as displays have been studied, and some of them are already used as display devices in various devices.

그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)을 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.Among them, LCD is the most widely used as the substitute for CRT (Cathode Ray Tube) for mobile image display because of its excellent image quality, light weight, thinness, and low power consumption. In addition to the use of the present invention, a variety of applications such as a television, a computer monitor, and the like for receiving and displaying broadcast signals have been developed.

이하, 첨부 도면을 참조하여 종래 기술에 따른 액정표시장치에 대하여 설명하면 다음과 같다.Hereinafter, a liquid crystal display according to the related art will be described with reference to the accompanying drawings.

도 1은 종래 기술에 따른 액정표시장치를 나타낸 레이아웃도이다.1 is a layout diagram illustrating a liquid crystal display device according to the related art.

종래 기술에 따른 액정표시장치는 도 1에 도시한 바와 같이, 상,하부기판(10, 11)과 그 사이에 충진된 액정층(미도시)으로 구성된 액정패널(20)과, 하부기판(11)의 에지 영역에 복수개의 게이트 드라이버로 구성된 게이트 구동부(12)와, 데이터 TCP(13)에 의해서 소오스 인쇄회로기판(14)에 각각 연결되어 있는 복수개의 드라이버들로 구성된 데이터 구동부(15)와, 상기 상,하부기판(10,11) 사이의 가장자리에 형성되어 상,하부기판(10,11)을 합착시킨 씰 라인(seal line)(16)으로 구성되어 있다.As shown in FIG. 1, the liquid crystal display according to the related art includes an upper and lower substrates 10 and 11 and a liquid crystal panel 20 and a lower substrate 11 including liquid crystal layers (not shown) filled therebetween. A gate driver 12 composed of a plurality of gate drivers in the edge region of the N-axis), a data driver 15 composed of a plurality of drivers connected to the source printed circuit board 14 by the data TCP 13, It is composed of a seal line (16) formed at the edge between the upper and lower substrates (10, 11) to join the upper and lower substrates (10, 11).

상기에서 게이트 구동부(12)와 데이터 구동부(15)를 연결하는 IC는 FPC 또는 COF와 같은 방법을 사용한다. 도 1에는 게이트 COF를 적용한 예를 도시하였다.The IC connecting the gate driver 12 and the data driver 15 uses a method such as an FPC or a COF. 1 illustrates an example of applying a gate COF.

상기 게이트 구동부(12)와 데이터 구동부(15)에 제어신호 및 화상정보를 출력하는 타이밍 제어부(미도시)가 더 구비되어 있다.A timing controller (not shown) for outputting control signals and image information to the gate driver 12 and the data driver 15 is further provided.

상기에서 액정패널(20)의 내부에는 화상이 표시되는 화소부(21)가 정의되어 있고, 상기 하부기판(11)에는 수직 교차되어 매트릭스 형태의 화소영역을 정의하는 복수개의 게이트 라인 및 데이터라인과, 상기 각 게이트 라인과 데이터 라인에 의해 정의된 각 화소영역에 형성된 복수개의 화소전극과, 상기 게이트 라인의 신호에 따라 상기 데이터 라인의 신호를 각 화소 전극에 인가하는 복수개의 박막트랜지스터(TFT)가 상기 각 게이트 라인과 데이터 라인이 교차하는 부분에 형성된다.In the liquid crystal panel 20, a pixel portion 21 for displaying an image is defined, and the lower substrate 11 includes a plurality of gate lines and data lines that vertically intersect to define a pixel area in a matrix form. And a plurality of pixel electrodes formed in each pixel region defined by each of the gate lines and the data lines, and a plurality of TFTs applying the signal of the data line to each pixel electrode according to the signal of the gate line. The gate line and the data line intersect each other.

상기에서 박막 트랜지스터는 게이트라인의 일측에서 돌출된 게이트전극과, 게이트전극을 포함한 전면에 형성된 게이트 절연막과, 게이트전극을 포함한 상부에 오버랩되어 있는 활성층과, 상기 데이터 라인의 일측에서 오버랩되며 게이트전극 일측에 오버랩되어 있는 소오스전극과, 상기 소오스전극과 이격되어 있는 드레인전극으로 구성된다.The thin film transistor includes a gate electrode protruding from one side of a gate line, a gate insulating film formed on the front surface including the gate electrode, an active layer overlapping an upper portion including the gate electrode, and a gate electrode overlapping at one side of the data line. And a source electrode overlapping each other, and a drain electrode spaced apart from the source electrode.

그리고 상기 데이터라인을 포함한 상부에 드레인전극에 제 1 콘택홀을 갖도록 보호막이 형성되어 있고, 제 1 콘택홀을 통해서 드레인전극과 화소전극이 콘택되어 있다.In addition, a passivation layer is formed on the drain electrode including the data line to have a first contact hole, and the drain electrode and the pixel electrode are contacted through the first contact hole.

그리고 상부기판(10)에는 도면에는 도시되어 있지 않지만, 블랙 매트릭스에 의해 화소영역별로 분리되어 도포된 칼라필터층과, 상기 화소전극의 상대 전극인 공통전극이 구비되어 있다.Although not shown in the drawing, the upper substrate 10 includes a color filter layer coated separately by pixel region by a black matrix, and a common electrode serving as a counter electrode of the pixel electrode.

상기와 같이 구성된 종래 기술에 의한 액정표시장치에서 액정은 상,하부기판(10,11) 사이에 구성된 공통전극과 화소전극에 전압이 인가됨에 의해서 구동한다. 따라서 상,하부기판(10,11)의 공통전극과 화소전극에 전압을 인가시키기 위해서는 공통전극이 화소전극과 연결되어 있어야 한다. 이를 위하여 일반적으로 상,하부기판(10,11) 사이에 은접점(Ag-Dot)(17)을 구비시킨다. 도 1에는 상하좌우 4부분의 모서리에 은접점(17)을 위치시켰다.In the liquid crystal display device according to the related art configured as described above, the liquid crystal is driven by applying a voltage to the common electrode and the pixel electrode formed between the upper and lower substrates 10 and 11. Therefore, in order to apply voltage to the common electrode and the pixel electrode of the upper and lower substrates 10 and 11, the common electrode must be connected to the pixel electrode. To this end, a silver contact point (Ag-Dot) 17 is generally provided between the upper and lower substrates 10 and 11. In FIG. 1, the silver contact point 17 is positioned at the corners of the top, bottom, left and right four parts.

그러나, 상기 은접점(17)을 형성하는 공정은 그 공정이 복잡하여 많은 시간을 필요로 한다는 문제가 있다.However, the process of forming the silver contact 17 has a problem that the process is complicated and requires a lot of time.

한편, 최근 내장 회로 기술의 발전으로 게이트 내장 회로가 적용되고 있고 또한, 도전성 실(seal)의 개발로 은접점없이 상/하판의 콘택이 가능하도록 하여 공정을 단순화한 기술이 개발되었으나 게이트 내장 회로의 신호 이상 발생으로 도전 실의 외곽 형성에 따른 베젤(bezel) 폭 증가의 문제가 발생하고 있다. On the other hand, the recent development of the embedded circuit technology has been applied to the gate embedded circuit, and the development of the conductive seal (seal) to enable the contact of the upper and lower plates without the silver contact has been developed a technology to simplify the process, but the As a result of signal abnormality, there is a problem of an increase in bezel width due to the outer edge of the conductive seal.

즉, 도전 실을 게이트 내장 회로위에 형성시 상부기판의 공통전극과 내장회로부의 콘택 패드(contact pad)와 숏트가 발생하여 신호 이상이 발생하므로 외곽 부분에 도전 실을 형성함으로써 베젤 폭의 증가가 발생한다.That is, when the conductive seal is formed on the gate embedded circuit, a signal abnormality occurs due to the contact pad and the short of the common electrode of the upper substrate and the embedded circuit of the upper circuit. Thus, the conductive seal is formed on the outer portion to increase the bezel width. do.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 상,하부기판의 공통전극을 전기적으로 연결시키기 위해서, 종래의 은접점 대신에 전도성 볼 스페이서가 섞인 실 라인을 구성한 액정표시장치 및 그의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made in order to solve the above problems, in order to electrically connect the common electrodes of the upper and lower substrates, a liquid crystal display device comprising a seal line in which conductive ball spacers are mixed instead of a conventional silver contact point and a manufacturing method thereof. The purpose is to provide.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 액정표시장치는 내장회로 영역과 화소영역으로 정의되어 상기 내장회로 영역에 실장된 게이트 구동부와, 상기 게이트 구동부에 제어신호를 출력하기 위한 제어신호 라인을 포함하여 형성된 액정표시장치에 있어서, 하부기판상의 내장회로 영역에 일정한 간격을 갖고 형성되는 구동배선 및 클럭라인과 화소영역에 형성되는 게이트 전극과, 상기 하부기판의 전면에 형성되는 게이트 절연막과, 상기 게이트 전극과 대응되게 상기 게이트 절연막상에 형성되는 활성층과 소오스 및 드레인 전극과 상기 내장회로 영역에 형성되 는 입력신호 라인과, 상기 화소전극을 포함한 전면에 형성된 보호막과, 상기 보호막을 관통하여 상기 구동배선에 연결되는 제 1 투명 도전막, 클럭라인 및 제어신호 라인에 연결되는 제 2 투명 도전막, 드레인 전극에 연결되는 화소전극과, 상기 하부기판과 대응되는 상부기판의 내장회로 영역에 형성된 더미 칼라 필터층 및 화소영역에 형성된 칼라 필터층과, 상기 상부기판의 전면에 형성된 공통전극과, 상기 합착된 상,하부기판 사이의 내장회로 영역의 상부에 오버랩되도록 형성되며, 상기 더미 칼라 필터층에 대응되게 구성되어 상기 공통전극과 구동배선을 연결하는 전도성 볼 스페이서를 구비한 씰 라인을 포함하여 구성되는 것을 특징으로 한다.According to an exemplary embodiment of the present invention, a liquid crystal display device includes a gate driver defined by an embedded circuit region and a pixel region mounted on the embedded circuit region, and a control signal line for outputting a control signal to the gate driver. A liquid crystal display device comprising: a drive wiring and a clock line formed at a predetermined interval in an embedded circuit region on a lower substrate, a gate electrode formed in a pixel region, a gate insulating film formed on an entire surface of the lower substrate, and An active layer formed on the gate insulating layer corresponding to the gate electrode, an input signal line formed on the source and drain electrodes, and the embedded circuit region, a passivation layer formed on the entire surface including the pixel electrode, and the driving wiring through the passivation layer. Connected to a first transparent conductive film, a clock line and a control signal line A second transparent conductive film, a pixel electrode connected to the drain electrode, a dummy color filter layer formed in an embedded circuit region of the upper substrate corresponding to the lower substrate, a color filter layer formed in the pixel region, and a common electrode formed on the front surface of the upper substrate And a seal line formed to overlap an upper portion of an embedded circuit region between the bonded upper and lower substrates, the seal line having a conductive ball spacer configured to correspond to the dummy color filter layer and connecting the common electrode and the driving wiring. Characterized in that the configuration.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 액정표시장치의 제조방법은In addition, the manufacturing method of the liquid crystal display device according to the present invention for achieving the above object is

내장회로 영역과 화소영역으로 정의되어 상기 내장회로 영역에 실장된 게이트 구동부와, 상기 게이트 구동부에 제어신호를 출력하기 위한 제어신호 라인을 포함하여 형성된 액정표시장치의 제조방법에 있어서, 하부기판상의 내장회로 영역에 일정한 간격을 갖는 구동배선, 클럭라인과 함께 화소영역에 게이트 전극을 형성하는 단계; 상기 하부기판의 전면에 게이트 절연막을 형성하는 단계; 상기 게이트 전극과 대응되게 상기 게이트 절연막상에 활성층과 소오스 및 드레인 전극을 형성함과 함께 상기 내장회로 영역에 입력신호 라인을 형성하는 단계; 상기 화소전극을 포함한 전면에 보호막을 형성하고 상기 구동배선, 클럭라인 및 제어신호 라인과 화소전극이 노출되도록 콘택홀을 형성하는 단계; 상기 하부기판의 전면에 투명 도전막을 형성하고 포토 및 식각 공정을 통해 투명 도전막을 선택적으로 제거하여 콘택 홀을 통해 구동배선에 연결되는 제 1 투명 도전막, 클럭라인 및 제어신호 라인에 연결되는 제 2 투명 도전막, 드레인 전극에 연결되는 화소전극을 형성하는 단계; 상기 하부기판과 대응되는 상부기판의 내장회로 영역에 더미 칼라 필터층을 형성하고 화소영역에 칼라 필터층을 형성하는 단계; 상기 상부기판의 전면에 공통전극을 형성하는 단계; 상기 하부기판의 더미 칼라 필터층과 대응되면서 상기 구동배선과 공통전극을 연결하는 전도성 볼 스페이서가 섞인 씨일재를 도포하여 씰 라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.A method of manufacturing a liquid crystal display device, comprising: a gate driver defined by an embedded circuit region and a pixel region mounted on the embedded circuit region, and a control signal line for outputting a control signal to the gate driver; Forming a gate electrode in the pixel region together with a driving line and a clock line having a predetermined interval in the circuit region; Forming a gate insulating film on an entire surface of the lower substrate; Forming an active layer, a source and a drain electrode on the gate insulating layer to correspond to the gate electrode, and forming an input signal line in the embedded circuit region; Forming a protective layer on the entire surface including the pixel electrode and forming a contact hole to expose the driving wiring, the clock line, the control signal line and the pixel electrode; Forming a transparent conductive film on the entire surface of the lower substrate and selectively removing the transparent conductive film through a photo and etching process, and a second transparent conductive film, a clock line, and a control signal line connected to the driving wiring through a contact hole. Forming a pixel electrode connected to the transparent conductive film and the drain electrode; Forming a dummy color filter layer in an embedded circuit region of an upper substrate corresponding to the lower substrate and forming a color filter layer in a pixel region; Forming a common electrode on a front surface of the upper substrate; And forming a seal line by applying a seal material mixed with a conductive ball spacer connecting the driving wiring and the common electrode while corresponding to the dummy color filter layer of the lower substrate.

본 발명에 따른 액정표시장치 및 그의 제조방법은 다음과 같은 효과가 있다.The liquid crystal display device and the manufacturing method thereof according to the present invention have the following effects.

첫째, 전도성 볼 스페이서가 섞여서 형성된 씰 라인으로 상,하부기판의 공통전극을 연결시킬 수 있으므로 종래의 은접점 공정을 진행하지 않아도 되므로 공정을 단순화시킬 수 있다.First, since the common electrode of the upper and lower substrates may be connected by a seal line formed by mixing the conductive ball spacers, the process may be simplified since the conventional silver contact process may not be performed.

둘째, 내장된 게이트 구동부 또는/및 제어신호 라인 상부에 전도성 볼 스페이서가 섞인 씰 라인을 오버랩시키더라도, 투명도전막(ITO)으로 구성된 내장된 게이트 구동부와 제어신호 라인 및 화소전극 상부에 별도의 추가공정없이 칼라필터층 패턴 또는 액티브층 패턴을 적층 형성함으로써, 전도성 볼 스페이서에 의해 내장된 게이트 구동부와 제어신호 라인이 상부기판의 공통전극에 전기적으로 연결되는 것을 방지할 수 있다.Second, even if the seal gate containing the conductive ball spacers is overlapped on the embedded gate driver or / and the control signal line, the additional gate process and the control signal line and the pixel electrode additionally formed on the transparent conductive film (ITO) By forming the color filter layer pattern or the active layer pattern without lamination, it is possible to prevent the gate driver and the control signal line embedded by the conductive ball spacer from being electrically connected to the common electrode of the upper substrate.

셋째, 게이트 내장 회로에 접목된 액정패널의 공정 단순화 및 베젤 폭 감소를 동시에 확보할 수 있다.Third, process simplification and bezel width reduction of the liquid crystal panel incorporated in the gate embedded circuit can be secured simultaneously.

이하, 첨부된 도면을 참고하여 본 발명에 의한 액정표시장치 및 그의 제조방법을 보다 상세히 설명하면 다음과 같다.Hereinafter, a liquid crystal display and a manufacturing method thereof according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 액정표시장치를 나타낸 레이아웃도이고, 도 3은 본 발명의 제 1 실시예에서 액정패널의 에지 영역에 위치한 내장회로부와 화소영역을 자른 구조 단면도이다. 2 is a layout diagram illustrating a liquid crystal display according to an exemplary embodiment of the present invention, and FIG. 3 is a cross-sectional view illustrating a structure in which an embedded circuit unit and a pixel region, which are located in an edge region of a liquid crystal panel, are cut in the first embodiment of the present invention.

본 발명에 따른 액정표시장치는 도 2에 도시한 바와 같이, 상,하부기판(30, 50)과 그 사이에 충진된 액정층(미도시)으로 구성된 액정패널(40)과, 상기 하부기판(50)의 일측 또는 양측 상부에 실장된 복수개의 게이트 드라이버들로 구성된 게이트 구동부(31)와, 데이터 TCP(32)에 의해서 소오스 인쇄회로기판(33)에 각각 연결되어 있는 복수개의 데이터 드라이버들로 구성된 데이터 구동부(34)와, 상기 게이트 구동부(31)와 데이터 구동부(34)에 제어신호 및 화상정보를 출력하는 타이밍 제어부(미도시)로 구성된다.As shown in FIG. 2, the liquid crystal display according to the present invention includes a liquid crystal panel 40 including upper and lower substrates 30 and 50 and a liquid crystal layer (not shown) filled therebetween, and the lower substrate ( A gate driver 31 comprising a plurality of gate drivers mounted on one side or both upper portions of 50), and a plurality of data drivers connected to the source printed circuit board 33 by the data TCP 32, respectively. And a timing controller (not shown) for outputting control signals and image information to the data driver 34 and the gate driver 31 and the data driver 34.

상기에서 데이터 구동부(34)는 데이터 TCP(32)를 이용하여 소오스 인쇄회로기판(33)과 연결시키지 않고, 게이트 구동부(31)와 같이 하부기판(50) 상부에 실장시켜 구성시킬 수도 있다.The data driver 34 may be mounted on the lower substrate 50 like the gate driver 31 without being connected to the source printed circuit board 33 using the data TCP 32.

그리고 상기 타이밍 제어부로부터 출력된 제어신호를 각 게이트 구동부(31)로 입력시키기 위한 제어신호 라인(35)들이 일방향으로 복수개 배열되어 있다. 이때 타이밍 제어부에서는 제어신호로써, 소정의 클럭신호, 게이트 스타트 신호 및 타이밍 신호를 공급하여 게이트 구동부(31)와 데이터 구동부(34)의 구동 타이밍을 제어한다.In addition, a plurality of control signal lines 35 for inputting a control signal output from the timing controller to each gate driver 31 are arranged in one direction. At this time, the timing controller supplies a predetermined clock signal, a gate start signal, and a timing signal as a control signal to control the driving timing of the gate driver 31 and the data driver 34.

그리고 상기 각 제어신호 라인(35)들에 접속되어 게이트 구동부(31)의 게이트 드라이버들로 신호를 입력시키는 입력신호 라인들(미도시)이 복수개 배열되어 있다. 그리고 도면에는 도시되지 않았지만, 하부기판(50)의 각 게이트 패드부에 순차적으로 주사신호를 출력하기 위해서 게이트 구동부(31)로부터 화소부(41)의 각 게이트 패드부로 출력신호 라인들이 연결되어 있다.A plurality of input signal lines (not shown) connected to the control signal lines 35 and inputting signals to the gate drivers of the gate driver 31 are arranged. Although not shown in the drawing, output signal lines are connected from the gate driver 31 to each gate pad portion of the pixel portion 41 in order to sequentially output the scanning signals to the gate pad portions of the lower substrate 50.

상기 게이트 라인에 순차적으로 턴온(turn on) 신호를 인가하면 그때마다 해당 라인의 화소전극에 데이터 신호가 인가되므로 영상이 표시된다.When a turn on signal is sequentially applied to the gate line, an image is displayed because a data signal is applied to the pixel electrode of the corresponding line.

그리고 상기 상,하부기판(30, 50)이 합착되는 외곽부를 따라서 씰 라인(seal line)(42)이 형성되어 있는데, 상기 씰 라인(42)은 상기 제어신호 라인(35) 또는/및 게이트 구동부(31)의 상부에 오버랩되어 있다.A seal line 42 is formed along the outer portion where the upper and lower substrates 30 and 50 are bonded to each other, and the seal line 42 is the control signal line 35 or / and the gate driver. It overlaps on the upper part of 31.

상기 씰 라인(42)은 상기 상,하부기판(30,50)의 공통전극(투명 도전막)을 전기적으로 연결하기 위해서, 전도성 볼 스페이서(43a)를 씰런트(sealant)(43)에 섞어서 구성하였다. 도 2에서는 화소부(41) 상부의 씰 라인(42) 부분에서 상,하부기판(30)의 공통전극과 연결된다. 예를 들어서 'B'영역에서 이와 같이 연결된다.The seal line 42 is formed by mixing a conductive ball spacer 43a with a sealant 43 to electrically connect the common electrodes (transparent conductive layers) of the upper and lower substrates 30 and 50. It was. In FIG. 2, the common line of the upper and lower substrates 30 is connected to the seal line 42 in the upper portion of the pixel portion 41. For example, in the 'B' area it is connected like this.

이에 의해서, 종래의 은접점(Ag-Dot)을 구비시키지 않고, 씰 라인(42)이 이를 대신하게 하였다. 이때 중요하게 고려할 사항은, 전도성 볼 스페이서(43a)를 섞어서 구성한 씰 라인(42)은 도전성을 갖기 때문에 제어신호 라인(35) 또는/및 게이트 구동부(31)와 오버랩될 경우 제어신호 라인(35)이나 게이트 구동부(31)가 상부기판(30)과 전기적으로 연결되어 회로 구동이 불가능하게 된다.As a result, the seal line 42 is replaced by the conventional silver contact point Ag-Dot. In this case, it is important to consider that since the seal line 42 formed by mixing the conductive ball spacers 43a is conductive, the control signal line 35 when the control line 35 overlaps with the control signal line 35 or / and the gate driver 31. In addition, the gate driver 31 is electrically connected to the upper substrate 30 so that circuit driving is impossible.

상기와 같은 문제없이 전도성 볼 스페이서(43a)를 씰런트에 섞어서 씰 라인(42)을 구성하기 위해서, 구동회로 전체 즉, 게이트 구동부(31)와 제어신호 라인(35)을 씰 라인(42) 안쪽에 배치하는 것도 생각할 수 있으나, 이렇게 구성하면 액정패널 전체의 크기가 증가하게 되는 문제가 발생한다. 상기 액정패널의 크기는 국제 규격으로 정해져 있으며, 임의 변경이 불가능하다. In order to form the seal line 42 by mixing the conductive ball spacers 43a with the sealant without the above problem, the entire driving circuit, that is, the gate driver 31 and the control signal line 35, is formed inside the seal line 42. Although it is conceivable to arrange in the above structure, there is a problem that the size of the entire liquid crystal panel increases. The size of the liquid crystal panel is defined in international standards, and arbitrary changes are not possible.

따라서 구동회로 내장 액정패널의 경우 회로 내장을 위한 면적이 제한 것이다. 예를 들어 14~17" XGA급 노트북 컴퓨터용 액정패널의 경우에는 씰 라인(42) 안쪽으로 구동회로 전체를 구현하는 것은 불가능하며, 제어신호 라인 또는 게이트 구동부에 오버랩되도록 씰 라인(42)이 위치하게 된다.Therefore, in the case of a liquid crystal panel with a driving circuit, an area for embedding a circuit will be limited. For example, in the case of a liquid crystal panel for a 14-17 "XGA class notebook computer, it is impossible to implement the entire driving circuit inside the seal line 42, and the seal line 42 is positioned so as to overlap the control signal line or the gate driver. Done.

상기와 같이 전도성 볼 스페이서(43a)를 씰런트(43)에 섞어 씰 라인(42)을 구성하기 위해서는 제어신호 라인(35) 또는/및 게이트 구동부(31) 상부에 위치한 씰 라인(42)속의 전도성 볼 스페이서(43a)에 의해서 제어신호 라인(35)과 게이트 구동부(31)가 상부기판(30)의 공통전극과 서로 연결되지 않고, 절연 상태를 유지해야 한다.In order to form the seal line 42 by mixing the conductive ball spacers 43a with the sealant 43 as described above, the conductive lines in the seal line 42 located above the control signal line 35 or / and the gate driver 31 are formed. The control signal line 35 and the gate driver 31 are not connected to the common electrode of the upper substrate 30 by the ball spacer 43a, and the insulation signal must be maintained.

따라서 본 발명의 제 1 실시예에 의한 액정표시장치는 도 3에 도시한 바와 같이, 전도성 볼 스페이서(43a)에 의해서 제어신호 라인(35)과 게이트 구동부(31)가 상부기판(30)의 공통전극과 서로 연결되지 않도록 원하는 위치에서만 콘택이 이루어지도록 하고 있다.Accordingly, in the liquid crystal display according to the first exemplary embodiment of the present invention, as shown in FIG. 3, the control signal line 35 and the gate driver 31 are common to the upper substrate 30 by the conductive ball spacer 43a. The contact is made only at a desired position so as not to be connected to the electrodes.

이를 위하여 본 발명은 전도성 볼 스페이서(43a)를 씰런트(43)에 섞어서 씰 라인(42)을 구성시킬 때, 상기와 같이 상부기판(30)의 공통전극(73)과 제어신호 라 인(35)이 전기적으로 연결되는 문제를 해결하기 위한 것으로, 도 3에 도시한 바와 같이, 칼라 필터층(72a)을 형성할 때 동시에 형성된 더미 칼라 필터층(72b)을 포함한 전면에 공통전극(73)과 하부기판(50)의 구동배선(59a)만을 전기적으로 연결하기 위해 전도성 볼 스페이서(43a)가 상기 더미 칼라 필터층(72b)의 상부에 대응되도록 형성된다.To this end, in the present invention, when the conductive ball spacer 43a is mixed with the sealant 43 to form the seal line 42, the common electrode 73 and the control signal line 35 of the upper substrate 30 are formed as described above. In order to solve the problem of electrical connection, the common electrode 73 and the lower substrate on the front surface including the dummy color filter layer 72b formed simultaneously when the color filter layer 72a is formed, as shown in FIG. The conductive ball spacers 43a are formed to correspond to the upper portions of the dummy color filter layers 72b so as to electrically connect only the driving wirings 59a of the 50.

보다 구체적으로, 이하, 도면을 참조하여 액정패널 에지에 즉, 도 2의 'A'영역의 구동 회로부와 화소부의 단면 구조를 좀 더 자세히 설명하기로 한다.More specifically, the cross-sectional structures of the driving circuit portion and the pixel portion of the 'A' region of FIG. 2, that is, the edge of the liquid crystal panel will be described in more detail with reference to the drawings.

상기에서 구동 회로부는 제어신호 라인(이하에서는 클럭라인으로 예시하여 설명함) 및 게이트 구동부가 위치한 부분을 말한다.In the above description, the driving circuit unit refers to a portion in which a control signal line (hereinafter, referred to as a clock line) and a gate driving unit are located.

한편, 본 발명의 상세한 설명에서 편의를 위하여 구동 회로부는 제 1 영역, 화소부는 제 2 영역이라고 정의하여 기술한다.Meanwhile, in the detailed description of the present invention, for convenience, the driving circuit unit is defined as a first region and the pixel unit is defined as a second region.

도 3에 도시한 바와 같이, 하부기판(50)의 제 1 영역에는 일방향으로 배열된 게이트 구동 배선(51a)과, 제어 신호 라인을 이루는 클럭 라인(51b)이 형성되어 있다. 그리고 제 2 영역에는 게이트 라인이 일방향으로 배열되어 있고, 그의 일측에서 돌출된 게이트전극(51c)이 구비되어 있다.As shown in FIG. 3, the gate driving wiring 51a arranged in one direction and the clock line 51b constituting the control signal line are formed in the first region of the lower substrate 50. In the second region, gate lines are arranged in one direction, and the gate electrode 51c protruding from one side thereof is provided.

그리고 상기 구동 배선(51a)과 클럭 라인(51b)과 게이트 전극(51c)을 포함한 하부기판(50) 상부에 게이트 절연막(52)이 형성되어 있다.The gate insulating layer 52 is formed on the lower substrate 50 including the driving wiring 51a, the clock line 51b, and the gate electrode 51c.

상기 게이트 절연막(52)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)으로 형성할 수 있다.The gate insulating layer 52 may be formed of a silicon nitride layer (SiNx) or a silicon oxide layer (SiO 2 ).

상기 제 1 영역의 게이트 절연막(52)상에 금속 패턴(입력 신호 라인)(55c)이 형성되어 있다.A metal pattern (input signal line) 55c is formed on the gate insulating film 52 of the first region.

제 2 영역의 게이트 전극(51c)을 포함한 게이트 절연막(52)의 일영역 상부에는 비정질 실리콘층으로 구성된 활성층(53a)이 형성되어 있다.An active layer 53a formed of an amorphous silicon layer is formed on one region of the gate insulating layer 52 including the gate electrode 51c of the second region.

그리고 상기 게이트 라인(미도시)과 수직 교차하여 화소영역을 정의하도록 데이터 라인이 형성되어 있고, 데이터 라인의 일측에서 돌출되어 있으며 게이트 전극(51c)의 일측 상부에 오버랩 되도록 소오스 전극(55d)이 형성되어 있고, 소오스 전극(55d)과 이격되어 게이트 전극(51c) 타측 상부에 오버랩 되도록 드레인 전극(55e)이 형성되어 있다. 그리고 상기 활성층(53a)과 소오스 전극(55d) 및 드레인 전극(55e)의 사이에는 n+ 비정질 실리콘층으로 구성된 오믹 콘택층(54a)이 형성되어 있다.A data line is formed to vertically intersect the gate line (not shown) to define a pixel area, and a source electrode 55d is formed to protrude from one side of the data line and to overlap an upper portion of one side of the gate electrode 51c. The drain electrode 55e is formed to be spaced apart from the source electrode 55d so as to overlap the upper portion of the other side of the gate electrode 51c. An ohmic contact layer 54a made of an n + amorphous silicon layer is formed between the active layer 53a, the source electrode 55d, and the drain electrode 55e.

상기 제 1 영역의 입력 신호 라인(55c)은 상기 데이터 라인과 동일층상에 형성된다.The input signal line 55c of the first region is formed on the same layer as the data line.

그리고, 상기 데이터 라인 및 입력신호 라인(55c)을 포함한 하부기판(50) 전면에 보호막(57)이 형성되어 있는데, 제 1 영역의 구동 배선(51a)에는 제 1 콘택홀(58a)이 형성되어 있고, 입력 신호 라인(55c) 및 클럭 라인(51b)에는 제 2, 제 3 콘택홀(58b,58c)이 형성되어 있고, 제 2 영역의 드레인 전극(55e) 상에는 제 4 콘택홀(58d)이 형성되어 있다.In addition, a passivation layer 57 is formed on an entire surface of the lower substrate 50 including the data line and the input signal line 55c. A first contact hole 58a is formed in the driving wiring 51a of the first region. The second and third contact holes 58b and 58c are formed in the input signal line 55c and the clock line 51b, and the fourth contact hole 58d is formed on the drain electrode 55e of the second region. Formed.

그리고 제 1 영역의 제 1 콘택홀(58a)에는 제 1 투명 도전막(59a)이 형성되어 있고, 제 1 영역의 제 2 콘택홀(58b)에서 제 3 콘택홀(58c)에는 제 2 투명 도전 막(59b)이 형성되어 있다. 그리고 제 2 영역의 제 4 콘택홀(58d)에는 화소전극(59c)이 형성되어 있다.A first transparent conductive film 59a is formed in the first contact hole 58a of the first region, and a second transparent conductive is formed in the third contact hole 58c of the second contact hole 58b of the first region. The film 59b is formed. The pixel electrode 59c is formed in the fourth contact hole 58d of the second region.

그리고 상부기판(30)에는 화소영역을 제외한 영역에 블랙 매트릭스층(71)이 형성되어 있고, 상기 블랙 매트릭스층(71)의 양측단과 오버랩되면서 제 2 영역에 상기 화소전극(59c)에 대응되게 칼라 필터층(72a)이 형성되어 있고, 제 1 영역에는 상기 칼라 필터층(72a)으로 이루어지는 더미 칼라 필터층(72b)이 형성되어 있으며, 상기 칼라 필터층(72a)을 포함한 상부기판(30)의 전면에는 공통전극(73)이 형성되어 있다.In addition, a black matrix layer 71 is formed in a region excluding the pixel region in the upper substrate 30, and overlaps both ends of the black matrix layer 71 to correspond to the pixel electrode 59c in the second region. A filter layer 72a is formed, a dummy color filter layer 72b formed of the color filter layer 72a is formed in the first region, and a common electrode is formed on the entire surface of the upper substrate 30 including the color filter layer 72a. 73 is formed.

그리고 하부기판(50)의 보호막(57) 상부에 액정패널(40)(도 2 참조)의 외곽부를 따라서 씰 라인(42)이 형성되어 있다.A seal line 42 is formed along the outer portion of the liquid crystal panel 40 (see FIG. 2) on the passivation layer 57 of the lower substrate 50.

상기에서 씰 라인(42)은 상기 클럭 라인(51b)과 구동 배선(51a) 상부에 오버랩되어 있다.In this case, the seal line 42 overlaps the clock line 51b and the driving wiring 51a.

상기 씰 라인(42)은 씰런트(43) 내에 전도성 볼 스페이서(43a)를 구비하여 구성되어 있다. 이때 상기 전도성 볼 스페이서(43a)는 상기 더미 칼라 필터층(72b) 상부의 공통전극(73)과 구동배선(58a)만을 전기적으로 연결하므로 제 1 영역에서는 씰 라인(42)이 구동배선(51a)과 클럭 라인(51b) 상부에 오버랩되더라도 하부기판(50)과 상부기판(30)이 연결되는 문제는 발생되지 않기 때문에 내장된 회로는 정상 동작한다.The seal line 42 includes a conductive ball spacer 43a in the sealant 43. At this time, since the conductive ball spacer 43a electrically connects only the common electrode 73 and the driving wiring 58a on the dummy color filter layer 72b, the seal line 42 is connected to the driving wiring 51a in the first region. Even if the upper portion of the clock line 51b overlaps, the problem in which the lower substrate 50 and the upper substrate 30 are connected does not occur, so that the embedded circuit operates normally.

그리고 내장회로의 구동을 위한 제 1, 제 2 투명 도전막(59a, 59b) 부분을 제외한 씰 라인(42)에서는 상,하부기판(30, 50)의 공통전극을 연결할 수 있으므로, 종래의 은접점을 제거하여 구성할 수 있다.In addition, since the common lines of the upper and lower substrates 30 and 50 may be connected to the seal line 42 except for the portions of the first and second transparent conductive layers 59a and 59b for driving the internal circuits, the conventional silver contacts Can be configured by removing

한편, 상기 도전성 볼 스페이서(43a)는 씰 라인의 갭(gap)을 유지하는 볼 스페이서(43b)보다 사이즈를 작게 하여 원하는 위치에서만 콘택이 발생할 수 있도록 한다.On the other hand, the conductive ball spacer (43a) is smaller than the ball spacer (43b) for maintaining the gap (gap) of the seal line so that the contact can occur only in the desired position.

도 4는 본 발명의 제 2 실시예에서 액정패널의 에지영역에 위치한 내장회로부와 화소영역을 자른 구조 단면도이다. 4 is a cross-sectional view illustrating a structure in which an embedded circuit part and a pixel area located in an edge area of a liquid crystal panel are cut in the second embodiment of the present invention.

한편, 본 발명의 상세한 설명에서 편의를 위하여 구동 회로부는 제 1 영역, 화소부는 제 2 영역이라고 정의하여 기술한다.Meanwhile, in the detailed description of the present invention, for convenience, the driving circuit unit is defined as a first region and the pixel unit is defined as a second region.

도 4에 도시한 바와 같이, 하부기판(60)의 제 1 영역에는 일방향으로 배열된 게이트 구동 배선(61a)과, 제어 신호 라인을 이루는 클럭 라인(61b)이 형성되어 있다. 그리고 제 2 영역에는 게이트 라인이 일방향으로 배열되어 있고, 그의 일측에서 돌출된 게이트전극(61c)이 구비되어 있다.As shown in FIG. 4, the gate driving wiring 61a arranged in one direction and the clock line 61b constituting the control signal line are formed in the first region of the lower substrate 60. In the second region, gate lines are arranged in one direction, and a gate electrode 61c protruding from one side thereof is provided.

그리고 상기 구동 배선(61a)과 클럭 라인(61b)과 게이트 전극(61c)을 포함한 하부기판(60) 상부에 게이트 절연막(62)이 형성되어 있다.A gate insulating layer 62 is formed on the lower substrate 60 including the driving wiring 61a, the clock line 61b, and the gate electrode 61c.

상기 게이트 절연막(62)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)으로 형성할 수 있다.The gate insulating layer 62 may be formed of silicon nitride (SiNx) or silicon oxide (SiO 2 ).

제 1 영역의 상기 게이트 절연막(62)상에 입력 신호 라인(65c)가 형성되어 있으며, 상기 구동배선(61a) 일측 상부에 오버랩되면서 상기 게이트 절연막(62)상에 비정질 실리콘층과 n+ 비정질 실리콘층으로 이루어진 활성층(63a)과 금속 패 턴(65f)이 적층되어 있다.An input signal line 65c is formed on the gate insulating layer 62 in the first region, and an amorphous silicon layer and an n + amorphous silicon layer are formed on the gate insulating layer 62 while overlapping an upper portion of one side of the driving wiring 61a. The active layer 63a and the metal pattern 65f which are made up are stacked.

여기서, 상기 금속 패턴(65f)은 후술하는 드레인 전극(65e)과 동일한 물질이고, 상기 드레인 전극(65e)을 형성할 때 동시에 형성한다.Here, the metal pattern 65f is made of the same material as the drain electrode 65e to be described later, and is simultaneously formed when the drain electrode 65e is formed.

제 2 영역의 게이트 전극(61c)을 포함한 게이트 절연막(62)의 일영역 상부에는 비정질 실리콘층으로 구성된 활성층(63a)이 형성되어 있다.An active layer 63a formed of an amorphous silicon layer is formed on one region of the gate insulating layer 62 including the gate electrode 61c of the second region.

그리고 상기 게이트 라인(미도시)과 수직 교차하여 화소영역을 정의하도록 데이터 라인이 형성되어 있고, 데이터 라인의 일측에서 돌출되어 있으며 게이트 전극(61c)의 일측 상부에 오버랩 되도록 소오스 전극(65d)이 형성되어 있고, 소오스 전극(65d)과 이격되어 게이트 전극(61c) 타측 상부에 오버랩 되도록 드레인 전극(65e)이 형성되어 있다. 그리고 상기 활성층(63a)과 소오스 전극(65d) 및 드레인 전극(65e)의 사이에는 n+ 비정질 실리콘층으로 구성된 오믹 콘택층(64a)이 형성되어 있다.In addition, a data line is formed to vertically cross the gate line (not shown) to define a pixel area, and a source electrode 65d is formed to protrude from one side of the data line and to overlap an upper portion of one side of the gate electrode 61c. The drain electrode 65e is formed to be spaced apart from the source electrode 65d so as to overlap the upper portion of the gate electrode 61c. An ohmic contact layer 64a formed of an n + amorphous silicon layer is formed between the active layer 63a, the source electrode 65d, and the drain electrode 65e.

상기 제 1 영역의 입력 신호 라인(65c)은 상기 데이터라인과 동일층상에 형성된다.The input signal line 65c of the first region is formed on the same layer as the data line.

그리고, 상기 데이터 라인 및 입력신호 라인(65c)을 포함한 하부기판(60) 전면에 보호막(67)이 형성되어 있는데, 제 1 영역의 구동 배선(61a)에는 제 1 콘택홀(68a)이 형성되어 있고, 입력 신호 라인(65c) 및 클럭 라인(61b)에는 제 2, 제 3 콘택홀(68b,68c)이 형성되어 있고, 제 2 영역의 드레인 전극(65e) 상에는 제 4 콘택홀(68d)이 형성되어 있다.In addition, a passivation layer 67 is formed on an entire surface of the lower substrate 60 including the data line and the input signal line 65c. A first contact hole 68a is formed in the driving wiring 61a of the first region. The second and third contact holes 68b and 68c are formed in the input signal line 65c and the clock line 61b, and the fourth contact hole 68d is formed on the drain electrode 65e of the second region. Formed.

그리고 제 1 영역의 제 1 콘택홀(68a)에는 제 1 투명 도전막(69a)이 형성되 어 있고, 제 1 영역의 제 2 콘택홀(68b)에서 제 3 콘택홀(68c)에는 제 2 투명 도전막(69b)이 형성되어 있다. 그리고 제 2 영역의 제 4 콘택홀(68d)에는 화소전극(69c)이 형성되어 있다.A first transparent conductive film 69a is formed in the first contact hole 68a of the first region, and a second transparent conductive is formed in the third contact hole 68c of the second contact hole 68b of the first region. The film 69b is formed. The pixel electrode 69c is formed in the fourth contact hole 68d of the second region.

그리고 상부기판(40)에는 화소영역을 제외한 영역에 블랙 매트릭스층(81)이 형성되어 있고, 상기 블랙 매트릭스층(81)의 양측단과 오버랩되면서 제 2 영역에 상기 화소전극(69c)에 대응되게 칼라 필터층(82a)이 형성되어 있고, 제 1 영역에는 상기 칼라 필터층(82a)으로 이루어지는 더미 칼라 필터층(82b)이 형성되어 있으며, 상기 칼라 필터층(82a)을 포함한 상부기판(40)의 전면에는 공통전극(83)이 형성되어 있다.In addition, a black matrix layer 81 is formed on an area of the upper substrate 40 except for the pixel area, and overlaps both ends of the black matrix layer 81 to correspond to the pixel electrode 69c in the second area. A filter layer 82a is formed, a dummy color filter layer 82b formed of the color filter layer 82a is formed in a first region, and a common electrode is formed on the entire surface of the upper substrate 40 including the color filter layer 82a. 83 is formed.

그리고 하부기판(60)의 보호막(67) 상부에 액정패널(40)(도 2 참조)의 외곽부를 따라서 씰 라인(42)이 형성되어 있다.A seal line 42 is formed along the outer portion of the liquid crystal panel 40 (see FIG. 2) on the passivation layer 67 of the lower substrate 60.

상기에서 씰 라인(42)은 상기 클럭 라인(61b)과 구동 배선(61a) 상부에 오버랩되어 있다.In this case, the seal line 42 overlaps the clock line 61b and the driving wiring 61a.

상기 씰 라인(42)은 씰런트(43) 내에 전도성 볼 스페이서(43a)를 구비하여 구성되어 있다. 이때 상기 전도성 볼 스페이서(43a)는 상기 더미 칼라 필터층(82b) 상부의 공통전극(83)과 구동배선(68a)만을 전기적으로 연결하므로 제 1 영역에서는 씰 라인(42)이 구동배선(61a)과 클럭 라인(61b) 상부에 오버랩되더라도 하부기판(60)과 상부기판(40)이 연결되는 문제는 발생되지 않기 때문에 내장된 회로는 정상 동작한다.The seal line 42 includes a conductive ball spacer 43a in the sealant 43. In this case, since the conductive ball spacer 43a electrically connects only the common electrode 83 and the driving wiring 68a on the dummy color filter layer 82b, the seal line 42 is connected to the driving wiring 61a in the first region. Even if the upper portion of the clock line 61b overlaps, the problem in which the lower substrate 60 and the upper substrate 40 are connected does not occur, so that the embedded circuit operates normally.

그리고 내장회로의 구동을 위한 제 1, 제 2 투명 도전막(69a, 69b) 부분을 제외한 씰 라인(42)에서는 상,하부기판(40, 60)의 공통전극을 연결할 수 있으므로, 종래의 은접점을 제거하여 구성할 수 있다.In addition, since the common lines of the upper and lower substrates 40 and 60 may be connected to the seal line 42 except for the portions of the first and second transparent conductive layers 69a and 69b for driving the embedded circuit, the conventional silver contacts Can be configured by removing

한편, 상기 도전성 볼 스페이서(43a)는 씰 라인의 갭(gap)을 유지하는 볼 스페이서(43b)보다 사이즈를 작게 하여 원하는 위치에서만 콘택이 발생할 수 있도록 한다.On the other hand, the conductive ball spacer (43a) is smaller than the ball spacer (43b) for maintaining the gap (gap) of the seal line so that the contact can occur only in the desired position.

그리고 상기 도전성 볼 스페이서(43a)는 제 1 영역에서 상기 더미 칼라 필터층(82b)과 활성층(63a) 및 금속 패턴(65f) 상부에 형성된 제 1 투명 도전막(69a)과 공통전극(83)만을 전기적으로 연결하고 있다.In addition, the conductive ball spacer 43a may be electrically connected to only the first transparent conductive film 69a and the common electrode 83 formed on the dummy color filter layer 82b, the active layer 63a, and the metal pattern 65f in the first region. Is connected.

다음에, 본 발명의 바람직한 실시예에 따른 액정표시장치의 제조방법에 대하여 설명하면 다음과 같다.Next, a method of manufacturing a liquid crystal display device according to an exemplary embodiment of the present invention will be described.

도 5a 내지 도 5e는 본 발명의 실시예에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도이다.5A through 5E are cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to an exemplary embodiment of the present invention.

먼저, 본 발명의 액정표시장치의 제조방법은, 도 5a에 도시한 바와 같이, 하부기판(50)상에 도전성 금속을 증착하고, 포토 및 식각 공정을 이용하여 도전성 금속을 패터닝하여, 하부기판(50)의 제 1 영역에는 일방향으로 배열된 게이트 구동 배선(51a)과, 제어 신호 라인을 이루는 클럭 라인(51b)을 형성하고, 제 2 영역에는 일방향으로 배열된 게이트 라인과, 그 일측에서 돌출되는 게이트전극(51c)을 형성한다. First, in the method of manufacturing the liquid crystal display of the present invention, as shown in FIG. 5A, a conductive metal is deposited on the lower substrate 50, and the conductive metal is patterned by using a photo and etching process to form a lower substrate ( A gate driving wiring 51a arranged in one direction and a clock line 51b constituting a control signal line are formed in the first region of 50, and a gate line arranged in one direction and protruding from one side thereof in the second region. The gate electrode 51c is formed.

도 5b에 도시한 바와 같이, 상기 구동 배선(51a)과 클럭 라인(51b)과 게이트 전극(51c)을 포함한 하부기판(50) 상부에 게이트 절연막(52), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소오스/드레인 형성용 금속층을 순차적으로 형성한다.As shown in FIG. 5B, a gate insulating layer 52, an amorphous silicon layer, an n + amorphous silicon layer is formed on the lower substrate 50 including the driving wiring 51a, the clock line 51b, and the gate electrode 51c. Then, the source / drain forming metal layer is sequentially formed.

상기 게이트 절연막(52)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)으로 형성할 수 있다.The gate insulating layer 52 may be formed of a silicon nitride layer (SiNx) or a silicon oxide layer (SiO 2 ).

이어서, 습식 식각공정으로 금속층을 패터닝하여, 제 1 영역에 입력 신호라인(55c)을 형성함과 동시에 제 2 영역에는 데이터 라인, 소오스 전극(55d) 및 드레인 전극(55e)을 형성한다.Subsequently, the metal layer is patterned by a wet etching process to form the input signal line 55c in the first region and the data line, the source electrode 55d and the drain electrode 55e in the second region.

그 다음, 동일한 마스크를 이용하여 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층을 동시에 패터닝하여 활성층(53a) 및 오믹 콘택층(54a)을 형성한다.Next, the n + amorphous silicon layer and the amorphous silicon layer are simultaneously patterned by a dry etching process using the same mask to form the active layer 53a and the ohmic contact layer 54a.

한편, 상기 소오스 전극(55d) 및 드레인 전극(55e)을 형성하기 위해 금속층을 식각할 때 제 1 영역의 구동배선(51a) 상부에 금속층이 잔류하도록 동시에 패터닝하여 금속 패턴(도 4의 65f)을 형성하고, 상기 활성층(53a) 및 오믹 콘택층(54a)을 형성할 때 n+ 비정질 실리콘층과 비정질 실리콘층이 제 2 영역의 구동배선(51a) 상부에 잔류하도록 동시에 패터닝하여 활성층(도 4의 63a)을 형성할 수도 있다.Meanwhile, when the metal layer is etched to form the source electrode 55d and the drain electrode 55e, the metal pattern (65f of FIG. 4) is simultaneously patterned so that the metal layer remains on the driving wiring 51a of the first region. When the active layer 53a and the ohmic contact layer 54a are formed, the active layer 53a and the amorphous silicon layer are simultaneously patterned such that the n + amorphous silicon layer and the amorphous silicon layer remain on the driving wiring 51a of the second region. ) May be formed.

또한, 상기 소오스 전극(55d) 및 드레인 전극(55e)을 형성하기 위한 마스크와 활성층(53a)을 형성하기 위한 마스크는 동일 마스크를 사용하고 있다.In addition, the same mask is used for the mask for forming the source electrode 55d and the drain electrode 55e, and the mask for forming the active layer 53a.

도 5c에 도시된 바와 같이, 상기 소오스 전극(박막 트랜지스터(TFT)를 포함한 하부기판(50) 전면에 PECVD 등의 증착방법으로 보호막(57)을 형성한다.As shown in FIG. 5C, the passivation layer 57 is formed on the entire surface of the lower substrate 50 including the source electrode (thin film transistor TFT) by a deposition method such as PECVD.

이어서, 상기 구동배선(51a), 클럭라인(51b), 입력 신호라인(55c) 및 드레인 전극(55e)의 표면이 소정부분 노출되도록 상기 보호막(57)을 선택적으로 제거하여 제 1 내지 제 4 콘택홀(58a,58b,58c,58d)을 형성한다.Subsequently, the passivation layer 57 is selectively removed so that the surfaces of the driving wiring 51a, the clock line 51b, the input signal line 55c, and the drain electrode 55e are exposed to a predetermined portion. The holes 58a, 58b, 58c, 58d are formed.

그리고 상기 제 1 내지 제 4 콘택홀(58a,58b,58c,58d)을 포함한 하부기판(50)의 전면에 투명 도전막을 차례로 증착한 후, 포토 및 식각 공정으로 투명 도전막을 선택적으로 식각하여, 제 1 영역의 제 1 콘택홀(58a)을 통해 구동배선(51a)과 전기적으로 연결되는 제 1 투명 도전막(59a)을 형성하고, 제 1 영역의 제 2 콘택홀(58b) 및 제 3 콘택홀(58c)을 통해 클럭라인(51b) 및 입력 신호라인(55c)을 전기적으로 연결하는 제 2 투명 도전막(59b)을 형성하고, 제 2 영역의 제 4 콘택홀(58d)을 통해 드레인 전극(55e)에 전기적으로 연결되는 화소전극(59c)을 형성한다.After depositing a transparent conductive film sequentially on the entire surface of the lower substrate 50 including the first to fourth contact holes 58a, 58b, 58c, and 58d, the transparent conductive film is selectively etched by photo and etching processes, and then A first transparent conductive film 59a is formed to be electrically connected to the driving wiring 51a through the first contact hole 58a of the first region, and the second contact hole 58b and the third contact hole of the first region are formed. A second transparent conductive film 59b is formed to electrically connect the clock line 51b and the input signal line 55c through the 58c, and the drain electrode (via the fourth contact hole 58d of the second region). A pixel electrode 59c electrically connected to 55e is formed.

그리고 도면에는 도시되지 않았지만, 하부기판(50)의 보호막 상에 제 1 배향막을 형성한다.Although not shown in the figure, a first alignment layer is formed on the protective layer of the lower substrate 50.

도 5d에 도시한 바와 같이, 상기 하부기판(50)에 상기 구성물들을 형성함과 동시에, 하부기판(50)과 대향되는 상부기판(30)에는 블랙매트릭스(71)와 칼라필터층(72a)과 공통전극(73) 및 제 2 배향막(미도시)을 공정 순서에 따라서 순차적으로 형성한다.As shown in FIG. 5D, the components are formed on the lower substrate 50 and the upper substrate 30 facing the lower substrate 50 is common to the black matrix 71 and the color filter layer 72a. The electrode 73 and the second alignment layer (not shown) are sequentially formed in the process order.

한편, 상기 칼라 필터층(72a)을 형성할 때 제 1 영역에도 동시에 더미 칼라 필터층(72b)을 형성한다. 이때 상기 더미 칼라 필터층(72b)은 이후 공정에서 도전성 볼 스페이서를 형성할 때 원하는 위치에서만 콘택하기 위해 형성된다.Meanwhile, when the color filter layer 72a is formed, the dummy color filter layer 72b is simultaneously formed in the first region. In this case, the dummy color filter layer 72b is formed to contact only at a desired position when forming the conductive ball spacer in a subsequent process.

도 5e에 도시한 바와 같이, 상,하부기판(30, 50) 사이의 액정이 바깥으로 새 는 것을 방지하고, 합착공정시 상,하부기판(30, 50)의 접착을 돕기 위해, 하부기판(50)의 외곽부를 에워싸도록 씰 라인(42)을 형성한다. 상기 씰 라인(42)은 씰런트(43)내에 전도성 볼 스페이서(43a)를 섞어서 형성한다.As shown in Figure 5e, in order to prevent the liquid crystal between the upper and lower substrates (30, 50) to leak out, and to assist the adhesion of the upper and lower substrates (30, 50) during the bonding process, the lower substrate ( The seal line 42 is formed to enclose the outer portion of the 50. The seal line 42 is formed by mixing the conductive ball spacers 43a in the sealant 43.

이때 씰 라인(42)은 화소부 외부의 제어신호 라인(35) 또는 게이트 구동부(31) 상부에 오버랩된다.(도 2 참조)At this time, the seal line 42 overlaps the control signal line 35 or the gate driver 31 outside the pixel portion (see FIG. 2).

그리고 상,하부기판(30, 50)을 합착하고, 가열하여 상기 씨일재를 경화시킴으로써 상,하부기판(30, 50)을 접착시킨다.The upper and lower substrates 30 and 50 are bonded to each other, and the upper and lower substrates 30 and 50 are bonded by curing the seal member by heating.

상기와 같이 씰 라인(42)에 전도성 볼 스페이서(43a)를 섞어서 형성할 때, 구동 배선(51a)과 공통전극(73)만을 전기적으로 연결하기 위해서 상기 더미 칼라 필터층(72b)과 대응되게 형성된다.When the conductive ball spacers 43a are mixed and formed on the seal line 42 as described above, they are formed to correspond to the dummy color filter layer 72b so as to electrically connect only the driving wiring 51a and the common electrode 73. .

한편, 상기 전도성 볼 스페이서(43a)를 상기 씰런트(43)내에 섞을 때 상부기판(30)과 하부기판(50)을 셀갭을 유지하기 위한 볼 스페이서(43b)를 함께 섞어서 형성한다.On the other hand, when the conductive ball spacer 43a is mixed in the sealant 43, the upper substrate 30 and the lower substrate 50 are formed by mixing together the ball spacer 43b for maintaining the cell gap.

상기 도전성 볼 스페이서(43a)는 상기 셀갭을 유지하기 위한 볼 스페이서(43b)보다 작은 크기로 형성하여 원하는 위치에서만 콘택이 되도록 함으로써 제어신호 라인(35)과 게이트 구동부(31)가 씰 라인(42)에 의해서 상부기판(30)의 공통전극에 쇼트되는 것을 방지할 수 있다.The conductive ball spacer 43a is formed to have a smaller size than the ball spacer 43b for maintaining the cell gap so that the conductive ball spacer 43a is in contact only at a desired position so that the control signal line 35 and the gate driver 31 seal the line 42. It is possible to prevent the short circuit to the common electrode of the upper substrate 30 by the.

즉, 액정패널에 게이트 구동부를 내장한 경우, 씰 라인이 상기 게이트 구동부 또는 이에 신호를 인가하기 위한 제어신호 라인에 오버랩되어 형성되더라도 전기적으로 연결되지 않아서 내장된 게이트 구동부는 정상 동작을 한다.That is, when the gate driver is embedded in the liquid crystal panel, even though the seal line is formed to overlap the gate driver or the control signal line for applying the signal, the gate driver is not electrically connected and the embedded gate driver operates normally.

한편, 이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.On the other hand, it will be understood by those skilled in the art that various changes and modifications can be made without departing from the spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the above embodiments, but should be defined by the claims.

도 1은 종래 기술에 따른 액정표시장치를 나타낸 레이아웃도1 is a layout diagram showing a liquid crystal display device according to the prior art;

도 2는 본 발명에 따른 액정표시장치를 나타낸 레이아웃도2 is a layout diagram showing a liquid crystal display device according to the present invention;

도 3은 본 발명의 제 1 실시예에서 액정패널의 에지영역에 위치한 내장회로부와 화소영역을 자른 구조 단면도3 is a cross-sectional view of a structure in which an embedded circuit part and a pixel area located in an edge area of a liquid crystal panel are cut in the first exemplary embodiment of the present invention;

도 4는 본 발명의 제 1 실시예에서 액정패널의 에지영역에 위치한 내장회로부와 화소영역을 자른 구조 단면도4 is a cross-sectional view of a structure in which an embedded circuit part and a pixel area located in an edge area of a liquid crystal panel are cut in the first embodiment of the present invention;

도 5a 내지 도 5e는 본 발명의 실시예에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도5A through 5E are cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to an exemplary embodiment of the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

30 : 상부기판 50 : 하부기판30: upper substrate 50: lower substrate

42 : 씰 라인 43a : 도전성 볼 스페이서42: seal line 43a: conductive ball spacer

43 : 씰런트 73 : 공통전극43: sealant 73: common electrode

Claims (9)

내장회로 영역과 화소영역으로 정의되어 상기 내장회로 영역에 실장된 게이트 구동부와, 상기 게이트 구동부에 제어신호를 출력하기 위한 제어신호 라인을 포함하여 형성된 액정표시장치에 있어서, A liquid crystal display device comprising a gate driver defined by an embedded circuit region and a pixel region and mounted in the embedded circuit region, and a control signal line for outputting a control signal to the gate driver. 하부기판상의 내장회로 영역에 일정한 간격을 갖고 형성되는 구동배선 및 클럭라인과 화소영역에 형성되는 게이트 전극과,A drive wiring and a clock line formed at regular intervals in the embedded circuit region on the lower substrate and a gate electrode formed in the pixel region; 상기 하부기판의 전면에 형성되는 게이트 절연막과,A gate insulating film formed on the entire surface of the lower substrate; 상기 게이트 전극과 대응되게 상기 게이트 절연막상에 형성되는 활성층과 소오스 및 드레인 전극과 상기 내장회로 영역에 형성되는 입력신호 라인과,An active layer and a source and drain electrode formed on the gate insulating layer and an input signal line formed in the embedded circuit region to correspond to the gate electrode; 상기 화소전극을 포함한 전면에 형성된 보호막과,A protective film formed on the entire surface including the pixel electrode; 상기 보호막을 관통하여 상기 구동배선에 연결되는 제 1 투명 도전막, 클럭라인 및 제어신호 라인에 연결되는 제 2 투명 도전막, 드레인 전극에 연결되는 화소전극과,A pixel electrode connected to the first transparent conductive film, a second transparent conductive film connected to the clock line and a control signal line, and a drain electrode penetrating through the passivation layer; 상기 하부기판과 대응되는 상부기판의 내장회로 영역에 형성된 더미 칼라 필터층 및 화소영역에 형성된 칼라 필터층과,A dummy color filter layer formed in an embedded circuit region of the upper substrate corresponding to the lower substrate, and a color filter layer formed in the pixel region; 상기 상부기판의 전면에 형성된 공통전극과,A common electrode formed on the front surface of the upper substrate; 상기 합착된 상,하부기판 사이의 내장회로 영역의 상부에 오버랩되도록 형성되며, 상기 더미 칼라 필터층에 대응되게 구성되어 상기 공통전극과 구동배선을 연결하는 전도성 볼 스페이서를 구비한 씰 라인을 포함하여 구성되는 것을 특징으로 하는 액정표시장치.And a seal line formed to overlap the upper portion of the embedded circuit region between the bonded upper and lower substrates, the seal line having a conductive ball spacer configured to correspond to the dummy color filter layer and connecting the common electrode and the driving wiring. Liquid crystal display device characterized in that. 제 1 항에 있어서, 상기 씰 라인은 상기 전도성 볼 스페이서보다 크고 상기 상부기판과 하부기판의 갭을 유지하기 위해 볼 스페이서가 포함되어 있는 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 1, wherein the seal line is larger than the conductive ball spacer and a ball spacer is included to maintain a gap between the upper substrate and the lower substrate. 제 1 항에 있어서, 상기 더미 칼라 필터층과 칼라 필터층은 동일한 재질이고 동일층에 형성되는 것을 특징으로 하는 액정표시장치.The liquid crystal display device according to claim 1, wherein the dummy color filter layer and the color filter layer are formed of the same material and formed on the same layer. 제 1 항에 있어서, 상기 제 1, 제 2 투명 도전막은 상기 화소전극과 동일한 재질이고 동일층에 형성되는 것을 특징으로 하는 액정표시장치.The liquid crystal display device according to claim 1, wherein the first and second transparent conductive films are made of the same material as the pixel electrode and formed on the same layer. 제 1 항에 있어서, 상기 하부기판의 내장회로 영역 및 화소영역에 각각 박막트랜지스터의 활성층 및 소오스 전극 및 드레인 전극을 포함한 금속 패턴이 형성되어 있는 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 1, wherein a metal pattern including an active layer, a source electrode, and a drain electrode of a thin film transistor is formed in each of an internal circuit region and a pixel region of the lower substrate. 내장회로 영역과 화소영역으로 정의되어 상기 내장회로 영역에 실장된 게이트 구동부와, 상기 게이트 구동부에 제어신호를 출력하기 위한 제어신호 라인을 포함하여 형성된 액정표시장치의 제조방법에 있어서, A method of manufacturing a liquid crystal display device, comprising: a gate driver defined by an embedded circuit region and a pixel region mounted on the embedded circuit region, and a control signal line for outputting a control signal to the gate driver; 하부기판상의 내장회로 영역에 일정한 간격을 갖는 구동배선, 클럭라인과 함 께 화소영역에 게이트 전극을 형성하는 단계;Forming a gate electrode in a pixel region together with a driving line and a clock line having a predetermined interval in an embedded circuit region on a lower substrate; 상기 하부기판의 전면에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on an entire surface of the lower substrate; 상기 게이트 전극과 대응되게 상기 게이트 절연막상에 활성층과 소오스 및 드레인 전극을 형성함과 함께 상기 내장회로 영역에 입력신호 라인을 형성하는 단계;Forming an active layer, a source and a drain electrode on the gate insulating layer to correspond to the gate electrode, and forming an input signal line in the embedded circuit region; 상기 화소전극을 포함한 전면에 보호막을 형성하고 상기 구동배선, 클럭라인 및 제어신호 라인과 화소전극이 노출되도록 콘택홀을 형성하는 단계;Forming a protective layer on the entire surface including the pixel electrode and forming a contact hole to expose the driving wiring, the clock line, the control signal line and the pixel electrode; 상기 하부기판의 전면에 투명 도전막을 형성하고 포토 및 식각 공정을 통해 투명 도전막을 선택적으로 제거하여 콘택홀을 통해 구동배선에 연결되는 제 1 투명 도전막, 클럭라인 및 제어신호 라인에 연결되는 제 2 투명 도전막, 드레인 전극에 연결되는 화소전극을 형성하는 단계;Forming a transparent conductive film on the entire surface of the lower substrate and selectively removing the transparent conductive film through a photo and etching process, and a second transparent conductive film, a clock line, and a control signal line connected to the driving wiring through a contact hole. Forming a pixel electrode connected to the transparent conductive film and the drain electrode; 상기 하부기판과 대응되는 상부기판의 내장회로 영역에 더미 칼라 필터층을 형성하고 화소영역에 칼라 필터층을 형성하는 단계;Forming a dummy color filter layer in an embedded circuit region of an upper substrate corresponding to the lower substrate and forming a color filter layer in a pixel region; 상기 상부기판의 전면에 공통전극을 형성하는 단계;Forming a common electrode on a front surface of the upper substrate; 상기 하부기판의 더미 칼라 필터층과 대응되면서 상기 구동배선과 공통전극을 연결하는 전도성 볼 스페이서가 섞인 씨일재를 도포하여 씰 라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 액정표시장치의 제조방법.And forming a seal line by applying a seal material mixed with the conductive ball spacers connecting the driving wiring and the common electrode to correspond to the dummy color filter layer of the lower substrate. 제 6 항에 있어서, 상기 씰 라인은 상기 화소영역부 외부의 상기 제어신호 라인 또는 상기 게이트 구동부 상부에 오버랩되도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 6, wherein the seal line is formed to overlap the control signal line outside the pixel region or the upper portion of the gate driver. 제 6 항에 있어서, 상기 활성층과 소오스 및 드레인 전극은The method of claim 6, wherein the active layer and the source and drain electrodes 상기 하부기판상에 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 금속층을 순차적으로 형성하는 단계;Sequentially forming an amorphous silicon layer, an n + amorphous silicon layer, and a metal layer on the lower substrate; 상기 금속층을 선택적으로 패터닝하여 화소영역에 소오스 및 드레인 전극을 형성하고 상기 내장회로 영역의 구동배선상에 금속 패턴을 형성하는 단계;Selectively patterning the metal layer to form source and drain electrodes in a pixel region and to form a metal pattern on a driving wiring of the embedded circuit region; 상기 소오스 및 드레인 전극과 금속 패턴을 형성한 마스크를 이용하여 상기 n+ 비정질 실리콘층과 상기 비정질 실리콘층을 선택적으로 패터닝하여 내장회로 영역 및 화소영역에 활성층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 액정표시장치의 제조방법.And selectively patterning the n + amorphous silicon layer and the amorphous silicon layer using a mask on which the source and drain electrodes and the metal pattern are formed to form an active layer in an embedded circuit region and a pixel region. Method of manufacturing a liquid crystal display device. 제 6 항에 있어서, 상기 씰 라인을 형성할 때 상기 씨일재에 도전성 볼 스페이서를 포함하여 상기 도전성 볼 스페이서와 크기가 큰 갭유지용 볼 스페이서를 함께 섞어 도포하는 것을 특징으로 하는 액정표시장치의 제조방법.The liquid crystal display device of claim 6, wherein the seal material includes a conductive ball spacer including a conductive ball spacer and a large gap holding ball spacer together with the seal material. Way.
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